CN116779628A - 光感应阵列基板及其制备方法 - Google Patents
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Abstract
本申请提供了一种光感应阵列基板及其制备方法，光感应阵列基板包括基板，所述基板包括光感测区和像素区，所述光感测区设有第一薄膜晶体管，所述像素区设有第二薄膜晶体管，所述第一薄膜晶体管包括第一半导体层，所述第一半导体层包括第一沟道区；所述第二薄膜晶体管包括第二半导体层，所述第二半导体层包括第二沟道区；所述第一半导体层的厚度大于所述第二半导体层的厚度；和/或，所述第一沟道区的长度大于所述第二沟道区的长度。本申请解决了现有显示面板中光感薄膜晶体管的高效光吸收及开关薄膜晶体管较低光吸收的要求无法同时满足的问题。
Description
技术领域
本申请涉及显示技术领域，特别涉及一种光感应阵列基板及其制备方法。
背景技术
随着科技进步和城市化的发展，显示面板在远程光触控的应用场景越来越多。目前的一种结构为在显示面板外部外挂具有光感应功能的光触控感应器，这种结构不仅增加了显示面板的总体厚度，还大幅增加了显示面板成本。
为了解决上述问题，近年来兴起一种结构为在常规的由薄膜晶体管驱动的显示面板内额外放置光感薄膜晶体管以及对光感薄膜晶体管进行控制的开关薄膜晶体管。如果想提高显示面板的光感应性能，就需要提高光感薄膜晶体管对外部光源(如激光)的吸收，但是对于开关薄膜晶体管其本身对于光源具有低吸收的要求，因为较高的光吸收会导致开关薄膜晶体管产生漏电流的问题，因此如何同时满足显示面板中光感薄膜晶体管的高效光吸收及开关薄膜晶体管较低光吸收的要求是需要克服的技术难题。
发明内容
本申请实施例提供一种光感应阵列基板及其制备方法，通过设置第一半导体层的厚度大于第二半导体层的厚度；和/或，第一沟道区的长度大于第二沟道区的长度，解决了现有显示面板中光感薄膜晶体管的高效光吸收及开关薄膜晶体管较低光吸收的要求无法同时满足的问题。
本发明是这样实现的，一种光感应阵列基板，包括基板，所述基板包括光感测区和像素区，所述光感测区设有第一薄膜晶体管，所述像素区设有第二薄膜晶体管，所述第一薄膜晶体管包括第一半导体层，所述第一半导体层包括第一沟道区；所述第二薄膜晶体管包括第二半导体层，所述第二半导体层包括第二沟道区；所述第一半导体层的厚度大于所述第二半导体层的厚度；和/或，所述第一沟道区的长度大于所述第二沟道区的长度。
在其中一个实施例中，沿所述第一半导体层的厚度方向，所述第一沟道区的尺寸大于所述第二沟道区的尺寸。
在其中一个实施例中，所述第一半导体层还包括位于所述第一沟道区两侧的第一源漏区；所述第二半导体层还包括位于所述第二沟道区两侧的第二源漏区；
所述第一源漏区的尺寸大于所述第二源漏区的尺寸。
在其中一个实施例中，沿所述第一半导体层的厚度方向，所述第一沟道区的尺寸与所述第二沟道区的尺寸之差大于或等于10nm。
在其中一个实施例中，沿所述第一半导体层的厚度方向，所述第一源漏区的尺寸与所述第二源漏区的尺寸之差大于或等于10nm。
在其中一个实施例中，所述第一沟道区的长度与所述第二沟道区的长度之差大于或等于0.5μm。
本申请提供的光感应阵列基板的有益效果在于：与现有技术相比，本申请同时设置用于起到光感应作用的第一薄膜晶体管以及用于起到开关和驱动的作用的第二薄膜晶体管，在制备第一薄膜晶体管和第二薄膜晶体管的过程中将第一薄膜晶体管的第一半导体层的厚度设置为大于第二薄膜晶体管的第二半导体层的厚度，和/或，将第一半导体层的第一沟道区的长度设置为大于第二半导体层的第二沟道区的长度。这样可以使第一半导体层的体积大于第二半导体层的体积，从而使得第一薄膜晶体管的光吸收效率大于第二薄膜晶体管的光吸收效率，第一薄膜晶体管和第二薄膜晶体管对光的敏感度存在明显差别，同步满足了第一薄膜晶体管的高效光吸收和第二薄膜晶体管的较低光吸收要求。
本申请实施例还提供了一种光感应阵列基板的制备方法，包括：
提供基板；
在所述基板上形成栅极；
在所述基板上形成栅极绝缘层，使所述栅极绝缘层覆盖所述栅极；
在所述栅极绝缘层上形成半导体层；
对所述半导体层进行刻蚀，以得到第一半导体模块和第二半导体模块；
对所述第二半导体模块进行刻蚀，以在所述第二半导体模块上形成第二沟道区和位于所述第二沟道区两侧的第二源漏区；
对所述第一半导体模块进行刻蚀，以在所述第一半导体模块上形成第一沟道区和位于所述第一沟道区两侧的第一源漏区；其中，所述第一沟道区的长度大于所述第二沟道区的长度，沿所述半导体层的厚度方向，所述第一沟道区的尺寸大于所述第二沟道区的尺寸。
在其中一个实施例中，所述对所述第一半导体模块进行刻蚀，以在所述第一半导体模块上形成第一沟道区和位于所述第一沟道区两侧的第一源漏区之后，所述方法还包括：
对所述第二源漏区进行刻蚀，以使所述第一源漏区沿所述半导体层的厚度方向的尺寸大于所述第二源漏区沿所述半导体层的厚度方向的尺寸。
在其中一个实施例中，所述对所述半导体层进行刻蚀，以得到第一半导体模块和第二半导体模块，包括：
在所述半导体层上形成第一光阻层和第二光阻层；
蚀刻所述第一光阻层和所述第二光阻层之间的位置对应的所述半导体层，以得到被所述第一光阻层覆盖的第一半导体模块和被所述第二光阻层覆盖的第二半导体模块。
本申请实施例还提供了一种光感应阵列基板的制备方法，包括：
提供基板；
在所述基板上形成栅极；
在所述基板上形成栅极绝缘层，使所述栅极绝缘层覆盖所述栅极；
在所述栅极绝缘层上形成半导体层；
对所述半导体层进行刻蚀，以得到第一半导体模块和第二半导体模块；
对所述第二半导体模块进行刻蚀，以得到第二半导体子模块，所述第一半导体模块的厚度大于所述第二半导体子模块的厚度；
对所述第一半导体模块和所述第二半导体子模块进行刻蚀，以得到第一半导体层和第二半导体层。
在其中一个实施例中，所述对所述第一半导体模块和所述第二半导体子模块进行刻蚀，以得到第一半导体层和第二半导体层，包括：
在所述第一半导体模块和所述第二半导体子模块上形成图案化的光阻层；
根据所述光阻层的图形蚀刻所述第一半导体模块和所述第二半导体子模块，以形成具有第一沟道区的第一半导体层和具有第二沟道区的第二半导体层；所述第一沟道区的长度大于所述第二沟道区的长度。
本申请提供的光感应阵列基板的制备方法的有益效果在于：用于制备上述的光感应阵列基板，本申请同时设置用于起到光感应作用的第一薄膜晶体管以及用于起到开关和驱动的作用的第二薄膜晶体管，在制备第一薄膜晶体管和第二薄膜晶体管的过程中将第一薄膜晶体管的第一半导体层的厚度设置为大于第二薄膜晶体管的第二半导体层的厚度，和/或，将第一半导体层的第一沟道区的长度设置为大于第二半导体层的第二沟道区的长度。这样可以使第一半导体层的体积大于第二半导体层的体积，从而使得第一薄膜晶体管的光吸收效率大于第二薄膜晶体管的光吸收效率，第一薄膜晶体管和第二薄膜晶体管对光的敏感度存在明显差别，同步满足了第一薄膜晶体管的高效光吸收和第二薄膜晶体管的较低光吸收要求。
附图说明
图1是本申请实施例一提供的光感应阵列基板的结构示意图；
图2是本申请实施例二提供的光感应阵列基板的制备方法的流程图；
图3是本申请实施例二提供的光感应阵列基板的制备方法的具体流程图；
图4是完成步骤S104操作之后的器件结构示意图；
图5是步骤S105的具体流程示意图；
图6-1是完成步骤S1051操作之后的器件结构示意图；
图6-2是完成步骤S1052操作之后的器件结构示意图；
图7是完成步骤S106操作之后的器件结构示意图；
图8是完成步骤S107操作之后的器件结构示意图；
图9是图3中步骤S108的具体流程示意图；
图10-1是完成步骤S1081操作之后的器件结构示意图；
图10-2是完成步骤S1082操作之后的器件结构示意图；
图11是本申请实施例三提供的光感应阵列基板的制备方法的流程图；
图12是步骤S205的具体流程示意图；
图13-1是完成步骤S2051操作之后的器件结构示意图；
图13-2是完成步骤S2052操作之后的器件结构示意图；
图14是完成步骤S206操作之后的器件结构示意图；
图15是步骤S207的具体流程示意图；
图16-1是完成步骤S2071操作之后的器件结构示意图；
图16-2是完成步骤S2072操作之后的器件结构示意图；
图17是本申请实施例四提供的显示面板的结构示意图一；
图18是本申请实施例四提供的显示面板的结构示意图二。
附图标记：1、基板；101、栅极；102、栅极绝缘层；103、半导体层；1031、第一半导体模块；1032、第二半导体模块；1033、第二半导体子模块；104、钝化层；
2、第一薄膜晶体管；21、第一半导体层；211、第一沟道区；212、第一源漏区；22、第一源极；23、第一漏极；
3、第二薄膜晶体管；31、第二半导体层；311、第二沟道区；312、第二源漏区；32、第二源极；33、第二漏极；34、像素电极；
41、第一光阻层；42、第二光阻层；5、光阻层；
100、光感应阵列基板；200、彩膜基板；201、衬底；202、黑矩阵。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。
需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
还需说明的是，本申请实施例中以同一附图标记表示同一组成部分或同一零部件，对于本申请实施例中相同的零部件，图中可能仅以其中一个零件或部件为例标注了附图标记，应理解的是，对于其他相同的零件或部件，附图标记同样适用。
本申请实施例提供一种光感应阵列基板及其制备方法，解决了现有显示面板中光感薄膜晶体管的高效光吸收及开关薄膜晶体管较低光吸收的要求无法同时满足的问题。
实施例一
参考图1，本申请实施例提供的光感应阵列基板100包括基板1，基板1包括光感测区和像素区，光感测区设有第一薄膜晶体管2，像素区设有第二薄膜晶体管3。光感测区设置的第一薄膜晶体管2可以是光感应薄膜晶体管，用于起到光吸收的作用，像素区设置的第二薄膜晶体管3可以是开关薄膜晶体管和像素薄膜晶体管，用于起到开关和驱动的作用。
第一薄膜晶体管2和第二薄膜晶体管3的制程可以相同，而且第一薄膜晶体管2和第二薄膜晶体管3可以同时制作，具体的，第一薄膜晶体管2包括栅极101、栅极绝缘层102、半导体层103、掺杂层以及第一源极22和第一漏极23；栅极101位于基板1上；栅极绝缘层102位于基板1上并覆盖栅极101；半导体层103位于栅极绝缘层102上；掺杂层位于半导体层103上；第一源极22和第一漏极23分别位于掺杂层相对的两端上；第二薄膜晶体管3包括栅极101、栅极绝缘层102、半导体层103、掺杂层以及第二源极32和第二漏极33；栅极101位于基板1上；栅极绝缘层102位于基板1上并覆盖栅极101；半导体层103位于栅极绝缘层102上；掺杂层位于半导体层103上；第二源极32和第二漏极33分别位于掺杂层相对的两端上。当第二薄膜晶体管3作为像素薄膜晶体管使用时，第二薄膜晶体管3的第二源极32连接像素电极34。
其中，半导体层103可以采用非晶硅制作，非晶硅(amorphous si licon，a-Si)又称无定形硅，是单质硅的一种形态。非晶硅不具有完整的金刚石晶胞，纯度不高，但是其熔点、密度和硬度明显低于晶体硅。
参考图1，第一薄膜晶体管2包括第一半导体层21，第一半导体层21包括第一沟道区211以及位于第一沟道区211两侧的第一源漏区212；第二薄膜晶体管3包括第二半导体层31，第二半导体层31包括第二沟道区311以及位于第二沟道区311两侧的第二源漏区312；第一半导体层21的厚度大于第二半导体层31的厚度。
这样第一半导体层21的体积就比第二半导体层31的体积大，当有光线照射到光感应阵列基板100上时，第一半导体层21对光线的吸收效率要大于第二半导体层31对光线的吸收效率，从而使得第一薄膜晶体管2对光的敏感度大于第二薄膜晶体管3对光的敏感度，这样就能够同时满足光感应阵列基板100中的光感应薄膜晶体管对光的高吸收度以及开关薄膜晶体管和像素薄膜晶体管对光的低吸收度，这样既能够使光感应阵列基板100具有光感应触控的功能，而且开关薄膜晶体管也不会产生漏电流的问题。
其中，当第一薄膜晶体管2通电导通时，第一沟道区211就会形成位于第一薄膜晶体管2的源极和漏极之间的第一导电沟道，当第二薄膜晶体管3通电导通时，第二沟道区311就会形成位于第二薄膜晶体管3的源极和漏极之间的第二导电沟道。
由于第一半导体层21包括第一沟道区211和第一源漏区212两个部分，第二半导体层31也包括第二沟道区311和第二源漏区312两个部分，因此第一半导体层21的厚度大于第二半导体层31的厚度，也就是第一沟道区211的厚度大于第二沟道区311的厚度，或者第一源漏区212的厚度大于第二源漏区312的厚度，或者第一沟道区211的厚度大于第二沟道区311的厚度，并且第一源漏区212的厚度大于第二源漏区312的厚度。
在一些实施例中，参考图1，沿第一半导体层21的厚度方向，第一沟道区211的尺寸大于第二沟道区311的尺寸。也就是第一半导体层21中的第一沟道区211部分的厚度大于第二半导体层31的第二沟道区311部分的厚度，这样可以使第一半导体层21的体积大于第二半导体层31的体积，从而使第一半导体层21对光线的吸收效率大于第二半导体层31对光线的吸收效率，这样第一薄膜晶体管2就能够满足对光高吸收的要求，同时第二薄膜晶体管3也能够满足对光低吸收的要求，使得光感应阵列基板100在实现光感应触控的功能同时也不会出现开关薄膜晶体管产生漏电流的问题。
需要说明的是，图1所示的D1即为第一沟道区211沿第一半导体层21的厚度方向的尺寸，D2即为第二沟道区311沿第一半导体层21的厚度方向的尺寸，从图1中可以看出，D1大于D2。
在一些实施例中，沿第一半导体层21的厚度方向，第一沟道区211的尺寸与第二沟道区311的尺寸之差大于或等于10nm。当沿第一半导体层21的厚度方向，第一沟道区211的尺寸大于第二沟道区311的尺寸时就可以使第一半导体层21的体积大于第二半导体层31的体积，也就能够使第一薄膜晶体管2的对光的敏感度大于第二薄膜晶体管3对光的敏感度，然而通过以上设置可以使第一薄膜晶体管2的对光的敏感度与第二薄膜晶体管3对光的敏感度差别较大，也就是第一薄膜晶体管2主要起到光感应的作用，第二薄膜晶体管3主要起到开关和驱动的作用，不会出现漏电流的问题，二者所起到的作用更加明显，能够使光感应阵列基板100的光感应触控功能实现效果更好。
在一些实施例中，参考图1，沿第一半导体层21的厚度方向，第一源漏区212的尺寸大于第二源漏区312的尺寸。这样在第一沟道区211沿第一半导体层21的厚度方向上的尺寸大于或等于第二沟道区311沿第一半导体层21的厚度方向上的尺寸时，第一半导体层21的体积就会大于第二半导体层31的体积，从而使第一半导体层21对光线的吸收效率大于第二半导体层31对光线的吸收效率，这样第一薄膜晶体管2就能够满足对光高吸收的要求，同时第二薄膜晶体管3也能够满足对光低吸收的要求，使得光感应阵列基板100在实现光感应触控的功能同时也不会出现开关薄膜晶体管产生漏电流的问题。
需要说明的是，图1中所示的N1即为第一源漏区212沿第一半导体层21的厚度方向的尺寸，N2即为第二源漏区312沿第一半导体层21的厚度方向的尺寸，从图1可以看出，N1大于N2。
在一些实施例中，沿第一半导体层21的厚度方向，第一源漏区212的尺寸与第二源漏区312的尺寸之差大于或等于10nm。当沿第一半导体层21的厚度方向，第一源漏区212的尺寸大于第二源漏区312的尺寸时就可以使第一半导体层21的体积大于第二半导体层31的体积，也就能够使第一薄膜晶体管2的对光的敏感度大于第二薄膜晶体管3对光的敏感度，然而通过以上设置可以使第一薄膜晶体管2的对光的敏感度与第二薄膜晶体管3对光的敏感度差别较大，也就是第一薄膜晶体管2主要起到光感应的作用，第二薄膜晶体管3主要起到开关和驱动的作用，不会出现漏电流的问题，二者所起到的作用更加明显，能够使光感应阵列基板100的光感应触控功能实现效果更好。
在一些实施例中，参考图1，第一沟道区211的长度大于第二沟道区311的长度。这样在第一半导体层21和第二半导体层31厚度相同时，第一半导体层21在第一沟道区211的长度方向上的尺寸就会大于第二半导体层31在第二沟道区311的长度方向上的尺寸，从而第一半导体层21的体积大于第二半导体层31的体积，这样第一半导体层21对光线的吸收效率就会大于第二半导体层31对光线的吸收效率，从而第一薄膜晶体管2对光的敏感度大于第二薄膜晶体管3对光的敏感度，能够同时满足光感应阵列基板100中的光感应薄膜晶体管对光的高吸收度以及开关薄膜晶体管和像素薄膜晶体管对光的低吸收度，这样既能够使光感应阵列基板100具有光感应触控的功能，而且开关薄膜晶体管也不会产生漏电流的问题。
具体的，图1中所示的L1即为第一沟道区211的长度，也就是第一导电沟道的长度，L2即为第二沟道区311的长度，也就是第二导电沟道的长度，从图1可以看出，L1大于L2。
在一些实施例中，第一沟道区211的长度与第二沟道区311的长度之差大于或等于0.5μm。也就是L1-L2大于或等于0.5μm。当第一沟道区211的长度大于第二沟道区311的长度时就可以使第一半导体层21的体积大于第二半导体层31的体积，也就能够使第一薄膜晶体管2的对光的敏感度大于第二薄膜晶体管3对光的敏感度，然而通过以上设置可以使第一薄膜晶体管2的对光的敏感度与第二薄膜晶体管3对光的敏感度差别较大，也就是第一薄膜晶体管2主要起到光感应的作用，第二薄膜晶体管3主要起到开关和驱动的作用，不会出现漏电流的问题，二者所起到的作用更加明显，能够使光感应阵列基板100的光感应触控功能实现效果更好。
需要说明的是，为了使第一薄膜晶体管2对光的敏感度大于第二薄膜晶体管3对光的敏感度，也就是第一半导体层21的体积大于第二半导体层31的体积，本申请实施例可以设置第一沟道区211沿第一半导体层21的厚度方向的尺寸大于第二沟道区311沿第一半导体层21的厚度方向的尺寸；或者，设置第一源漏区212沿第一半导体层21的厚度方向的尺寸大于第二源漏区312沿第一半导体层21的厚度方向的尺寸；或者，设置第一沟道区211的长度大于第二沟道区311的长度；或者，同时设置第一沟道区211沿第一半导体层21的厚度方向的尺寸大于第二沟道区311沿第一半导体层21的厚度方向的尺寸，以及第一源漏区212沿第一半导体层21的厚度方向的尺寸大于第二源漏区312沿第一半导体层21的厚度方向的尺寸；或者，同时设置第一沟道区211沿第一半导体层21的厚度方向的尺寸大于第二沟道区311沿第一半导体层21的厚度方向的尺寸，以及第一沟道区211的长度大于第二沟道区311的长度；或者，同时设置第一源漏区212沿第一半导体层21的厚度方向的尺寸大于第二源漏区312沿第一半导体层21的厚度方向的尺寸，以及第一沟道区211的长度大于第二沟道区311的长度；或者，同时设置第一沟道区211沿第一半导体层21的厚度方向的尺寸大于第二沟道区311沿第一半导体层21的厚度方向的尺寸，以及第一源漏区212沿第一半导体层21的厚度方向的尺寸大于第二源漏区312沿第一半导体层21的厚度方向的尺寸，以及第一沟道区211的长度大于第二沟道区311的长度。
实施例二
图2是本申请实施例二提供的光感应阵列基板的制备方法的流程图；参考图2，本申请实施例二提供的光感应阵列基板的制备方法包括以下步骤：
S101、提供基板1。
基板1可以采用玻璃或者塑料等本领域常见的材料来进行制备。在本实施例中，以基板1上制备器件的一侧为上，相对侧为下。
S102、在基板1上形成栅极101。
栅极101可以采用物理气相沉积(Physical Vapor Depos it ion，PVD)工艺制备而成。在本实施例中，栅极101可以采用磁控溅射工艺进行制备。具体地，先在基板1上沉积整层的结构，然后对该层结构进行图形化，最终制备得到所需要的栅极结构。栅极101的材料可以为铝、铜等导电材料中的一种或者多种的组合。
S103、在基板1上形成栅极绝缘层102，使栅极绝缘层102覆盖栅极101。
栅极绝缘层102的材料可以为氧化硅或者氮化硅。栅极绝缘层102的材料也可以为氧化硅或者氮化硅的组合。可以理解，栅极绝缘层102还可以采用其他本领域技术人员已知的材料来制备。栅极绝缘层102可以采用等离子增强气相化学沉积法(Plasma EnhancedChemical Vapor Deposition，PECVD)连续沉积形成。
S104、在栅极绝缘层102上形成半导体层103。
图4是完成步骤S104操作之后的器件结构示意图。半导体层103可以采用非晶硅制作，非晶硅(amorphous si licon，a-Si)又称无定形硅，是单质硅的一种形态。非晶硅不具有完整的金刚石晶胞，纯度不高，但是其熔点、密度和硬度明显低于晶体硅。非晶硅层(a-Si层)作为有源层，其同样可以采用等离子增强气相化学沉积法(Plasma Enhanced ChemicalVapor Deposition，PECVD)连续沉积形成。
S105、对半导体层103进行刻蚀，以得到第一半导体模块1031和第二半导体模块1032。
S106、对第二半导体模块1032进行刻蚀，以在第二半导体模块1032上形成第二沟道区311和位于第二沟道区311两侧的第二源漏区312。
图7是完成步骤S106操作之后的器件结构示意图。
S107、对第一半导体模块1031进行刻蚀，以在第一半导体模块1031上形成第一沟道区211和位于第一沟道区211两侧的第一源漏区212；其中，第一沟道区211的长度大于第二沟道区311的长度，沿半导体层103的厚度方向，第一沟道区211的尺寸大于第二沟道区311的尺寸。
图8是完成步骤S107操作之后的器件结构示意图。
由于步骤S106已经对第二半导体模块1032进行了刻蚀，因此在步骤S107对第一半导体模块1031进行刻蚀时，第二沟道区311可以进一步再次被蚀刻，也就相当于第一沟道区211被蚀刻了一次，而第二沟道区311被蚀刻了两次，这样就可以使第一沟道区211在半导体层103的厚度方向上的尺寸大于第二沟道区311在半导体层103的厚度方向上的尺寸。
需要说明的是，在对第一半导体模块1031和第二半导体模块1032进行蚀刻时，可以选择不同的掩模板，或者在第一半导体模块1031和第二半导体模块1032上设置不同图形的光阻剂，这样就可以使蚀刻得到的第一沟道区211的长度大于第二沟道区311的长度，从而蚀刻后的第一半导体模块1031和第二半导体模块1032的体积不同，实现包括蚀刻后的第一半导体模块1031的第一薄膜晶体管2对光的敏感度大于包括蚀刻后的第二半导体模块1032的第二薄膜晶体管3对光的敏感度。
上述光感应阵列基板的制备方法，在制备第一薄膜晶体管2和第二薄膜晶体管3的过程中将第一薄膜晶体管2的蚀刻后的第一半导体模块1031的厚度设置为大于第二薄膜晶体管3的蚀刻后的第二半导体模块1032的厚度，并且将第一沟道区211的长度设置为大于第二沟道区311的长度。这样可以使蚀刻后的第一半导体模块1031的体积大于蚀刻后的第二半导体模块1032的体积，从而使得第一薄膜晶体管2的光吸收效率大于第二薄膜晶体管3的光吸收效率，第一薄膜晶体管2和第二薄膜晶体管3对光的敏感度存在明显差别，同步满足了第一薄膜晶体管2的高效光吸收和第二薄膜晶体管3的较低光吸收要求。
进一步的，参考图5，步骤S105包括以下步骤：
S1051、在半导体层103上形成第一光阻层41和第二光阻层42。
图6-1是完成步骤S1051操作之后的器件结构示意图。
首先，在半导体层103上沉积一整层的光刻胶。其次，利用灰阶掩膜板或者半阶掩膜板对涂覆有光刻胶层的基板1进行曝光、显影形成第一光阻层41和第二光阻层42，第一光阻层41和第二光阻层42均包括光刻胶保留区和光刻胶去除区，灰阶掩膜板包括完全不透光区和完全透光区，其中，完全不透光区对应于光刻胶保留区，也即对应于半导体层103的第一半导体模块1031区域和第二半导体模块1032区域；完全透光区则对应于光刻胶去除区，也即对应于半导体层103上除第一半导体模块1031和第二半导体模块1032之外的区域。
S1052、蚀刻第一光阻层41和第二光阻层42之间的位置对应的半导体层103，以得到被第一光阻层41覆盖的第一半导体模块1031和被第二光阻层42覆盖的第二半导体模块1032。
图6-2是完成步骤S1052操作之后的器件结构示意图。以第一光阻层41和第二光阻层42为掩膜，采用干法刻蚀工艺对半导体层103进行刻蚀。
图3是本申请实施例二提供的光感应阵列基板的制备方法的具体流程图。参考图3，在上述步骤S101-步骤S107之后，本申请实施例二提供的光感应阵列基板的制备方法还包括以下步骤：
S108、对第二源漏区312进行刻蚀，以使第一源漏区212沿半导体层103的厚度方向的尺寸大于第二源漏区312沿半导体层103的厚度方向的尺寸。
在完成上述步骤S107之后，第一沟道区211的长度大于第二沟道区311的长度，并且沿半导体层103的厚度方向，第一沟道区211的尺寸大于第二沟道区311的尺寸，因此在经过上述步骤S108之后，第一源漏区212沿半导体层103的厚度方向的尺寸大于第二源漏区312沿半导体层103的厚度方向的尺寸，这样就可以从多个方面的设置来实现蚀刻后的第一半导体模块1031的体积大于蚀刻后的第二半导体模块1032的体积，从而使得第一薄膜晶体管2对光的吸收度大于第二薄膜晶体管3对光的吸收度。
进一步的，参考图9，步骤S108包括以下步骤：
S1081、去除第一光阻层41和第二光阻层42。
图10-1是完成步骤S1081操作之后的器件结构示意图。
S1082、在第一半导体模块1031和第二半导体模块1032上设置并图案化光阻层5，以使第二源漏区312露出。
图10-2是完成步骤S1082操作之后的器件结构示意图。
上述光阻层5可以是抗蚀剂，抗蚀剂是正性抗蚀剂或负性抗蚀剂。正性抗蚀剂包括抗蚀剂的部分，该部分当暴露于光辐射时，在使用光辐射将图案写入抗蚀剂之后，被光辐射部分可溶于施加到抗蚀剂的抗蚀剂显影剂中，未被光辐射的部分留下形成抗蚀剂图案。负性抗蚀剂包括抗蚀剂的部分，该部分当暴露于光辐射时，在使用光辐射将图案写入抗蚀剂之后，未被光辐射部分将会溶于施加到抗蚀剂的抗蚀剂显影剂中，被光辐射部分不溶于施加到抗蚀剂上的抗蚀剂显影剂从而形成抗蚀剂图案。抗蚀剂的化学组成决定了抗蚀剂是正性抗蚀剂还是负性抗蚀剂。图案化是光刻、数字平板印刷工艺或激光烧蚀工艺中的一种。
S1083、对第二源漏区312进行刻蚀并去除光阻层5，以使第一源漏区212沿半导体层103的厚度方向的尺寸大于第二源漏区312沿半导体层103的厚度方向的尺寸。
具体的，在完成上述步骤S107之后，第一源漏区212在半导体层103的厚度方向上的尺寸与第二源漏区312在半导体层103的厚度方向上的尺寸相等，此时可以先将第一光阻层41和第二光阻层42去除，第一源漏区212和第二源漏区312都会露出，由于要设置第一源漏区212在半导体层103厚度方向上的尺寸大于第二源漏区312在半导体层103厚度方向上的尺寸，因此只需要将第二源漏区312刻蚀一部分即可，因此需要在第一源漏区212和第二源漏区312上设置并图案化光阻层5，仅让第二源漏区312露出，然后对第二源漏区312进行刻蚀并去除光阻层5，就能够使第一源漏区212在半导体层103厚度方向上的尺寸大于第二源漏区312在半导体层103厚度方向上的尺寸了。
实施例三
图11是本申请实施例三提供的光感应阵列基板的制备方法的流程图。参考图11，本申请实施例三提供的光感应阵列基板的制备方法包括以下步骤：
S201、提供基板1。
S202、在基板1上形成栅极101。
S203、在基板1上形成栅极绝缘层102，使栅极绝缘层102覆盖栅极101。
S204、在栅极绝缘层102上形成半导体层103。
S205、对半导体层103进行刻蚀，以得到第一半导体模块1031和第二半导体模块1032。
S206、对第二半导体模块1032进行刻蚀，以得到第二半导体子模块1033，第一半导体模块1031的厚度大于第二半导体子模块1033的厚度。
S207、对第一半导体模块1031和第二半导体子模块1033进行刻蚀，以得到第一半导体层21和第二半导体层31。
本申请实施例三的制备方法用于制备实施例一中的光感应阵列基板100，因此步骤S207完成之后得到的第一半导体层21包括第一沟道区211以及位于第一沟道区211两侧的第一源漏区212，第二半导体层31包括第二沟道区311以及位于第二沟道区311两侧的第二源漏区312，由于步骤S206完成之后第一半导体模块1031的厚度大于第二半导体子模块1033的厚度，因此第一源漏区212在第一半导体模块1031的厚度方向上的尺寸大于第二源漏区312在第一半导体模块1031的厚度方向上的尺寸；在对第一半导体模块1031和第二半导体子模块1033进行刻蚀的过程中，使得第一沟道区211在第一半导体模块1031的厚度方向上的尺寸大于第二沟道区311在第一半导体模块1031的厚度方向上的尺寸；并且第一沟道区211的长度可以大于第二沟道区311的长度。这样在制作第一半导体层21和第二半导体层31时就可以将其厚度以及沟道的长度设置好，从而使得第一半导体层21的体积大于第二半导体层31的体积。
进一步的，参考图12，步骤S205包括以下步骤：
S2051、在半导体层103上形成第一光阻层41和第二光阻层42，且第一光阻层41的厚度大于第二光阻层42的厚度。
图13-1是完成步骤S2051操作之后的器件结构示意图。
S2052、蚀刻第一光阻层41和第二光阻层42之间的位置对应的半导体层103，以得到被第一光阻层41覆盖的第一半导体模块1031和被第二光阻层42覆盖的第二半导体模块1032。
图13-2是完成步骤S2052操作之后的器件结构示意图。
在完成步骤S2052之后，进行步骤S206时，先将第二光阻层42去除，由于第一光阻层41的厚度大于第二光阻层42的厚度，因此第一光阻层41还残留有一定厚度，然后再对第二半导体模块1032进行蚀刻，对第二半导体模块1032蚀刻时，第一半导体模块1031对应位置处残留的第一光阻层41会先被蚀刻，然后才会蚀刻到第一半导体模块1031，因此步骤S206完成之后得到的第一半导体模块1031的厚度大于第二半导体子模块1033的厚度。
进一步的，参考图14，步骤S207包括以下步骤：
S2071、在第一半导体模块1031和第二半导体子模块1033上形成图案化的光阻层5。
S2072、根据光阻层5的图形蚀刻第一半导体模块1031和第二半导体子模块1033，以形成具有第一沟道区211的第一半导体层21和具有第二沟道区311的第二半导体层31；第一沟道区211的长度大于第二沟道区311的长度。
实施例四
参考图17和图18，本申请实施例四提供的显示面板包括实施例一的光感应阵列基板100和彩膜基板200。光线照射在彩膜基板200远离光感应阵列基板100的一侧，然后被第一薄膜晶体管2的第一半导体层21吸收，以及被第二薄膜晶体管3的第二半导体层31吸收，第一半导体层21对光线的吸收度大于第二半导体层31对光线的吸收度，这样就使得第一薄膜晶体管2对光的敏感度存在明显差别，同步满足了光感薄膜晶体管的高效光吸收和开关薄膜晶体管的较低光吸收要求。
需要说明的是，在装配显示面板时，实施例一的光感应阵列基板100上还需要再设置钝化层104，以使钝化层104将第一薄膜晶体管2和第二薄膜晶体管3覆盖，钝化层104使得光感应阵列基板100朝向彩膜基板200的一侧表面呈水平状态；彩膜基板200包括衬底201，衬底201和光感应阵列基板100之间设有黑矩阵202，且黑矩阵202与第二薄膜晶体管3相对设置。参考图17，黑矩阵202可以设置在衬底201朝向光感应阵列基板100的一侧表面；参考图18，黑矩阵202也可以设置在光感应阵列基板100朝向彩膜基板200的一侧表面。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。
Claims (10)
1.一种光感应阵列基板，包括基板(1)，所述基板(1)包括光感测区和像素区，所述光感测区设有第一薄膜晶体管(2)，所述像素区设有第二薄膜晶体管(3)，其特征在于，
所述第一薄膜晶体管(2)包括第一半导体层(21)，所述第一半导体层(21)包括第一沟道区(211)；
所述第二薄膜晶体管(3)包括第二半导体层(31)，所述第二半导体层(31)包括第二沟道区(311)；
所述第一半导体层(21)的厚度大于所述第二半导体层(31)的厚度；和/或，所述第一沟道区(211)的长度大于所述第二沟道区(311)的长度。
2.根据权利要求1所述的光感应阵列基板，其特征在于，
所述第一半导体层(21)还包括位于所述第一沟道区(211)两侧的第一源漏区(212)；所述第二半导体层(31)还包括位于所述第二沟道区(311)两侧的第二源漏区(312)；
沿所述第一半导体层(21)的厚度方向，所述第一沟道区(211)的尺寸大于所述第二沟道区(311)的尺寸；
和/或，所述第一源漏区(212)的尺寸大于所述第二源漏区(312)的尺寸。
3.根据权利要求2所述的光感应阵列基板，其特征在于，
沿所述第一半导体层(21)的厚度方向，所述第一沟道区(211)的尺寸与所述第二沟道区(311)的尺寸之差大于或等于10nm。
4.根据权利要求2所述的光感应阵列基板，其特征在于，
沿所述第一半导体层(21)的厚度方向，所述第一源漏区(212)的尺寸与所述第二源漏区(312)的尺寸之差大于或等于10nm。
5.根据权利要求1-4任一项所述的光感应阵列基板，其特征在于，
所述第一沟道区(211)的长度与所述第二沟道区(311)的长度之差大于或等于0.5μm。
6.一种光感应阵列基板的制备方法，其特征在于，包括：
提供基板(1)；
在所述基板(1)上形成栅极(101)；
在所述基板(1)上形成栅极绝缘层(102)，使所述栅极绝缘层(102)覆盖所述栅极(101)；
在所述栅极绝缘层(102)上形成半导体层(103)；
对所述半导体层(103)进行刻蚀，以得到第一半导体模块(1031)和第二半导体模块(1032)；
对所述第二半导体模块(1032)进行刻蚀，以在所述第二半导体模块(1032)上形成第二沟道区(311)和位于所述第二沟道区(311)两侧的第二源漏区(312)；
对所述第一半导体模块(1031)进行刻蚀，以在所述第一半导体模块上(1031)形成第一沟道区(211)和位于所述第一沟道区(211)两侧的第一源漏区(212)；其中，所述第一沟道区(211)的长度大于所述第二沟道区(311)的长度，沿所述半导体层(103)的厚度方向，所述第一沟道区(211)的尺寸大于所述第二沟道区(311)的尺寸。
7.根据权利要求6所述的方法，其特征在于，所述对所述第一半导体模块(1031)进行刻蚀，以在所述第一半导体模块(1031)上形成第一沟道区(211)和位于所述第一沟道区(211)两侧的第一源漏区(212)之后，所述方法还包括：
对所述第二源漏区(312)进行刻蚀，以使所述第一源漏区(212)沿所述半导体层(103)的厚度方向的尺寸大于所述第二源漏区(312)沿所述半导体层(103)的厚度方向的尺寸。
8.根据权利要求6或7所述的方法，其特征在于，所述对所述半导体层(103)进行刻蚀，以得到第一半导体模块(1031)和第二半导体模块(1032)，包括：
在所述半导体层(103)上形成第一光阻层(41)和第二光阻层(42)；
蚀刻所述第一光阻层(41)和所述第二光阻层(42)之间的位置对应的所述半导体层(103)，以得到被所述第一光阻层(41)覆盖的第一半导体模块(1031)和被所述第二光阻层(42)覆盖的第二半导体模块(1032)。
9.一种光感应阵列基板的制备方法，其特征在于，包括：
提供基板(1)；
在所述基板(1)上形成栅极(101)；
在所述基板(1)上形成栅极绝缘层(102)，使所述栅极绝缘层(102)覆盖所述栅极(101)；
在所述栅极绝缘层(102)上形成半导体层(103)；
对所述半导体层(103)进行刻蚀，以得到第一半导体模块(1031)和第二半导体模块(1032)；
对所述第二半导体模块(1032)进行刻蚀，以得到第二半导体子模块(1033)，所述第一半导体模块(1031)的厚度大于所述第二半导体子模块(1033)的厚度；
对所述第一半导体模块(1031)和所述第二半导体子模块(1033)进行刻蚀，以得到第一半导体层(21)和第二半导体层(31)。
10.根据权利要求9所述的方法，其特征在于，所述对所述第一半导体模块(1031)和所述第二半导体子模块(1033)进行刻蚀，以得到第一半导体层(21)和第二半导体层(31)，包括：
在所述第一半导体模块(1031)和所述第二半导体子模块(1033)上形成图案化的光阻层(5)；
根据所述光阻层(5)的图形蚀刻所述第一半导体模块(1031)和所述第二半导体子模块(1033)，以形成具有第一沟道区(211)的第一半导体层(21)和具有第二沟道区(311)的第二半导体层(31)；
所述第一沟道区(211)的长度大于所述第二沟道区(311)的长度。
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Citations (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1353329A (zh) * | 2000-11-15 | 2002-06-12 | 松下电器产业株式会社 | 薄膜晶体管阵列及其制造方法和使用它的显示板 |
| US20130256652A1 (en) * | 2012-04-02 | 2013-10-03 | Yong Su LEE | Thin film transistor, thin film transistor array panel including the same, and method of manufacturing the same |
| CN105097552A (zh) * | 2015-08-14 | 2015-11-25 | 京东方科技集团股份有限公司 | 薄膜晶体管及阵列基板的制备方法、阵列基板及显示装置 |
| KR20160066680A (ko) * | 2014-12-02 | 2016-06-13 | 엘지디스플레이 주식회사 | 복합층 구조의 차광층을 구비한 산화물 반도체를 포함하는 박막 트랜지스터 기판 |
| KR20160067314A (ko) * | 2014-12-03 | 2016-06-14 | 엘지디스플레이 주식회사 | 광 도파 구조의 차광층을 구비한 산화물 반도체를 포함하는 박막 트랜지스터 기판 |
| KR20170080747A (ko) * | 2015-12-30 | 2017-07-11 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 |
| KR20170083752A (ko) * | 2016-01-11 | 2017-07-19 | 엘지이노텍 주식회사 | 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치 |
| CN107230689A (zh) * | 2016-03-24 | 2017-10-03 | 三星显示有限公司 | 薄膜晶体管阵列面板 |
| CN107422555A (zh) * | 2017-07-25 | 2017-12-01 | 武汉华星光电技术有限公司 | 一种显示装置、阵列基板及其制备方法 |
| CN107731882A (zh) * | 2017-11-07 | 2018-02-23 | 深圳市华星光电半导体显示技术有限公司 | 一种有机薄膜晶体管阵列基板及其制备方法、显示装置 |
| CN109155328A (zh) * | 2018-08-10 | 2019-01-04 | 京东方科技集团股份有限公司 | 显示基板、显示面板、显示设备和制造显示基板的方法 |
| CN110211970A (zh) * | 2019-05-16 | 2019-09-06 | 武汉华星光电技术有限公司 | 显示面板及其制作方法 |
| CN110931522A (zh) * | 2018-08-31 | 2020-03-27 | 京东方科技集团股份有限公司 | 显示面板及其制作方法 |
| US20200194462A1 (en) * | 2018-12-18 | 2020-06-18 | Sharp Kabushiki Kaisha | Thin film transistor substrate and method of producing thin film transistor substrate |
| WO2021128462A1 (zh) * | 2019-12-26 | 2021-07-01 | Tcl华星光电技术有限公司 | Tft 阵列基板及其制作方法 |
| CN113097295A (zh) * | 2021-03-30 | 2021-07-09 | 合肥维信诺科技有限公司 | 薄膜晶体管及其制备方法、显示面板 |
| CN113707556A (zh) * | 2021-08-13 | 2021-11-26 | Tcl华星光电技术有限公司 | 一种薄膜晶体管的制作方法、薄膜晶体管以及显示装置 |
| CN113745250A (zh) * | 2021-08-24 | 2021-12-03 | 深圳市华星光电半导体显示技术有限公司 | 阵列基板、阵列基板的制备方法及显示面板 |
| CN114122017A (zh) * | 2021-11-17 | 2022-03-01 | 武汉华星光电技术有限公司 | 一种显示面板及其制作方法 |
| CN114792694A (zh) * | 2021-01-08 | 2022-07-26 | 华为技术有限公司 | 薄膜晶体管阵列基板及其制备方法、显示面板 |
| CN116259666A (zh) * | 2022-12-28 | 2023-06-13 | 昆山国显光电有限公司 | 一种薄膜晶体管及其制备方法、阵列基板及显示面板 |
-
2023
- 2023-07-31 CN CN202310956881.3A patent/CN116779628B/zh active Active
Patent Citations (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1353329A (zh) * | 2000-11-15 | 2002-06-12 | 松下电器产业株式会社 | 薄膜晶体管阵列及其制造方法和使用它的显示板 |
| US20130256652A1 (en) * | 2012-04-02 | 2013-10-03 | Yong Su LEE | Thin film transistor, thin film transistor array panel including the same, and method of manufacturing the same |
| KR20160066680A (ko) * | 2014-12-02 | 2016-06-13 | 엘지디스플레이 주식회사 | 복합층 구조의 차광층을 구비한 산화물 반도체를 포함하는 박막 트랜지스터 기판 |
| KR20160067314A (ko) * | 2014-12-03 | 2016-06-14 | 엘지디스플레이 주식회사 | 광 도파 구조의 차광층을 구비한 산화물 반도체를 포함하는 박막 트랜지스터 기판 |
| CN105097552A (zh) * | 2015-08-14 | 2015-11-25 | 京东方科技集团股份有限公司 | 薄膜晶体管及阵列基板的制备方法、阵列基板及显示装置 |
| KR20170080747A (ko) * | 2015-12-30 | 2017-07-11 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 |
| KR20170083752A (ko) * | 2016-01-11 | 2017-07-19 | 엘지이노텍 주식회사 | 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치 |
| CN107230689A (zh) * | 2016-03-24 | 2017-10-03 | 三星显示有限公司 | 薄膜晶体管阵列面板 |
| CN107422555A (zh) * | 2017-07-25 | 2017-12-01 | 武汉华星光电技术有限公司 | 一种显示装置、阵列基板及其制备方法 |
| CN107731882A (zh) * | 2017-11-07 | 2018-02-23 | 深圳市华星光电半导体显示技术有限公司 | 一种有机薄膜晶体管阵列基板及其制备方法、显示装置 |
| CN109155328A (zh) * | 2018-08-10 | 2019-01-04 | 京东方科技集团股份有限公司 | 显示基板、显示面板、显示设备和制造显示基板的方法 |
| CN110931522A (zh) * | 2018-08-31 | 2020-03-27 | 京东方科技集团股份有限公司 | 显示面板及其制作方法 |
| US20200194462A1 (en) * | 2018-12-18 | 2020-06-18 | Sharp Kabushiki Kaisha | Thin film transistor substrate and method of producing thin film transistor substrate |
| CN110211970A (zh) * | 2019-05-16 | 2019-09-06 | 武汉华星光电技术有限公司 | 显示面板及其制作方法 |
| WO2021128462A1 (zh) * | 2019-12-26 | 2021-07-01 | Tcl华星光电技术有限公司 | Tft 阵列基板及其制作方法 |
| CN114792694A (zh) * | 2021-01-08 | 2022-07-26 | 华为技术有限公司 | 薄膜晶体管阵列基板及其制备方法、显示面板 |
| CN113097295A (zh) * | 2021-03-30 | 2021-07-09 | 合肥维信诺科技有限公司 | 薄膜晶体管及其制备方法、显示面板 |
| CN113707556A (zh) * | 2021-08-13 | 2021-11-26 | Tcl华星光电技术有限公司 | 一种薄膜晶体管的制作方法、薄膜晶体管以及显示装置 |
| CN113745250A (zh) * | 2021-08-24 | 2021-12-03 | 深圳市华星光电半导体显示技术有限公司 | 阵列基板、阵列基板的制备方法及显示面板 |
| CN114122017A (zh) * | 2021-11-17 | 2022-03-01 | 武汉华星光电技术有限公司 | 一种显示面板及其制作方法 |
| CN116259666A (zh) * | 2022-12-28 | 2023-06-13 | 昆山国显光电有限公司 | 一种薄膜晶体管及其制备方法、阵列基板及显示面板 |
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