TWI759751B

TWI759751B - 短通道複晶矽薄膜電晶體及其方法

Info

Publication number: TWI759751B
Application number: TW109118190A
Authority: TW
Inventors: 簡鳳佐; 王志哲
Original assignee: 逢甲大學
Priority date: 2020-05-29
Filing date: 2020-05-29
Publication date: 2022-04-01
Also published as: TW202145355A

Abstract

本發明所揭露之短通道複晶矽薄膜電晶體，包括：一基板；一氧化層，設於該基板上；一第一摻雜區，設於該氧化層上；一第二摻雜區，與該第一摻雜區彼此相間隔地設於該氧化層上；一通道層，設於該氧化層上，介於該第一摻雜區與該第二摻雜區之間，鄰接於該第一摻雜區；一第三摻雜區，設於該氧化層上，介於該通道層與該第二摻雜區之間；一閘極層，設於該通道層上；一汲極電極，與該第二摻雜區連接；一源極電極，與該第一摻雜區連接，該源極電極之一作用部係朝該汲極電極方向延伸，並使該第三摻雜區受該作用部的電場所影響。

Description

短通道複晶矽薄膜電晶體及其方法

本發明係與電晶體相關，尤指一種短通道複晶矽薄膜電晶體及其方法。

按，複晶矽薄膜電晶體（Poly-Si TFTs）係利用再結晶的方式提高晶粒大小，相較於非晶矽薄膜電晶體擁有較高的載子遷移率，更能被應用於日漸朝小型化的電子產品上，例如智慧手錶、相機、手機、平板電腦、掌上型遊樂器、筆記型電腦以及電腦螢幕。其中，如圖1所示，係為傳統薄膜電晶體的結構示意圖，其主要表示了傳統薄膜電晶體係由基板10、氧化區11、通道區12、閘極介電層13、閘極層14、源極區15、汲極區16、源極17、及汲極18所組成，而通道區的長度為L_G 。

然而，當傳統薄膜電晶體運作時，會在靠近汲極與通道接面端產生高電場，並因元件的材料特性極易導致大量的離子碰撞（Impact Ionization），從而產生許多不理想效應，如熱載子效應、漏電流效應、扭結效應等。舉例來說，在相同操作電壓條件下，當閘極尺寸微縮時，通道的電場會隨之增加，意即源汲極之間的電場互相影響，使得閘極的控制能力變差，漏電流變得更加顯著。尤其是，由於通道短路造成電流無法關閉，即使元件（例如顯示器）處於待機狀態也會持續耗電，造成持續性的功率損耗，因此，如何有效地降低元件的功率損耗是很重要的議題。

為了改善前述問題，目前已有相關的研究提出利用多閘極（Multigate-Gate）、三閘極、Ω閘極或環繞式閘極（Gate-All-Around），同時搭配奈米線通道，以期增加閘極的控制能力，達到抑制短通道效應之目的。但是，這將可能使整體製程更為複雜，意即增加化學機械研磨(chemical mechanical polishing；CMP)、額外的光罩次數或離子佈值等製程。

因此，如何提升短通道元件中閘極的控制能力、或降低汲極端電場成為許多團隊研究的目標。

因此，本發明之主要目的即係在提供一種短通道複晶矽薄膜電晶體，其相較於傳統結構係增加輕摻雜區並搭配源極場板的結構設計，以提高開電流、降低電場強度、及減少漏電流，達到抑制不理想效應、及降低製程成本之功效。

緣是，為達成上述之目的，本發明所提供之短通道複晶矽薄膜電晶體，包括：一基板；一氧化層，係設於該基板上；一第一摻雜區，係設於該氧化層上；一第二摻雜區，係與該第一摻雜區彼此相間隔地設於該氧化層上；一通道層，係設於該氧化層上，介於該第一摻雜區與該第二摻雜區之間，並鄰接於該第一摻雜區；一第三摻雜區，係設於該氧化層上，並介於該通道層與該第二摻雜區之間；一閘極層，係設於該通道層上；一汲極電極，係與該第二摻雜區連接；一源極電極，係與該第一摻雜區連接，且該源極電極具有一作用部係跨過該閘極層而朝該汲極電極方向延伸，並使該第三摻雜區受該作用部的電場所影響；其中，該通道層之長度L為該第一摻雜區域與該第三摻雜區之間的最短距離，並符合下列條件式：0.0 微米 > L ≦10.0 微米。

其中，該第三摻雜區位於該作用部之垂直投影的範圍內。

其中，該通道層之長度L與該第三摻雜區之長度L_D 的比值介於1:1.25至1:1.75之間。

其中，該第三摻雜區的離子濃度不大於該第一摻雜區的離子濃度，而該第二摻雜區的離子濃度等同於該第一摻雜區的離子濃度。

在一實施例中，本發明之該薄膜電晶體更包括一第一絕緣層，係介於該閘極層與該通道層之間。

其中，該第一絕緣層之厚度係小於該通道層之厚度。

在一實施例中，本發明之該薄膜電晶體更包括一第二絕緣層，係介於該第三摻雜區與該作用部之間、以及該閘極層與該源極電極之間。

其中，該源極電極的材料包括金屬。

於本發明之一實施例中係提供一種短通道複晶矽薄膜電晶體的製造方法，包括下列步驟：步驟A：於一基板上堆疊一氧化層；步驟B：堆疊一通道層於該氧化層上，並經退火將該通道層的結構轉換為複晶矽；步驟C：堆疊一第一絕緣層於該氧化層上；步驟D：堆疊一閘極層於該第一絕緣層上；步驟E：以離子佈值的方式定義出一第三摻雜區，並位於該氧化層未堆疊該第一絕緣層之區域上，並連接於該通道層；步驟F：以離子佈值的方式於該分別定義出彼此相間隔的一第一摻雜區及一第二摻雜區，且使該第三摻雜區位於該第一摻雜區及該第二摻雜區之間，並與該第二摻雜區連接，而且該通道層係位於該第一摻雜區及該第三摻雜區之間；步驟G：堆疊一第二絕緣層於該第一摻雜區、該閘極層、該第三摻雜區、及該第二摻雜區上；步驟H：於該第二絕緣層上設有一汲極電極，並與該第二雜區連接；步驟I：於該第二絕緣層上設有一源極電極，並與該第一摻雜區連接，且該源極電極之一部係朝該汲極電極方向延伸，以形成有一作用部，並使該第三摻雜區受該作用部的電場所影響。

請參閱圖2(E)，於本發明之較佳實施例所揭短通道複晶矽薄膜電晶體，乃係包括一基板20、一氧化層21、一第一摻雜區22、一第二摻雜區23、一第三摻雜區24、一通道層30、一閘極層50、一第一絕緣層40、一第二絕緣層41、一源極電極60、及一汲極電極70。

該氧化層21係設於該基板20上。其中，該氧化層21係選自氧化物、氮化物、絕緣材料或其組合。在本實施例中，該氧化層21的沉積厚度為5000 Å。

該第一摻雜區22係設於該氧化層21上。

該第二摻雜區23係與該第一摻雜區22彼此相間隔地設於該氧化層21上。

該通道層30係設於該氧化層21上，介於該第一摻雜區22與該第二摻雜區23之間，並鄰接於該第一摻雜區22。其中，該通道層30之厚度係小於該氧化層21之厚度，該通道層30之長度L為該第一摻雜區22域與該第三摻雜區24之間的最短距離，並符合下列條件式：0.0 微米 > L ≦10.0 微米。在本實施例中，該通道層30的沉積厚度為1000 Å，而該通道層30之長度L為1.0 微米。

該第三摻雜區24係設於該氧化層21上，並介於該通道層30與該第二摻雜區23之間。其中，該第三摻雜區24的離子濃度不大於該第一摻雜區22的離子濃度，而該第二摻雜區23的離子濃度等同於該第一摻雜區22的離子濃度。其中，該些摻雜區所摻雜的離子為N型離子，例如磷離子，在本實施例中，以磷離子濃度5×10¹⁵ cm² 及能量50 keV離子佈植分別定義出該第一摻雜區22與該第二摻雜區23，並以磷離子濃度6×10¹² cm² 及能量50 keV離子佈值定義出該第三摻雜區24。再者，該通道層30之長度L與該第三摻雜區24之長度L_D 的比值介於1:1.25至1:1.75之間，較佳為1:1.5。

該閘極層50係設於該通道層30上。在本實施例中，該閘極層50的沉積厚度為2000 Å。

該第一絕緣層40係介於該閘極層50與該通道層30之間。其中，該第一絕緣層40可為但不限於由氧化物組成，且其厚度係小於該通道層30之厚度。在本實施例中，該第一絕緣層40係堆疊於該通道層30上，且其沉積厚度為500 Å。

該汲極電極70係與該第二摻雜區23連接。

該源極電極60係與該第一摻雜區22連接，且該源極電極60具有一作用部61係朝該汲極電極70方向延伸，並使該第三摻雜區24受該作用部61的電場所影響，意即使該第三摻雜區24位於該作用部61之垂直投影的範圍內。其中，該源極電極60的材料為金屬，在本實施例中，源極電極60係由Al-Si-Cu所沉積並蝕刻而成，且其厚度為5000 Å，具有良好的電性趨勢。

該第二絕緣層41係介於第三摻雜區24與該作用部61之間、以及該閘極層50與該源極電極60之間。在本實施例中，該第二絕緣層41係堆疊於該些摻雜區上，且其沉積厚度為500 Å。

藉由上述構件之組成，本發明之短通道複晶矽薄膜電晶體的製造方法的具體實施步驟如下：步驟A：如圖2(A)所示，於該基板20上堆疊該氧化層21，而后再堆疊該通道層30於該氧化層21上，並經過退火程序將該通道層30的結構轉換為複晶矽。接著，再堆疊於該氧化層21上。步驟B：如圖2(B)所示，依序堆疊該第一絕緣層40與該閘極層50於該通道層30上。步驟C：如圖2(C)所示，以離子佈值的方式定義出該第三摻雜區24，使其位於該氧化層21未堆疊該第一絕緣層40之區域上，並連接於該通道層30。步驟D：如圖2(D)所示，以離子佈值的方式於該分別定義出彼此相間隔的該第一摻雜區22及該第二摻雜區23，且使該第三摻雜區24位於該第一摻雜區22及該第二摻雜區23之間，並與該第二摻雜區23連接，而且該通道層30係位於該第一摻雜區22及該第三摻雜區24之間。步驟E：如圖2(E)所示，堆疊該第二絕緣層41於該第一摻雜區22、該閘極層50、該第三摻雜區24、及該第二摻雜區23上。接著，於該第二絕緣層41上設有該源極電極60，並與該第一摻雜區22連接；於該第二絕緣層41上設有該汲極電極70，並與該第三摻雜區24連接，且該源極電極60之一部係跨過該閘極層50而朝該汲極電極70方向延伸，以形成有該作用部61，並使該第二摻雜區23位於該作用部61之垂直投影的範圍內。

以下將藉由若干模擬結果並搭配圖式更進一步證實本發明所揭短通道複晶矽薄膜電晶體及其方法之功效如後。

實際的測試係以V_G =5.0 V、V_D =5.0 V (1 µm元件崩潰前的電壓)分別對傳統薄膜電晶體及本發明之薄膜電晶體進行模擬。

首先，圖3(A)係L_G =1.0 µm的傳統薄膜電晶體之電位分佈圖，圖3(B)係L_G =2.5 µm的傳統薄膜電晶體之電位分佈圖，圖3(C)係本發明短通道薄膜電晶體之電位分佈圖，圖3(D)係通道長度為1.5 µm的輕摻雜汲極區(lightly doped drain，以下稱LDD)薄膜電晶體之電位分佈圖，而LDD薄膜電晶體的結構為習知技術，故不再贅述；圖4(A)及圖5(A)分別係L_G =1.0 µm的傳統薄膜電晶體之2D、3D電場分佈圖，圖4(B)及圖5(B)分別係L_G =2.5 µm的傳統薄膜電晶體之2D、3D電場分佈圖，圖4(C)及圖5(C)分別係本發明短通道薄膜電晶體之2D、3D電場分佈圖，圖4(D)係通道長度為1.5 µm的LDD薄膜電晶體之2D電場分佈圖。其中，由電位分布圖可看出，傳統薄膜電晶體與LDD薄膜電晶體的電位線分布非常密集，而本發明之短通道薄膜電晶體的電位線分布較為寬鬆。接著，根據電場分佈圖內容來看，本發明之短通道薄膜電晶體的電場係低於傳統薄膜電晶體的電場，且本發明之短通道薄膜電晶體的電場亦低於LDD薄膜電晶體的電場，顯然因本發明改變了源極的金屬連線的分布方式，而以源極場板搭配輕摻雜區的結構設計，能有效地降低電場強度。

再者，圖6係L_G =1.0 µm傳統薄膜電晶體（Convoentional TFT_1 µm）、L_G =2.5 µm的傳統薄膜電晶體（Convoentional TFT_2.5 µm）與本發明之短通道薄膜電晶體（New Design TFT）之電場曲線峰值圖；圖7(A)係L_G =1.0 µm的傳統薄膜電晶體之離子碰撞產生率分佈圖，圖7(B)係L_G =2.5 µm的傳統薄膜電晶體之離子碰撞產生率分佈圖，圖7(C)係本發明短通道薄膜電晶體之離子碰撞產生率分佈圖，圖7(D)係通道長度為1.5 µm的LDD薄膜電晶體之離子碰撞產生率分圖；圖8為L_G =1.0 µm的傳統薄膜電晶體（Convoentional TFT_1 µm）、L_G =2.5 µm的傳統薄膜電晶體（Convoentional TFT_2.5 µm）、L_G =10.0 µm的傳統薄膜電晶體（Convoentional TFT_10.0 µm）、LDD薄膜電晶體（Convoentional LDD TFT_1.5 µm）與本發明之短通道薄膜電晶體（New Design TFT）之模擬輸出特性曲線圖。由該等圖式內容可知，由於本發明之短通道薄膜電晶體具有源極場板結合輕摻雜區的結構設計，而能大幅降低汲極端電場的峰值，並減少離子碰撞產生率，進而改善扭結效應，並提升耐壓。

接著，圖9(A)及圖10(A)分別係L_G =1.0 µm的傳統薄膜電晶體之2D、3D負電場分佈圖，圖9(B)及圖10(B)分別係L_G =2.5 µm的傳統薄膜電晶體之2D、3D負電場分佈圖，圖9(C)及圖10(C)分別係本發明短通道薄膜電晶體之2D、3D負電場分佈圖；圖11為L_G =1.0 µm傳統薄膜電晶體（Convoentional TFT_1 µm）、L_G =2.5 µm的傳統薄膜電晶體（Convoentional TFT_2.5 µm）與本發明之短通道薄膜電晶體（New Design TFT）之負電場曲線峰值圖。其中，該些圖式係在負偏壓(V_G =-1 V)操作下進行模擬測試，用以預估元件在關閉時的漏電流大小，可以看出在相同偏壓下，傳統薄膜電晶體的電場峰值非常高，意即L_G =1.0 µm傳統薄膜電晶體為8.06×10⁴ V/cm，L_G =2.5 µm傳統薄膜電晶體為7.25×10⁴ V/cm，而本發明短通道薄膜電晶體的電場峰值僅為6.42×10⁴ V/cm，由此可知，本發明因具有獨特的結構設計，能使元件能在保有高電流的情況下，還能降低汲極端電場，以達到抑制漏電流效應之目的。

據此，本發明短通道薄膜電晶體與傳統薄膜電晶體相比預計直流特性改善之幅度如表一所示。

表一.本發明短通道薄膜電晶體與傳統薄膜電晶體間的比較表

	崩潰電壓（V）	崩潰電壓百分比（%）	電場強度百分比（%）	扭結效應百分比（%）	開電流百分比（%）	漏電流百分比（%）	開關電流百分比（%）
L_G =1.0 µm之傳統薄膜電晶體	4.0 V	67 %	155 %	>100 %	150 %	140 %	107 %
L_G =2.5 µm之傳統薄膜電晶體	6.0 V	100 %	100 %	100 %	100 %	100 %	100 %
本發明短通道薄膜電晶體	11.5 V	192 %	55 %	>100 %	144 %	69 %	209 %

此外，由於液晶顯示器本身的寄生電容及電極間電容耦合效應，使得薄膜電晶體並不是理想的開關，會使得液晶顯示器上的有效電壓有所變動，造成顯示畫面的閃爍、顯示不均、影像殘留及灰階反轉等不良現象，因此在設計與製程元件時應盡量避免寄生電容C_gd 的產生。圖12為L_G =1.0 µm的傳統薄膜電晶體（Convoentional TFT_1 µm）、L_G =2.5 µm的傳統薄膜電晶體（Convoentional TFT_2.5 µm）與本發明之短通道薄膜電晶體（New Design TFT）之模擬C_gd 電容曲線圖，由圖式可知，本發明相較於傳統薄膜電晶體具有較低的寄生電容C_gd ，使得本發明應用於液晶顯示器時能改善前述之問題。

另外，本發明還可以依據使用者的需求，透過改變該第三摻雜區24的離子濃度與該第二絕緣層41鄰近於該閘極層50之部分的厚度D，藉以提升元件的耐壓。舉例來說，如圖13所示，其表示了本發明短通道薄膜電晶體於不同的離子濃度及第二絕緣層41厚度D的條件下之模擬輸出特性曲線圖，其中，分別以『該第三摻雜區24離子濃度為6.5×10¹² cm² ，第二絕緣層41厚度D為200 Å』(即標示為6.5e12, 200 A的曲線)、『該第三摻雜區24離子濃度為5.0×10¹² cm² ，第二絕緣層41厚度D為500 Å』(即標示為5e12, 500 A的曲線)及『該第三摻雜區24離子濃度為5.5×10¹² cm² ，第二絕緣層41厚度D為800 Å』(即標示為5.5e12, 800 A的曲線)的態樣進行模擬測試，以達到不同的元件耐壓。

由上述可知，本發明所提供之短通道複晶矽薄膜電晶體係藉由改變源極的金屬連線的分布方式，利用源極場板搭配輕摻雜區的結構設計，而能夠提高元件的開電流、降低汲極端的電場強度、降低離子碰撞率、降低寄生電容、以及提升元件耐壓，達到改善漏電流效應、扭結效應之效用。再者，本發明相較於傳統薄膜電晶體的製程步驟，不需使用如CMP等較為複雜且昂貴的製程，達到降低製程成本之目的。

10:基板 11:氧化區 12:通道區 13:閘極介電層 14:閘極層 15:源極區 16:汲極區 17:源極 18:汲極 20:基板 21:氧化層 22:第一摻雜區 23:第二摻雜區 24:第三摻雜區 30:通道層 40:第一絕緣層 41:第二絕緣層 50:閘極層 60:源極電極 61:作用部 70:汲極電極 L_G 、L、L_D :長度 D:厚度

圖1係傳統薄膜電晶體的結構示意圖。圖2(A)至2(E) 係本發明較佳實施例之製造方法示意圖。圖3(A)係L_G =1.0 µm的傳統薄膜電晶體之電位分佈圖。圖3(B)係L_G =2.5 µm的傳統薄膜電晶體之電位分佈圖。圖3(C)係本發明短通道薄膜電晶體的較佳實施例之電位分佈圖。圖3(D)係通道長度為1.5 µm的LDD薄膜電晶體之電位分佈圖。圖4(A)係L_G =1.0 µm的傳統薄膜電晶體之2D電場分佈圖。圖4(B)係L_G =2.5 µm的傳統薄膜電晶體之2D電場分佈圖。圖4(C)係本發明短通道薄膜電晶體的較佳實施例之2D電場分佈圖。圖4(D)係通道長度為1.5 µm的LDD薄膜電晶體之2D電場分佈圖。圖5(A)係L_G =1.0 µm的傳統薄膜電晶體之3D電場分佈圖。圖5(B)係L_G =2.5 µm的傳統薄膜電晶體之3D電場分佈圖。圖5(C)分別係本發明短通道薄膜電晶體的較佳實施例之3D電場分佈圖。圖6係傳統薄膜電晶體與本發明之短通道薄膜電晶體之電場曲線峰值圖。圖7(A)係L_G =1.0 µm的傳統薄膜電晶體之離子碰撞產生率分佈圖。圖7(B)係L_G =2.5 µm的傳統薄膜電晶體之離子碰撞產生率分佈圖。圖7(C)係本發明短通道薄膜電晶體的較佳實施例之離子碰撞產生率分佈圖。圖7(D)係通道長度為1.5 µm的LDD薄膜電晶體之離子碰撞產生率分圖。圖8為傳統薄膜電晶體與本發明之短通道薄膜電晶體之模擬輸出特性曲線圖。圖9(A)係L_G =1.0 µm的傳統薄膜電晶體之2D負電場分佈圖。圖9(B)係L_G =2.5 µm的傳統薄膜電晶體之2D負電場分佈圖。圖9(C)係本發明短通道薄膜電晶體的較佳實施例之2D負電場分佈圖。圖10(A)係L_G =1.0 µm的傳統薄膜電晶體之3D負電場分佈圖。圖10(B)係L_G =2.5 µm的傳統薄膜電晶體之3D負電場分佈圖。圖10(C)係本發明短通道薄膜電晶體之3D負電場分佈圖；圖11為傳統薄膜電晶體與本發明短通道薄膜電晶體之負電場曲線峰值圖。圖12為傳統薄膜電晶體與本發明短通道薄膜電晶體之模擬C_gd 電容曲線圖。圖13為本發明短通道薄膜電晶體於不同的離子濃度及第二絕緣層厚度的條件下之模擬輸出特性曲線圖。

20:基板

21:氧化層

22:第一摻雜區

23:第二摻雜區

24:第三摻雜區

30:通道層

40:第一絕緣層

41:第二絕緣層

50:閘極層

60:源極電極

61:作用部

70:汲極電極

L、L_D :長度

D:厚度

Claims

一種短通道複晶矽薄膜電晶體，包括：一基板；一氧化層，係設於該基板上；一第一摻雜區，係設於該氧化層上；一第二摻雜區，係與該第一摻雜區彼此相間隔地設於該氧化層上；一通道層，係設於該氧化層上，介於該第一摻雜區與該第二摻雜區之間，並鄰接於該第一摻雜區；一第三摻雜區，係設於該氧化層上，並介於該通道層與該第二摻雜區之間；一閘極層，係設於該通道層上；一汲極電極，係與該第二摻雜區連接；一源極電極，係與該第一摻雜區連接，且該源極電極之一作用部係朝該汲極電極方向延伸，並使該第三摻雜區受該作用部的電場所影響；其中，該通道層之長度L為該第一摻雜區域與該第三摻雜區之間的最短距離，並符合下列條件式：0.0 微米 > L ≦10.0 微米。
如請求項1所述之短通道複晶矽薄膜電晶體，其中，該第三摻雜區位於該作用部之垂直投影的範圍內。
如請求項1所述之短通道複晶矽薄膜電晶體，其中，該通道層之長度L與該第三摻雜區之長度L_D 的比值介於1:1.25至1:1.75之間。
如請求項1所述之短通道複晶矽薄膜電晶體，其中，該第三摻雜區的離子濃度不大於該第一摻雜區的離子濃度，而該第二摻雜區的離子濃度等同於該第一摻雜區的離子濃度。
如請求項1所述之短通道複晶矽薄膜電晶體，其更包括一第一絕緣層，係介於該閘極層與該通道層之間。
如請求項5所述之短通道複晶矽薄膜電晶體，其中，該第一絕緣層之厚度係小於該通道層之厚度。
如請求項1所述之短通道複晶矽薄膜電晶體，其更包括一第二絕緣層，係介於該第三摻雜區與該作用部之間、以及該閘極層與該源極電極之間。
如請求項1所述之短通道複晶矽薄膜電晶體，其中，該源極電極的材料包括金屬。
一種短通道複晶矽薄膜電晶體的製造方法，其係利用請求項1至8任一項所述之短通道複晶矽薄膜電晶體，包括下列步驟：步驟A：於一基板上堆疊一氧化層；步驟B：堆疊一通道層於該氧化層上，並經退火將該通道層的結構轉換為複晶矽；步驟C：堆疊一第一絕緣層於該氧化層上；步驟D：堆疊一閘極層於該第一絕緣層上；步驟E：以離子佈值的方式定義出一第三摻雜區，使其位於該氧化層未堆疊該第一絕緣層之區域上，並連接於該通道層；步驟F：以離子佈值的方式於該分別定義出彼此相間隔的一第一摻雜區及一第二摻雜區，且使該第三摻雜區位於該第一摻雜區及該第二摻雜區之間，並與該第二摻雜區連接，而且該通道層係位於該第一摻雜區及該第三摻雜區之間；步驟G：堆疊一第二絕緣層於該第一摻雜區、該閘極層、該第三摻雜區、及該第二摻雜區上；步驟H：於該第二絕緣層上設有一汲極電極，並與該第二摻雜區連接；步驟I：於該第二絕緣層上設有一源極電極，並與該第一摻雜區連接，且該源極電極之一部係朝該汲極電極方向延伸，以形成有一作用部，並使該第三摻雜區受該作用部的電場所影響。