JP2001094115A

JP2001094115A - 半導体装置及びその作製方法

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Publication number: JP2001094115A
Application number: JP2000130958A
Authority: JP
Inventors: Shunpei Yamazaki; 舜平山崎
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1999-04-30
Filing date: 2000-04-28
Publication date: 2001-04-06
Anticipated expiration: 2020-04-28
Also published as: JP4115654B2

Abstract

(57)【要約】【課題】動作性能および信頼性の高い半導体装置およ
びその作製方法を提供する。【解決手段】駆動回路を形成するｎチャネル型ＴＦＴ
３０２に設けられたＬＤＤ領域２０７はホットキャリア
注入に対する耐性を高める。また、画素部を形成するｎ
チャネル型ＴＦＴ（画素ＴＦＴ）３０４に設けられたＬ
ＤＤ領域２１７〜２２０はオフ電流値の低減に大きく寄
与する。この時、駆動回路のｎチャネル型ＴＦＴのＬＤ
Ｄ領域は、隣接するドレイン領域に近づくにつれてｎ型
不純物元素の濃度が高くなるように形成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は絶縁表面を有する基
板上に薄膜トランジスタ（以下、ＴＦＴという）で形成
された回路又は素子を有する半導体装置およびその作製
方法に関する。特に本発明は、画素部とその周辺に設け
られる駆動回路を同一基板上に設けた液晶表示装置に代
表される電気光学装置、および電気光学装置を搭載した
電子機器に関する。尚、本願明細書において半導体装置
とは、半導体特性を利用することで機能する装置全般を
指し、上記電気光学装置およびその電気光学装置を搭載
した電子機器も半導体装置に含む。

【０００２】

【従来の技術】絶縁表面を有する基板上にＴＦＴで形成
した大面積集積回路を有する半導体装置の開発が進んで
いる。アクティブマトリクス型液晶表示装置、ＥＬ表示
装置、および密着型イメージセンサはその代表例として
知られている。特に、結晶質シリコン膜（典型的にはポ
リシリコン膜）を活性層にしたＴＦＴ（以下、ポリシリ
コンＴＦＴと記す）は電界効果移動度が高いことから、
いろいろな機能回路を形成することも可能である。

【０００３】例えば、アクティブマトリクス型液晶表示
装置には、機能ブロックごとに画像表示を行う画素部
や、ＣＭＯＳ回路を基本としたシフトレジスタ回路、レ
ベルシフタ回路、バッファ回路、サンプリング回路など
の集積回路が一枚の基板上に形成される。また、密着型
イメージセンサでは、サンプルホールド回路、シフトレ
ジスタ回路、マルチプレクサ回路などの画素部を制御す
るための駆動回路がＴＦＴを用いて形成されている。

【０００４】これらの駆動回路（周辺駆動回路ともい
う）はそれぞれにおいて動作条件が必ずしも同一でない
ので、当然ＴＦＴに要求される特性も少なからず異なっ
ている。画素部においては、スイッチ素子として機能す
る画素ＴＦＴと補助の保持容量を設けた構成であり、液
晶に電圧を印加して駆動させるものである。ここで、液
晶は交流で駆動させる必要があり、フレーム反転駆動と
呼ばれる方式が多く採用されている。従って、要求され
るＴＦＴの特性はオフ電流値（ＴＦＴがオフ動作時に流
れるドレイン電流値）を十分低くさせておく必要があっ
た。また、バッファ回路は高い駆動電圧が印加されるた
め、高電圧がかかっても壊れない程度にまで耐圧を高め
ておく必要があった。また電流駆動能力を高めるため
に、オン電流値（ＴＦＴがオン動作時に流れるドレイン
電流値）を十分確保する必要があった。

【０００５】しかし、ポリシリコンＴＦＴのオフ電流値
は高くなりやすいといった問題点がある。また、ＩＣな
どで使われるＭＯＳトランジスタと同様にポリシリコン
ＴＦＴにはオン電流値の低下といった劣化現象が観測さ
れる。主たる原因はホットキャリア注入であり、ドレイ
ン近傍の高電界によって発生したホットキャリアが劣化
現象を引き起こすものと考えられている。

【０００６】オフ電流値を低減するためのＴＦＴの構造
として、低濃度ドレイン（ＬＤＤ：Lightly Doped Dr
ain）構造が知られている。この構造はチャネル形成領
域と、高濃度に不純物が添加されるソース領域またはド
レイン領域との間に低濃度の不純物領域を設けたもので
あり、この低濃度不純物領域はＬＤＤ領域と呼ばれてい
る。

【０００７】また、ホットキャリア注入によるオン電流
値の劣化を防ぐための構造として、いわゆるＧＯＬＤ
（Gate-drain Overlapped LDD）構造が知られてい
る。この構造は、ＬＤＤ領域がゲート絶縁膜を介してゲ
ート配線と重なるように配置されているため、ドレイン
近傍のホットキャリア注入を防ぎ、信頼性を向上させる
のに有効である。例えば、「Mutsuko Hatano,Hajime
Akimoto and Takeshi Sakai,IEDM97 TECHNICAL DI
GEST,p523-526,1997」では、シリコンで形成したサイド
ウォールによるＧＯＬＤ構造を開示しているが、他の構
造のＴＦＴと比べ、きわめて優れた信頼性が得られるこ
とが確認されている。

【０００８】また、アクティブマトリクス型液晶表示装
置の画素部には、数十から数百万個の各画素にＴＦＴが
配置され、そのＴＦＴのそれぞれには画素電極が設けら
れている。液晶を挟んだ対向基板側には対向電極が設け
られており、液晶を誘電体とした一種のコンデンサを形
成している。そして、各画素に印加する電圧をＴＦＴの
スイッチング機能により制御して、このコンデンサへの
電荷を制御することで液晶を駆動し、透過光量を制御し
て画像を表示する仕組みになっている。

【０００９】ところが、このコンデンサはオフ電流値等
に起因するリーク電流により次第にその蓄積容量が減少
するため、透過光量が変化して画像表示のコントラスト
を低下させる原因となっていた。そこで、従来では容量
配線を設けて、液晶を誘電体とするコンデンサとは別の
コンデンサ（保持容量）を並列に設け、液晶を誘電体と
するコンデンサが損失する容量を補っていた。

【００１０】

【発明が解決しようとする課題】しかしながら、画素部
の画素ＴＦＴと、シフトレジスタ回路やバッファ回路な
どの駆動回路のＴＦＴとでは、その要求される特性は必
ずしも同じではない。例えば、画素ＴＦＴにおいては、
ゲート配線に大きな逆バイアス（ｎチャネル型ＴＦＴで
あればマイナス）電圧が印加されるが、駆動回路のＴＦ
Ｔは基本的に逆バイアス電圧が印加されて動作されるこ
とはない。また、前者の動作速度は後者ほど高いもので
なくても良い。

【００１１】また、ＧＯＬＤ構造は確かにオン電流値の
劣化を防ぐ効果は高いが、反面、通常のＬＤＤ構造に比
べてオフ電流値が大きくなってしまう問題があった。従
って、特に画素ＴＦＴにとっては好ましい構造とは言え
なかった。逆に通常のＬＤＤ構造はオフ電流値を抑える
効果は高いが、ホットキャリア注入には弱いことが知ら
れていた。

【００１２】このように、アクティブマトリクス型液晶
表示装置のような複数の集積回路を有する半導体装置に
おいて、全てのＴＦＴを同じ構造で形成することは必ず
しも好ましくなかった。

【００１３】本発明はこのような課題を解決するための
技術であり、半導体装置の回路又は素子に配置されるＴ
ＦＴの構造を、その機能に応じて適切なものとすること
により、半導体装置の動作性能および信頼性を向上させ
ることを課題とする。また、そのような半導体装置を実
現するための作製方法を提供する。

【００１４】

【課題を解決するための手段】上記問題点を解決するた
めに本願発明では、例えば液晶表示装置の如き半導体装
置に形成される回路又は素子が求める機能を鑑みて、最
適な構造のＴＦＴを割り当てることを主旨としている。
即ち、同一基板上に異なる構造のＴＦＴが存在すること
になる。

【００１５】具体的には、オフ電流値を十分に低くさせ
ることを最重要課題とする素子（スイッチング用素子な
ど）は、動作速度よりもオフ電流値を低減させることに
重点を置いたＴＦＴ構造が望ましい。また、高速駆動を
最重要課題とする素子（駆動回路用素子など）は、オフ
電流値を低減させることよりも、動作速度を高めること
及びそれと同時に顕著な問題となるホットキャリア注入
による劣化を抑制することに重点を置いたＴＦＴ構造が
望ましい。

【００１６】本願発明は、同一基板上で上記のようなＴ
ＦＴの使い分けを行うことによって、半導体装置の動作
性能の向上と信頼性の向上とを可能とする。

【００１７】また、前記ホットキャリア注入による劣化
を抑制するための手段として、さらにｎチャネル型ＴＦ
ＴのＬＤＤ領域の構成にも工夫を加えている。即ち、Ｌ
ＤＤ領域内において、チャネル形成領域とドレイン領域
との間に、ドレイン領域に近づくにつれて徐々にｎ型不
純物元素の濃度が高くなるような濃度勾配をもたせる点
に特徴がある。この構成はより高い電界緩和効果を狙っ
たものである。

【００１８】また、上述のように濃度勾配を持たせた場
合、ｎチャネル型ＴＦＴのチャネル形成領域とＬＤＤ領
域との境界近傍に含まれるｎ型不純物元素の濃度は、該
ＬＤＤ領域とドレイン領域との境界近傍に含まれる濃度
より低くなる。同様により高い電界緩和効果が得られ
る。

【００１９】

【発明の実施の形態】本発明の実施の形態について、以
下に示す実施例でもって詳細な説明を行うこととする。

【００２０】[実施例１]本発明の実施例について図１〜
図４を用いて説明する。ここでは、画素部とその周辺に
設けられる駆動回路のＴＦＴを同時に作製する方法につ
いて説明する。但し、説明を簡単にするために、駆動回
路では、シフトレジスタ回路、バッファ回路等の基本回
路であるＣＭＯＳ回路と、サンプリング回路を形成する
ｎチャネル型ＴＦＴとを図示することとする。

【００２１】図１（Ａ）において、基板１００には、ガ
ラス基板や石英基板を使用することが望ましい。その他
にもシリコン基板、金属基板またはステンレス基板の表
面に絶縁膜を形成したものを基板としても良い。耐熱性
が許せばプラスチック基板を用いることも可能である。

【００２２】そして、基板１００のＴＦＴが形成される
表面には、珪素（シリコン）を含む絶縁膜（本明細書中
では酸化シリコン膜、窒化シリコン膜、または窒化酸化
シリコン膜の総称を指す）からなる下地膜１０１をプラ
ズマＣＶＤ法やスパッタ法で１００〜４００ｎｍの厚さ
に形成する。

【００２３】なお、本明細書中において窒化酸化シリコ
ン膜とはＳｉＯxＮyで表される絶縁膜であり、珪素、酸
素、窒素を所定の割合で含む絶縁膜を指す。本実施例で
は、下地膜１０１として、窒素を２０〜５０atomic％
（典型的には２０〜３０atomic％）で含む１００ｎｍ厚
の窒化酸化シリコン膜と、窒素を１〜２０atomic％（典
型的には５〜１０atomic％）で含む２００ｎｍ厚の窒化
酸化シリコン膜との積層膜を用いる。なお、厚さはこの
値に限定する必要はない。また、窒化酸化シリコン膜に
含まれる窒素と酸素の含有比（atomic％比）は３：１〜
１：３（典型的には１：１）とすればよい。また、窒化
酸化シリコン膜は、ＳｉＨ₄とＮ₂ＯとＮＨ ₃を原料ガス
として作製すればよい。

【００２４】なお、この下地膜１０１は基板からの不純
物汚染を防ぐために設けられるものであり、石英基板を
用いた場合には必ずしも設けなくても良い。

【００２５】次に下地膜１０１の上に３０〜１２０ｎｍ
（好ましくは５０〜７０ｎｍ）の厚さの、非晶質構造を
含む半導体膜（本実施例では非晶質シリコン膜（図示せ
ず））を公知の成膜法で形成する。なお、非晶質構造を
含む半導体膜としては、非晶質半導体膜、微結晶半導体
膜があり、さらに非晶質シリコンゲルマニウム膜などの
非晶質構造を含む化合物半導体膜も含まれる。また、上
記膜厚で形成しておけば、最終的にＴＦＴが完成した時
点の活性層の膜厚は１０〜１００ｎｍ（好ましくは３０
〜５０ｎｍ）となる。

【００２６】そして、特開平７−１３０６５２号公報
（ＵＳＰ５，６４３，８２６号に対応）に記載された技
術に従って、結晶構造を含む半導体膜（本実施例では結
晶質シリコン膜）１０２を形成する。同公報記載の技術
は、非晶質シリコン膜の結晶化に際して、結晶化を助長
する触媒元素（ニッケル、コバルト、ゲルマニウム、
錫、鉛、パラジウム、鉄、銅から選ばれた一種または複
数種の元素、代表的にはニッケル）を用いる結晶化手段
である。

【００２７】具体的には、非晶質シリコン膜表面に触媒
元素を保持させた状態で加熱処理を行い、非晶質シリコ
ン膜を結晶質シリコン膜に変化させるものである。本実
施例では同公報の実施例１に記載された技術を用いる
が、実施例２に記載された技術を用いても良い。なお、
結晶質シリコン膜には、いわゆる単結晶シリコン膜も多
結晶シリコン膜も含まれるが、本実施例で形成される結
晶質シリコン膜は結晶粒界を有するシリコン膜である。
（図１（Ａ））

【００２８】非晶質シリコン膜は含有水素量にもよる
が、好ましくは４００〜５５０℃で数時間加熱して脱水
素処理を行い、含有水素量を５atom％以下として、結晶
化の工程を行うことが望ましい。また、非晶質シリコン
膜をスパッタ法や蒸着法などの他の作製方法で形成して
も良いが、膜中に含まれる酸素、窒素などの不純物元素
を十分低減させておくことが望ましい。

【００２９】ここでは、下地膜と非晶質シリコン膜と
は、同じ成膜法で形成することが可能であるので両者を
連続形成しても良い。下地膜を形成後、一旦大気雰囲気
にさらされないようにすることで表面の汚染を防ぐこと
が可能となり、作製されるＴＦＴの特性バラツキを低減
させることができる。

【００３０】次に、結晶質シリコン膜１０２に対してレ
ーザー光源から発する光（レーザー光）を照射（以下、
レーザーアニールという）して結晶性の改善された結晶
質シリコン膜１０３を形成する。レーザー光としては、
パルス発振型または連続発振型のエキシマレーザー光が
望ましいが、連続発振型のアルゴンレーザー光でも良
い。また、レーザー光のビーム形状は線状であっても矩
形状であっても構わない。（図１（Ｂ））

【００３１】また、レーザー光の代わりにランプから発
する光（ランプ光）を照射（以下、ランプアニールとい
う）しても良い。ランプ光としては、ハロゲンランプ、
赤外ランプ等から発するランプ光を用いることができ
る。勿論、電熱炉を用いたファーネスアニール（熱アニ
ールともいう）で代用することもできるし、組み合わせ
て併用することもできる。

【００３２】本実施例では、パルス発振型エキシマレー
ザー光を線状に加工してレーザーアニール工程を行う。
レーザーアニール条件は、励起ガスとしてＸｅＣｌガス
を用い、処理温度を室温、パルス発振周波数を３０Ｈｚ
とし、レーザーエネルギー密度を２５０〜５００mJ/cm²
（代表的には３５０〜４００mJ/cm²）とする。

【００３３】上記条件で行われたレーザーアニール工程
は、熱結晶化後に残存した非晶質領域を完全に結晶化す
ると共に、既に結晶化された結晶質領域の欠陥等を低減
する効果を有する。そのため、本工程は光アニールによ
り半導体膜の結晶性を改善する工程、または半導体膜の
結晶化を助長する工程と呼ぶこともできる。

【００３４】次に、結晶質シリコン膜１０３上に後の不
純物添加時のために保護膜１０４を形成する。保護膜１
０４は１００〜２００ｎｍ（好ましくは１３０〜１７０
ｎｍ）の厚さの窒化酸化シリコン膜または酸化シリコン
膜を用いた。この保護膜１０４は不純物添加時に結晶質
シリコン膜が直接プラズマに曝されないようにするため
と、微妙な濃度制御を可能にするための意味がある。

【００３５】そして、その上にレジストマスク１０５を
形成し、保護膜１０４を介してｐ型を付与する不純物元
素（以下、ｐ型不純物元素という）を添加する。ｐ型不
純物元素としては、代表的には１３族に属する元素、典
型的にはボロンまたはガリウムを用いることができる。
この工程（チャネルドープ工程という）はＴＦＴのしき
い値電圧を制御するための工程である。なお、ここでは
ジボラン（Ｂ₂Ｈ₆）を質量分離しないでプラズマ励起し
たイオンドープ法でボロンを添加した。勿論、質量分離
を行うイオンインプランテーション法を用いても良い。

【００３６】この工程により１×１０¹⁵〜１×１０¹⁸at
oms/cm³（代表的には５×１０¹⁶〜５×１０¹⁷atoms/c
m³）の濃度でｐ型不純物元素（本実施例ではボロン）を
含む不純物領域１０６を形成する。なお、本明細書中で
は上記濃度範囲でｐ型不純物元素を含む不純物領域（但
し、意図的にｎ型を付与する不純物元素が添加された領
域を除く）をｐ型不純物領域（ｂ）と定義する。（図１
（Ｃ））

【００３７】なお、ここではｎチャネル型ＴＦＴとなる
領域のみにｐ型不純物元素を添加しているが、ｐチャネ
ル型ＴＦＴとなる領域を含めた全面に添加しても良い。
また、全面にｐ型不純物元素を添加した後若しくは前
に、ｐチャネル型ＴＦＴのみに１５族に属する元素を添
加しても良い。

【００３８】次に、レジストマスク１０５、保護膜１０
４を除去し、再びレーザー光の照射工程を行う。ここで
もレーザー光としては、パルス発振型または連続発振型
のエキシマレーザー光が望ましいが、連続発振型のアル
ゴンレーザー光でも良い。また、レーザー光のビーム形
状は線状であっても矩形状であっても構わない。但し、
添加された不純物元素の活性化が目的であるので、結晶
質シリコン膜が溶融しない程度のエネルギーで照射する
ことが好ましい。また、保護膜１０４をつけたままレー
ザーアニール工程を行うことも可能である。（図１
（Ｄ））

【００３９】本実施例では、パルス発振型エキシマレー
ザー光を線状に加工してレーザーアニール工程を行う。
レーザーアニール条件は、励起ガスとしてＫｒＦガスを
用い、処理温度を室温、パルス発振周波数を３０Ｈｚと
し、レーザーエネルギー密度を１００〜３００mJ/cm
²（代表的には１５０〜２５０mJ/cm²）とする。

【００４０】上記条件で行われた光アニール工程は、添
加されたｎ型またはｐ型を付与する不純物元素を活性化
すると共に、不純物元素の添加時に非晶質化した半導体
膜を再結晶化する効果を有する。なお、上記条件は半導
体膜を溶融させることなく原子配列の整合性をとり、且
つ、不純物元素を活性化することが好ましい。

【００４１】なお、このレーザー光による不純物元素の
活性化はファーネスアニールによっても良いし、両者を
併用しても構わない。ファーネスアニールによる活性化
を行う場合は、基板の耐熱性を考慮して４５０〜５５０
℃程度で行えば良い。

【００４２】次に、結晶質シリコン膜の不要な部分を除
去して、島状の半導体膜（以下、活性層という）１０７
〜１１０を形成する。（図１（Ｅ））

【００４３】次に、図２（Ａ）に示すように、活性層１
０７〜１１０を覆ってゲート絶縁膜１１１を形成する。
ゲート絶縁膜１１１は、１０〜２００ｎｍ、好ましくは
５０〜１５０ｎｍの厚さに形成すれば良い。本実施例で
は、プラズマＣＶＤ法でＮ₂ＯとＳｉＨ₄を原料とした窒
化酸化シリコン膜を１１５ｎｍの厚さに形成する。

【００４４】次に、ゲート電極となる導電膜１１２を形
成する。なお、この導電膜１１２は単層で形成しても良
いが、必要に応じて二層、三層といった積層膜とするこ
とが好ましい。

【００４５】導電膜１１２としては如何なる導電膜を用
いても良いが、テーパー形状を形成しやすい膜であるこ
とが望ましい。代表的には、タンタル（Ｔａ）、クロム
（Ｃｒ）、タングステン（Ｗ）、導電性を有するシリコ
ン（Ｓｉ）から選ばれた元素を含む金属膜、または前記
元素を主成分とする金属化合物膜（代表的には窒化タン
タル膜、窒化タングステン膜）、または前記元素を含む
合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金
膜、タングステンシリサイド膜）、若しくはそれらの薄
膜を積層した積層膜を用いることができる。本実施例で
は、５０ｎｍ厚の窒化タンタル膜と３５０ｎｍ厚のタン
タル膜とを積層して用いる。

【００４６】また、この導電膜１１２の膜厚は５０〜５
００ｎｍ（好ましくは２００〜４００ｎｍ、さらに好ま
しくは３００〜３５０ｎｍ）とすれば良い。この膜厚は
ゲート電極のテーパー部分の長さに影響するので重要で
ある。

【００４７】次に、ゲート電極を形成するためのレジス
トマスク１１３a〜１１３eを形成する。こうして図２
（Ａ）の状態となる。

【００４８】次に、導電膜１１２を一括でエッチングし
て４００ｎｍ厚のゲート電極１１４〜１１８を形成す
る。このとき、ゲート電極１１４〜１１８の端部にテー
パー部が形成されるような条件でエッチングを行う。
（図２（Ｂ））

【００４９】テーパー部の角度（θ）は図６に示される
部分の角度をいう。本願発明ではこの角度θが３〜４０
°（好ましくは５〜３５°より好ましくは７〜２０°）
となるようにエッチング条件を設定する。この角度θ
は、後にＬＤＤ領域内の濃度勾配に大きく影響する。こ
の点については後述する。

【００５０】なお、テーパー角度θは、テーパー部の長
さ（ＷＧ）とテーパー部の厚さ（ＨＧ）を用いてＴａｎ
θ＝ＨＧ／ＷＧで表される。

【００５１】次に、ゲート電極１１４〜１１８の形成に
用いたレジストマスク１１３a〜１１３eを残したまま、
新たにレジストマスク１１９a、１１９b、１１９ｃを形
成する。そして、ｎ型を付与する不純物元素（以下、ｎ
型不純物元素という）を添加してｎ型を呈する不純物領
域１２０〜１２２を形成する。なお、ｎ型不純物元素と
しては、代表的には１５族に属する元素、典型的にはリ
ンまたは砒素を用いることができる。（図２（Ｃ））

【００５２】この低濃度不純物領域１２０〜１２２は、
後にＣＭＯＳ回路およびサンプリング回路のｎチャネル
型ＴＦＴにおいて、ＬＤＤ領域として機能させるための
不純物領域である。なお、ここで形成された不純物領域
にはｎ型不純物元素が２×１０¹⁶〜５×１０¹⁹atoms/cm
³（代表的には５×１０¹⁷〜５×１０¹⁸atoms/cm³）の濃
度で含まれている。本明細書中では上記濃度範囲でｎ型
不純物元素を含む不純物領域をｎ型不純物領域（ｂ）と
定義する。

【００５３】なお、ここではフォスフィン（ＰＨ₃）を
質量分離しないでプラズマ励起したイオンドープ法でリ
ンを１×１０¹⁸atoms/cm³の濃度で添加する。勿論、質
量分離を行うイオンインプランテーション法を用いても
良い。この工程では、保護膜１０７を介して結晶質シリ
コン膜にリンを添加する。

【００５４】本願発明の場合、ｎ型不純物領域（ｂ）１
２０〜１２２はゲート絶縁膜１１１を介してゲート電極
１１５、１１６の一部に重なるように形成される。即
ち、イオンドープ工程の加速電圧を高める（典型的には
８０〜１６０ＫｅＶ）ことによって、ゲート電極のテー
パー部を通して不純物元素を添加する。

【００５５】こうすることでｎ型不純物領域（ｂ）１２
０〜１２２のうち、ゲート電極１１５、１１６に重なっ
た部分に含まれるリンの濃度勾配は、ゲート電極１１
５、１１６のテーパー部の膜厚変化を反映する。即ち、
ｎ型不純物領域（ｂ）１２０〜１２２へ添加されるリン
の濃度は、テーパー部に重なる領域において、ｐ型不純
物領域（ｂ）１２３、１２４から遠ざかるにつれて徐々
に増加する。

【００５６】これはテーパー部の膜厚の差によってリン
の深さ方向の添加濃度が変化するためである。即ち、リ
ンの深さ方向の濃度分布において任意の濃度で添加され
た深さ（例えば深さ方向に平均化した濃度）に注目した
とき、その深さは半導体膜中の断面方向においてゲート
電極のテーパー部の傾斜に沿った形で変化する。

【００５７】ここでテーパー形状を有した電極を用いて
リンを添加した場合を想定して行ったシミュレーション
結果について図１６を用いて説明する。なお、ここでは
ＩＳＥ（Integrated system engineering AG）半導体デ
バイスシミュレータ総合パッケージを用いた。

【００５８】図１６はゲート電極端部におけるリンの濃
度分布を示している。ここではゲート電極の膜厚を３０
０ｎｍ、テーパー角θを１０．５°として計算した。ま
た、加速電圧は１１０ＫｅＶとし、プラズマドーピング
法（イオンドーピング法）により１×１０¹⁵ions/cm²の
ドーズ量でリンを添加した場合について計算した。な
お、ゲート絶縁膜の膜厚は１１５ｎｍ、半導体膜の膜厚
は５０ｎｍ、下地膜（酸化シリコン膜）の膜厚は３００
ｎｍとした。

【００５９】図１６を見ると明らかなように、半導体膜
（Si Layerと表記）のうち、ゲート電極のデーパー部直
下にあたる領域では、リンの濃度がチャネル長方向（断
面方向）に沿って変化していることが判る。即ち、チャ
ネル形成領域から遠ざかるにつれて（ドレイン領域に近
づくにつれて）、リンの濃度が高くなっていく勾配の様
子が示されている。

【００６０】ここでは加速電圧を１１０ＫｅＶとしてい
るが、加速電圧をさらに高くすればリンの濃度はさらに
ゲート電極の内側で高くなると予想できる。また、イオ
ンインプランテーション法を用いてもやはり同様の結果
が得られるであろうことが予想できる。

【００６１】なお、図２（Ａ）ではｎ型不純物領域
（ｂ）１２０〜１２２の端部を斜めに図示しているが、
これはリンの添加された領域を示しているわけではな
く、上述のような断面方向のリンの濃度変化が、ゲート
電極１１５、１１６のテーパー部の形状に沿って変化し
ていることを示している。

【００６２】この点について、図６を用いて説明する。
図６に示すのは、図２（Ｃ）のｎ型不純物領域（ｂ）１
２０の拡大図である。図６に示すように、ｎ型不純物領
域（ｂ）１２０はテーパー部６０１の下にも形成され
る。このとき、テーパー部６０１におけるリンの濃度分
布は６０２の曲線で示されるように、ｐ型不純物領域１
２３から遠ざかるにつれて増加する。

【００６３】この増加の割合は、イオンドーピング条
件、テーパー部６０１の膜厚変化によって異なってく
る。また、テーパー部６０１の膜厚変化は、テーパー角
θとゲート電極１１５の膜厚によって決まる。

【００６４】このように、ゲート電極の端部をテーパー
形状にし、そのテーパー部を通して不純物元素を添加す
ることにより、テーパー部の下に存在する半導体膜中
に、徐々に前記不純物元素の濃度が変化するような不純
物領域を形成することができる。本願発明はこのような
不純物領域をＬＤＤ領域として積極的に活用する。

【００６５】元来、ＬＤＤ領域はチャネル形成領域とド
レイン領域との間の急激な濃度変化を緩和するために設
けられており、そういう意味では、上記の構成は最も好
ましいＬＤＤ領域の形態であると言える。

【００６６】以上のようにして、内部に濃度勾配を有す
るｎ型不純物領域１２０〜１２２を形成したら、次に、
レジストマスク１１９a、１１９b、１１９ｃ、１１３a
〜１１３eを除去し、ゲート電極１１４〜１１８をマス
クとして自己整合的にゲート絶縁膜１１１をエッチング
して除去する。こうしてゲート電極１１４〜１１８の下
に残存したゲート絶縁膜１２５〜１２９が形成される。
（図２（Ｄ））

【００６７】このように活性層を露呈させることによっ
て、次に不純物元素の添加工程を行う際に加速電圧を低
くすることができる。そのため、また必要なドーズ量が
少なくて済むのでスループットが向上する。勿論、ゲー
ト絶縁膜をエッチングしないで残し、スルードーピング
によって不純物領域を形成しても良い。

【００６８】次に、ゲート電極を覆う形でレジストマス
ク１３０a〜１３０dを形成し、ｎ型不純物元素（本実施
例ではリン）を添加して高濃度にリンを含む不純物領域
１３１〜１３９を形成する。ここでも、フォスフィン
（ＰＨ₃）を用いたイオンドープ法（勿論、イオンイン
プランテーション法でも良い）で行い、この領域のリン
の濃度は１×１０²⁰〜１×１０²¹atoms/cm³（代表的に
は２×１０²⁰〜５×１０² ⁰atoms/cm³）とする。（図３
（Ａ））

【００６９】なお、本明細書中では上記濃度範囲でｎ型
不純物元素を含む不純物領域をｎ型不純物領域（ａ）と
定義する。また、不純物領域１３１〜１３９が形成され
た領域には既に前工程で添加されたリンまたはボロンが
含まれるが、十分に高い濃度でリンが添加されることに
なるので、前工程で添加されたリンまたはボロンの影響
は考えなくて良い。従って、本明細書中では不純物領域
１３１〜１３９はｎ型不純物領域（ａ）と言い換えても
構わない。

【００７０】次に、レジストマスク１３０a〜１３０dを
除去し、新たにレジストマスク１４０を形成する。そし
て、ｐ型不純物元素（本実施例ではボロン）を添加し、
高濃度にボロンを含む不純物領域１４１、１４２を形成
する。ここではジボラン（Ｂ ₂Ｈ₆）を用いたイオンドー
プ法（勿論、イオンインプランテーション法でも良い）
により３×１０²⁰〜３×１０²¹atoms/cm³（代表的には
５×１０²⁰〜１×１０² ¹atoms/cm³）濃度でボロンを添
加する。なお、本明細書中では上記濃度範囲でｐ型不純
物元素を含む不純物領域をｐ型不純物領域（ａ）と定義
する。（図３（Ｂ））

【００７１】なお、不純物領域１４１、１４２の一部
（前述のｎ型不純物領域（ａ）１３１、１３２）には既
に１×１０²⁰〜１×１０²¹atoms/cm³の濃度でリンが添
加されているが、ここで添加されるボロンはその少なく
とも３倍以上の濃度で添加される。そのため、予め形成
されていたｎ型の不純物領域は完全にＰ型に反転し、Ｐ
型の不純物領域として機能する。従って、本明細書中で
は不純物領域１４１、１４２をｐ型不純物領域（ａ）と
言い換えても構わない。

【００７２】次に、レジストマスク１４０を除去し、ゲ
ート電極１１４〜１１８をマスクとして自己整合的にｎ
型不純物元素（本実施例ではリン）を添加する。こうし
て形成された不純物領域１４３〜１４６には前記ｎ型不
純物領域（ｂ）の１／２〜１／１０（代表的には１／３
〜１／４）の濃度（但し、前述のチャネルドープ工程で
添加されたボロン濃度よりも５〜１０倍高い濃度、代表
的には１×１０¹⁶〜５×１０¹⁸atoms/cm³、典型的には
３×１０¹⁷〜３×１０¹⁸atoms/cm³、）でリンが添加さ
れるように調節する。なお、本明細書中では上記濃度範
囲でｎ型不純物元素を含む不純物領域をｎ型不純物領域
（ｃ）と定義する。（図３（Ｃ））

【００７３】なお、この工程ではゲート配線で隠された
部分を除いて全てのｎ型不純物領域（ｂ）にも１×１０
¹⁶〜５×１０¹⁸atoms/cm³の濃度でリンが添加されるが
特に問題とはならない。また、ｎ型不純物領域（ｃ）１
４３〜１４６には既にチャネルドープ工程で１×１０¹⁵
〜１×１０¹⁸atoms/cm³の濃度のボロンが添加されてい
るが、この工程ではｐ型不純物領域（ｂ）に含まれるボ
ロンの５〜１０倍の濃度でリンが添加されるので、この
場合もボロンはｎ型不純物領域（ｂ）の機能には影響を
与えないと考えて良い。

【００７４】但し、厳密にはｎ型不純物領域（ｂ）１２
１、１２２のうちゲート電極に重なった部分のリン濃度
が２×１０¹⁶〜５×１０¹⁹atoms/cm³のままであるのに
対し、ゲート電極に重ならない部分はそれに１×１０¹⁶
〜５×１０¹⁸atoms/cm³の濃度のリンが加わっており、
若干高い濃度でリンを含むことになる。

【００７５】次に、２００ｎｍ厚の窒化酸化シリコン膜
でなる保護膜１４７を設け、それぞれの濃度で添加され
たｎ型またはｐ型不純物元素を活性化するために熱処理
工程を行う。この工程はファーネスアニール法、レーザ
ーアニール法、またはランプアニール法で行うことがで
きる。本実施例ではファーネスアニール法で活性化工程
を行う。加熱処理は、窒素雰囲気中において３００〜６
５０℃で３〜１２時間、典型的には４００〜５５０℃で
４〜６時間、ここでは５５０℃、４時間の熱処理を行
う。（図３（Ｄ））

【００７６】この時、本実施例において非晶質シリコン
膜の結晶化に用いた触媒元素（本実施例ではニッケル）
が、矢印で示す方向に移動して、前述の図３（Ａ）の工
程で形成された高濃度にリンを含む領域に捕獲（ゲッタ
リング）される。これはリンによる金属元素のゲッタリ
ング効果に起因する現象であり、この結果、後のチャネ
ル形成領域１４８〜１５２は前記触媒元素の濃度が１×
１０¹⁷atoms/cm³以下（好ましくは１×１０¹⁶atoms/cm³
以下）となる。

【００７７】また逆に、触媒元素のゲッタリングサイト
となった領域（図３（Ａ）の工程で不純物領域１３１〜
１３９が形成された領域）は高濃度に触媒元素が偏析し
て５×１０¹⁸atoms/cm³以上（代表的には１×１０¹⁹〜
５×１０²⁰atoms/cm³）濃度で存在する。

【００７８】次に、３〜１００％の水素を含む雰囲気中
で、３００〜５５０℃で１〜６時間（本実施例では３５
０℃２時間）の熱処理を行い、活性層を水素化する工程
を行う。この工程は熱的に励起された水素により半導体
層のダングリングボンドを終端する工程である。水素化
の他の手段として、プラズマ水素化（プラズマにより励
起された水素を用いる）を行っても良い。

【００７９】次に、５００ｎｍ〜１．５μm厚の第１層
間絶縁膜１５４を形成する。本実施例では第１層間絶縁
膜１５４として８００ｎｍ厚の酸化シリコン膜をプラズ
マＣＶＤ法により形成する。勿論、窒化シリコン膜と酸
化シリコン膜との積層膜など珪素を含む絶縁膜を組み合
わせて積層構造としても良い。

【００８０】また、耐熱性が許せば第１層間絶縁膜１５
４として、ポリイミド、アクリル、ポリアミド、ポリイ
ミドアミド、ＢＣＢ（ベンゾシクロブテン）等の有機樹
脂膜を用いることも可能である。

【００８１】その後、それぞれのＴＦＴのソース領域ま
たはドレイン領域に達するコンタクトホールが形成さ
れ、ソース配線１５５〜１５８と、ドレイン配線１５９
〜１６２を形成する。なお、図示されていないがＣＭＯ
Ｓ回路を形成するためにドレイン配線１５９と１６０は
電気的に接続されている。また、図示していないが、本
実施例ではこの電極を、チタン膜を１００ｎｍ、シリコ
ンを含むアルミニウム膜３００ｎｍ、チタン膜１５０ｎ
ｍをスパッタ法で連続して形成した３層構造の積層膜と
する。（図４（Ｂ））

【００８２】次に、パッシベーション膜１６３として、
窒化シリコン膜、酸化シリコン膜、または窒化酸化シリ
コン膜で５０〜５００ｎｍ（代表的には２００〜３００
ｎｍ）の厚さで形成する。この時、膜の形成に先立って
Ｈ₂、ＮＨ₃等水素を含むガスを用いてプラズマ処理を行
い、成膜後に熱処理を行うと良い。この前処理により励
起された水素が第１層間絶縁膜中に供給される。この状
態で熱処理を行うことで、パッシベーション膜１６３の
膜質を改善するとともに、第１層間絶縁膜中に添加され
た水素が下層側に拡散するため、効果的に活性層を水素
化することができる。

【００８３】また、パッシベーション膜１６３を形成し
た後に、さらに水素化工程を行っても良い。例えば、３
〜１００％の水素を含む雰囲気中で、３００〜４５０℃
で１〜１２時間の熱処理を行うと良く、あるいはプラズ
マ水素化法を用いても同様の効果が得られる。なお、こ
こで後に画素電極とドレイン配線を接続するためのコン
タクトホールを形成する位置において、パッシベーショ
ン膜１６３に開口部を形成しておいても良い。

【００８４】その後、有機樹脂からなる第２層間絶縁膜
１６４を約１μmの厚さに形成する。有機樹脂として
は、ポリイミド、アクリル、ポリアミド、ポリイミドア
ミド、ＢＣＢ（ベンゾシクロブテン）等を使用すること
ができる。有機樹脂膜を用いることの利点は、成膜方法
が簡単である点や、比誘電率が低いので、寄生容量を低
減できる点、平坦性に優れる点などが上げられる。なお
上述した以外の有機樹脂膜や有機系SiO化合物などを用
いることもできる。ここでは、基板に塗布後、熱重合す
るタイプのポリイミドを用い、３００℃で焼成して形成
する。

【００８５】また、第２層間絶縁膜１６４の一部の層と
して、顔料等で着色した樹脂膜を設け、カラーフィルタ
ーとして用いることも可能である。

【００８６】次に、第２層間絶縁膜１６４上に３０ｎｍ
厚の酸化シリコン膜（図示せず）を形成し、その後、画
素部となる領域において、酸化シリコン膜上に遮蔽膜１
６５を形成する。さらに、遮蔽膜１６５を形成する際に
用いたレジストマスクを用いて、下地となっている酸化
シリコン膜（図示せず）を除去する。

【００８７】遮蔽膜１６５はアルミニウム（Ａｌ）、チ
タン（Ｔｉ）、タンタル（Ｔａ）、クロム（Ｃｒ）、タ
ングステン（Ｗ）から選ばれた元素でなる膜またはいず
れかの元素を主成分とする膜で１００〜３００ｎｍの厚
さに形成する。本実施例では1wt%のチタンを含有させた
アルミニウム膜を１２５ｎｍの厚さに形成する。

【００８８】なお、第２層間絶縁膜１６４上に設けた酸
化シリコン膜は、この上に形成する遮蔽膜の密着性を高
めることができる。また、有機樹脂で形成された第２層
間絶縁膜１６４の表面にＣＦ₄ガスを用いたプラズマ処
理を施すと、表面改質により膜上に形成する遮蔽膜の密
着性を向上させることができる。

【００８９】また、このチタンを含有させたアルミニウ
ム膜を用いて、遮蔽膜だけでなく他の接続配線を形成す
ることも可能である。例えば、駆動回路内で回路間をつ
なぐ接続配線を形成しても良い。但し、その場合は遮蔽
膜または接続配線を形成する材料を成膜する前に、予め
第２層間絶縁膜１６４にコンタクトホールを形成してお
く必要がある。

【００９０】次に、遮蔽膜１６５の表面に公知の陽極酸
化法またはプラズマ酸化法（本実施例では陽極酸化法）
により２０〜１００ｎｍ（好ましくは３０〜５０ｎｍ）
の厚さの酸化物１６６を形成する。本実施例では遮蔽膜
１６５としてアルミニウムを主成分とする膜を用いるた
め、酸化物１６６として酸化アルミニウム膜（アルミナ
膜）が形成される。

【００９１】また、ここでは陽極酸化法を用いて遮蔽膜
表面のみに絶縁膜を設ける構成としたが、絶縁膜をプラ
ズマＣＶＤ法、熱ＣＶＤ法またはスパッタ法などの気相
法によって形成しても良い。その場合も膜厚は２０〜１
００ｎｍ（好ましくは３０〜５０ｎｍ）とすることが好
ましい。また、酸化シリコン膜、窒化シリコン膜、窒化
酸化シリコン膜、ＤＬＣ（Diamond like carbon）膜
または有機樹脂膜を用いても良い。さらに、これらを組
み合わせた積層膜を用いても良い。

【００９２】次に、第２層間絶縁膜１６４、パッシベー
ション膜１６３にドレイン配線１６２に達するコンタク
トホールを形成し、画素電極１６７を形成する。なお、
画素電極１６８は隣接する別の画素の画素電極である。
画素電極１６７、１６８は、透過型液晶表示装置とする
場合には透明導電膜を用い、反射型の液晶表示装置とす
る場合には金属膜を用いれば良い。本実施例では透過型
の液晶表示装置とするために、酸化インジウム・スズ
（ＩＴＯ）膜を１１０ｎｍの厚さにスパッタ法で形成す
る。

【００９３】また、この時、画素電極１６７と遮蔽膜１
６５とが酸化物１６６を介して重なり、保持容量（キャハ゜
シタンス・ストレーシ゛）１６９を形成する。なお、この場合、遮
蔽膜１６５をフローティング状態（電気的に孤立した状
態）か固定電位、好ましくはコモン電位（データとして
送られる画像信号の中間電位）に設定しておくことが望
ましい。

【００９４】こうして同一基板上に、駆動回路と画素部
とを有したアクティブマトリクス基板が完成する。な
お、図４（Ｂ）においては、駆動回路にはｐチャネル型
ＴＦＴ３０１、ｎチャネル型ＴＦＴ３０２、３０３が形
成され、画素部にはｎチャネル型ＴＦＴでなる画素ＴＦ
Ｔ３０４が形成される。

【００９５】なお、本実施例の工程順序は適宜変更して
も構わない。どのような順序としても、最終的に形成さ
れるＴＦＴの構造が図４（Ｂ）のような構造であればア
クティブマトリクス基板の基本的な機能は変化せず、本
発明の効果を損なうものではない。

【００９６】駆動回路のｐチャネル型ＴＦＴ３０１に
は、チャネル形成領域２０１、ソース領域２０２、ドレ
イン領域２０３がそれぞれｐ型不純物領域（ａ）で形成
される。但し、実際にはソース領域またはドレイン領域
の一部に１×１０²⁰〜１×１０ ²¹atoms/cm³の濃度でリ
ンを含む領域が存在する。また、その領域には図３
（Ｄ）の工程でゲッタリングされた触媒元素が５×１０
¹⁸atoms/cm³以上（代表的には１×１０¹⁹〜５×１０²⁰a
toms/cm³）濃度で存在する。

【００９７】また、ｎチャネル型ＴＦＴ３０２には、チ
ャネル形成領域２０４、ソース領域２０５、ドレイン領
域２０６、そしてチャネル形成領域の片側（ドレイン領
域側）に、ゲート絶縁膜を介してゲート電極と重なった
ＬＤＤ領域２０７が形成される。この時、ＬＤＤ領域２
０７は２×１０¹⁶〜５×１０¹⁹atoms/cm³の濃度でリン
を含み、且つ、ゲート電極と全部重なるように形成され
る。

【００９８】また、前述のように、ＬＤＤ領域２０７は
ゲート電極のテーパー部の形状を反映して内部に不純物
元素（この場合はリン）の濃度勾配を有していると考え
られる。即ち、ＬＤＤ領域２０７に隣接するドレイン領
域２０６に近づくにつれて（チャネル形成領域２０４か
ら遠ざかるにつれて）リンの濃度が高くなる。

【００９９】また、ｎチャネル型ＴＦＴ３０３には、チ
ャネル形成領域２０８、ソース領域２０９、ドレイン領
域２１０、そしてチャネル形成領域の両側にＬＤＤ領域
２１１、２１２が形成される。なお、この構造ではＬＤ
Ｄ領域２１１、２１２の一部がゲート電極１１６と重な
るように配置されたために、ゲート絶縁膜を介してゲー
ト電極と重なった領域と、ゲート電極と重ならない領域
が存在する。

【０１００】ここで図７に示す断面図は図４（Ｂ）に示
したｎチャネル型ＴＦＴ３０３を図３（Ｃ）の工程まで
作製した状態を示す拡大図である。ここに示すように、
ＬＤＤ領域２１１はさらにゲート電極１１６に重なった
ＬＤＤ領域２１１a、ゲート電極１１６に重ならないＬ
ＤＤ領域２１１bに区別できる。また、前述のＬＤＤ領
域２１１aには２×１０¹⁶〜５×１０¹⁹atoms/cm³の濃度
でリンが含まれるが、ＬＤＤ領域２１１bはその１〜２
倍（代表的には１．２〜１．５倍）の濃度でリンが含ま
れる。

【０１０１】また、画素ＴＦＴ３０４には、チャネル形
成領域２１３、２１４、ソース領域２１５、ドレイン領
域２１６、ゲート電極に重ならないＬＤＤ領域２１７〜
２２０、領域２１８、２１９に接したｎ型不純物領域
（ａ）２２１が形成される。この時、ソース領域２１
５、ドレイン領域２１６はそれぞれｎ型不純物領域
（ａ）で形成され、ＬＤＤ領域２１７〜２２０はｎ型不
純物領域（ｃ）で形成される。

【０１０２】本実施例では、画素部および駆動回路が求
める性能に応じて回路又は素子を形成するＴＦＴの構造
を最適化し、半導体装置の動作性能および信頼性を向上
させることができる。具体的には、ｎチャネル型ＴＦＴ
は求める性能に応じてＬＤＤ領域の配置を異ならせ、ゲ
ート電極に重なったＬＤＤ領域またはゲート電極に重な
らないＬＤＤ領域を使い分けることによって、同一基板
上に高速動作またはホットキャリア対策を重視したＴＦ
Ｔ構造と低オフ電流動作を重視したＴＦＴ構造とを実現
しうる。

【０１０３】さらに、ゲート電極にゲート絶縁膜を介し
て重なったＬＤＤ領域を形成する際、ＬＤＤ領域内に不
純物元素（本実施例ではリン）の濃度勾配を形成するこ
とで、ＬＤＤ領域の電界緩和効果がより高まることが期
待できる。

【０１０４】アクティブマトリクス型液晶表示装置の場
合、ｎチャネル型ＴＦＴ３０２は高速動作を重視するシ
フトレジスタ回路、分周波回路（信号分割回路）、レベ
ルシフタ回路、バッファ回路などの駆動回路に適してい
る。即ち、チャネル形成領域の片側（ドレイン領域側）
のみにＬＤＤ領域２０７を配置することで、できるだけ
抵抗成分を低減させつつホットキャリア対策を重視した
構造となっている。これは上記回路群の場合、ソース領
域とドレイン領域の機能が変わらず、キャリア（電子）
の移動する方向が一定だからである。但し、必要に応じ
てチャネル形成領域の両側にゲート電極に重ならないＬ
ＤＤ領域を配置することもできる。

【０１０５】また、ｎチャネル型ＴＦＴ３０３はホット
キャリア対策と低オフ電流動作の双方を重視するサンプ
リング回路（サンプル及びホールド回路）に適してい
る。即ち、ゲート電極に重なったＬＤＤ領域２１１a、
２１２aを配置することでホットキャリア対策とし、さ
らにゲート電極に重ならないＬＤＤ領域２１１b、２１
２bを配置することで低オフ電流動作を実現した。ま
た、サンプリング回路はソース領域とドレイン領域の機
能が反転してキャリアの移動方向が１８０°変わるた
め、ゲート配線を中心に線対称となるような構造としな
ければならない。なお、場合によってはＬＤＤ領域２１
１b、２１２bを設けない構造とすることもありうる。

【０１０６】また、ｎチャネル型ＴＦＴ３０４は低オフ
電流動作を重視した画素部、サンプリング回路に適して
いる。即ち、オフ電流値を増加させる要因となりうるゲ
ート電極に重なったＬＤＤ領域を配置せず、ゲート電極
に重ならないＬＤＤ領域のみを配置することで低オフ電
流動作を実現している。また、駆動回路に用いるＴＦＴ
のＬＤＤ領域よりも低い濃度のＬＤＤ領域を用いること
で、多少オン電流値を犠牲にしても徹底的にオフ電流値
を低減する対策を打っている。さらに、ｎ型不純物領域
（ａ）２２１はオフ電流値を低減する上で非常に有効で
あることが確認されている。

【０１０７】また、チャネル長３〜７μｍに対してｎチ
ャネル型ＴＦＴ３０２のＬＤＤ領域２０７の長さ（幅）
は０．１〜３．０μｍ、代表的には０．２〜１．５μｍ
とすれば良い。また、ｎチャネル型ＴＦＴ３０３のＬＤ
Ｄ領域２１１a、２１２aの長さ（幅）は０．１〜３．０
μｍ、代表的には０．２〜１．５μｍ、ＬＤＤ領域２１
１b、２１２bの長さ（幅）は１．０〜３．５μｍ、代表
的には１．５〜２．０μｍとすれば良い。また、画素Ｔ
ＦＴ３０４に設けられるＬＤＤ領域２１７〜２２０の長
さ（幅）は０．５〜３．５μｍ、代表的には２．０〜
２．５μｍとすれば良い。

【０１０８】また、ｐチャネル型ＴＦＴ３０１は自己整
合（セルフアライン）的に形成され、ｎチャネル型ＴＦ
Ｔ３０２〜３０４は非自己整合（ノンセルフアライン）
的に形成されている点も本発明の特徴の一つである。

【０１０９】また、本実施例のように保持容量の誘電体
として比誘電率が７〜９と高いアルミナ膜を用いること
で、必要な容量を形成するための保持容量の占有面積を
少なくすることが可能である。さらに、本実施例のよう
に画素ＴＦＴ上に形成される遮蔽膜を保持容量の一方の
電極とすることで、アクティブマトリクス型液晶表示装
置の画像表示部の開口率を向上させることができる。

【０１１０】なお、本発明は本実施例に示した保持容量
の構造に限定される必要はない。例えば、本出願人によ
る特開平１１−１３３４６３号公報や特願平１０−２５
４０９７号出願に記載された保持容量の構造を用いるこ
ともできる。

【０１１１】[実施例２]本実例では、アクティブマトリ
クス基板から、アクティブマトリクス型液晶表示装置を
作製する工程を説明する。図５に示すように、図４
（Ｂ）の状態の基板に対し、配向膜４０１を形成する。
本実施例では配向膜としてポリイミド膜を用いる。ま
た、対向基板４０２には、透明導電膜からなる対向電極
４０３と、配向膜４０４とを形成する。なお、対向基板
には必要に応じてカラーフィルターや遮蔽膜を形成して
も良い。

【０１１２】次に、配向膜を形成した後、ラビング処理
を施して液晶分子がある一定のプレチルト角を持って配
向するようにする。そして、画素部と、駆動回路が形成
されたアクティブマトリクス基板と対向基板とを、公知
のセル組み工程によってシール材、スペーサ、パターニ
ングによって設けられた樹脂膜（図示せず）などを介し
て貼りあわせる。その後、両基板の間に液晶４０５を注
入し、封止剤（図示せず）によって完全に封止する。液
晶には公知の液晶材料を用いれば良い。このようにして
図５に示すアクティブマトリクス型液晶表示装置が完成
する。

【０１１３】次に、このアクティブマトリクス型液晶表
示装置の構成を、図８の斜視図を用いて説明する。尚、
図８は、図１〜図４の断面構造図と対応付けるため、共
通の符号を用いている。アクティブマトリクス基板は、
基板１００上に形成された画素部７０１と、走査（ゲー
ト）信号駆動回路７０２と、画像（ソース）信号駆動回
路７０３で構成される。画素部の画素ＴＦＴ３０４はｎ
チャネル型ＴＦＴであり、周辺に設けられる駆動回路は
ＣＭＯＳ回路を基本として構成されている。走査信号駆
動回路７０２と、画像信号駆動回路７０３はそれぞれゲ
ート配線７０４とソース配線１５８で画素部７０１に接
続されている。また、ＦＰＣ７０５が接続された外部入
出力端子７０６からは、駆動回路の入出力端子まで入出
力信号配線７０７が設けられている。

【０１１４】［実施例３］図９は、実施例２で示したア
クティブマトリクス型液晶表示装置の回路構成の一例を
示す。本実施例のアクティブマトリクス基板は、画像信
号駆動回路８０１、走査信号駆動回路（Ａ）８０７、走
査信号駆動回路（Ｂ）８１１、プリチャージ回路８１
２、画素部８０６を有している。なお、本明細書中にお
いて、駆動回路とは画像信号処理回路８０１および走査
信号駆動回路８０７を含めた総称である。

【０１１５】画像信号駆動回路８０１は、シフトレジス
タ回路８０２、レベルシフタ回路８０３、バッファ回路
８０４、サンプリング回路８０５を備えている。また、
走査信号駆動回路（Ａ）８０７は、シフトレジスタ回路
８０８、レベルシフタ回路８０９、バッファ回路８１０
を備えている。走査信号駆動回路（Ｂ）８１１も同様な
構成である。

【０１１６】ここでシフトレジスタ回路８０２、８０８
は駆動電圧が５〜１６Ｖ（代表的には１０Ｖ）であり、
回路を形成するＣＭＯＳ回路に使われるｎチャネル型Ｔ
ＦＴは図４（Ｂ）の３０２で示される構造が適してい
る。

【０１１７】また、レベルシフタ回路８０３、８０９、
バッファ回路８０４、８１０は、駆動電圧は１４〜１６
Ｖと高くなるが、シフトレジスタ回路と同様に、図４
（Ｂ）のｎチャネル型ＴＦＴ３０２を含むＣＭＯＳ回路
が適している。なお、ゲート配線をダブルゲート構造、
トリプルゲート構造といったマルチゲート構造とするこ
とは、各回路の信頼性を向上させる上で有効である。

【０１１８】また、サンプリング回路８０５は駆動電圧
が１４〜１６Ｖであるが、ソース領域とドレイン領域が
反転する上、オフ電流値を低減する必要があるので、図
４（Ｂ）のｎチャネル型ＴＦＴ３０３を含むＣＭＯＳ回
路が適している。なお、図４（Ｂ）ではｎチャネル型Ｔ
ＦＴしか図示されていないが、実際にサンプリング回路
を形成する時はｎチャネル型ＴＦＴとｐチャネル型ＴＦ
Ｔとを組み合わせて形成することになる。

【０１１９】また、画素部８０６は駆動電圧が１４〜１
６Ｖであり、サンプリング回路８０５よりもさらにオフ
電流値が低いことを要求するので、図４（Ｂ）のｎチャ
ネル型ＴＦＴ３０４を画素ＴＦＴとして用いることが望
ましい。

【０１２０】なお、本実施例の構成は、実施例１に示し
た作製工程に従ってＴＦＴを作製することによって容易
に実現することができる。また、本実施例では画素部と
駆動回路の構成のみ示しているが、実施例１の作製工程
に従えば、その他にも分周波回路（信号分割回路）、Ｄ
／Ａコンバータ回路、オペアンプ回路、γ補正回路、さ
らにはメモリ回路やマイクロプロセッサ回路などの信号
処理回路（論理回路と言っても良い）を同一基板上に形
成することも可能である。

【０１２１】このように本願発明は、同一基板上に画素
部と該画素部を駆動するための駆動回路とを少なくとも
含む半導体装置、例えば同一基板上に信号処理回路、駆
動回路および画素部とを具備した半導体装置を実現しう
る。

【０１２２】［実施例４］本実施例では、実施例２とは
異なる構造の画素部を有するアクティブマトリクス型液
晶表示装置について図１０を用いて説明する。なお、基
本的な構造は図５と同じであるので異なる部分のみに注
目して説明する。

【０１２３】図１０の構造では画素部を形成する画素Ｔ
ＦＴ（ｎチャネル型ＴＦＴ）３０５の構造が実施例２と
異なる。具体的には、本実施例の場合、チャネル形成領
域５１、５２とｎ型不純物領域（ｃ）でなるＬＤＤ領域
５３〜５６との間に、オフセット領域５７〜６０が形成
されている点で異なる。

【０１２４】なお、オフセット領域とは、５７〜６０で
示されるようにチャネル形成領域と同一組成の半導体領
域（含まれる不純物元素がチャネル形成領域と同一であ
るという意味）で、ゲート絶縁膜を介してゲート電極と
重ならない領域を指す。このオフセット領域５７〜６０
は単なる抵抗領域として機能し、オフ電流値を低減する
上で非常に効果がある。

【０１２５】このような構造を実現するには、例えば実
施例１の図３（Ｃ）の工程においてｎ型不純物元素を添
加する前に、厚さ２０〜２００ｎｍ（好ましくは２５〜
１５０ｎｍ）の珪素を含む絶縁膜６１を、ゲート配線等
を覆って形成しておけば良い。

【０１２６】こうすることでゲート電極１１７、１１８
の側壁に珪素を含む絶縁膜が形成された状態で不純物元
素が添加されるので、その部分がマスクとなってオフセ
ット領域が形成される。従って、こうして形成されるオ
フセット領域の長さは前記珪素を含む絶縁膜の膜厚にほ
ぼ一致し、２０〜２００ｎｍ（好ましくは２５〜１５０
ｎｍ）となる。

【０１２７】なお、本実施例の構造は実施例１の工程の
一部を変更することで実現可能であり、実施例２、３の
いずれの構成とも自由に組み合わせることができる。

【０１２８】［実施例５］本実施例では、実施例２とは
異なる構造のアクティブマトリクス型液晶表示装置を作
製した場合について説明する。図１１は本実施例のアク
ティブマトリクス型液晶表示装置の断面構造である。な
お、駆動回路及び画素部を形成するＴＦＴ構造は基本的
に実施例１で説明した構造と変わらないため、変更点に
注目して説明を行うこととする。また、必要に応じて図
１〜図５で用いた符号を参照する。

【０１２９】図１１に示すアクティブマトリクス型液晶
表示装置において特徴的な点は、駆動回路ではゲート電
極６５、６６とゲート配線６７とを異なる材料で形成す
る点である。具体的には、本実施例ではゲート電極６
５、６６を窒化タンタル膜とタンタル膜とを積層した積
層膜で形成し、ゲート配線６７をアルミニウム膜（アル
ミニウム合金膜を含む）で形成する。

【０１３０】ここで図１１のＡ−Ａ’で示される断面図
は、図１２（Ａ）の上面図をＡ−Ａ’で切ったときの断
面を示している。また、図１２（Ａ）をＢ−Ｂ’で切っ
た断面図が図１２（Ｂ）に相当する。

【０１３１】本実施例の場合、図１２（Ａ）に示すよう
に、ゲート電極６５、６６はさほど低い抵抗率である必
要はないため、なるべくテーパー形状を形成しやすい材
料を選択すればよい。本実施例ではそういった理由から
窒化タンタル膜とタンタル膜でなる積層膜を用いてい
る。しかし、ゲート配線６７は長い距離にわたって信号
を伝達する必要があり、なるべく抵抗率の低い材料が望
ましい。そういった理由から本実施例ではアルミニウム
膜を用いている。

【０１３２】なお、図１２（Ａ）、（Ｂ）に示すよう
に、ゲート電極６５、６６の端部はゲート配線６７と直
接接続される。このとき、層間絶縁膜を用いずに、直接
的に電気的接続を実現しているため、層間絶縁膜を形成
したり、コンタクトホールを開けたりといった工程を省
略できる。勿論この場合、ゲート電極６５、６６の表面
に絶縁膜が形成されていないことが前提となる。

【０１３３】このような構造は画素部においても同様で
あり、ゲート電極６８、６９とゲート配線７０とを異な
る材料で形成する。具体的には、ゲート電極６８、６９
を窒化タンタル膜とタンタル膜とを積層した積層膜で形
成し、ゲート配線７０をアルミニウム膜（アルミニウム
合金膜を含む）で形成する。

【０１３４】ここで図１１のＣ−Ｃ’で示される断面図
は、図１３（Ａ）の上面図をＣ−Ｃ’で切ったときの断
面を示している。また、図１３（Ａ）をＤ−Ｄ’で切っ
た断面図が図１３（Ｂ）に相当する。この場合において
も、図１３（Ａ）、（Ｂ）に示すように、ゲート電極６
８、６９の端部はゲート配線７０と直接的に接続するこ
とができる。

【０１３５】また、本実施例では画素部において実施例
１とは異なる構造の保持容量３０５を形成している。ド
レイン領域２１６と電気的に接続された半導体領域７１
の上にはゲート絶縁膜と同時に形成された保持容量を形
成するための絶縁膜（以下、容量絶縁膜という）７２を
介して保持容量を形成するための電極（以下、容量電極
という）７３が形成される。さらに、容量電極７３の上
には容量電極に電気的に接続された容量配線７４が形成
される。なお、７５はソース配線、７６はドレイン配線
である。

【０１３６】また、本実施例では遮蔽膜７７をアクティ
ブマトリクス基板には設けず、対向基板側に設ける構造
とする。

【０１３７】以上のような構造を実現するには、実施例
１の作製工程に多少の変更を加えれば良い。まず、図３
（Ｃ）の工程まで終了したら、保護膜１５２を形成しな
いで、そのまま活性化工程を行う。条件は実施例１と同
様とする。

【０１３８】但し、本実施例の構造を実現するには、こ
の熱処理工程において処理雰囲気中の酸素濃度に十分注
意を払う必要がある。本実施例ではゲート電極の形成材
料であるタンタル膜が露出した状態で熱処理を行うた
め、ゲート電極表面が酸化してしまうと、表面が絶縁膜
で覆われてしまう上、抵抗率が大きく増加してしまう。
後述するが、表面が絶縁膜で覆われてしまうと、後にゲ
ート配線との接続が困難になってしまう。従って、本実
施例では窒素雰囲気中に含まれる酸素濃度が１ppm以下
（好ましくは０．１ppm以下）となるようにし、電熱炉
への基板の投入及び基板の搬出は、炉内温度が１５０℃
以下となった後で行うことが望ましい。

【０１３９】このような条件で活性化工程（本実施例で
はファーネスアニール工程）を行うと、ゲート電極の表
面は窒化されて窒化物が形成されると考えられる。しか
し、絶縁膜が形成されるわけではないため、導電性を有
する表面が露呈している。

【０１４０】そして、活性化工程が終了したら、アルミ
ニウム膜でなるゲート配線６７、７０を形成する。な
お、このとき、ゲート配線６７、７０以外にも駆動回路
に外部からの信号を伝達するための入出力信号配線（図
示せず）を形成しても良い。なお、本明細書中において
入出力信号配線とは、ＦＰＣ（フレキシブルプリントサ
ーキット）等の外部入出力端子から半導体装置の駆動回
路に伝達される制御信号（スタートパルス信号、クロッ
ク信号など）や画像情報を含む信号など、半導体回路に
各種信号を伝達する入力信号配線又は出力信号配線の総
称である。

【０１４１】本実施例では、入出力信号配線（図８の７
０７で示される配線）やゲート配線６７、６８の形成材
料としてアルミニウム、銅、若しくは銀でなる導電膜
（合金を含む）を用いることによって、０．１〜１０μ
Ωｃｍという抵抗率の低い配線を実現している。特に、
アルミニウムは加熱するとヒロックを発生するなどの問
題があるが、本実施例ではアルミニウム膜にヒロックが
発生するような条件の加熱処理を全て終えた後で配線を
形成しているので問題とはならない。

【０１４２】なお、上述のような低抵抗な配線は入出力
信号配線やゲート配線の一部といった特定の部分に用い
ることが多い。特にアルミニウム膜は線幅２μm以下の
微細加工が困難であるため、微細加工を要するゲート電
極や高密度に集積化された駆動回路内部の接続配線とし
ては不適当である。駆動回路内部においてＴＦＴ同士を
接続する短い配線やゲート電極などは配線抵抗をさほど
気にしなくて良いので、タンタル膜等でも十分に機能さ
せることができる。

【０１４３】なお、本実施例の構成は、実施例２〜４の
いずれの構成とも自由に組み合わせることが可能であ
る。

【０１４４】［実施例６］実施例５に示した構成におい
て、ゲート配線としていかなる低抵抗材料を用いても良
い。具体的には、実施例５に示したアルミニウム膜以外
に、銅または銅を主成分とする膜、銀または銀を主成分
とする膜、或いはそれらを組み合わせた積層膜を用いる
ことが可能である。

【０１４５】さらに、上記アルミニウム、銅または銀で
なる薄膜に対して、チタン、窒化チタン、タンタル、窒
化タンタル、タングステン、窒化タングステン、モリブ
デン、ニオブ等の材料で形成された膜を積層しても良
い。積層する順序は上でも下でも良く、ゲート配線は上
記低抵抗材料を挟む３層構造としても良い。これらの膜
は特にゲート配線としてアルミニウム膜を用いる場合に
有効であり、ヒロック等の発生を防止することができ
る。

【０１４６】また、上記アルミニウム、銅または銀でな
る薄膜は非常に酸化されやすく絶縁不良の起こしやすい
材料である。そのため、上記チタン等の薄膜をゲート配
線の上表面に積層しておくことで、他の配線との電気的
接触を確保しやすくすることができる。

【０１４７】なお、本実施例の構成は実施例２〜５のい
ずれの構成とも自由に組み合わせることが可能である。

【０１４８】［実施例７］実施例１では、結晶構造を含
む半導体膜の形成方法として、結晶化を助長する触媒元
素を用いる例を示したが、本実施例では、そのような触
媒元素を用いずに熱結晶化またはレーザー結晶化によっ
て結晶構造を含む半導体膜を形成する場合を示す。

【０１４９】熱結晶化による場合、非晶質構造を含む半
導体膜を形成した後、６００〜６５０℃の温度で１５〜
２４時間の熱処理工程を行えば良い。即ち、６００℃を
超える温度で熱処理を行うことにより自然核が発生し、
結晶化が進行する。

【０１５０】また、レーザー結晶化による場合、非晶質
構造を含む半導体膜を形成した後、実施例１に示した第
１アニール条件でレーザーアニール工程を行えば良い。
これにより短時間で結晶構造を含む半導体膜を形成する
ことができる。勿論、レーザーアニールの代わりにラン
プアニールを行っても良い。

【０１５１】以上のように、本発明に用いる結晶構造を
含む半導体膜は、公知のあらゆる手段を用いて形成する
ことができる。なお、本実施例の構成は実施例１〜６の
構成と自由に組み合わせることが可能である。

【０１５２】［実施例８］本実施例では、実施例１とは
異なる作製工程でアクティブマトリクス基板を作製する
場合について説明する。

【０１５３】実施例１では、特開平７−１３０６５２号
公報に記載された技術を用いて結晶化工程を行い、ソー
ス領域及びドレイン領域の活性化と同時に、結晶化に用
いた触媒元素をソース領域及びドレイン領域中へゲッタ
リングする技術を用いる。

【０１５４】しかし他の方法として、結晶化工程からゲ
ッタリング工程までの工程を特開平１０−２７０３６３
号公報（米国出願番号０９／０５０，１８２に対応）を
用いることも可能である。同公報に記載の技術の場合、
触媒元素を用いて結晶化工程を行った後に、１５族に属
する元素（代表的にはリン）を含む領域を選択的に形成
してそこに触媒元素をゲッタリングする。

【０１５５】また、他の方法として、結晶化工程からゲ
ッタリング工程までの工程を特開平１０−２４７７３５
号公報（米国出願番号０９／０３４，０４１に対応）を
用いることも可能である。

【０１５６】以上のように、本発明に用いる結晶構造を
含む半導体膜は、公知のあらゆる手段を用いて形成する
ことができる。なお、本実施例の構成は実施例１〜７の
構成と自由に組み合わせることが可能である。

【０１５７】［実施例９］本発明の構成は、従来のＭＯ
ＳＦＥＴ上に層間絶縁膜を形成し、その上にＴＦＴを形
成する際にも実施することが可能である。即ち、三次元
構造の半導体装置を実現することも可能である。また、
基板としてＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC社
の登録商標）、ＥＬＴＲＡＮ（キャノン株式会社の登録
商標）などのＳＯＩ基板を用いることも可能である。

【０１５８】なお、本実施例の構成は、実施例１〜８の
いずれの構成とも自由に組み合わせることが可能であ
る。

【０１５９】［実施例１０］本願発明の構成はＥＬ表示
装置に適用することも可能である。本実施例ではＥＬ表
示装置（特にアクティブマトリクス型ＥＬディスプレ
イ）の画素部に本願発明を実施した場合について図１４
を用いて説明する。

【０１６０】ここでは画素内に二つのＴＦＴを形成して
いる。９１はスイッチング素子として機能するＴＦＴ
（以下、スイッチング用ＴＦＴという）、９２はＥＬ素
子へ流す電流量を制御するＴＦＴ（以下、電流制御用Ｔ
ＦＴという）であり、９１はｎチャネル型ＴＦＴ、９２
はｐチャネル型ＴＦＴで形成されている。ここでは、電
流制御用ＴＦＴとしてはｐチャネル型ＴＦＴを用いてい
るが、ｎチャネル型ＴＦＴを用いることも可能である。

【０１６１】スイッチング用ＴＦＴ９１は、ソース領域
１３、ドレイン領域１４、ＬＤＤ領域１５a〜１５d、高
濃度不純物領域１６及びチャネル形成領域１７a、１７b
を含む活性層、ゲート絶縁膜１８、ゲート電極１９a、
１９b、第１層間絶縁膜２０、ソース配線２１並びにド
レイン配線２２を有して形成される。なお、ゲート電極
１９a、１９bは電気的に接続されたダブルゲート構造と
なっている。

【０１６２】また、スイッチング用ＴＦＴ９１には保持
容量（ストレーシ゛キャハ゜シタ）９３が接続されている。保持容量
９３は、ドレイン領域１４と電気的に接続された容量形
成用半導体領域２３とゲート絶縁膜１８（保持容量９３
を形成する領域では容量形成用の誘電体として機能す
る）と容量形成用電極２４とで形成される。なお、接続
配線２５は、容量形成用電極２４に固定電位（ここでは
接地電位）を与えるための配線であり、ソース配線２１
やドレイン配線２２と同時に形成される。

【０１６３】この時、スイッチング用ＴＦＴ９１におい
ては、ＬＤＤ領域１５a〜１５dは、ゲート絶縁膜１８を
介してゲート電極１９a、１９bと重ならないように設け
る。スイッチング用ＴＦＴ９１は、選択時にビデオ信号
（画像情報を含む信号）に対応する電荷を保持容量９３
へと蓄積する。そして非選択時は常にその電荷を保持し
なければならないので、オフ電流値による電荷漏れは極
力防がなければならない。そういった意味で、スイッチ
ング用ＴＦＴ９１はオフ電流値を低減することを最重要
課題として設計しなければならない。

【０１６４】次に、電流制御用ＴＦＴ９２は、ソース領
域２６、ドレイン領域２７、及びチャネル形成領域２９
を含む活性層、ゲート絶縁膜１８、ゲート電極３０、第
１層間絶縁膜２０、ソース配線３１並びにドレイン配線
３２を有して形成される。なお、ゲート電極３０はシン
グルゲート構造となっているが、ダブルゲート構造等で
あっても良い。

【０１６５】ゲート電極３０はスイッチング用ＴＦＴ９
１のドレイン領域１４とドレイン配線（接続配線とも言
える）２２を介して電気的に接続されている。また、ソ
ース配線３１は接続配線２５と一体化して共通の電源供
給線に接続している。

【０１６６】電流制御用ＴＦＴ９２は、ＥＬ素子９４を
発光させるための電流を供給すると同時に、その供給量
を制御して階調表示を可能とする。

【０１６７】以上のように、画素内には機能に応じて異
なる構造のＴＦＴが二つ配置されている。なお、ここで
示した例では、スイッチング用ＴＦＴ９１はｎチャネル
型ＴＦＴ、電流制御用ＴＦＴ９２はｐチャネル型ＴＦＴ
でそれぞれ形成されている。ここでは、電流制御用ＴＦ
Ｔとしてはｐチャネル型ＴＦＴを用いているが、ｎチャ
ネル型ＴＦＴで形成することも可能である。

【０１６８】また、３３はパッシベーション膜であり、
窒化珪素膜若しくは窒化酸化珪素膜を用いる。３４はカ
ラーフィルター、３５は蛍光体（蛍光色素層ともいう）
である。どちらも同色の組み合わせで、赤（Ｒ）、緑
（Ｇ）若しくは青（Ｂ）の色素を含む。カラーフィルタ
ー３４は色純度を向上させるために設け、蛍光体３５は
色変換を行うために設けられる。

【０１６９】なお、ＥＬ表示装置には大きく分けて四つ
のカラー化表示方式があり、ＲＧＢに対応した三種類の
ＥＬ素子を形成する方式、白色発光のＥＬ素子とカラー
フィルターを組み合わせた方式、青色発光のＥＬ素子と
蛍光体（蛍光性の色変換層：ＣＣＭ）とを組み合わせた
方式、陰極（対向電極）に透明電極を使用してＲＧＢに
対応したＥＬ素子を重ねる方式、がある。

【０１７０】本実施例の構造は青色発光のＥＬ素子と蛍
光体とを組み合わせた方式を用いた場合の例である。こ
こではＥＬ素子９４として青色発光の発光層を用いて紫
外光を含む青色領域の波長をもつ光を形成し、その光に
よって蛍光体３５を励起して赤、緑若しくは青の光を発
生させる。そしてカラーフィルター３４で色純度を上げ
て出力する。

【０１７１】但し、本実施例は発光方式に関わらず実施
することが可能であり、上記四つの全ての方式を本実施
例に用いることができる。

【０１７２】また、カラーフィルター３４、蛍光体３５
を形成した後で、第２層間絶縁膜３６で平坦化を行う。
第２層間絶縁膜３６としては、有機樹脂膜が好ましく、
ポリイミド、アクリル、ＢＣＢ（ベンゾシクロブテン）
等を用いると良い。勿論、十分な平坦化が可能であれ
ば、無機膜を用いても良い。

【０１７３】３７は透明導電膜でなる画素電極（ＥＬ素
子の陽極）であり、第２層間絶縁膜３６及びパッシベー
ション膜３３にコンタクトホールを開けた後、電流制御
用ＴＦＴ９２のドレイン配線３２に接続されるように形
成される。

【０１７４】画素電極３７の上には、順次ＥＬ層（有機
材料が好ましい）３８、陰極３９、保護電極４０が形成
される。ＥＬ層３８は単層又は積層構造で用いられる
が、積層構造で用いられる場合が多い。発光層以外に電
子輸送層や正孔輸送層を組み合わせて様々な積層構造が
提案されているが、本願発明はいずれの構造であっても
良い。

【０１７５】また、陰極３９としては、仕事関数の小さ
いマグネシウム（Ｍｇ）、リチウム（Ｌｉ）若しくはカ
ルシウム（Ｃａ）を含む材料を用いる。好ましくはＭｇ
Ａｇ電極を用いれば良い。また、保護電極４０は陰極３
９を外部の湿気から保護膜するために設けられる電極で
あり、アルミニウム（Ａｌ）若しくは銀（Ａｇ）を含む
材料が用いられる。

【０１７６】なお、ＥＬ層３８及び陰極３９は大気解放
せずに連続形成することが望ましい。即ち、ＥＬ層や陰
極がどのような積層構造であっても全て連続形成するこ
とが望ましい。これはＥＬ層として有機材料を用いる場
合、水分に非常に弱いため、大気解放した時の吸湿を避
けるためである。さらに、ＥＬ層３８及び陰極３９だけ
でなく、その上の保護電極４０まで連続形成するとさら
に良い。

【０１７７】本実施例のＥＬ表示装置は以上のような構
造の画素からなる画素部を有し、画素内において機能に
応じて構造の異なるＴＦＴが配置されている。これによ
りオフ電流値の十分に低いスイッチング用ＴＦＴと、ホ
ットキャリア注入に強い電流制御用ＴＦＴとが同じ画素
内に形成でき、高い信頼性を有し、良好な画像表示が可
能なＥＬ表示装置が形成できる。

【０１７８】また、本願発明の構成は駆動回路部と画素
部とを同一基板上に形成したアクティブマトリクス型Ｅ
Ｌ表示装置についても同様のことが言える。即ち、駆動
回路部と画素部とに関わらず、回路若しくは素子が求め
る機能に応じて異なる構造のＴＦＴを配置する点が本願
発明の主旨に他ならない。

【０１７９】なお、本実施例の型ＥＬ表示装置に対し
て、実施例１、３〜８のいずれの構成を組み合わせても
良い。

【０１８０】［実施例１１］本発明によって作製された
液晶表示装置は様々な液晶材料を用いることが可能であ
る。そのような材料として、ＴＮ液晶、ＰＤＬＣ（ポリ
マー分散型液晶）、ＦＬＣ（強誘電性液晶）、ＡＦＬＣ
（反強誘性電液晶）、またはＦＬＣとＡＦＬＣの混合物
（反強誘電性混合液晶）が挙げられる。

【０１８１】例えば、「H.Furue et al.;Charakteristi
cs and Drivng Scheme of Polymer-Stabilized Monosta
ble FLCD Exhibiting Fast Response Time and High Co
ntrast Ratio with Gray-Scale Capability,SID,199
8」、「T.Yoshida et al.;A Full-Color Thresholdless
Antiferroelectric LCD Exhibiting Wide Viewing Ang
le with Fast Response Time,841,SID97DIGEST,199
7」、「S.Inui et al.;Thresholdless antiferroelectr
icity in liquid crystals and its application to di
splays,671-673,J.Mater.Chem.6(4),1996」、または米
国特許第5,594,569号に開示された材料を用いることが
できる。

【０１８２】特に、電場に対して透過率が連続的に変化
する電気光学応答特性を示す無しきい値反強誘電性混合
液晶（Thresholdless Antiferroelectric LCD：ＴＬ−
ＡＦＬＣと略記する）にはＶ字型（またはＵ字型）の電
気光学応答特性を示すものがあり、その駆動電圧が約±
２．５Ｖ程度（セル厚約１μｍ〜２μｍ）のものも見出
されている。そのため、画素部用の電源電圧が５〜８Ｖ
程度で済む場合があり、駆動回路と画素部を同じ電源電
圧で動作させる可能性が示唆されている。即ち、液晶表
示装置全体の低消費電力化を図ることができる。

【０１８３】また、強誘電性液晶や反強誘電性液晶はＴ
Ｎ液晶に比べて応答速度が速いという利点をもつ。本発
明で用いるようなＴＦＴは非常に動作速度の速いＴＦＴ
を実現しうるため、強誘電性液晶や反強誘電性液晶の応
答速度の速さを十分に生かした画像応答速度の速い液晶
表示装置を実現することが可能である。

【０１８４】また、一般に、無しきい値反強誘電性混合
液晶は自発分極が大きく、液晶自体の誘電率が高い。こ
のため、無しきい値反強誘電性混合液晶を液晶表示装置
に用いる場合には、画素に比較的大きな保持容量が必要
となってくる。よって、自発分極が小さな無しきい値反
強誘電性混合液晶を用いるのが好ましい。そういった意
味で実施例１の図４（Ｂ）で示した保持容量は小さい面
積で大きな容量を蓄積することができるので好ましい。

【０１８５】なお、本実施例の液晶表示装置をパーソナ
ルコンピュータ等の電子機器の表示ディスプレイとして
用いることが有効であることは言うまでもない。

【０１８６】また、本実施例の構成は、実施例１〜９の
いずれの構成とも自由に組み合わせることが可能であ
る。

【０１８７】［実施例１２］本発明を実施して形成され
たＣＭＯＳ回路や画素部は様々な電気光学装置（アクテ
ィブマトリクス型液晶表示装置、アクティブマトリクス
型ＥＬ表示装置、アクティブマトリクス型ＥＣ表示装
置）に用いることができる。即ち、それら電気光学装置
を表示部として組み込んだ電子機器（電子デバイス若し
くは電子製品）全てに本発明を実施できる。

【０１８８】その様な電子機器としては、液晶ディスプ
レイ、ビデオカメラ、デジタルスチルカメラ、プロジェ
クター（リア型またはフロント型）、ゴーグル型ディス
プレイ（ヘッドマウントディスプレイ）、カーナビゲー
ション、パーソナルコンピュータ、携帯情報端末（モバ
イルコンピュータ、携帯電話または電子書籍等）、記録
媒体を備えた画像再生装置（具体的にはコンパクトディ
スク（ＣＤ）、レーザーディスク（登録商標）（ＬＤ）
又はデジタルビデオディスク（ＤＶＤ）等の記録媒体を
再生し、その画像を表示しうるディスプレイを備えた装
置）などが挙げられる。それら半導体装置の例を図１５
に示す。

【０１８９】図１５（Ａ）はパーソナルコンピュータで
あり、本体２００１、受像部２００２、表示部２００
３、キーボード２００４等で構成される。本願発明は表
示部２００３に用いることができる。

【０１９０】図１５（Ｂ）はビデオカメラであり、本体
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６等で構成される。本願発明を表示部２１０２に用いる
ことができる。

【０１９１】図１５（Ｃ）はゴーグル型ディスプレイで
あり、本体２２０１、表示部２２０２、アーム部２２０
３等で構成される。本発明は表示部２２０２に用いるこ
とができる。

【０１９２】図１５（Ｄ）は記録媒体を備えた画像再生
装置（具体的にはＤＶＤ再生装置）であり、本体２３０
１、記録媒体（ＣＤ、ＬＤまたはＤＶＤ等）２３０２、
操作スイッチ２３０３、表示部（ａ）２３０４、表示部
（ｂ）２３０５等で構成される。表示部（ａ）は主とし
て画像情報を表示し、表示部（ｂ）は主として文字情報
を表示するが、本発明はこれら表示部（ａ）、（ｂ）に
用いることができる。なお、記録媒体を備えた画像再生
装置としては、ＣＤ再生装置、ゲーム機器などに本発明
を用いることができる。

【０１９３】図１５（Ｅ）はフロント型プロジェクター
であり、本体２４０１、光源、光学系レンズ及び表示装
置を含む光学エンジン２４０２等で構成され、スクリー
ン２４０３に画像を表示することができる。本発明は光
学エンジン２４０２に内蔵される表示装置（図示せず）
に用いることができる。なお、表示装置は３枚用いる方
式でも１枚用いる方式でも良く、透過型表示装置であっ
ても反射型表示装置であっても良い。

【０１９４】図１５（Ｆ）はリア型プロジェクターであ
り、本体２５０１、光源、光学系レンズ及び表示装置を
含む光学エンジン２４０２、光源２５０２、リフレクタ
ー２５０３、２５０４、スクリーン２５０５等で構成さ
れる。本発明は光学エンジン２５０２に内蔵される表示
装置（図示せず）に用いることができる。なお、表示装
置は３枚用いる方式でも１枚用いる方式でも良く、透過
型表示装置であっても反射型表示装置であっても良い。

【０１９５】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電子機器に適用することが可能で
ある。また、本実施例の電子機器は実施例１〜１１のど
のような組み合わせからなる構成を用いても実現するこ
とができる。

【０１９６】［実施例１３］本実施例は、実施例１に示
した電極および配線、即ち断面がテーパー形状を有する
ゲート電極及びゲート電極の形成方法の一例を説明す
る。

【０１９７】まず、窒化酸化シリコン膜からなるゲート
絶縁膜を形成し、その上にスパッタ法により金属積層膜
を形成した。本実施例では純度が６Ｎ以上のタングステ
ンターゲットを用いた。また、スパッタガスとしてはア
ルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘ
ｅ）等の単体ガスまたはそれらの混合ガスを用いればよ
い。なお、スパッタパワー、ガスの圧力、基板温度等の
成膜条件は適宜実施者が制御すればよい。なお、上記金
属積層膜は下層にＷＮｘ（但し、０＜ｘ＜１）で示され
る窒化タングステン膜を有し、上層にタングステン膜を
有している。

【０１９８】こうして得られた金属積層膜は、不純物元
素がほとんど含まれておらず、特に酸素の含有量は３０
ｐｐｍ以下とすることができ、電気抵抗率は２０μΩ・
ｃｍ以下、代表的には、６μ〜１５μΩ・ｃｍとするこ
とができる。また、膜の応力は、−５×１０⁹〜５×１
０⁹ｄｙｎ／ｃｍ²とすることができる。

【０１９９】次いで、所望のゲート配線パターンを得る
ためのレジストマスクパターン（膜厚：１．５μｍ）を
形成する。

【０２００】次いで、本実施例では、上記金属積層膜の
パターニングに高密度プラズマを使用するＩＣＰ（Indu
ctively Coupled Plasma）エッチング装置を使用してエ
ッチングを行ない、断面がテーパー形状を有するゲート
電極及びゲート電極を形成した。

【０２０１】ここで、ＩＣＰドライエッチング装置プラ
ズマ生成機構について図１７を用いて詳細に説明する。

【０２０２】図１７にエッチングチャンバーの簡略構造
図を示す。チャンバー上部の石英板１上にアンテナコイ
ル２を配置し、マッチングボックス３を介してＲＦ電源
４に接続されている。また、対向に配置された基板側の
下部電極５にもマッチングボックス６を介してＲＦ電源
７が接続されている。

【０２０３】基板上方のアンテナコイル２にＲＦ電流が
印加されると、アンテナコイル２にＲＦ電流Ｊがα方向
に流れ、Ｚ方向に磁界Ｂが発生する。

【０２０４】

【数１】

【０２０５】ファラデーの電磁誘導の法則に従い、α方
向に誘導電界Ｅが生じる。

【０２０６】

【数２】

【０２０７】この誘導電界Ｅで電子がα方向に加速され
ガス分子と衝突し、プラズマが生成される。誘導電界の
方向がα方向なので、荷電粒子がエッチングチャンバー
壁や、基板に衝突して電荷を消失する確率が低くなる。
従って、１Ｐａ程度の低圧力でも高密度のプラズマを発
生させることができる。また、下流へは、磁界Ｂがほと
んどないので、シート状に広がった高密度プラズマ領域
となる。

【０２０８】アンテナコイル２（ＩＣＰパワーが印加さ
れる）と基板側の下部電極５（バイアスパワーが印加さ
れる）のそれぞれに印加するＲＦパワーを調節すること
によってプラズマ密度と自己バイアス電圧を独立に制御
することが可能である。また、被エッチング膜に応じて
異なる周波数のＲＦパワーを印加できる。

【０２０９】ＩＣＰエッチング装置で高密度プラズマを
得るためには、アンテナコイル２に流れるＲＦ電流Ｊを
低損失で流す必要があり、大面積化するためには、アン
テナコイル２のインダクタンスを低下させなければなら
ない。そのために図１８に示したようにアンテナを分割
したマルチスパイラルコイル８２のＩＣＰエッチング装
置が開発された。図１８中の８１は石英板、８３、８６
はマッチングボックス、８４、８７はＲＦ電源である。
また、チャンバーの底部には、基板８８を保持する下部
電極８５が絶縁体８９を介して設けられている。

【０２１０】本実施例は、様々なＩＣＰエッチング装置
の中でも特に、マルチスパイラルコイル方式のＩＣＰエ
ッチング装置を用いることで所望のテーパー角θを有す
る配線を形成した。

【０２１１】所望のテーパー角θを得るため、本実施例
では、ＩＣＰエッチング装置のバイアスパワー密度を調
節する。図１９は、テーパー角θのバイアスパワー依存
性を示した図である。図１９に示したように、バイアス
パワー密度に応じてテーパー角θを制御することができ
る。

【０２１２】また、エッチングガス（ＣＦ₄とＣｌ₂の混
合ガス）のＣＦ₄の流量比を調節してもよい。図２０は
テーパー角θとＣＦ₄の流量比依存性を示した図であ
る。ＣＦ₄の流量比を大きくすればタングステンとレジ
ストとの選択比が大きくなり、配線のテーパー角θを大
きくすることができる。

【０２１３】また、テーパー角θはタングステンとレジ
ストの選択比に依存していると考えられる。図２１にタ
ングステンとレジストの選択比とテーパー角θとの依存
性を示した。

【０２１４】このようにＩＣＰエッチング装置を用い
て、バイアスパワー密度や反応ガス流量比を適宜決定す
ることで、極めて容易に所望のテーパー角θ＝３〜４０
°（好ましくは５〜３５°より好ましくは７〜２０°）
を有するゲート電極および配線を形成することができ
た。

【０２１５】ここでは、Ｗ膜を一例として示したが、一
般に知られている耐熱性導電性材料（Ｔａ、Ｔｉ、Ｍ
ｏ、Ｃｒ、Ｎｂ、Ｓｉ等）についてＩＣＰエッチング装
置を用いると、容易にパターンの端部をテーパー形状と
して加工することができる。

【０２１６】また、上記ドライエッチングに用いるエッ
チングガスとしてＣＦ₄（四フッ化炭素ガス）とＣｌ₂ガ
スとの混合ガスを用いたが、特に限定されず、例えば、
Ｃ₂Ｆ ₆、またはＣ₄Ｆ₈から選ばれたフッ素を含む反応ガ
スとＣｌ₂、ＳｉＣｌ₄、またはＢＣｌ₃から選ばれた塩
素を含むガスとの混合ガスを用いることも可能である。

【０２１７】以降の工程は、実施例１に従えば、半導体
装置が完成する。

【０２１８】なお、本実施例の構成は、実施例１〜１２
のいずれの構成とも自由に組み合わせることが可能であ
る。

【０２１９】

【発明の効果】本願発明を用いることで同一基板上に、
回路又は素子が求める性能に応じて適切な構造のＴＦＴ
を配置することが可能となり、半導体装置の動作性能や
信頼性を大幅に向上させることができる。

【０２２０】また、上記構成に加えて、本願発明で用い
られるｎチャネル型ＴＦＴのＬＤＤ領域には、隣接する
ドレイン領域に近づくにつれてｎ型不純物元素の濃度が
高くなるような濃度勾配を有する領域が存在する。そし
て、このような濃度勾配を有する領域が電界緩和の効果
をさらに高めることが期待できる。

【０２２１】そして最終的に、以上のような電気光学装
置を表示媒体として有する電子機器の動作性能と信頼性
も向上させることができる。

【図面の簡単な説明】

【図１】画素部と駆動回路の作製工程を示す図。

【図２】画素部と駆動回路の作製工程を示す図。

【図３】画素部と駆動回路の作製工程を示す図。

【図４】画素部と駆動回路の作製工程を示す図。

【図５】アクティブマトリクス型液晶表示装置の断
面構造図。

【図６】ｎチャネル型ＴＦＴのＬＤＤ構造を示す
図。

【図７】ｎチャネル型ＴＦＴのＬＤＤ構造を示す
図。

【図８】アクティブマトリクス型液晶表示装置の斜
視図。

【図９】アクティブマトリクス型液晶表示装置の回
路ブロック図。

【図１０】アクティブマトリクス型液晶表示装置の断
面構造図。

【図１１】アクティブマトリクス型液晶表示装置の断
面構造図。

【図１２】ＣＭＯＳ回路の構造を示す図。

【図１３】画素部の構造を示す図。

【図１４】ＥＬ表示装置の構成を示す図。

【図１５】電子機器の一例を示す図。

【図１６】ＬＤＤ領域を形成した際のシミュレーショ
ン結果を示す図。

【図１７】ＩＣＰエッチング装置のプラズマ生成機構
を示す図。

【図１８】マルチスパイラルコイル方式のＩＣＰエッ
チング装置を示す図。

【図１９】テーパー角θのバイアスパワー依存性を示
す図。

【図２０】テーパー角θとＣＦ₄の流量比依存性を示
す図。

【図２１】テーパー角θと（Ｗ／レジスト）選択比依
存性を示す図。

【符号の説明】

１００基板１０１下地膜１０２結晶質半導体膜１０３結晶質半導体膜１０４保護膜１０５レジストマスク１０６ｐ型不純物領域（ｂ）１０７〜１１０活性層１１１ゲート絶縁膜１１２導電膜１１３a〜１１３e レジストマスク１１４〜１１８ゲート電極１１９a、１１９b、１１９ｃレジストマスク１２０〜１２２ｎ型不純物領域（ｂ）１２３，１２４ｐ型不純物領域（ｂ）１２５〜１２９ゲート絶縁膜１３０a〜１３０d レジストマスク１３１〜１３９ｎ型不純物領域（ａ）１４０レジストマスク１４１、１４２ｐ型不純物領域（ａ）１４３〜１４６ｎ型不純物領域（ｃ）１４７保護膜１４８〜１５２チャネル形成領域１５４第１層間絶縁膜１５５〜１５８ソース配線１５９〜１６２ドレイン配線１６３パッシベーション膜１６４第２層間絶縁膜１６５遮蔽膜１６６酸化物１６７、１６８画素電極１６９保持容量２０１、２０４、２０８、２１３、２１４チャネル
形成領域２０２、２０５、２０９、２１５ソース領域２０３、２０６、２１０、２１６ドレイン領域２０７、２１１a、２１２a ゲート電極に重なったＬ
ＤＤ領域２１１b、２１２b、２１７〜２２０ゲート電極に重
ならないＬＤＤ領域２２１ｎ型不純物領域（ａ）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/088 Ｈ０１Ｌ 29/78 ６１６Ｖ６１７Ａ

Claims

【特許請求の範囲】

【請求項１】同一基板上に画素部と駆動回路とを少なく
とも含む半導体装置において、前記駆動回路を形成するｎチャネル型ＴＦＴのＬＤＤ領
域は、少なくとも一部または全部が、該ｎチャネル型Ｔ
ＦＴのゲート電極と重なるように形成され、前記画素部を形成する画素ＴＦＴのＬＤＤ領域は、該画
素ＴＦＴのゲート電極と重ならないように形成され、前記駆動回路を形成するｎチャネル型ＴＦＴのＬＤＤ領
域に含まれるｎ型不純物元素の濃度は、該ＬＤＤ領域に
隣接するドレイン領域に近づくにつれて高くなる領域を
有することを特徴とする半導体装置。
【請求項２】同一基板上に画素部と駆動回路とを少なく
とも含む半導体装置において、前記駆動回路を形成するｎチャネル型ＴＦＴのＬＤＤ領
域は、少なくとも一部または全部が、該ｎチャネル型Ｔ
ＦＴのゲート電極と重なるように形成され、前記画素部を形成する画素ＴＦＴのＬＤＤ領域は、該画
素ＴＦＴのゲート電極と重ならないように形成され、前記駆動回路を形成するｎチャネル型ＴＦＴのチャネル
形成領域とＬＤＤ領域との境界近傍に含まれるｎ型不純
物元素の濃度は、該ＬＤＤ領域とドレイン領域との境界
近傍に含まれる濃度より低いことを特徴とする半導体装
置。
【請求項３】請求項１または請求項２において、前記駆
動回路を形成するｎチャネル型ＴＦＴのＬＤＤ領域に
は、前記画素ＴＦＴのＬＤＤ領域に比べて２〜１０倍の
濃度でｎ型不純物元素が含まれることを特徴とする半導
体装置。
【請求項４】請求項１または請求項２において、前記駆
動回路を形成するｎチャネル型ＴＦＴのＬＤＤ領域には
２×１０¹⁶〜５×１０¹⁹atoms/cm³の濃度範囲でｎ型不
純物元素が含まれ、前記画素ＴＦＴのＬＤＤ領域には１
×１０¹⁶〜５×１０¹⁸atoms/cm³の濃度範囲でｎ型不純
物元素が含まれていることを特徴とする半導体装置。
【請求項５】同一基板上に画素部と駆動回路とを少なく
とも含む半導体装置において、前記駆動回路には、ＬＤＤ領域の全部がゲート電極と重
なるように形成された第１のｎチャネル型ＴＦＴと、Ｌ
ＤＤ領域の一部がゲート電極と重なるように形成された
第２のｎチャネル型ＴＦＴとを有し、前記画素部を形成する画素ＴＦＴのＬＤＤ領域は、該画
素ＴＦＴのゲート電極と重ならないように形成され、前記第１又は第２のｎチャネル型ＴＦＴのＬＤＤ領域に
含まれるｎ型不純物元素の濃度は、該ＬＤＤ領域に隣接
するドレイン領域に近づくにつれて高くなる領域を有す
ることを特徴とする半導体装置。
【請求項６】同一基板上に画素部と駆動回路とを少なく
とも含む半導体装置において、前記駆動回路には、ＬＤＤ領域の全部がゲート電極と重
なるように形成された第１のｎチャネル型ＴＦＴと、Ｌ
ＤＤ領域の一部がゲート電極と重なるように形成された
第２のｎチャネル型ＴＦＴとを有し、前記画素部を形成する画素ＴＦＴのＬＤＤ領域は、該画
素ＴＦＴのゲート電極と重ならないように形成され、前記第１または第２のｎチャネル型ＴＦＴのチャネル形
成領域とＬＤＤ領域との境界近傍に含まれるｎ型不純物
元素の濃度は、該ＬＤＤ領域とドレイン領域との境界近
傍に含まれる濃度より低いことを特徴とする半導体装
置。
【請求項７】請求項５または請求項６において、前記第
１のｎチャネル型ＴＦＴのＬＤＤ領域又は前記第２のｎ
チャネル型ＴＦＴのＬＤＤ領域には、前記画素ＴＦＴの
ＬＤＤ領域に比べて２〜１０倍の濃度でｎ型不純物元素
が含まれることを特徴とする半導体装置。
【請求項８】請求項５または請求項６において、前記第
１のｎチャネル型ＴＦＴのＬＤＤ領域又は前記第２のｎ
チャネル型ＴＦＴのＬＤＤ領域には２×１０¹⁶〜５×１
０¹⁹atoms/cm³の濃度範囲でｎ型不純物元素が含まれ、
前記画素ＴＦＴのＬＤＤ領域には１×１０¹⁶〜５×１０
¹⁸atoms/cm³の濃度範囲でｎ型不純物元素が含まれてい
ることを特徴とする半導体装置。
【請求項９】請求項１乃至請求項８に記載された半導体
装置とは、アクティブマトリクス型液晶ディスプレイで
あることを特徴とする半導体装置。
【請求項１０】請求項１乃至請求項８に記載された半導
体装置とは、アクティブマトリクス型ＥＬディスプレイ
であることを特徴とする半導体装置。
【請求項１１】請求項１乃至請求項８に記載された半導
体装置を用いたことを特徴とするビデオカメラ。
【請求項１２】請求項１乃至請求項８に記載された半導
体装置を用いたことを特徴とするデジタルカメラ。
【請求項１３】請求項１乃至請求項８に記載された半導
体装置を用いたことを特徴とするプロジェクター。
【請求項１４】請求項１乃至請求項８に記載された半導
体装置を用いたことを特徴とするゴーグル型ディスプレ
イ。
【請求項１５】請求項１乃至請求項８に記載された半導
体装置を用いたことを特徴とするカーナビゲーション。
【請求項１６】請求項１乃至請求項８に記載された半導
体装置を用いたことを特徴とするパーソナルコンピュー
タ。
【請求項１７】請求項１乃至請求項８に記載された半導
体装置を用いたことを特徴とする携帯情報端末。
【請求項１８】請求項１乃至請求項８に記載された半導
体装置を用いたことを特徴とする記録媒体を備えた画像
再生装置。
【請求項１９】同一基板上に画素部と駆動回路とを少な
くとも含む半導体装置の作製方法において、基板上に結晶構造を含む半導体膜を形成する第１工程
と、前記結晶構造を含む半導体膜をパターニングして活性層
を形成する第２工程と、前記活性層に接してゲート絶縁膜を形成する第３工程
と、前記ゲート絶縁膜の上に導電膜を形成する第４工程と、前記導電膜をパターニングしてテーパー部を有するゲー
ト電極を形成する第５工程と、前記駆動回路のｎチャネル型ＴＦＴとなる領域に前記ゲ
ート電極のテーパー部を通してｎ型不純物元素を添加
し、前記基板に平行な方向において前記ｎ型不純物元素
の濃度勾配を有するｎ型不純物領域（ｂ）を形成する第
６工程と、ｎ型不純物元素を添加し、ｎ型不純物領域（ａ）を形成
する第７工程と、ｐ型不純物元素を添加し、ｐ型不純物領域（ａ）を形成
する第８工程と、前記ゲート電極をマスクとして自己整合的にｎ型不純物
元素を添加し、ｎ型不純物領域（ｃ）を形成する第９工
程と、を有することを特徴とする半導体装置の作製方法。
【請求項２０】請求項１９において、前記ｎ型不純物領
域（ｂ）には、前記ｎ型不純物領域（ｃ）に比べて２〜
１０倍の濃度でｎ型不純物元素が添加されることを特徴
とする半導体装置の作製方法。
【請求項２１】請求項２０において、前記ｎ型不純物領
域（ｂ）には２×１０¹⁶〜５×１０¹⁹atoms/cm³の濃度
でｎ型不純物元素が添加され、前記ｎ型不純物領域
（ｃ）には１×１０¹⁶〜５×１０¹⁸atoms/cm³の濃度で
ｎ型不純物元素が添加されることを特徴とする半導体装
置の作製方法。