WO2012153498A1 - 半導体装置の製造方法 - Google Patents

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semiconductor
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正樹 齊藤
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シャープ株式会社
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    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • G—PHYSICS
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    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
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    • G02F1/136231—Active matrix addressed cells for reducing the number of lithographic steps
    • G02F1/136236—Active matrix addressed cells for reducing the number of lithographic steps using a grey or half tone lithographic process

Definitions

  • the present invention relates to a method of manufacturing a semiconductor device, and in particular, includes a thin film transistor (hereinafter referred to as TFT) having an LDD (Lightly Doped Drain) structure or an offset structure and a TFT having a normal structure not having these structures.
  • TFT thin film transistor
  • LDD Lightly Doped Drain
  • offset structure a TFT having a normal structure not having these structures.
  • the present invention relates to a photomask for forming on the same substrate and measures for reducing the number of manufacturing steps.
  • Various display devices such as an active matrix driving liquid crystal display device and an organic EL (Electro Luminescence) display device usually have a display region in which a plurality of pixels, which are the minimum unit of an image, are arranged in a matrix.
  • an active matrix substrate in which a switching TFT is provided in each pixel is provided.
  • the TFT semiconductor layer is made of amorphous silicon (a-Si)
  • the carrier mobility of amorphous silicon is relatively small, so an IC (Integrated Circuit) for driving the display device is connected outside the active matrix substrate.
  • IC Integrated Circuit
  • the TFT semiconductor layer is formed of polysilicon (p-Si)
  • the carrier mobility of polysilicon is relatively large.
  • the circuit can be formed integrally with the active matrix substrate.
  • a top gate type (also referred to as a coplanar type) is often adopted for a TFT having such a semiconductor layer made of polysilicon.
  • a general top gate type TFT is provided so as to overlap a semiconductor layer provided on a base substrate, a gate insulating film covering the semiconductor layer, and a central portion of the semiconductor layer via the gate insulating film.
  • a gate electrode In the semiconductor layer, a channel region is formed at a portion corresponding to the gate electrode, and a high concentration impurity region is formed on both sides of the channel region.
  • a low concentration impurity region called an LDD region is provided between the channel region and each high concentration impurity region in the semiconductor layer.
  • a TFT having an LDD structure is known.
  • a TFT having an offset structure in which a channel region called an offset region and a region having the same impurity concentration are provided between a channel region in a semiconductor layer and each high-concentration impurity region is also known.
  • a resist layer is formed to cover the periphery of the gate electrode, that is, a portion where a low concentration impurity region is formed in a semiconductor layer.
  • the semiconductor layer is manufactured by performing a step of implanting impurities into the semiconductor layer at a high concentration as a mask and a step of implanting impurities into the semiconductor layer at a low concentration using the gate electrode as a mask after removing the resist layer.
  • a gate electrode is formed by patterning a conductive film by wet etching, and a high concentration of impurities is injected into the semiconductor layer using the resist layer used for forming the gate electrode as a mask. It is disclosed that after removing the resist layer, impurities are implanted into the semiconductor layer at a low concentration using the gate electrode as a mask.
  • the gate electrode recedes to the inner side of the resist layer by side etching that occurs during the formation of the gate electrode and is formed to be narrower than the resist layer.
  • An offset region into which no impurity is implanted can be provided between the region to be a region and each high-concentration impurity region, and a low-concentration impurity region can be formed in each offset region by the second impurity implantation.
  • the above-mentioned LDD structure TFT can be suitably used for each pixel TFT in order to sufficiently reduce the off-current value, and a relatively high voltage (for example, a few dozen V) in order to ensure the required reliability.
  • a relatively high voltage for example, a few dozen V
  • the memory element can be used. If it is adopted for a TFT to be configured, a necessary on-current value may not be sufficiently secured.
  • the present invention has been made in view of such a point, and an object of the present invention is to process a semiconductor device in which a TFT having an LDD structure or an offset structure and a TFT having a normal structure are mixed with a small number of photomasks. It is to manufacture at a low cost by reducing the number.
  • the present invention provides a resist layer for forming a gate electrode and a resist layer for injecting impurities into each semiconductor layer in which an implantation region is divided according to the structure of the TFT with a single photomask. It is devised to form.
  • the present invention is directed to a method of manufacturing a semiconductor device in which a TFT having an LDD structure or an offset structure and a TFT having a normal structure are mixed on the same substrate, and the following solution is taken. .
  • a semiconductor layer forming step of forming a first semiconductor layer and a second semiconductor layer by forming a semiconductor film on a base substrate and patterning the semiconductor film, and the first semiconductor A gate insulating film forming step for forming a gate insulating film so as to cover the layer and the second semiconductor layer; a conductive film forming step for forming a conductive film for forming a gate electrode on the gate insulating film; and A photosensitive resin film forming step for forming a photosensitive resin film on the conductive film, and an exposure process was performed by controlling the exposure amount irradiated to the photosensitive resin film using a multi-tone mask.
  • the photosensitive resin film is patterned to form a second resist layer thicker than the first resist layer at the first semiconductor layer corresponding portion and the second semiconductor layer corresponding portion.
  • the conductive film patterning step that respectively forms the overhanging portions extending in a bowl shape, and the first resist layer and the second resist layer are gradually removed from the surface side and moved backward, whereby the entire first resist layer is formed.
  • the first resist layer removing step that leaves the second resist layer in a thin film and the second resist layer that has been thinned is removed.
  • an impurity having a conductivity type different from the conductivity type of the two semiconductor layers is implanted into the second semiconductor layer as a mask and into the first semiconductor layer using the gate electrode as a mask.
  • Impurity-implanted regions are formed on both sides of the corresponding portion of the gate electrode, and an interval corresponding to the protruding portion of the protruding portion from the corresponding portion of the gate electrode is formed on both sides of the corresponding portion of the gate electrode in the second semiconductor layer. And an impurity implantation step for forming an impurity implantation region.
  • the first resist layer is formed at the location corresponding to the first semiconductor layer, and the second resist layer thicker than the first resist layer is formed at the location corresponding to the second semiconductor layer. Is done.
  • the conductive film patterning step the conductive film previously formed in the conductive film formation step is patterned by isotropic etching using the first resist layer and the second resist layer as a mask. The electrodes are formed, and overhang portions are formed in the first resist layer and the second resist layer so as to protrude on both sides of the gate electrode.
  • the first resist layer is removed using the difference in thickness between the first resist layer and the second resist layer, and only the second resist layer is left.
  • impurity implantation regions are formed on both sides of the gate electrode corresponding portions in the first semiconductor layer and the second semiconductor layer, respectively.
  • the impurity implantation regions on both sides of the gate electrode corresponding portion in the first semiconductor layer are formed without being spaced from the gate electrode corresponding portion.
  • the second resist layer remains in a state in which the overhanging portion extends to both sides of the gate electrode, the impurity implantation regions on both sides of the gate electrode corresponding portion in the second semiconductor layer extend from the gate electrode corresponding portion. It is formed with an interval corresponding to the protruding portion of the protruding portion.
  • two resist patterns with a single photomask that is, the first resist composed of the first resist layer and the second resist layer before the first resist layer removal step.
  • a pattern and a second resist pattern composed of the thinned second resist layer after the first resist layer removing step are formed.
  • the first resist pattern is used as a mask for forming a gate electrode
  • the second resist pattern is used as a mask at a location where a low concentration impurity region or an offset region is formed in the second semiconductor layer.
  • an impurity region is not implanted in the impurity implantation step, and an offset region (projected portion corresponding region) having the same impurity concentration as the channel region is formed in the second semiconductor layer.
  • a semiconductor device in which an offset structure TFT and a normal structure TFT are mixed can be manufactured by leaving the offset area as it is without implanting impurities in the subsequent process. it can.
  • the impurity implantation step is a high concentration impurity implantation step, and in the high concentration impurity implantation step, a high concentration impurity region is formed as the impurity implantation region.
  • a second resist layer removing step for removing the thinned second resist layer; and after the second resist layer removing step, using the gate electrode as a mask, the first semiconductor layer
  • a low concentration impurity region is formed between the corresponding portion of the gate electrode and the high concentration impurity region in the second semiconductor layer, respectively.
  • a low-concentration impurity implantation step to be formed.
  • the low concentration impurity is implanted by impurity implantation into the second semiconductor layer using the gate electrode as a mask in the low concentration impurity implantation step.
  • a region is formed.
  • a third invention is characterized in that, in the semiconductor device manufacturing method of the first or second invention, a gray-tone mask is used as the multi-tone mask in the photosensitive resin film patterning step.
  • a gray tone mask is used as the multi-tone mask. Since the Grayton mask is generally less expensive than the halftone mask, the cost for manufacturing the semiconductor device is reduced.
  • the semiconductor film is crystallized into a crystalline semiconductor film.
  • the semiconductor film is crystallized into a crystalline semiconductor film in the semiconductor layer forming step
  • the first semiconductor layer and the second semiconductor layer are made of a crystalline semiconductor.
  • a crystalline semiconductor has a very high carrier mobility compared to an amorphous semiconductor.
  • a TFT formed using a semiconductor layer made of a crystalline semiconductor can be suitably used as, for example, a switching TFT for each pixel constituting a display region in a display device, and a drive circuit or a power supply circuit.
  • a full monolithic display device in which the peripheral circuit is integrally formed on the same substrate as the switching TFT of each pixel can be specifically realized.
  • the first semiconductor layer and the second semiconductor layer are used together. 3 semiconductor layers are formed, and impurities are implanted into at least one of the first semiconductor layer, the second semiconductor layer, and the third semiconductor layer, so that the first semiconductor layer and the second semiconductor layer have the first conductivity type.
  • a conductivity type adjusting step for adjusting an impurity concentration contained in at least one of the first semiconductor layer, the second semiconductor layer, and the third semiconductor layer so that the third semiconductor layer has a second conductivity type A first photosensitive resin film forming step of forming a first photosensitive resin film on the conductive film formed by the conductive film forming step, and irradiating the first photosensitive resin film Exposure amount to photomass The first photosensitive resin film is patterned by performing development processing after performing exposure processing under the control using the first resist layer, and the second resist layer is formed on the entire portion corresponding to the first semiconductor layer.
  • a first photosensitive resin film patterning step in which a second resist layer is formed on the entire portion corresponding to the semiconductor layer and a third resist layer is formed on a portion of the portion corresponding to the third semiconductor layer;
  • an impurity implanted region is formed on both sides of the gate electrode corresponding portion in the third semiconductor layer.
  • the photosensitive resin film forming step is a second photosensitive resin film forming step
  • the photosensitive resin film patterning step is a second photosensitive resin film patterning step
  • the conductive film patterning step is a first conductive film patterning step.
  • the impurity implantation step is a second conductivity type impurity implantation step
  • a second photosensitive resin film is deposited as the photosensitive resin film.
  • the second photosensitive resin film patterning step corresponds to the third semiconductor layer together with the first resist layer and the second resist layer.
  • a third resist layer thicker than the first resist layer is formed over the entire portion, and in the second conductive film patterning step, the third resist layer is used as a mask together with the first resist layer and the second resist layer.
  • the conductive film is patterned.
  • the third resist layer is also thinned and left together with the second resist layer.
  • the second conductivity type impurity implantation step the second resist layer and the gate electrode are left.
  • a second conductivity type impurity is implanted into the first resist layer and the second resist layer using the third resist layer as a mask.
  • the first semiconductor layer, the second semiconductor layer, and the third semiconductor layer are adjusted to have different conductivity types in the conductivity type adjusting step.
  • a first photosensitive resin film is formed on the conductive film for forming the gate electrode.
  • the first resist layer is formed over the entire portion corresponding to the first semiconductor layer
  • the second resist layer is formed over the entire portion corresponding to the second semiconductor layer
  • the portion corresponding to the third semiconductor layer is formed in part.
  • the gate electrode is formed only at the portion corresponding to the third semiconductor layer.
  • an impurity implantation region is formed only in the third semiconductor layer by implanting the first conductivity type impurity using the first resist layer, the second resist layer, and the third resist layer as a mask. Is done. Thereafter, in the first to third resist layer removing steps, the first resist layer, the second resist layer, and the third resist layer are removed.
  • the steps corresponding to the steps of the first invention that is, the second photosensitive resin film forming step corresponding to the photosensitive resin film forming step, and the photosensitive resin film patterning step are supported.
  • a second photosensitive resin film patterning step, a second conductive film patterning step corresponding to the conductive film patterning step, and a second conductivity type impurity implantation step corresponding to the impurity implantation step are performed.
  • CMOS ComplementarylementMetal-Oxide Semiconductor
  • the CMOS has characteristics that switching speed can be increased, power consumption can be reduced, and integration degree can be improved, and the CMOS is an element suitable for realizing an appropriate circuit scale. Therefore, in the semiconductor device, it is possible to reduce power consumption, eliminate malfunction, and realize various circuits with a space-saving design.
  • the resist layer for forming the gate electrode, the second semiconductor layer constituting the LDD structure or the offset structure TFT, and the first TFT constituting the normal structure TFT.
  • An impurity implantation resist layer that divides the implantation region with the semiconductor layer is formed with a single photomask, so that an LDD structure or offset structure TFT and a normal structure TFT are formed.
  • the mixed semiconductor devices can be manufactured at a low cost by suppressing the number of steps with a small number of photomasks. Thereby, while reducing the manufacturing cost, the semiconductor device can be prevented from malfunctioning as much as possible, and the semiconductor device can exhibit a good function.
  • FIG. 1 is a plan view schematically showing the liquid crystal display device according to the first embodiment.
  • 2 is a cross-sectional view showing a cross-sectional structure taken along the line II-II in FIG.
  • FIG. 3 is a block diagram schematically illustrating a circuit configuration of the liquid crystal display device according to the first embodiment.
  • FIG. 4 is a plan view schematically showing an n-type TFT having a normal structure according to the first embodiment.
  • FIG. 5 is a plan view schematically showing an n-type TFT having an LDD structure according to the first embodiment.
  • 6 is a cross-sectional view showing the cross-sectional structure taken along the line VI-VI of FIG. 4 on the right side of the drawing, and the cross-sectional structure taken along the VI-VI line of FIG.
  • FIG. 7A to 7C are cross-sectional views corresponding to FIG. 6 showing a semiconductor layer forming step in the method of manufacturing the active matrix substrate according to the first embodiment.
  • FIG. 8 is a cross-sectional view corresponding to FIG. 6 showing a gate insulating film forming step and an impurity level adjusting step in the method of manufacturing the active matrix substrate according to the first embodiment.
  • FIGS. 9A to 9C are cross-sectional views corresponding to FIG. 6 showing the first half of the gate electrode forming step in the method of manufacturing the active matrix substrate according to the first embodiment.
  • FIG. 10 is a plan view schematically showing a configuration of a gray tone mask used in the method for manufacturing an active matrix substrate according to the first embodiment.
  • FIGS. 11A and 11B are cross-sectional views corresponding to FIG. 6 showing the latter half of the gate electrode formation step in the method of manufacturing the active matrix substrate according to the first embodiment.
  • FIGS. 12A and 12B are cross-sectional views corresponding to FIG. 6 showing the n-type high concentration impurity region forming step in the method of manufacturing the active matrix substrate according to the first embodiment.
  • FIG. 13 is a cross-sectional view corresponding to FIG. 6 showing an n-type low concentration impurity region forming step in the method of manufacturing the active matrix substrate according to the first embodiment.
  • FIGS. 14A to 14C are cross-sectional views corresponding to FIG. 6 showing respective steps after the interlayer insulating film forming step in the method of manufacturing the active matrix substrate according to the first embodiment.
  • FIG. 15 is a cross-sectional view showing a cross-sectional structure of each n-type TFT having an offset structure and a normal structure according to a modification of the first embodiment.
  • FIGS. 16A to 16C are cross-sectional views corresponding to FIG. 15 showing the n-type high concentration impurity region forming step in the method of manufacturing the active matrix substrate according to the modification of the first embodiment.
  • 17 (a) to 17 (c) are cross-sectional views corresponding to FIG. 15 showing respective steps after the interlayer insulating film forming step in the manufacturing method of the active matrix substrate according to the modification of the first embodiment.
  • FIG. 18 is a cross-sectional view illustrating a cross-sectional structure of each n-type TFT having an LDD structure and a normal structure and a p-type TFT having a normal structure according to the second embodiment.
  • FIG. 19 is a cross-sectional view corresponding to FIG. 18 showing a semiconductor layer forming step in the method of manufacturing an active matrix substrate according to the second embodiment.
  • FIG. 20 is a cross-sectional view corresponding to FIG. 18 showing a gate insulating film forming step in the method of manufacturing the active matrix substrate according to the second embodiment.
  • FIGS. 21A and 21B are cross-sectional views corresponding to FIG. 18 showing a conductivity type adjusting step in the method of manufacturing the active matrix substrate according to the second embodiment.
  • FIGS. 21A and 21B are cross-sectional views corresponding to FIG. 18 showing a conductivity type adjusting step in the method of manufacturing the active matrix substrate according to the second embodiment.
  • FIGS. 22A to 22D are cross-sectional views corresponding to FIG. 18 showing the first gate electrode formation step in the method of manufacturing the active matrix substrate according to the second embodiment.
  • FIG. 23 is a cross-sectional view of a portion corresponding to FIG. 18 showing a p-type high concentration impurity region forming step in the method of manufacturing the active matrix substrate according to the second embodiment.
  • FIGS. 24A and 24B are cross-sectional views corresponding to FIG. 18 showing the first half of the second gate electrode formation step in the method of manufacturing the active matrix substrate according to the second embodiment.
  • FIGS. 25A and 25B are cross-sectional views corresponding to FIG. 18 showing the latter half of the second gate electrode formation step in the method of manufacturing the active matrix substrate according to the second embodiment.
  • FIG. 26A and 26B are cross-sectional views corresponding to FIG. 18 showing the n-type high-concentration impurity region forming step in the manufacturing method of the active matrix substrate according to the second embodiment.
  • FIG. 27 is a cross-sectional view of a portion corresponding to FIG. 18 showing the n-type low concentration impurity region forming step in the method for manufacturing the active matrix substrate according to the second embodiment.
  • FIGS. 28A to 28C are cross-sectional views corresponding to FIG. 18 showing respective steps after the interlayer insulating film forming step in the manufacturing method of the active matrix substrate according to the second embodiment.
  • FIG. 29 is a cross-sectional view showing a cross-sectional structure of an n-type TFT having an offset structure and a normal structure and a p-type TFT having a normal structure according to a modification of the second embodiment.
  • 30A to 30C are cross-sectional views corresponding to FIG. 29 showing the n-type high concentration impurity region forming step in the method of manufacturing the active matrix substrate according to the modification of the second embodiment.
  • FIGS. 31A to 31C are cross-sectional views corresponding to FIG. 29 showing respective steps after the interlayer insulating film forming step in the method of manufacturing the active matrix substrate according to the modification of the second embodiment.
  • Embodiment 1 of the Invention an active matrix liquid crystal display device S will be described as an example of a display device including a semiconductor device according to the present invention.
  • FIGS. 1 and 2 The configuration of the liquid crystal display device S is shown in FIGS. 1 and 2, and FIG. 1 is a schematic plan view of the liquid crystal display device S.
  • FIG. 2 is a schematic cross-sectional view showing a cross-sectional structure taken along the line II-II in FIG.
  • the liquid crystal display device S includes an active matrix substrate 1 which is a semiconductor device according to the present invention, a counter substrate 2 disposed so as to face the active matrix substrate 1, and these active matrices.
  • the liquid crystal display device S is an area where the active matrix substrate 1 and the counter substrate 2 overlap each other, and displays an image on the inner side of the sealing material 3, that is, the area where the liquid crystal layer 4 is provided, for example, a rectangular display area D. have.
  • the liquid crystal display device S has a frame region F that is a non-display region having a rectangular frame shape, for example, around the display region D.
  • a terminal region 1a in which the active matrix substrate 1 protrudes from the counter substrate 2 and the surface of the counter substrate 2 is exposed to the outside.
  • a wiring board (not shown) such as an FPC (Flexible Printed Circuit) is mounted on the terminal area 1a, and a display signal including image data corresponding to an image to be displayed from an external circuit via the wiring board. Is entered.
  • the active matrix substrate 1 and the counter substrate 2 are formed in, for example, a rectangular shape, and alignment films 5 and 6 are provided on the inner surfaces facing each other, and polarizing plates 7 and 8 are provided on the outer surfaces, respectively. .
  • the transmission axis of the polarizing plate 7 on the active matrix substrate 1 is different from that of the polarizing plate 8 on the counter substrate 2 by 90 °.
  • the liquid crystal layer 4 is made of, for example, a nematic liquid crystal material having electro-optical characteristics.
  • ⁇ Circuit configuration of the liquid crystal display device S> A block diagram of a schematic circuit configuration in the liquid crystal display device S is shown in FIG.
  • the liquid crystal display device S includes a pixel array 11, a gate driver / CS driver 12, a control signal buffer circuit 13, a drive signal generation circuit / image signal generation circuit 14, a demultiplexer 15, a power supply circuit 16, and a gate.
  • the gate wirings 17 (1) to 17 (m) are collectively referred to simply as the gate wiring 17, and the storage capacitor wirings 18 (1) to 18 (m) are simply referred to as the storage capacitor wiring 18, and the input / output control.
  • the wirings 19 (1) to 19 (m) are generically simply referred to as the input / output control wiring 19, and the high power wirings 20 (1) to 20 (m) are simply generically referred to as the high power wiring 20 and the source wiring 21 (1 ) To 21 (n) are collectively referred to simply as source wiring 21 and output signal wirings 22 (1) to 22 (k) are simply referred to as output signal wiring 22 respectively.
  • the pixel array 11 includes a plurality of pixels P arranged in a matrix and constitutes the display area D.
  • Each pixel P is composed of a red (R), green (G), and blue (B) sub-pixel p1 as a set.
  • Each of the subpixels p1 is partitioned by a gate line 17, a storage capacitor line 18, an input / output control line 19, a high power supply line 20, and a source line 21.
  • FIG. 3 shows a state in which the three color sub-pixels p1 (R), p1 (G), and p1 (B) are arranged in a stripe pattern in a juxtaposed manner, but these three color sub-pixels p1 (R), Even if p1 (G) and p1 (B) are arranged in a delta arrangement, a mosaic arrangement (diagonal arrangement), or other arrangement, there is no influence on the gist of this patent.
  • the gate wiring 17 and the storage capacitor wiring 18 extend in the row direction (left-right direction in FIG. 3) of the pixel array 11, and one end is connected to the gate driver / CS driver 12.
  • the gate wiring 17 is an upper side in FIG. 3 of the group of subpixels p1 that forms a row of the pixel array 11 that performs drive control
  • the storage capacitor wiring 18 is a diagram of the subpixel p1 group that forms a row of the pixel array 11 that performs driving control. 3 are respectively arranged on the lower side.
  • the input / output control wiring 19 and the high power wiring 20 extend in the row direction of the pixel array 11 and are connected to the control signal buffer circuit 13 at one end.
  • the input / output control wiring 19 is arranged on the upper side in FIG. 3 of the sub-pixel p1 group forming the row of the pixel array 11 that performs drive control
  • the high power supply wiring 20 is arranged on the upper side in FIG. ing.
  • the gate driver / CS driver 12 is a drive control circuit that controls driving of each sub-pixel p1 through the gate wiring 17 and the storage capacitor wiring 18.
  • the control signal buffer circuit 13 is a drive control circuit that controls driving of each sub-pixel p1 through the input / output control wiring 19 and the high power supply wiring 20.
  • the drive signal generation circuit / image signal generation circuit 14 is a drive control circuit for controlling the drive of the gate driver / CS driver 12 and the control signal buffer circuit 13 to display an image. 15 is connected.
  • the demultiplexer 15 is a circuit that distributes the data potential input from the drive signal generation circuit / image signal generation circuit 14 via the output signal wiring 22 to the corresponding source wiring 21 and outputs the data potential.
  • the power supply circuit 16 has a switching power supply such as a DC-DC converter, generates a voltage necessary for driving each sub-pixel p1 based on a power supply voltage supplied from the outside, and generates the drive voltage as a drive signal.
  • the circuit is supplied to the circuit / image signal generation circuit 14.
  • the active matrix substrate 1 is formed on an insulating substrate 10 such as a glass substrate as a base substrate, the gate driver / CS driver 12, the control signal buffer circuit 13, the drive signal generation circuit / image signal generation circuit 14, and the demultiplexer 15 described above.
  • a power supply circuit 16 a gate wiring 17, a storage capacitor wiring 18, an input / output control wiring 19, a high power wiring 20, a source wiring 21, and an output signal wiring 22.
  • the active matrix substrate 1 includes a switching TFT connected to the corresponding gate wiring 17 and the source wiring 21, and a pixel electrode and a storage capacitor connected to the TFT. And a memory circuit connected to the pixel electrode and the storage capacitor element and connected to the storage capacitor line 18, the input / output control line 19, and the high power supply line 20.
  • the power supply circuit 16 and the memory circuit include an n-type TFT 30NN having a normal structure, which will be described in detail later.
  • the switching TFT of each of the sub-pixels p1 is composed of an n-type TFT 30LN having an LDD structure which will be described in detail later.
  • Each of the drive control circuits (gate driver / CS driver 12, control signal buffer circuit 13, drive signal generation circuit / image signal generation circuit 14) is also configured to include an n-type TFT 30LN having a similar LDD structure. Yes.
  • FIG. 4 shows a schematic plan view of an n-type TFT 30NN having a normal structure.
  • FIG. 5 shows a schematic plan view of an n-type TFT 30LN having an LDD structure. 4 is shown on the right side in FIG. 6, and the cross-sectional structure on line VI-VI in FIG. 5 is shown on the left side in FIG.
  • the n-type TFT 30NN having a normal structure and the n-type TFT 30LN having an LDD structure each have a top gate type structure in which gate electrodes 34a and 34b are disposed on the side opposite to the insulating substrate 10 side of the semiconductor layers 31a and 31b. Yes.
  • a base insulating film 25 is provided on the entire surface of the insulating substrate 10.
  • the n-type TFT 30NN having the normal structure includes a first semiconductor layer 31a provided on the insulating substrate 10 via a base insulating film 25, and the first semiconductor layer 31a.
  • a gate insulating film 33 provided so as to cover the gate electrode 34a, and a gate electrode 34a provided so as to overlap the central portion of the first semiconductor layer 31a with the gate insulating film 33 interposed therebetween, and the gate electrode 34a interposed therebetween.
  • a source electrode 37a and a drain electrode 38a connected to the first semiconductor layer 31a at a distance from each other are provided.
  • the n-type TFT 30LN having the LDD structure includes a second semiconductor layer 31b provided on the insulating substrate 10 via a base insulating film 25, and the second semiconductor layer 31b.
  • a gate insulating film 33 provided so as to cover the gate electrode 34b, and a gate electrode 34b provided so as to overlap the central portion of the second semiconductor layer 31b with the gate insulating film 33 interposed therebetween, and the gate electrode 34b interposed therebetween.
  • a source electrode 37b and a drain electrode 38b connected to the second semiconductor layer 31b so as to be separated from each other are provided.
  • the base insulating film 25 is formed, for example, by sequentially stacking a silicon nitride film and a silicon oxide film.
  • the first semiconductor layer 31a and the second semiconductor layer 31b are made of a crystalline semiconductor such as polysilicon, for example.
  • the n-type TFTs 30NN and 30LN having the normal structure and the LDD structure have high carrier mobility and can be operated at high speed.
  • a channel region 32c is provided at a portion corresponding to the gate electrodes 34a and 34b, and a pair of n-type high concentrations functioning as a source region and a drain region on both sides of the channel region 32c.
  • Impurity regions 32nh are respectively formed.
  • an n-type low concentration impurity region 32nl called an LDD region is formed between the channel region 32c and each n-type high concentration impurity region 32nh.
  • the channel region 32c of the first semiconductor layer 31a and the second semiconductor layer 31b contains p-type impurities such as boron (B) in order to control the threshold voltage.
  • Each n-type high concentration impurity region 32nh of both the semiconductor layers 31a and 31b contains n-type impurities such as phosphorus (P).
  • each n-type low concentration impurity region 32nl of the second semiconductor layer 31b also contains an n-type impurity such as phosphorus (P) at a lower concentration than the n-type high concentration impurity region 32nh.
  • the gate insulating film 33 a common film is used for the n-type TFT 30NN having the normal structure and the n-type TFT 30LN having the LDD structure.
  • the gate insulating film 33 is made of, for example, silicon nitride (SiN) or silicon oxide (SiO).
  • the gate electrodes 34a and 34b are made of, for example, aluminum (Al), tantalum (Ta), titanium (Ti), molybdenum tungsten (MoW), or chromium (Cr).
  • An interlayer insulating film 35 is provided on the gate insulating film 33 so as to cover the gate electrodes 34a and 34b.
  • the interlayer insulating film 35 and the gate insulating film 33 are provided with both the insulating films 33 and 35 at locations corresponding to the pair of n-type high concentration impurity regions 32nh in the first semiconductor layer 31a and the second semiconductor layer 31b.
  • a contact hole 36 that penetrates and reaches each of the semiconductor layers 31a and 31b is formed.
  • These contact holes 36 are filled with a conductive material such as aluminum (Al), tantalum (Ta), titanium (Ti), molybdenum tungsten (MoW), or chromium (Cr).
  • a conductive material such as aluminum (Al), tantalum (Ta), titanium (Ti), molybdenum tungsten (MoW), or chromium (Cr).
  • source electrodes 37a and 37b and drain electrodes 38a and 38b connected to the n-type high concentration impurity region 32nh through the contact holes 36 are provided.
  • the source electrodes 37a and 37b and the drain electrodes 38a and 38b are made of the same material as the conductive material.
  • the normal n-type TFT 30NN and the LDD n-type TFT 30LN are covered with a protective insulating film 39.
  • the protective insulating film 39 is made of, for example, an acrylic organic insulating material.
  • the pixel electrodes are formed on the protective insulating film 39. Each of these pixel electrodes is connected to a drain electrode 38a of a switching TFT in the corresponding subpixel p1 through a contact hole formed in the protective insulating film 39.
  • the counter substrate 2 corresponds to a gate wiring 17, a storage capacitor wiring 18, an input / output control wiring 19, a high power wiring 20, and a source wiring 21 on an insulating substrate such as a glass substrate that is a base substrate.
  • a plurality of colors including a black matrix provided in a lattice shape and a red layer (R), a green layer (G), and a blue layer (B) provided so as to be periodically arranged between the lattices of the black matrix Color filters, a common electrode provided so as to cover the black matrix and each color filter, and a photo spacer provided in a columnar shape on the common electrode.
  • the liquid crystal display device S configured as described above is written in each sub-pixel p1 by a full-color display method for performing normal full-color display (multi-gradation display) for displaying multi-gradation still images and moving images and the memory circuit.
  • a gate signal is output from the gate driver / CS driver 12 to the gate wiring 17 every predetermined scanning period, and the gate wiring 17 is selectively driven in order.
  • the switching TFTs of the sub-pixels p1 in the same row in the pixel array 11 are turned on when the corresponding gate wiring 17 is selectively driven.
  • the charge corresponding to the analog data potential output from the drive signal generating circuit / image signal generating circuit 14 to the source wiring 21 through the demultiplexer 15 simultaneously with the selective driving of the gate wiring 17 is switched on.
  • the storage capacitor element of each sub-pixel p1 is charged via the TFT and written to the pixel electrode.
  • Such a data potential writing operation is performed on all rows of the pixel array 11 in a line sequential manner.
  • a predetermined voltage is applied to the liquid crystal layer 4 between the pixel electrode and the common electrode, and the orientation of the liquid crystal molecules is controlled according to the applied voltage.
  • the light transmittance is adjusted.
  • a color of each pixel P is expressed by a combination of transmitted light in the three subpixels p1 (R), p1 (G), and p1 (B), so that a full color image is displayed in the display area D. .
  • the charge corresponding to the potential of the binary logic level (High or Low) output to the source line 21 is retained as in the case of the display operation by the full color display method. And are written to the pixel electrode. Then, in all the subpixels p1, the switching TFTs are turned off, and in this state, the memory circuit is operated by driving the input / output control wiring 19, and the potential (High or High) written in the storage capacitor element and the pixel electrode is operated. Low) is held while refreshing. Thereby, each sub-pixel p1 is maintained in a lighting or non-lighting state, and a multicolor image of 8 (2 to the power of 3) color is displayed.
  • the active matrix substrate 1 and the counter substrate 2 are respectively prepared, and the alignment films 5 and 6 are formed on the surfaces of both the substrates 1 and 2 by a printing method or the like, and then a sealing material. 3 and bonding the liquid crystal layer 4 between the substrates 1 and 2 to produce a bonded panel. And the polarizing plates 7 and 8 are affixed on both outer surfaces of this bonding panel, and the liquid crystal display device S is completed by mounting a wiring board such as FPC on the terminal region 1a.
  • a wiring board such as FPC
  • the manufacturing method according to the present invention is characterized by the manufacturing method of the active matrix substrate 1, the manufacturing method of the active matrix substrate 1 will be described in detail below with reference to FIGS.
  • FIG. 7A to 7C are cross-sectional views showing a semiconductor layer forming process.
  • FIG. 8 is a cross-sectional view showing a gate insulating film forming step and an impurity level adjusting step.
  • 9A to 9C are cross-sectional views showing the first half steps of the gate electrode formation process.
  • FIG. 10 is a schematic plan view of a gray tone mask used in the gate electrode forming process.
  • 11A and 11B are cross-sectional views showing the latter half of the gate electrode formation process.
  • 12A and 12B are cross-sectional views showing an n-type high concentration impurity region forming step.
  • FIG. 13 is a cross-sectional view showing an n-type low concentration impurity region forming step.
  • FIG. 14A to 14C are cross-sectional views showing respective steps after the interlayer insulating film forming step. 7 (a) to (c) to FIG. 9 (a) to (c) and FIG. 11 (a) and FIG. 11 (b) to FIG. 14 (a) to (c) respectively show portions corresponding to FIG. ing.
  • the manufacturing method of the active matrix substrate 1 includes a base insulating film forming step, a semiconductor layer forming step, a gate insulating film forming step, an impurity level adjusting step, a gate electrode forming step, and an n-type. It includes a high concentration impurity region forming step, an n-type low concentration impurity region forming step, an interlayer insulating film forming step, a source / drain electrode forming step, a protective insulating film forming step, and a pixel electrode forming step.
  • ⁇ Base insulating film formation process First, an insulating substrate 10 such as a glass substrate serving as a base substrate is prepared. Then, a silicon nitride film and a silicon oxide film are sequentially formed on the prepared insulating substrate 10 by a CVD (Chemical Vapor Deposition) method, thereby forming a base insulating film 25 in which these are laminated.
  • CVD Chemical Vapor Deposition
  • an amorphous silicon film 40 (for example, a thickness of 40 nm to 50 nm) which is an amorphous semiconductor film is formed by LPCVD (Low Pressure CVD) as shown in FIG. Film).
  • the amorphous silicon film 40 is crystallized as shown in FIG. 7B by irradiating the amorphous silicon film 40 with a laser beam 41 such as an excimer laser or a YAG (Yttrium Aluminum Garnet) laser.
  • the polysilicon film 42 is a kind of crystalline semiconductor film.
  • the polysilicon film 42 is patterned by photolithography using a first photomask to form a first semiconductor layer 31a and a second semiconductor layer 31b as shown in FIG. 7C.
  • the energy levels of the first semiconductor layer 31a and the second semiconductor layer 31b are influenced by the base insulating film 25 and are biased toward the donor level.
  • the amorphous silicon film 40 is crystallized by laser irradiation to form the polysilicon film 42, but the present invention is not limited to this.
  • the polysilicon film 42 is, for example, a solid phase that crystallizes the amorphous silicon film 40 by performing a heat treatment after adding a metal element such as nickel (Ni) as a catalyst element for promoting crystallization to the amorphous silicon film 40. It may be formed by a growth method (SPC; Solid Phase Crystallization), or may be formed by other known methods.
  • This semiconductor layer forming step corresponds to the semiconductor layer forming step in the present invention.
  • This gate insulating film forming step corresponds to the gate insulating film forming step in the present invention.
  • Boron (B) is implanted at a low concentration as a p-type impurity into the entire first semiconductor layer 31a and second semiconductor layer 31b covered with the gate insulating film 33 by ion doping.
  • the impurity level in the first semiconductor layer 31a and the second semiconductor layer 31b is changed to the acceptor level, and the depth of the conductive level in the channel region 32c to be formed later constitutes each of the semiconductor layers 31a and 31b.
  • the TFTs 30LN and 30NN to be adjusted are adjusted so as to bring a predetermined threshold voltage.
  • An arrow 43 shown in FIG. 8 indicates the boron (B) injection direction at this time.
  • this impurity level adjustment step is not necessarily performed, and may be performed as necessary in consideration of the types and depths of the impurity levels of the first semiconductor layer 31a and the second semiconductor layer 31b.
  • Ti titanium
  • MoW molybdenum tungsten
  • Cr chromium
  • a positive type photosensitive resin is applied on the conductive film 44 for forming the gate electrode by spin coating to form a photosensitive resin film 45 (for example, having a thickness of 1 ⁇ m to 2 ⁇ m). Film) (photosensitive resin film forming step).
  • an exposure process is performed by controlling the amount of exposure applied to the uncured photosensitive resin film 45 using a second photomask.
  • a gray tone mask 50 shown in FIG. 10 which is a kind of multi-tone mask is used as the second photomask.
  • the gray tone mask 50 includes a translucent portion 53 that blocks part of light, in addition to a transmissive portion 51 that transmits light and a light-shielding portion 52 that does not transmit light at all.
  • a light shielding film 54 is formed on the entire surface of the light shielding portion 52.
  • the semi-transmissive portion 53 a large number of light shielding layers 55 are arranged in a stripe shape, and slits 56 having a resolution lower than that of the exposure machine are formed between the light shielding layers 55.
  • the light-shielding portion 52 corresponds to the second semiconductor layer 31b when the gray-tone mask 50 is disposed at a predetermined position so as to face the photosensitive resin film 45. It is formed so as to be positioned on the gate electrode 34b formation region.
  • the semi-transmissive portion 53 is located on the gate electrode 31a formation region corresponding to the first semiconductor layer 31a when the gray tone mask 50 is disposed at a predetermined position facing the photosensitive resin film 45. It is formed as follows.
  • the gray tone mask 50 is disposed at the predetermined position facing the photosensitive resin film 45 as shown in FIG. 9C. Thereafter, the ultraviolet light L is irradiated from the side opposite to the insulating substrate 10 of the gray tone mask 50. Then, the photosensitive resin film 45 is exposed through the gray tone mask 50.
  • the photosensitive resin film 45 is striped.
  • the exposure amount is reduced by the light shielding layer 55 without being exposed, and the exposure is performed with an exposure amount smaller than that of the transmission portion 51 on the average.
  • the gate electrode 34 b forming region corresponding to the second semiconductor layer 31 b that is the portion facing the semi-transmissive portion 53 is exposed with a smaller exposure amount than the portion facing the transmissive portion 51 and the light shielding portion 52.
  • the portion corresponding to the first semiconductor layer 31a that is the opposite portion is not exposed at all.
  • the photosensitive resin film 45 is patterned to simultaneously form the first resist layer 46a and the second resist layer 46b having different thicknesses for forming the gate electrode as shown in FIG. Resin film patterning step).
  • the first resist layer 46a (for example, about 0.5 ⁇ m to 1 ⁇ m in thickness) slightly wider than the gate electrode 34a to be formed is provided.
  • a second resist layer 46b (for example, 1 ⁇ m to 2 ⁇ m in thickness) that is slightly wider than the gate electrode 34b to be formed and thicker than the first resist layer 46a. Degree).
  • the first resist layer 46a and the second resist layer 46b constitute a first resist pattern P1.
  • the conductive film 44 is patterned by isotropic wet etching, thereby forming the first semiconductor layer 31a as shown in FIG. 11B.
  • Gate electrodes 34a and 34b are respectively formed at corresponding locations and corresponding locations of the second semiconductor layer 31b (conductive film patterning step).
  • the etching time is adjusted, and the conductive film 44 overlapping the peripheral portions of the first resist layer 46a and the second resist layer 46b is also removed by side etching, and each gate electrode 34a, 34b is removed from each resist layer 46a.
  • 46b are formed to be narrower than the corresponding first resist layer 46a or second resist layer 46b.
  • the first resist layer 46a and the second resist layer 46b are respectively formed with overhang portions 47 extending in a hook shape on both sides of the gate electrodes 34a and 34b.
  • ⁇ N-type high concentration impurity region forming step> The first resist layer 46a and the second resist layer 46b are gradually retreated from the surface side by ashing, and ashing is stopped when the entire first resist layer 46a is removed as shown in FIG. (First resist layer removing step).
  • the first resist layer 46a is completely removed, and the second resist layer 46b is left thin.
  • the second resist layer 46b left at this stage constitutes the second resist pattern P2.
  • the gate electrode 34a is used as a mask for the first semiconductor layer 31a
  • the thinned second resist layer 46b is used as a mask for the second semiconductor layer 31b by ion doping, as shown in FIG.
  • Phosphorus (P) is implanted at a high concentration as an impurity (high concentration impurity implantation step; impurity implantation step).
  • An arrow 48 shown in FIG. 12B indicates the injection direction of phosphorus (P) at this time.
  • n-type high concentration impurity regions 32nh functioning as a source region and a drain region are formed on both sides of the first semiconductor layer 31a corresponding to the gate electrode 34a without any gap from the corresponding portion of the gate electrode 34a.
  • a channel region 32c is formed in a self-aligned manner at a location corresponding to the gate electrode 34a of the first semiconductor layer 31a.
  • n-type high-concentration impurity regions 32nh functioning as a source region and a drain region are also formed on both sides of the second semiconductor layer 31b corresponding to the second resist layer 46b.
  • the second semiconductor layer 31b corresponds to the protruding portion of the protruding portion 47 of the second resist layer 46b from the channel region forming portion 32c ′ on both sides of the channel region forming portion 32c ′ formed by the portion corresponding to the gate electrode 34b.
  • An n-type high concentration impurity region 32nh is formed at an interval.
  • An offset region 32o in which no impurity is implanted is formed between the channel region forming portion 32c 'in the second semiconductor layer 31b and each n-type high concentration impurity region 32nh.
  • ⁇ N-type low concentration impurity region forming step> After forming the n-type high concentration impurity region 32nh in the first semiconductor layer 31a and the second semiconductor layer 31b as described above, the remaining second resist layer 46b is completely removed by resist stripping solution, ashing or the like (first step). 2 resist layer removal step).
  • phosphorus (P) is implanted at a low concentration as an n-type impurity into the first semiconductor layer 31a and the second semiconductor layer 31b by ion doping as shown in FIG. (Low concentration impurity implantation step).
  • An arrow 49 shown in FIG. 13 indicates the injection direction of phosphorus (P) at this time.
  • phosphorus (P) is additionally implanted into each n-type high concentration impurity region 32nh of the first semiconductor layer 31a and the second semiconductor layer 31b. Further, phosphorus (P) is also implanted into each offset region 32o in the second semiconductor layer 31b, and an n-type low concentration impurity region 32nl is formed in each offset region 32o. At the same time, a channel region 32c is formed in a self-aligned manner at the portion corresponding to the gate electrode 34b of the second semiconductor layer 31b.
  • a channel region 32c and an n-type high concentration impurity region 32nh are formed in the first semiconductor layer 31a, and a channel region 32c, an n-type low concentration impurity region 32nl, and an n-type high concentration impurity region 32nh are formed in the second semiconductor layer 31b, respectively.
  • a silicon nitride film and a silicon oxide film are sequentially formed on the substrate by a CVD method to form an interlayer insulating film 35 made of a laminated film thereof.
  • a metal film made of, for example, aluminum (Al), tantalum (Ta), titanium (Ti), molybdenum tungsten (MoW), chromium (Cr), or the like is formed on the substrate on which the interlayer insulating film 35 is formed by sputtering. These laminated films are formed and used as conductive films for forming the source electrodes 37a and 37b and the drain electrodes 38a and 38b.
  • an insulating film is formed by applying an acrylic-based organic insulating resin by spin coating or slit coating.
  • this uncured insulating film is subjected to exposure processing using a fifth photomask and then developed to be patterned to form a protective insulating film 39 as shown in FIG. At this time, a contact hole is formed in the protective insulating film 39 to make contact between the drain electrode of the switching TFT in each subpixel p1 and a pixel electrode to be formed later.
  • ⁇ Pixel electrode formation process> A transparent conductive film made of, for example, indium tin oxide (ITO) or indium zinc oxide (IZO) is formed on the substrate on which the protective insulating film 39 is formed by sputtering. .
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • each pixel electrode is formed by patterning this transparent conductive film by photolithography using a sixth photomask.
  • the active matrix substrate 1 can be manufactured by performing the above steps.
  • a single photomask (gray tone mask 50) is used to form two resist patterns P1 and P2, that is, the first resist layer 46a in the gate electrode forming step and the n-type high concentration impurity region forming step.
  • a first resist pattern P1 composed of the second resist layer 46b and a second resist pattern P2 composed of the thinned second resist layer 46b in the n-type low-concentration impurity region forming step.
  • the resist pattern P1 is used as a mask for gate electrode formation and n-type high concentration impurity implantation
  • the second resist pattern P2 is used as a mask for n-type low concentration impurity implantation into the second semiconductor layer 31b.
  • the gate electrodes 34a and 34b in the n-type TFTs 30NN and 30LN having the structure and the LDD structure, and the normal structure Each semiconductor layer 31a was divided injection areas to the structure by at the LDD structure, a photomask required for the impurity implantation into 31b can be finished in one piece. As a result, the number of photomasks can be reduced and the number of steps can also be reduced. Therefore, the active matrix substrate 1 in which the n-type TFT 30LN having the LDD structure and the n-type TFT 30NN having the normal structure are mixed can be manufactured at a low cost by suppressing the number of steps with a small number of photomasks.
  • Embodiment 1 A sectional view showing a sectional structure of the n-type TFT 30ON having an offset structure according to this modification is shown on the left side in FIG.
  • the right side of FIG. 15 shows an n-type TFT 30NN having a normal structure similar to that of the first embodiment.
  • the switching TFT of each sub-pixel p1 is configured by an n-type TFT 30ON having an offset structure instead of the n-type TFT 30LN having an LDD structure, and each drive control circuit (gate driver / CS driver 12, control signal)
  • the buffer circuit 13 and the drive signal generation circuit / image signal generation circuit 14) are each configured to include an n-type TFT 30ON having a similar offset structure. That is, the active matrix substrate 1 of the present modification example is configured by mixing an n-type TFT 30ON having an offset structure and an n-type TFT 30NN having a normal structure on the same substrate.
  • the n-type TFT 30ON having the offset structure has a top-gate structure, similar to the n-type TFT 30LN having the LDD structure, and the second semiconductor layer provided on the insulating substrate 10 via the base insulating film 25.
  • 31b a gate insulating film 33 provided so as to cover the second semiconductor layer 31b, and a gate electrode 34b provided so as to overlap the central portion of the second semiconductor layer 31b with the gate insulating film 33 interposed therebetween
  • a source electrode 37b and a drain electrode 38b connected to the second semiconductor layer 31b so as to be spaced apart from each other with the gate electrode 34b interposed therebetween.
  • a channel region 32c is formed at a position corresponding to the gate electrode 34b, and a pair of n-type high concentration impurity regions 32nh functioning as a source region and a drain region are formed on both sides of the channel region 32c.
  • An offset region 32o is formed between the channel region 32c and each n-type high concentration impurity region 32nh in the second semiconductor layer 31b instead of the n-type low concentration impurity region 32nl.
  • Each of these offset regions 32o also contains p-type impurities such as boron (B), and has the same impurity concentration as that of the channel region 32c.
  • FIGS. 16A to 16C are sectional views showing an n-type high concentration impurity region forming step.
  • FIGS. 17A to 17C are cross-sectional views showing respective steps after the interlayer insulating film forming step. 16 (a) to 16 (c) and FIGS. 17 (a) to 17 (c) respectively show portions corresponding to FIG.
  • the manufacturing method of the active matrix substrate 1 according to this modification includes a base insulating film forming step, a semiconductor layer forming step, a gate insulating film forming step, an impurity level adjusting step, a gate electrode forming step, a high concentration It includes an impurity region forming step, an interlayer insulating film forming step, a source / drain electrode forming step, a protective insulating film forming step, and a pixel electrode forming step.
  • the base insulating film forming step, the semiconductor layer forming step, the gate insulating film forming step, the impurity level adjusting step, and the gate electrode forming step are the same as those in the first embodiment, detailed description thereof is omitted.
  • ⁇ N-type high concentration impurity region forming step> After forming the gate electrodes 34a and 34b in the gate electrode formation step, the first resist layer 46a and the second resist layer 46b are gradually retreated from the surface side by ashing, and as shown in FIG. Ashing is stopped when the entire resist layer 46a is removed (first resist layer removing step).
  • the first resist layer 46a is completely removed, and the second resist layer 46b is left thin.
  • the second resist layer 46b left at this stage constitutes the second resist pattern P2.
  • the gate electrode 34a is used as a mask for the first semiconductor layer 31a
  • the thinned second resist layer 46b is used as a mask for the second semiconductor layer 31b by ion doping as shown in FIG.
  • Phosphorus (P) is implanted at a high concentration as an impurity (impurity implantation step).
  • An arrow 48 shown in FIG. 16B indicates the injection direction of phosphorus (P) at this time.
  • n-type high concentration impurity regions 32nh functioning as a source region and a drain region are formed on both sides of the first semiconductor layer 31a corresponding to the gate electrode 34a without any gap from the corresponding portion of the gate electrode 34a.
  • channel regions 32c are formed in a self-aligned manner at locations corresponding to the gate electrode 34a of the first semiconductor layer 31a.
  • n-type high-concentration impurity regions 32nh functioning as a source region and a drain region are also formed on both sides of the second semiconductor layer 31b corresponding to the second resist layer 46b.
  • a channel region 32c is formed at a location corresponding to the gate electrode 34b of the second semiconductor layer 31b, and an offset region 32o is formed between the channel region 32c and each of the n-type high concentration impurity regions 32nh.
  • the remaining second resist layer 46b is completely removed by resist stripping solution or ashing.
  • the active matrix substrate 1 can be manufactured without implanting impurities in each offset region 32o of the second semiconductor layer 31b in the step after the formation of the n-type high concentration impurity region 32nh.
  • FIG. 18 is a partial cross-sectional view of the active matrix substrate 1 according to the second embodiment.
  • the left side in the drawing shows an n-type TFT 30LN having an LDD structure
  • the middle in the drawing shows an n-type TFT 30NN having a normal structure
  • the right side in the drawing. 1 shows a p-type TFT 30NP having a normal structure.
  • the TFTs constituting the power supply circuit 16, the memory circuit, and each drive control circuit (gate driver / CS driver 12, control signal buffer circuit 13, drive signal generation circuit / image signal generation circuit 14) are described in the first embodiment. Since the configuration is the same as that of the first embodiment, only the TFTs constituting the power supply circuit 16, the memory circuit, and the drive control circuits 12, 13, and 14 having different configurations will be described. In the following embodiments, the same components as those in FIGS. 1 to 17 are denoted by the same reference numerals, and the detailed description thereof will be omitted.
  • the power supply circuit 16 and the memory circuit include a normal structure p-type TFT 30NP in addition to the normal structure n-type TFT 30NN, and a CMOS in which these n-type TFT 30NN and p-type TFT 30NP are combined It has.
  • Each of the drive control circuits 12, 13, and 14 is also configured to include a p-type TFT 30NP having a normal structure in addition to an n-type TFT 30LN having an LDD structure, and a CMOS in which the n-type TFT 30LN and the p-type TFT 30NP are combined. It has.
  • the p-type TFT 30NP having the normal structure has a top gate type structure, like the n-type TFT 30NN having the normal structure, and is a third semiconductor layer provided on the insulating substrate 10 via the base insulating film 25.
  • a source electrode 37c and a drain electrode 38c which are connected to the third semiconductor layer 31c so as to be spaced apart from each other with the gate electrode 34c interposed therebetween.
  • a channel region 32c is formed at a portion corresponding to the gate electrode 34c, and a pair of p-type high concentration impurity regions 32ph functioning as a source region and a drain region are formed on both sides of the channel region 32c. Yes.
  • the channel region 32c of the third semiconductor layer 31c contains n-type impurities such as phosphorus (P) for controlling the threshold voltage.
  • the p-type high concentration impurity region 32ph of the third semiconductor layer 31c contains p-type impurities such as boron (B).
  • FIG. 19 is a cross-sectional view showing the semiconductor layer forming step.
  • FIG. 20 is a cross-sectional view showing a gate insulating film forming step.
  • 21A and 21B are cross-sectional views showing a conductivity type adjusting step.
  • 22A to 22D are cross-sectional views showing the first gate electrode formation step.
  • FIG. 23 is a cross-sectional view showing the step of forming a p-type high concentration impurity region.
  • 24A and 24B are cross-sectional views showing the first half steps of the second gate electrode formation step.
  • FIGS. 25A and 25B are cross-sectional views showing the latter half of the second gate electrode formation step.
  • FIGS. 26A and 26B are cross-sectional views showing an n-type high concentration impurity region forming step.
  • FIG. 27 is a cross-sectional view showing the n-type low concentration impurity region forming step.
  • FIGS. 28A to 28C are cross-sectional views showing respective steps after the interlayer insulating film forming step. Note that FIGS. 19 to 28 show portions corresponding to FIG.
  • the manufacturing method of the active matrix substrate 1 includes a base insulating film forming step, a semiconductor layer forming step, a gate insulating film forming step, a conductivity type adjusting step, a first gate electrode forming step, p-type high-concentration impurity region formation step, second gate electrode formation step, n-type high-concentration impurity region formation step, n-type low-concentration impurity region step, interlayer insulating film formation step, and source / drain electrode formation A process, a protective insulating film forming process, and a pixel electrode forming process.
  • the polysilicon film 42 is patterned by photolithography using a first photomask, thereby forming the first semiconductor layer as shown in FIG.
  • a third semiconductor layer 31c is formed together with 31a and the second semiconductor layer 31b (semiconductor layer forming step). Also in this embodiment, at this stage, the energy levels of the first semiconductor layer 31a, the second semiconductor layer 31b, and the third semiconductor layer 31c are affected by the base insulating film 25 and are biased toward the donor level.
  • the gate insulating film 33 is formed on the substrate on which the first semiconductor layer 31a, the second semiconductor layer 31b, and the third semiconductor layer 31c are formed ( Gate insulating film formation step).
  • the conductivity type of the first semiconductor layer 31a and the second semiconductor layer 31b is p-type which is the first conductivity type
  • the conductivity type of the third semiconductor layer 31c is n-type which is the second conductivity type.
  • the first semiconductor layer 31a, the second semiconductor layer 31b, and the third semiconductor layer 31c covered by the gate insulating film 33 are entirely doped by ion doping as shown in FIG. Boron (B) is implanted at a low concentration as a type impurity.
  • An arrow 58 shown in FIG. 21A indicates the boron (B) injection direction at this time.
  • the depth of the donor level in the third semiconductor layer 31c is set so that the conductive characteristics in the channel region 32c to be formed later bring a predetermined threshold voltage to the p-type TFT 30NP formed by the third semiconductor layer 31c. adjust.
  • a photosensitive resin is applied on the gate insulating film 33 by spin coating to form a photosensitive resin film. Then, by patterning this photosensitive resin film using a second photomask, as shown in FIG. 21B, a resist layer 59 that covers the portion corresponding to the third semiconductor layer 31c constituting the p-type TFT 30NP. Form.
  • boron (B) is further implanted as a p-type impurity into the entire first semiconductor layer 31a and second semiconductor layer 31b by ion doping.
  • An arrow 62 shown in FIG. 21B indicates the boron (B) injection direction at this time.
  • the impurity level in the first semiconductor layer 31a and the second semiconductor layer 31b is changed to the acceptor level, and the depth of the conductive level in the channel region 32c to be formed later constitutes each of the semiconductor layers 31a and 31b.
  • the n-type TFTs 30NN and 30NL are adjusted so as to bring a predetermined threshold voltage.
  • the first-half boron (B) implantation into the third semiconductor layer 31c constituting the p-type TFT 30NP is not necessarily performed, and the depth of the donor level of the third semiconductor layer 31c constituting the p-type TFT 30NP is set. Take this into consideration as necessary.
  • This conductivity type adjusting step corresponds to the conductivity type adjusting step in the present invention.
  • First gate electrode formation step> aluminum (Al), tantalum (Ta), titanium (Ti), and the like are formed on the substrate including the first semiconductor layer 31a, the second semiconductor layer 31b, and the third semiconductor layer 31c, in which the impurity concentration is adjusted, by sputtering.
  • a metal film made of molybdenum tungsten (MoW) or chromium (Cr), or a laminated film thereof is formed, and this is used as a conductive film 44 for forming a gate electrode as shown in FIG. Conductive film forming step).
  • a positive photosensitive resin is applied on the conductive film 44 for forming the gate electrode by spin coating to form a first photosensitive resin film 60 (for example, 1 ⁇ m thick). (About 1 to 2 ⁇ m) is formed (first photosensitive resin film forming step).
  • the first photosensitive resin film 60 is subjected to a development process after performing an exposure process by controlling an exposure amount irradiated to the uncured first photosensitive resin film 60 using a third photomask.
  • the first resist layer 61a is formed on the entire portion corresponding to the first semiconductor layer 31a
  • the second resist layer 61b is formed on the entire portion corresponding to the second semiconductor layer 31b.
  • the third resist layer 61c is formed in the gate electrode 34c formation region corresponding to the third semiconductor layer 31c (first photosensitive resin film patterning step).
  • the conductive film 44 is patterned by dry etching with strong anisotropy, as shown in FIG. Then, a gate electrode 34c is formed at a location corresponding to the third semiconductor layer 31c (first conductive film patterning step).
  • the third semiconductor layer 31c is ion-doped by using the first resist layer 61a, the second resist layer 61b, and the third resist layer 61c as a mask.
  • boron (B) is implanted at a high concentration as a p-type impurity (first conductivity type impurity implantation step).
  • An arrow 62 shown in FIG. 23 indicates the boron (B) injection direction at this time.
  • the p-type high-concentration impurity regions 32ph functioning as the source region and the drain region are formed on both sides of the third semiconductor layer 31c corresponding to the gate electrode 34c without any gap from the corresponding portion of the gate electrode 34c.
  • a channel region 32c is formed in a self-aligned manner at a location corresponding to the gate electrode 34c of the third semiconductor layer 31c.
  • first resist layer 61a the first resist layer 61a, the second resist layer 61b, and the third resist layer 61c are removed by a resist stripping solution, ashing, or the like (first to third resist layer removing steps).
  • ⁇ Second gate electrode formation step> As shown in FIG. 24A, a positive photosensitive resin is applied on the remaining conductive film 44 for forming the gate electrode 34c after forming the gate electrode 34c by spin coating. Two photosensitive resin films 45 (for example, a thickness of about 1 ⁇ m to 2 ⁇ m) are formed (second photosensitive resin film forming step).
  • an exposure process is performed by controlling the amount of exposure applied to the uncured second photosensitive resin film 45 using a fourth photomask.
  • a gray tone mask 50 shown in FIG. 10 which is a kind of multi-tone mask is used as the fourth photomask.
  • the light shielding portion 52 is a gate corresponding to the second semiconductor layer 31b when the gray tone mask 50 is disposed at a predetermined position so as to face the photosensitive resin film 45. It is formed so as to be located on the electrode 34b formation region and on the entire region corresponding to the third semiconductor layer 31c.
  • the semi-transmissive portion 53 is located on the gate electrode 34a formation region corresponding to the first semiconductor layer 31a when the gray tone mask 50 is disposed at a predetermined position so as to face the photosensitive resin film 45. It is formed as follows.
  • the gray tone mask 50 is disposed at the predetermined position so as to face the photosensitive resin film 45 as shown in FIG. Thereafter, the ultraviolet light L is irradiated from the side opposite to the insulating substrate 10 of the gray tone mask 50. Then, the photosensitive resin film 45 is exposed through the gray tone mask 50.
  • the gate electrode 31b forming region corresponding to the second semiconductor layer 31b which is the portion facing the semi-transmissive portion 53, is exposed with a smaller exposure amount than the portion facing the transmissive portion 51, and the light shielding portion 52 is exposed.
  • the gate electrode 31a formation region corresponding to the first semiconductor layer 31a corresponding to the opposite portion and the entire region corresponding to the third semiconductor layer 31c are not exposed at all.
  • second photosensitive resin film patterning step development processing is performed on the second photosensitive resin film 45 subjected to the exposure processing (second photosensitive resin film patterning step).
  • the second photosensitive resin film 45 is patterned, and as shown in FIG. 25A, the thickness is different for forming the gate electrode at the location where the first semiconductor layer 31a is formed and the location facing the second semiconductor layer 31b.
  • a third resist layer 46c that covers a portion corresponding to the third semiconductor layer 31c is formed.
  • the first semiconductor layer 31a formation site and the second semiconductor layer 31b formation site are slightly wider than the gate electrodes 34a and 34b to be formed and have different thicknesses from the first embodiment.
  • a similar first resist layer 46a and second resist layer 46b are formed.
  • a third resist layer 46c having the same thickness as that of the second resist layer 46b is formed so as to cover the entirety of the portion corresponding to the third resist layer 31c.
  • the first resist layer 46a, the second resist layer 46b, and the third resist layer 46c constitute a first resist pattern P1.
  • the remaining conductive film 44 is patterned by isotropic wet etching, as shown in FIG. 25B.
  • gate electrodes 34a and 34b are formed at locations corresponding to the first semiconductor layer 31a and locations corresponding to the second semiconductor layer 31b, respectively (second conductive film patterning step).
  • the etching time is adjusted, and the conductive film 44 overlapping the peripheral portions of the first resist layer 46a and the second resist layer 46b is also removed by side etching, and each gate electrode 34a, 34b is removed from each resist layer 46a.
  • 46b are formed to be narrower than the corresponding first resist layer 46a or second resist layer 46b.
  • the first resist layer 46a and the second resist layer 46b are respectively formed with overhang portions 47 extending in a hook shape on both sides of the gate electrodes 34a and 34b.
  • ⁇ N-type high concentration impurity region forming step> The first resist layer 46a and the second resist layer 46b are moved away from the surface side by ashing, and ashing is stopped when the entire first resist layer 46a is removed as shown in FIG. (First resist layer removing step).
  • the first resist layer 46a is completely removed, and the second resist layer 46b and the third resist layer 46c are both thinned and left.
  • the second resist layer 46b and the third resist layer 46c left at this stage constitute a second resist pattern P2.
  • n-type is applied to the first semiconductor layer 31a using the gate electrode 34a as a mask and to the second semiconductor layer 31b using the thinned second resist layer 46b as a mask.
  • Phosphorus (P) is implanted at a high concentration as an impurity (second conductivity type impurity implantation step).
  • An arrow 63 shown in FIG. 26 (b) indicates the injection direction of phosphorus (P) at this time.
  • n-type high concentration impurity regions 32nh functioning as a source region and a drain region are formed on both sides of the first semiconductor layer 31a corresponding to the gate electrode 34a without any gap from the corresponding portion of the gate electrode 34a.
  • a channel region 32c is formed in a self-aligned manner at a location corresponding to the gate electrode 34a of the first semiconductor layer 31a.
  • n-type high-concentration impurity regions 32nh functioning as a source region and a drain region are also formed on both sides of the second semiconductor layer 31b corresponding to the second resist layer 46b.
  • the second semiconductor layer 31b corresponds to the protruding portion of the protruding portion 47 of the second resist layer 46b from the channel region forming portion 32c ′ on both sides of the channel region forming portion 32c ′ formed by the portion corresponding to the gate electrode 34b.
  • An n-type high concentration impurity region 32nh is formed at an interval.
  • An offset region 32o in which no impurity is implanted is formed between the channel region forming portion 32c 'in the second semiconductor layer 31b and each n-type high concentration impurity region 32nh.
  • the third resist layer 46c functions as a mask, and phosphorus (P) is not implanted.
  • ⁇ N-type low concentration impurity region forming step> After the n-type high concentration impurity region 32nh is formed in the first semiconductor layer 31a and the second semiconductor layer 31b as described above, the remaining second resist layer 46b and the third resist layer 46c are removed by resist stripping solution, ashing, or the like. Completely removed (second resist layer removing step).
  • phosphorus (P) is implanted at a low concentration as an n-type impurity into the first semiconductor layer 31a and the second semiconductor layer 31b by ion doping as shown in FIG. (Low concentration impurity implantation step).
  • An arrow 64 shown in FIG. 27 indicates the injection direction of phosphorus (P) at this time.
  • phosphorus (P) is additionally implanted into each n-type high concentration impurity region 32nh of the first semiconductor layer 31a and the second semiconductor layer 31b. Further, phosphorus (P) is also implanted into each offset region 32o in the second semiconductor layer 31b, and an n-type low concentration impurity region 32nl is formed in each offset region 32o. At the same time, a channel region 32c is formed in a self-aligned manner at the portion corresponding to the gate electrode 34b of the second semiconductor layer 31b.
  • phosphorus (P) is also implanted into each p-type high concentration impurity region 32ph of the third semiconductor layer 31c, but there is no influence on the characteristics of each p-type high concentration impurity region 32ph because of its low concentration.
  • the active matrix substrate 1 can be manufactured by performing the above steps.
  • Embodiment 2- According to the second embodiment, the same effects as those of the first embodiment can be obtained, and the power supply circuit 16, the memory circuit, and the drive control circuits 12, 13, and 14 can be formed of CMOS, so that the active matrix substrate 1 Therefore, power consumption can be reduced, malfunctions can be eliminated, and various circuits can be realized with a space-saving design.
  • FIG. 29 A sectional view showing a sectional structure of the n-type TFT 30ON having the offset structure according to this modification is shown on the left side in FIG. In the center of FIG. 29, an n-type TFT NN having a normal structure similar to that of the second embodiment is shown, and a p-type TFT 30NP having a normal structure similar to that of the second embodiment is shown on the right side of FIG.
  • the switching TFT of each sub-pixel p1 is configured by an n-type TFT 30ON having an offset structure instead of the n-type TFT 30LN having an LDD structure, and each drive control circuit (gate driver / CS driver 12, control signal)
  • the buffer circuit 13 and the drive signal generation circuit / image signal generation circuit 14) are each configured to include an n-type TFT 30ON having a similar offset structure.
  • the active matrix substrate 1 of this modification is configured by mixing an n-type TFT 30ON having an offset structure, an n-type TFT 30NN having a normal structure, and a p-type TFT 30NP having a normal structure on the same substrate.
  • the n-type TFT 30ON having the offset structure has a top-gate structure, similar to the n-type TFT 30LN having the LDD structure, and the second semiconductor layer provided on the insulating substrate 10 via the base insulating film 25.
  • 31b a gate insulating film 33 provided so as to cover the second semiconductor layer 31b, and a gate electrode 34b provided so as to overlap the central portion of the second semiconductor layer 31b with the gate insulating film 33 interposed therebetween
  • a source electrode 37b and a drain electrode 38b connected to the second semiconductor layer 31b so as to be spaced apart from each other with the gate electrode 34b interposed therebetween.
  • a channel region 32c is formed at a position corresponding to the gate electrode 34b, and a pair of n-type high concentration impurity regions 32nh functioning as a source region and a drain region are formed on both sides of the channel region 32c.
  • An offset region 32o is formed between the channel region 32c and each n-type high concentration impurity region 32nh in the second semiconductor layer 31b instead of the n-type low concentration impurity region 32nl.
  • Each of these offset regions 32o also contains p-type impurities such as boron (B), and has the same impurity concentration as that of the channel region 32c.
  • FIG. 30 is a cross-sectional view showing an n-type high concentration impurity region forming step.
  • FIG. 31 is a cross-sectional view showing each step after the interlayer insulating film forming step. Note that FIGS. 30 and 31 show portions corresponding to FIG. 29, respectively.
  • the manufacturing method of the active matrix substrate 1 according to this modification includes a base insulating film forming step, a semiconductor layer forming step, a gate insulating film forming step, a conductivity type adjusting step, a first gate electrode forming step, p-type high concentration impurity region forming step, second gate electrode forming step, n-type high concentration impurity region forming step, interlayer insulating film forming step, source / drain electrode forming step, protective insulating film forming step, And a pixel electrode forming step.
  • ⁇ N-type high concentration impurity region forming step> After the gate electrodes 34a and 34b are formed in the second gate electrode formation step, the first resist layer 46a and the second resist layer 46b are gradually retreated from the surface side by ashing, as shown in FIG. Thus, ashing is stopped when the entire first resist layer 46a is removed (first resist layer removing step).
  • the first resist layer 46a is completely removed, and the second resist layer 46b and the third resist layer 46c are both thinned and left.
  • the second resist layer 46b and the third resist layer 46c left at this stage constitute a second resist pattern P2.
  • the gate electrode 34a is used as a mask for the first semiconductor layer 31a, and the thinned second resist layer 46b is used as a mask for the second semiconductor layer 31b by ion doping as shown in FIG.
  • Phosphorus (P) is implanted at a high concentration as an impurity (impurity implantation step).
  • An arrow 63 shown in FIG. 30B indicates the injection direction of phosphorus (P) at this time.
  • n-type high concentration impurity regions 32nh functioning as a source region and a drain region are formed on both sides of the first semiconductor layer 31a corresponding to the gate electrode 34a without any gap from the corresponding portion of the gate electrode 34a.
  • a channel region 32c is formed in a self-aligned manner at a location corresponding to the gate electrode 34a of the first semiconductor layer 31a.
  • n-type high-concentration impurity regions 32nh functioning as a source region and a drain region are also formed on both sides of the second semiconductor layer 31b corresponding to the second resist layer 46b.
  • a channel region 32c is formed at a location corresponding to the gate electrode 34b of the second semiconductor layer 31b, and an offset region 32o is formed between the channel region 32c and each of the n-type high concentration impurity regions 32nh.
  • the third resist layer 46c functions as a mask, and phosphorus (P) is not implanted.
  • the remaining second resist layer 46b and third resist layer 46c are completely removed by resist stripping solution, ashing, or the like.
  • the active matrix substrate 1 can be manufactured without implanting impurities in each offset region 32o of the second semiconductor layer 31b in the step after the formation of the n-type high concentration impurity region 32nh.
  • the gray tone mask 50 in which a large number of light shielding layers 55 are arranged in a stripe shape in the semi-transmissive portion 53 is used as the multi-tone mask.
  • the present invention is not limited to this. Absent.
  • the light shielding layer may be formed in a mesh shape.
  • a half tone mask that performs intermediate exposure using a semi-transmissive film may be used as a multi-tone mask.
  • impurities and implantation methods are implanted by an ion doping method.
  • the impurity may be implanted by other known methods such as an ion shower doping method.
  • boron (B) is used as the p-type impurity and n-type impurity
  • the p-type impurity may be a p-type impurity other than boron (B) such as gallium (Ga).
  • An n-type impurity other than phosphorus (P) such as arsenic (As) may be used.
  • the switching TFT of each sub-pixel p1 is composed of the n-type TFT 30LN, and the memory circuit is also a peripheral circuit (gate driver / CS driver 12, control signal buffer circuit 13, drive signal generation circuit). / Image signal generation circuit 14 and power supply circuit 16) are also configured to include n-type TFTs 30NN and 30LN, but the present invention is not limited to this.
  • the switching TFT of each sub-pixel p1 may be configured by a p-type TFT having an LDD structure, an offset structure, or a normal structure, and the memory circuit and the peripheral circuits 12, 13, 14, and 16 also have an offset structure or a normal structure.
  • a p-type TFT may be included.
  • the power supply circuit 16 and the memory circuit include p-type TFTs having a normal structure
  • the switching TFTs of the sub-pixels p1 are p-type TFTs having an LDD structure
  • the drive control circuits 12, 13, and 14 have an LDD structure.
  • the active matrix substrate 1 may include both a p-type TFT having a normal structure and a p-type TFT having an LDD structure.
  • phosphorus (P) is implanted as an n-type impurity into the entire first semiconductor layer 31a and the second semiconductor layer 31b, so that both of these semiconductor layers 31a.
  • the impurity region forming step for example, boron (B) as a p-type impurity is implanted into the first semiconductor layer 31a and the second semiconductor layer 31b as a p-type impurity instead of phosphorus (P) as an n-type impurity.
  • a p-type high-concentration impurity region is provided in a portion corresponding to each n-type high-concentration impurity region 32nh of the first embodiment, and each n-type of the first embodiment in the LD-type p-type TFT.
  • a p-type low concentration impurity region is formed in a portion corresponding to the low concentration impurity region 32nl.
  • the power supply circuit 16 and the memory circuit include a CMOS in which the n-type TFT 30NN and the p-type TFT 30NP having the normal structure are combined, and the drive control circuits 12, 13, and 14 have the LDD structure.
  • the CMOS including the n-type TFT 30LN and the p-type TFT 30NP having the normal structure is provided, the present invention is not limited to this, and the TFTs constituting the power supply circuit 16, the memory circuit, and the drive control circuits 12, 13, and 14 are provided. It is possible to adopt various structures and conductivity types.
  • the power supply circuit 16 and the memory circuit each include a CMOS in which a normal structure n-type TFT 30NN and a p-type TFT 30NP are combined, and the drive control circuits 12, 13, and 14 each have an LDD structure p-type TFT and a normal structure n-type TFT.
  • You may provide CMOS which combined.
  • n-type TFTs having a normal structure, p-type TFTs having a normal structure, and p-type TFTs having an LDD structure may be mixed.
  • the first semiconductor layer 31a and the second semiconductor layer 31b are n-type conductivity
  • the third semiconductor layer 31c is p-type conductivity type.
  • the impurity concentration contained in the second semiconductor layer 31b and the third semiconductor layer 31c is adjusted.
  • the n-type is the first conductivity type in the present invention
  • the p-type is the second conductivity type in the present invention.
  • the third semiconductor layer 31c is replaced with n-type instead of boron (B) which is a p-type impurity.
  • an impurity for example, phosphorus (P) is implanted at a high concentration, thereby forming an n-type high concentration impurity region in a portion corresponding to each p-type high concentration impurity region 32ph of the second embodiment in the normal structure n-type TFT.
  • P phosphorus
  • the p-type high-concentration impurity region forming step corresponding to the n-type high-concentration impurity region forming step and the p-type low-concentration impurity region forming step corresponding to the n-type low-concentration impurity region forming step of the second embodiment By implanting, for example, boron (B) as a p-type impurity in place of phosphorus (P), which is an n-type impurity, into the semiconductor layer 31a and the second semiconductor layer 31b, a p-type TFT having a normal structure and a p-type LDD structure are formed.
  • a p-type low concentration impurity region is formed.
  • the liquid crystal display device S has been described as an example.
  • the present invention is not limited to this, and is not limited to the liquid crystal display device, but also an organic EL display device or a plasma display.
  • the present invention can also be applied to various display devices such as devices.
  • the semiconductor device can be applied to a semiconductor device such as a memory device or an image sensor. If the semiconductor device includes a TFT having an LDD structure or an offset structure and a TFT having a normal structure mixed on the same substrate, it can be widely used. It is possible to apply.
  • the present invention is useful for a method of manufacturing a semiconductor device in which a TFT having an LDD structure or an offset structure and a TFT having a normal structure are mixed.
  • the present invention can suppress the number of processes with a small number of photomasks. It is suitable for a method for manufacturing a semiconductor device that is desired to be manufactured at low cost.
  • Active matrix substrate 10 Insulating substrate (base substrate) 31a First semiconductor layer 31b Second semiconductor layer 31c Third semiconductor layer 32c Channel region 32nh n-type high-concentration impurity region 32nl n-type low-concentration impurity region 32ph p-type high-concentration impurity region 32o offset region 33 gate insulating films 34a, 34b, 34c Gate electrode 40 Amorphous silicon film (semiconductor film) 42 Polysilicon film (crystalline semiconductor film) 44 conductive film for forming gate electrode 45 photosensitive resin film, second photosensitive resin film 46a, 61a first resist layer 46b, 61b second resist layer 46c, 61c third resist layer 47 overhang 50 gray tone mask ( Multi-tone mask)

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Abstract

　多階調マスクを用いて第１レジスト層（46a）及びこれより厚い第２レジスト層（46b）を形成し、両レジスト層（46a,46b）をマスクとして導電膜（44）を等方性エッチングし、第１及び第２半導体層（31a,31b）対応箇所にレジスト層（46a,46b）より幅狭にゲート電極（34a,34b）を形成して、レジスト層（46a,46b）のゲート電極（34a,34b）側方に張出部（47）を構成し、次いで、第１レジスト層（46a）全体を除去すると共に第２レジスト層（46b）を薄膜化し、該第２レジスト層（46b）をマスクとして第２半導体層（31b）に、ゲート電極（34b）をマスクとして第１半導体層（31a）に不純物を注入する。

Description

半導体装置の製造方法
　本発明は、半導体装置の製造方法に関し、特に、ＬＤＤ（Lightly Doped Drain）構造あるいはオフセット構造を有する薄膜トランジスタ（Thin Film Transistor、以下、ＴＦＴと称する）とこれらの構造を有しないノーマル構造のＴＦＴとを同一基板上に形成する際のフォトマスク及び製造工数の削減対策に関するものである。
　アクティブマトリクス駆動方式の液晶表示装置や有機ＥＬ（Electro Luminescence）表示装置などの各種表示装置は、通常、画像の最小単位である画素がマトリクス状に複数配列されてなる表示領域を有しており、半導体装置として、各画素にスイッチング用のＴＦＴが設けられたアクティブマトリクス基板を備えている。
　上記ＴＦＴの半導体層をアモルファスシリコン（ａ－Ｓｉ）により形成する場合には、アモルファスシリコンのキャリア移動度が比較的小さいため、アクティブマトリクス基板の外側に表示装置駆動用のＩＣ（Integrated Circuit）を接続し、この駆動用ＩＣによって表示装置を駆動する必要がある。
　これに対して、上記ＴＦＴの半導体層をポリシリコン（ｐ－Ｓｉ）により形成する場合には、ポリシリコンのキャリア移動度が比較的大きいので、ＴＦＴで構成した駆動制御回路や電源回路などの周辺回路をアクティブマトリクス基板に一体的に作り込むことが可能になる。
　このようなポリシリコンからなる半導体層を備えたＴＦＴには、トップゲート型（コプラナー型とも称される）が採用されることが多い。一般的なトップゲート型のＴＦＴは、ベース基板上に設けられた半導体層と、該半導体層を覆うゲート絶縁膜と、該ゲート絶縁膜を介して半導体層の中央部分に重なるように設けられたゲート電極とを備えている。そして、上記半導体層には、ゲート電極対応箇所にチャネル領域が、該チャネル領域の両側方に高濃度不純物領域がそれぞれ形成されている。
　このトップゲート型のＴＦＴにおける耐電圧の向上あるいはオフリーク電流の低減を図る構造のＴＦＴとして、半導体層におけるチャネル領域と各高濃度不純物領域との間にＬＤＤ領域と呼ばれる低濃度不純物領域が設けられたＬＤＤ構造のＴＦＴが知られている。またその他に、半導体層におけるチャネル領域と各高濃度不純物領域との間にオフセット領域と呼ばれるチャネル領域と不純物濃度が同一の領域が設けられたオフセット構造のＴＦＴも知られている。
　例えば、ＬＤＤ構造のＴＦＴを備えたアクティブマトリクス基板は、ゲート電極を形成した後に、該ゲート電極の周囲、つまり半導体層における低濃度不純物領域の形成箇所を覆うレジスト層を形成し、該レジスト層をマスクとして半導体層に不純物を高濃度に注入する工程と、上記レジスト層を除去した後にゲート電極をマスクとして半導体層に不純物を低濃度に注入する工程とを行って、製造される。このような製造方法では、低濃度不純物領域形成箇所でマスクとして機能するレジスト層を形成するためにフォトマスクを追加する必要があり、工程数が増加すると共に、コストアップになるという問題があった。
　そこで、フォトマスクを削減可能にするアクティブマトリクス基板の製造方法が従来から提案されている。
　例えば、特許文献１には、ウェットエッチングで導電膜をパターニングすることによりゲート電極を形成し、該ゲート電極の形成に用いたレジスト層をマスクとして半導体層に不純物を高濃度に注入し、次いで、レジスト層を除去した後にゲート電極をマスクとして半導体層に不純物を低濃度に注入することが開示されている。この製造方法によれば、ゲート電極の形成の際に起こるサイドエッチングによりゲート電極がレジスト層内側に後退して該レジスト層よりも幅狭に形成されるので、１回目の不純物注入によって、後にチャネル領域となる領域と各高濃度不純物領域との間に不純物が注入されないオフセット領域を設けることができ、該各オフセット領域に、２回目の不純物注入によって低濃度不純物領域を形成することができる。
特開２００１－８５６９５号公報
　上記ＬＤＤ構造のＴＦＴは、オフ電流値を十分に低くするために各画素のＴＦＴに好適に採用することができ、また、必要な信頼性を確保するために比較的高い電圧（例えば十数Ｖ）で駆動される駆動制御回路のＴＦＴにも好適に採用することができるものの、比較的低い電圧（例えば数Ｖ）で駆動される電源回路や画素内にメモリ素子を設ける場合にそのメモリ素子を構成するＴＦＴに採用すると、必要なオン電流値を十分に確保できないおそれがある。
　一方、半導体層に低濃度不純物領域もオフセット領域も持たないノーマル構造のＴＦＴは、比較的高い電圧で駆動させると、ホットキャリアによって非常に短時間で電流－電圧特性（Ｉ－Ｖ特性）が劣化して動作不良を起こすため、上記のような駆動制御回路などの高駆動電圧で動作させるＴＦＴには不向きであるが、駆動電圧が比較的低ければ、ホットキャリアによる特性劣化をほとんど考慮せずに済み、しかも低電圧駆動でもオン電流値を十分に確保可能なので、上記のような低駆動電圧で作動させる電源回路やメモリ素子のＴＦＴとして好適に採用することができる。
　これらのことから、アクティブマトリクス基板には、ＬＤＤ構造のＴＦＴとノーマル構造のＴＦＴとを周辺回路及び各種素子に要求される特性に応じて作り分けて同一基板上に混在させることが望ましい。これにより、アクティブマトリクス基板の動作不良を可及的になくして、表示装置に良好な表示動作を実現することが考えられる。
　しかしながら、上記特許文献１の製造方法では、上述したサイドエッチングによるゲート電極の後退が全てのゲート電極において一様に起こるため、必然的に全てのＴＦＴがＬＤＤ構造となる。したがって、半導体層への不純物注入をＴＦＴの構造別に分けて行わないことには、高濃度不純物領域をチャネル領域の側方に間隔をあけずに形成することができず、ＬＤＤ構造のＴＦＴと混在させてノーマル構造のＴＦＴを形成することができない。
　さりとて、特許文献１の製造方法を用いた上で、ＬＤＤ構造のＴＦＴを構成する半導体層への不純物注入と、ノーマル構造のＴＦＴを構成する半導体層への不純物注入とを別個に行うとすると、ゲート電極もＴＦＴの構造別に別々の工程で形成しなければならず、製造工程が煩雑になる上に、結局は、フォトマスクを追加せざるを得なくなり、工程数も増加し、コストアップになってしまう。
　本発明は、斯かる点に鑑みてなされたものであり、その目的とするところは、ＬＤＤ構造あるいはオフセット構造のＴＦＴとノーマル構造のＴＦＴとを混在させた半導体装置を少ない枚数のフォトマスクで工程数を抑えて低コストに製造することにある。
　上記の目的を達成するために、この発明は、ゲート電極形成用のレジスト層と、ＴＦＴの構造別に注入領域を分けた各半導体層への不純物注入用のレジスト層とを一枚のフォトマスクで形成するように工夫したものである。
　具体的には、本発明は、ＬＤＤ構造あるいはオフセット構造のＴＦＴとノーマル構造のＴＦＴとを同一基板上に混在させた半導体装置を製造する方法を対象とし、以下の解決手段を講じたものである。
　すなわち、第１の発明は、ベース基板上に半導体膜を成膜し、該半導体膜をパターニングすることにより、第１半導体層及び第２半導体層を形成する半導体層形成ステップと、上記第１半導体層及び第２半導体層を覆うようにゲート絶縁膜を成膜するゲート絶縁膜成膜ステップと、上記ゲート絶縁膜上にゲート電極形成用の導電膜を成膜する導電膜成膜ステップと、上記導電膜上に感光性樹脂膜を成膜する感光性樹脂膜成膜ステップと、上記感光性樹脂膜に対して照射される露光量を多階調マスクを用いて制御して露光処理を行った後に現像処理を行うことにより、上記感光性樹脂膜をパターニングして、上記第１半導体層対応箇所に第１レジスト層を、上記第２半導体層対応箇所に上記第１レジスト層よりも厚い第２レジスト層をそれぞれ部分的に形成する感光性樹脂膜パターニングステップと、上記第１レジスト層及び第２レジスト層をマスクとして上記導電膜を等方性を有するエッチングでパターニングすることにより、上記第１半導体層対応箇所及び第２半導体層対応箇所に、対応する上記第１レジスト層又は第２レジスト層よりも幅狭にゲート電極をそれぞれ形成すると共に、上記第１レジスト層及び第２レジスト層に上記ゲート電極の両側方に庇状に張り出した張出部をそれぞれ構成する導電膜パターニングステップと、上記第１レジスト層及び第２レジスト層を表面側から徐々に除去して後退させることにより、上記第１レジスト層の全体を除去すると共に上記第２レジスト層を薄膜化して残す第１レジスト層除去ステップと、上記薄膜化した第２レジスト層をマスクとして上記第２半導体層に、上記ゲート電極をマスクとして上記第１半導体層に、当該両半導体層の導電型とは異なる導電型の不純物をそれぞれ注入することにより、上記第１半導体層における上記ゲート電極対応箇所の両側方に不純物注入領域を形成すると共に、上記第２半導体層における上記ゲート電極対応箇所の両側方に該ゲート電極対応箇所から上記張出部の張り出し分に相当する間隔をあけて不純物注入領域を形成する不純物注入ステップとを含むことを特徴とする。
　この第１の発明では、感光性樹脂膜パターニングステップにて、第１半導体層対応箇所に第１レジスト層が、第２半導体層対応箇所に第１レジスト層よりも厚い第２レジスト層がそれぞれ形成される。次いで、導電膜パターニングステップにて、第１レジスト層及び第２レジスト層をマスクとした等方性を有するエッチングにより、導電膜成膜ステップにて先だって成膜された導電膜をパターニングすることでゲート電極が形成されると共に、第１レジスト層及び第２レジスト層にゲート電極の両側方に張り出した張出部が構成される。さらに、第１レジスト層除去ステップにて、第１レジスト層と第２レジスト層との厚みの差を利用して第１レジスト層が除去され第２レジスト層だけが残される。そして、不純物注入ステップにて、第１半導体層及び第２半導体層におけるゲート電極対応箇所の両側方に不純物注入領域がそれぞれ形成される。このとき、第１レジスト層は既に除去されているので、第１半導体層におけるゲート電極対応箇所の両側方の不純物注入領域は該ゲート電極対応箇所と間隔をあけずに形成される。一方、第２レジスト層は張出部がゲート電極の両側方に張り出した状態で残っているので、第２半導体層におけるゲート電極対応箇所の両側方の不純物注入領域は該ゲート電極対応箇所から張出部の張り出し分に相当する間隔をあけて形成される。
　これら各ステップによれば、一枚のフォトマスク（多階調マスク）で２パターンのレジストパターン、つまり、第１レジスト層除去ステップ前の第１レジスト層及び第２レジスト層からなる第１のレジストパターンと、第１レジスト層除去ステップ後の薄膜化された第２レジスト層からなる第２のレジストパターンとが形成される。そして、第１のレジストパターンがゲート電極形成用のマスクとして、第２のレジストパターンが第２半導体層における低濃度不純物領域又はオフセット領域の形成箇所でのマスクとしてそれぞれ用いられる。これにより、各ＴＦＴにおけるゲート電極の形成と、ＴＦＴの構造別に注入領域を分けた各半導体層への不純物注入とに必要なフォトマスクが一枚で済む。すなわち、ＬＤＤ構造あるいはオフセット構造のＴＦＴを構成する半導体層への不純物注入用のレジスト層とは別個にノーマル構造のＴＦＴを構成する半導体層への不純物注入用のレジスト層を形成せずに済むので、フォトマスクの枚数と共に工程数も削減される。したがって、ＬＤＤ構造あるいはオフセット構造のＴＦＴとノーマル構造のＴＦＴとを混在させた半導体装置を少ない枚数のフォトマスクで工程数を抑えて低コストに製造することが可能になる。
　また、この第１の発明では、不純物注入ステップにて不純物が注入されずにチャネル領域と不純物濃度が同一のオフセット領域（張出部対応領域）が第２半導体層に形成される。このオフセット領域に対して、その後の工程においても不純物を注入せずに、該オフセット領域をそのままにすることにより、オフセット構造のＴＦＴとノーマル構造のＴＦＴとを混在させた半導体装置を製造することができる。
　これによれば、ＬＤＤ構造のＴＦＴを形成する場合には、不純物注入ステップの後にさらに上記オフセット領域に不純物を低濃度に注入するステップを行う必要があるのに対し、該ステップが不要であるので、ＬＤＤ構造のＴＦＴを形成する場合に比べて、工程数を良好に抑えて、より安価に半導体装置を製造することが可能になる。
　第２の発明は、第１の発明の半導体装置の製造方法において、上記不純物注入ステップを高濃度不純物注入ステップとし、上記高濃度不純物注入ステップでは、上記不純物注入領域として高濃度不純物領域を形成し、上記高濃度不純物注入ステップの後に、上記薄膜化した第２レジスト層を除去する第２レジスト層除去ステップと、上記第２レジスト層除去ステップの後に、上記ゲート電極をマスクとして上記第１半導体層及び第２半導体層に上記高濃度不純物注入ステップと同型の不純物を注入することにより、上記第２半導体層における上記ゲート電極対応箇所と上記各高濃度不純物領域との間に低濃度不純物領域をそれぞれ形成する低濃度不純物注入ステップとをさらに含むことを特徴とする。
　この第２の発明では、第２レジスト層除去ステップにて第２レジスト層が除去された後に、低濃度不純物注入ステップにてゲート電極をマスクとした第２半導体層への不純物注入により低濃度不純物領域が形成される。これら各ステップを行うことにより、ＬＤＤ構造のＴＦＴとノーマル構造のＴＦＴとを混在させた半導体装置を製造することができる。ＬＤＤ構造のＴＦＴは、オフセット構造のＴＦＴにおけるオフセット領域の幅の最適範囲に比べて、低濃度不純物領域の幅の最適範囲が広く設計の余裕度が格段に高いので、高オン電流と低オフ電流とを両立させた良好なＴＦＴを容易に実現することができる。したがって、オフセット構造のＴＦＴとノーマル構造のＴＦＴとを混在させた半導体装置を製造する場合に比べて、半導体装置の動作不良をより確実になくすことが可能になる。
　第３の発明は、第１又は第２の発明の半導体装置の製造方法において、上記感光性樹脂膜パターニングステップでは、上記多階調マスクとしてグレートーンマスクを用いることを特徴とする。
　この第３の発明では、多階調マスクとしてグレートーンマスクを用いる。グレートンマスクは、一般的に、ハーフトーンマスクに比べて安価であるので、半導体装置の製造にかかるコストが低減される。
　第４の発明は、第１～第３の発明のいずれか１つの半導体装置の製造方法において、上記半導体層形成ステップでは、上記半導体膜を結晶化して結晶質半導体膜にすることを特徴とする。
　この第４の発明では、半導体層形成ステップにて半導体膜を結晶化して結晶質半導体膜にするので、第１半導体層及び第２半導体層は結晶質半導体からなる。結晶質半導体は、非晶質半導体と比較して非常に高いキャリア移動度を有する。このため、結晶質半導体からなる半導体層を用いて形成したＴＦＴは、例えば、表示装置において、表示領域を構成する各画素のスイッチング用のＴＦＴに好適に採用可能であると共に、駆動回路や電源回路などの周辺回路のＴＦＴとしても利用でき、当該ＴＦＴで周辺回路を各画素のスイッチング用のＴＦＴと同一基板に一体的に作り込んだフルモノリシック型の表示装置を具体的に実現することができる。
　第５の発明は、第１の発明の半導体装置の製造方法において、請求項１に記載の半導体装置の製造方法において、上記半導体層形成ステップでは、上記第１半導体層及び第２半導体層と共に第３半導体層を形成し、上記第１半導体層及び第２半導体層と上記第３半導体層との少なくとも一方に不純物を注入することにより、上記第１半導体層及び第２半導体層が第１導電型に、上記第３半導体層が第２導電型になるように上記第１半導体層及び第２半導体層と上記第３半導体層との少なくとも一方が含有する不純物濃度を調整する導電型調整ステップと、上記導電膜成膜ステップによって成膜された導電膜上に、第１感光性樹脂膜を成膜する第１感光性樹脂膜成膜ステップと、上記第１感光性樹脂膜に対して照射される露光量をフォトマスクを用いて制御して露光処理を行った後に現像処理を行うことにより、上記第１感光性樹脂膜をパターニングして、上記第１半導体層対応箇所の全体に第１レジスト層を、上記第２半導体層対応箇所の全体に第２レジスト層を、上記第３半導体層対応箇所の一部に第３レジスト層をそれぞれ形成する第１感光性樹脂膜パターニングステップと、上記第１レジスト層、第２レジスト層及び第３レジスト層をマスクとして上記導電膜をエッチングでパターニングすることにより、上記第３半導体層対応箇所にゲート電極を形成する第１の導電膜パターニングステップと、上記第３レジスト層をマスクとして、上記第３半導体層に第１導電型の不純物を注入することにより、上記第３半導体層におけるゲート電極対応箇所の両側方に不純物注入領域をそれぞれ形成する第１導電型不純物注入ステップと、上記第１導電型不純物注入ステップの後に、上記第１レジスト層、第２レジスト層及び第３レジスト層を除去する第１～第３レジスト層除去ステップとをさらに含み、上記感光性樹脂膜成膜ステップを第２感光性樹脂膜成膜ステップとし、上記感光性樹脂膜パターニングステップを第２感光性樹脂膜パターニングステップとし、上記導電膜パターニングステップを第２の導電膜パターニングステップとし、上記不純物注入ステップを第２導電型不純物注入ステップとし、上記第２感光性樹脂膜成膜ステップでは、上記感光性樹脂膜として第２感光性樹脂膜を成膜し、上記第２感光性樹脂膜パターニングステップでは、上記第１レジスト層及び第２レジスト層と共に、上記第３半導体層対応箇所の全体に上記第１レジスト層よりも厚い第３レジスト層を形成し、上記第２の導電膜パターニングステップでは、上記第１レジスト層及び第２レジスト層と共に上記第３レジスト層もマスクとして上記導電膜をパターニングし、上記第１レジスト層除去ステップでは、上記第２レジスト層と共に上記第３レジスト層も薄膜化して残し、上記第２導電型不純物注入ステップでは、上記第２レジスト層及びゲート電極と共に上記第３レジスト層もマスクとして上記第１レジスト層及び第２レジスト層に第２導電型の不純物を注入することを特徴とする。
　この第５の発明では、導電型調整ステップにて、第１半導体層及び第２半導体層と第３半導体層とが異なる導電型になるように調整される。次いで、第１感光性樹脂膜成膜ステップにて、ゲート電極形成用の導電膜上に第１感光性樹脂膜が成膜される。さらに、第１感光性樹脂膜パターニングステップにて、第１半導体層対応箇所の全体に第１レジスト層が、第２半導体層対応箇所の全体に第２レジスト層が、第３半導体層対応箇所の一部に第３レジスト層がそれぞれ形成される。そして、第１の導電膜パターニングステップにて、第３半導体層対応箇所だけにゲート電極が形成される。続いて、第１導電型不純物注入ステップにて、第１レジスト層、第２レジスト層及び第３レジスト層をマスクとした第１導電型不純物の注入により第３半導体層だけに不純物注入領域が形成される。その後、第１～第３レジスト層除去ステップにて、第１レジスト層、第２レジスト層及び第３レジスト層が除去される。そして、これら各ステップに加えて、第１の発明の各ステップに対応するステップ、すなわち感光性樹脂膜成膜ステップに対応する第２感光性樹脂膜成膜ステップ、感光性樹脂膜パターニングステップに対応する第２感光性樹脂膜パターニングステップ、導電膜パターニングステップに対応する第２の導電膜パターニングステップ、及び不純物注入ステップに対応する第２導電型不純物注入ステップがそれぞれ行われる。
　以上の各ステップによれば、導電型の異なるｎ型ＴＦＴとｐ型ＴＦＴとが同一基板上に形成される。これにより、これらｎ型ＴＦＴとｐ型ＴＦＴとを組み合わせてＣＭＯＳ（Complementary Metal-Oxide Semiconductor）を構成することが可能になる。ＣＭＯＳは、スイッチングの高速化、消費電力の低減及び集積度の向上が可能であるという特性を有し、適正な回路規模を実現するのに適した素子である。したがって、半導体装置において、消費電力を低減すると共に動作不良をなくし、且つ各種回路を省スペース設計で実現することが可能になる。
　本発明によれば、ゲート電極形成用のレジスト層（第１レジスト層及び第２レジスト層）と、ＬＤＤ構造あるいはオフセット構造のＴＦＴを構成する第２半導体層とノーマル構造のＴＦＴを構成する第１半導体層とで注入領域を分ける不純物注入用のレジスト層（薄膜化された第２レジスト層）とを一枚のフォトマスクで形成するので、ＬＤＤ構造あるいはオフセット構造のＴＦＴとノーマル構造のＴＦＴとを混在させた半導体装置を少ない枚数のフォトマスクで工程数を抑えて低コストに製造することができる。これにより、製造コストを低減しながらも、半導体装置の動作不良を可及的になくして、当該半導体装置に良好な機能を発揮させることができる。
図１は、実施形態１に係る液晶表示装置を概略的に示す平面図である。 図２は、図１のII－IIにおける断面構造を示す断面図である。 図３は、実施形態１に係る液晶表示装置の回路構成を概略的に示すブロック図である。 図４は、実施形態１に係るノーマル構造のｎ型ＴＦＴを概略的に示す平面図である。 図５は、実施形態１に係るＬＤＤ構造のｎ型ＴＦＴを概略的に示す平面図である。 図６は、図中右側に図４のVI－VI線における断面構造を、図中左側に図５のVI－VI線における断面構造をそれぞれ示す断面図である。 図７（ａ）～（ｃ）は、実施形態１に係るアクティブマトリクス基板の製造方法における半導体層形成工程を示す図６対応箇所の断面図である。 図８は、実施形態１に係るアクティブマトリクス基板の製造方法におけるゲート絶縁膜形成工程及び不純物準位調整工程を示す図６対応箇所の断面図である。 図９（ａ）～（ｃ）は、実施形態１に係るアクティブマトリクス基板の製造方法におけるゲート電極形成工程の前半ステップを示す図６対応箇所の断面図である。 図１０は、実施形態１に係るアクティブマトリクス基板の製造方法で用いるグレートーンマスクの構成を模式的に示す平面図である。 図１１（ａ），（ｂ）は、実施形態１に係るアクティブマトリクス基板の製造方法におけるゲート電極形成工程の後半ステップを示す図６対応箇所の断面図である。 図１２（ａ），（ｂ）は、実施形態１に係るアクティブマトリクス基板の製造方法におけるｎ型高濃度不純物領域形成工程を示す図６対応箇所の断面図である。 図１３は、実施形態１に係るアクティブマトリクス基板の製造方法におけるｎ型低濃度不純物領域形成工程を示す図６対応箇所の断面図である。 図１４（ａ）～（ｃ）は、実施形態１に係るアクティブマトリクス基板の製造方法における層間絶縁膜形成工程以降の各工程を示す図６対応箇所の断面図である。 図１５は、実施形態１の変形例に係るオフセット構造及びノーマル構造の各ｎ型ＴＦＴの断面構造を示す断面図である。 図１６（ａ）～（ｃ）は、実施形態１の変形例に係るアクティブマトリクス基板の製造方法におけるｎ型高濃度不純物領域形成工程を示す図１５対応箇所の断面図である。 図１７（ａ）～（ｃ）は、実施形態１の変形例に係るアクティブマトリクス基板の製造方法における層間絶縁膜形成工程以降の各工程を示す図１５対応箇所の断面図である。 図１８は、実施形態２に係るＬＤＤ構造及びノーマル構造の各ｎ型ＴＦＴとノーマル構造のｐ型ＴＦＴとの断面構造を示す断面図である。 図１９は、実施形態２に係るアクティブマトリクス基板の製造方法における半導体層形成工程を示す図１８対応箇所の断面図である。 図２０は、実施形態２に係るアクティブマトリクス基板の製造方法におけるゲート絶縁膜成膜工程を示す図１８対応箇所の断面図である。 図２１（ａ），（ｂ）は、実施形態２に係るアクティブマトリクス基板の製造方法における導電型調整工程を示す図１８対応箇所の断面図である。 図２２（ａ）～（ｄ）は、実施形態２に係るアクティブマトリクス基板の製造方法における第１のゲート電極形成工程を示す図１８対応箇所の断面図である。 図２３は、実施形態２に係るアクティブマトリクス基板の製造方法におけるｐ型高濃度不純物領域形成工程を示す図１８対応箇所の断面図である。 図２４（ａ），（ｂ）は、実施形態２に係るアクティブマトリクス基板の製造方法における第２のゲート電極形成工程の前半ステップを示す図１８対応箇所の断面図である。 図２５（ａ），（ｂ）は、実施形態２に係るアクティブマトリクス基板の製造方法における第２のゲート電極形成工程の後半ステップを示す図１８対応箇所の断面図である。 図２６（ａ），（ｂ）は、実施形態２に係るアクティブマトリクス基板の製造方法におけるｎ型高濃度不純物領域形成工程を示す図１８対応箇所の断面図である。 図２７は、実施形態２に係るアクティブマトリクス基板の製造方法におけるｎ型低濃度不純物領域形成工程を示す図１８対応箇所の断面図である。 図２８（ａ）～（ｃ）は、実施形態２に係るアクティブマトリクス基板の製造方法における層間絶縁膜形成工程以降の各工程を示す図１８対応箇所の断面図である。 図２９は、実施形態２の変形例に係るオフセット構造及びノーマル構造の各ｎ型ＴＦＴとノーマル構造のｐ型ＴＦＴの断面構造を示す断面図である。 図３０（ａ）～（ｃ）は、実施形態２の変形例に係るアクティブマトリクス基板の製造方法におけるｎ型高濃度不純物領域形成工程を示す図２９対応箇所の断面図である。 図３１（ａ）～（ｃ）は、実施形態２の変形例に係るアクティブマトリクス基板の製造方法における層間絶縁膜形成工程以降の各工程を示す図２９対応箇所の断面図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の各実施形態に限定されるものではない。
　《発明の実施形態１》
　この実施形態１では、本発明に係る半導体装置を備える表示装置の一例として、アクティブマトリクス駆動方式の液晶表示装置Ｓについて説明する。
　　－液晶表示装置Ｓの構成－
　液晶表示装置Ｓの構成を図１及び図２に示す、図１は、液晶表示装置Ｓの概略平面図である。図２は、図１のII－II線における断面構造を示す概略断面図である。
　＜液晶表示装置Ｓの概略構成＞
　液晶表示装置Ｓは、図１及び図２に示すように、本発明に係る半導体装置であるアクティブマトリクス基板１と、該アクティブマトリクス基板１に対向して配置された対向基板２と、これらアクティブマトリクス基板１及び対向基板２の両外周縁部同士を接着する枠状のシール材３と、アクティブマトリクス基板１と対向基板２との間にシール材３により囲まれて封入された液晶層４とを備えている。
　この液晶表示装置Ｓは、アクティブマトリクス基板１と対向基板２とが重なる領域であって、シール材３の内側、つまり液晶層４が設けられた領域に画像表示を行う例えば矩形状の表示領域Ｄを有している。また、液晶表示装置Ｓは、表示領域Ｄの周囲に例えば矩形枠状の非表示領域である額縁領域Ｆを有している。
　この額縁領域Ｆの例えば１辺側（図１で下側）には、アクティブマトリクス基板１が対向基板２から突出してその対向基板２側表面が外部に露出した端子領域１ａが設けられている。この端子領域１ａには、ＦＰＣ（Flexible Printed Circuit）などの配線基板（不図示）が実装されており、該配線基板を介して外部回路から表示すべき画像に応じた画像データを含む表示用信号が入力されるようになっている。
　アクティブマトリクス基板１及び対向基板２は、例えば矩形状に形成され、互いに対向する内側表面に配向膜５，６がそれぞれ設けられていると共に、外側表面に偏光板７，８がそれぞれ設けられている。アクティブマトリクス基板１上の偏光板７と対向基板２上の偏光板８とは、透過軸が９０°異なっている。また、液晶層４は、例えば電気光学特性を有するネマチックの液晶材料などにより構成されている。
　＜液晶表示装置Ｓの回路構成＞
　液晶表示装置Ｓにおける概略回路構成のブロック図を図３に示す。
　液晶表示装置Ｓは、図３に示すように、画素アレイ１１、ゲートドライバ／ＣＳドライバ１２、制御信号バッファ回路１３、駆動信号発生回路／画像信号発生回路１４、デマルチプレクサ１５、電源回路１６、ゲート配線１７（１）～１７（ｍ）、保持容量配線１８（１）～１８（ｍ）、入出力制御配線１９（１）～１９（ｍ）、Ｈｉｇｈ電源配線２０（１）～２０（ｍ）、ソース配線２１（１）～２１（ｎ）、及び出力信号配線２２（１）～２２（ｋ）を備えている。ここで、ｍ、ｎ、ｋは整数（ｎは３の倍数）であり、例えば、フルハイビジョン表示を行う表示装置Ｓの場合には、ｍ＝１０８０、ｎ＝５７６０、ｋ＝７２０である。
　以降では、ゲート配線１７（１）～１７（ｍ）を総称して単にゲート配線１７と、保持容量配線１８（１）～１８（ｍ）を総称して単に保持容量配線１８と、入出力制御配線１９（１）～１９（ｍ）を総称して単に入出力制御配線１９と、Ｈｉｇｈ電源配線２０（１）～２０（ｍ）を総称して単にＨｉｇｈ電源配線２０と、ソース配線２１（１）～２１（ｎ）を総称して単にソース配線２１と、出力信号配線２２（１）～２２（ｋ）を総称して単に出力信号配線２２とそれぞれ表記する。
　上記画素アレイ１１は、画素Ｐがマトリクス状に複数配列されてなり、上記表示領域Ｄを構成している。各画素Ｐは、赤色（Ｒ）、緑色（Ｇ）及び青色（Ｂ）のサブ画素ｐ１を一組として構成されている。これら各サブ画素ｐ１は、ゲート配線１７、保持容量配線１８、入出力制御配線１９，Ｈｉｇｈ電源配線２０、及びソース配線２１によって区画されている。
　なお、図３では３色のサブ画素ｐ１（Ｒ），ｐ１（Ｇ），ｐ１（Ｂ）が並置方式でストライプ状に並ぶ様子を示しているが、これら３色のサブ画素ｐ１（Ｒ），ｐ１（Ｇ），ｐ１（Ｂ）は、デルタ配列やモザイク配列（ダイアゴナル配列）、その他の並べ方であっても、本特許の趣旨に影響はない。
　上記ゲート配線１７及び保持容量配線１８は、画素アレイ１１の行方向（図３で左右方向）に延び、一端がゲートドライバ／ＣＳドライバ１２に接続されている。例えば、ゲート配線１７は駆動制御を行う画素アレイ１１の行をなすサブ画素ｐ１群の図３で上側に、保持容量配線１８は駆動制御を行う画素アレイ１１の行をなすサブ画素ｐ１群の図３で下側にそれぞれ配設されている。
　上記入出力制御配線１９及びＨｉｇｈ電源配線２０は、同じく画素アレイ１１の行方向に延び、一端が制御信号バッファ回路１３に接続されている。例えば、入出力制御配線１９は駆動制御を行う画素アレイ１１の行をなすサブ画素ｐ１群の図３で上側に、Ｈｉｇｈ電源配線２０は入出力制御配線１９の図３で上側にそれぞれ配設されている。
　上記ゲートドライバ／ＣＳドライバ１２は、ゲート配線１７及び保持容量配線１８を介して各サブ画素ｐ１の駆動を制御する駆動制御回路である。上記制御信号バッファ回路１３は、入出力制御配線１９及びＨｉｇｈ電源配線２０を介して各サブ画素ｐ１の駆動を制御する駆動制御回路である。
　上記駆動信号発生回路／画像信号発生回路１４は、ゲートドライバ／ＣＳドライバ１２及び制御信号バッファ回路１３の駆動を制御して画像表示を行う駆動制御回路であり、出力信号配線２２を介してデマルチプレクサ１５に接続されている。デマルチプレクサ１５は、駆動信号発生回路／画像信号発生回路１４から出力信号配線２２を介して入力されたデータ電位を対応するソース配線２１に振り分けて出力する回路である。
　上記電源回路１６は、ＤＣ－ＤＣコンバータなどのスイッチング電源を有し、外部から供給された電源電圧に基づき、各サブ画素ｐ１の駆動に必要な電圧を生成して、該駆動電圧を駆動信号発生回路／画像信号発生回路１４に供給する回路である。
　＜アクティブマトリクス基板１の構成＞
　アクティブマトリクス基板１は、ベース基板であるガラス基板などの絶縁性基板１０上に、上述したゲートドライバ／ＣＳドライバ１２、制御信号バッファ回路１３、駆動信号発生回路／画像信号発生回路１４、デマルチプレクサ１５、電源回路１６、ゲート配線１７、保持容量配線１８、入出力制御配線１９、Ｈｉｇｈ電源配線２０、ソース配線２１、及び出力信号配線２２を備えている。
　さらに、アクティブマトリクス基板１は、図示しないが、各サブ画素ｐ１に、対応するゲート配線１７及びソース配線２１に接続されたスイッチング用のＴＦＴと、該ＴＦＴに接続された画素電極及び保持容量素子と、これら画素電極及び保持容量素子に接続されると共に上記保持容量配線１８、入出力制御配線１９及びＨｉｇｈ電源配線２０に接続されたメモリ回路とを備えている。
　上記電源回路１６及びメモリ回路は、後に詳述するノーマル構造のｎ型ＴＦＴ３０ＮＮを含んで構成されている。一方、上記各サブ画素ｐ１のスイッチング用のＴＦＴは、後に詳述するＬＤＤ構造のｎ型ＴＦＴ３０ＬＮにより構成されている。また、上記の各駆動制御回路（ゲートドライバ／ＣＳドライバ１２、制御信号バッファ回路１３、駆動信号発生回路／画像信号発生回路１４）も、同様なＬＤＤ構造のｎ型ＴＦＴ３０ＬＮを含んでそれぞれ構成されている。
　＜ノーマル構造のｎ型ＴＦＴ３０ＮＮ・ＬＤＤ構造のｎ型ＴＦＴ３０ＬＮの構成＞
　ノーマル構造のｎ型ＴＦＴ３０ＮＮの概略平面図を図４に示す。ＬＤＤ構造のｎ型ＴＦＴ３０ＬＮの概略平面図を図５に示す。また、図４のVI－VI線における断面構造を図６中右側に、図５のVI－VI線における断面構造を図６中左側にそれぞれ示す。
　ノーマル構造のｎ型ＴＦＴ３０ＮＮ及びＬＤＤ構造のｎ型ＴＦＴ３０ＬＮは、それぞれ半導体層３１ａ，３１ｂの絶縁性基板１０側とは反対側にゲート電極３４ａ，３４ｂが配置されたトップゲート型の構造を有している。上記絶縁性基板１０上には、下地絶縁膜２５が全面に設けられている。
　すなわち、ノーマル構造のｎ型ＴＦＴ３０ＮＮは、図４及び図６に示すように、絶縁性基板１０上に、下地絶縁膜２５を介して設けられた第１半導体層３１ａと、該第１半導体層３１ａを覆うように設けられたゲート絶縁膜３３と、該ゲート絶縁膜３３を介して上記第１半導体層３１ａの中央部分に重なるように設けられたゲート電極３４ａと、該ゲート電極３４ａを挟んで上記第１半導体層３１ａに互いに離間して接続されたソース電極３７ａ及びドレイン電極３８ａとを備えている。
　また、ＬＤＤ構造のｎ型ＴＦＴ３０ＬＮは、図５及び図６に示すように、絶縁性基板１０上に、下地絶縁膜２５を介して設けられた第２半導体層３１ｂと、該第２半導体層３１ｂを覆うように設けられたゲート絶縁膜３３と、該ゲート絶縁膜３３を介して上記第２半導体層３１ｂの中央部分に重なるように設けられたゲート電極３４ｂと、該ゲート電極３４ｂを挟んで上記第２半導体層３１ｂに互いに離間して接続されたソース電極３７ｂ及びドレイン電極３８ｂとを備えている。
　上記下地絶縁膜２５は、例えば、窒化シリコン膜と酸化シリコン膜とが順に積層されてなる。第１半導体層３１ａ及び第２半導体層３１ｂは、例えば、ポリシリコンなどの結晶質半導体からなる。これにより、ノーマル構造及びＬＤＤ構造の各ｎ型ＴＦＴ３０ＮＮ，３０ＬＮは、キャリア移動度が大きく、高速動作が可能になっている。
　これら第１半導体層３１ａ及び第２半導体層３１ｂには、ゲート電極３４ａ，３４ｂ対応箇所にチャネル領域３２ｃが、該チャネル領域３２ｃの両側方にソース領域及びドレイン領域として機能する一対のｎ型高濃度不純物領域３２ｎｈがそれぞれ形成されている。さらに、第２半導体層３１ｂには、チャネル領域３２ｃと各ｎ型高濃度不純物領域３２ｎｈとの間にＬＤＤ領域と呼ばれるｎ型低濃度不純物領域３２ｎｌが形成されている。
　第１半導体層３１ａ及び第２半導体層３１ｂのチャネル領域３２ｃには、閾値電圧を制御するためにボロン（Ｂ）などのｐ型不純物が含まれている。また、これら両半導体層３１ａ，３１ｂの各ｎ型高濃度不純物領域３２ｎｈには、リン（Ｐ）などのｎ型不純物が含まれている。さらに、第２半導体層３１ｂの各ｎ型低濃度不純物領域３２ｎｌにも、リン（Ｐ）などのｎ型不純物がｎ型高濃度不純物領域３２ｎｈに比べて低濃度に含まれている。
　上記ゲート絶縁膜３３には、ノーマル構造のｎ型ＴＦＴ３０ＮＮとＬＤＤ構造のｎ型ＴＦＴ３０ＬＮとで共通の膜が用いられている。このゲート絶縁膜３３は、例えば窒化シリコン（ＳｉＮ）又は酸化シリコン（ＳｉＯ）などからなる。また、上記各ゲート電極３４ａ，３４ｂは、例えば、アルミニウム（Ａｌ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデンタングステン（ＭｏＷ）又はクロム（Ｃｒ）などからなる。
　ゲート絶縁膜３３上には、各ゲート電極３４ａ，３４ｂを覆うように層間絶縁膜３５が設けられている。そして、層間絶縁膜３５及びゲート絶縁膜３３には、第１半導体層３１ａ及び第２半導体層３１ｂにおける一対のｎ型高濃度不純物領域３２ｎｈのそれぞれに対応する箇所にこれら両絶縁膜３３，３５を貫通して当該各半導体層３１ａ，３１ｂに達するコンタクトホール３６が形成されている。
　これら各コンタクトホール３６には、例えば、アルミニウム（Ａｌ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデンタングステン（ＭｏＷ）又はクロム（Ｃｒ）などの導電性材料が充填されている。そして、層間絶縁膜３５上には、上記各コンタクトホール３６を介してｎ型高濃度不純物領域３２ｎｈに接続されたソース電極３７ａ，３７ｂ及びドレイン電極３８ａ，３８ｂが設けられている。これらソース電極３７ａ，３７ｂ及びドレイン電極３８ａ，３８ｂは、上記導電性材料と同一材料からなる。
　上記ノーマル構造のｎ型ＴＦＴ３０ＮＮ及びＬＤＤ構造のｎ型ＴＦＴ３０ＬＮは、保護絶縁膜３９によって覆われている。保護絶縁膜３９は、例えばアクリル系の有機絶縁材料からなる。この保護絶縁膜３９上には、図示しないが、上記各画素電極が形成されている。これら各画素電極は、保護絶縁膜３９に形成されたコンタクトホールを介して、対応するサブ画素ｐ１におけるスイッチング用のＴＦＴのドレイン電極３８ａに接続されている。
　＜対向基板２の構成＞
　対向基板２は、図示しないが、ベース基板であるガラス基板などの絶縁性基板上に、ゲート配線１７、保持容量配線１８、入出力制御配線１９及びＨｉｇｈ電源配線２０とソース配線２１とに対応するように格子状に設けられたブラックマトリクスと、該ブラックマトリクスの格子間に周期的に配列するように設けられた赤色層（Ｒ）、緑色層（Ｇ）及び青色層（Ｂ）を含む複数色のカラーフィルタと、それらブラックマトリクス及び各カラーフィルタを覆うように設けられた共通電極と、該共通電極上に柱状に設けられたフォトスペーサとを備えている。
　＜液晶表示装置Ｓの作動＞
　上記構成の液晶表示装置Ｓは、多階調の静止画や動画を表示する通常のフルカラー表示（多階調表示）を行うフルカラー表示方式と、上記メモリ回路により、各サブ画素ｐ１に書き込まれたデータ電位を保持し、当該データ電位の極性を反転させながらリフレッシュ動作を行って静止画を表示する二値メモリ表示（二階調表示）を行う二値メモリ表示方式とを有する。
　フルカラー表示方式による表示動作時には、ゲートドライバ／ＣＳドライバ１２から所定の走査期間毎にゲート信号がゲート配線１７に出力され、該ゲート配線１７が順に選択駆動される。画素アレイ１１で同一行をなす各サブ画素ｐ１のスイッチング用のＴＦＴは、対応するゲート配線１７が選択駆動されたときにオン状態となる。そして、当該ゲート配線１７の選択駆動と同時に駆動信号発生回路／画像信号発生回路１４からデマルチプレクサ１５を介してソース配線２１に出力されたアナログのデータ電位に対応する電荷が、オン状態のスイッチング用のＴＦＴを介して各サブ画素ｐ１の保持容量素子に充電されると共に画素電極に書き込まれる。
　このようなデータ電位の書き込み動作が線順次で画素アレイ１１の全行に対して実施される。これにより、各サブ画素ｐ１において、画素電極と共通電極との間で液晶層４に所定の電圧が印加され、この印加電圧に応じて液晶分子の配向が制御されることで、液晶層４での光透過率が調整される。そして、３色のサブ画素ｐ１（Ｒ），ｐ１（Ｇ），ｐ１（Ｂ）での透過光の組合せによって各画素Ｐの色が表現されることにより、表示領域Ｄにフルカラー画像が表示される。
　一方、二値メモリ表示方式による表示動作時には、フルカラー表示方式による表示動作時と同様にして、ソース配線２１に出力された二値論理レベル（Ｈｉｇｈ又はＬｏｗ）の電位に対応する電荷が保持容量素子に充電されると共に画素電極に書き込まれる。そして、全てのサブ画素ｐ１において、スイッチング用のＴＦＴをオフ状態とし、その状態で、入出力制御配線１９の駆動によりメモリ回路を動作させて、保持容量素子及び画素電極に書き込んだ電位（Ｈｉｇｈ又はＬｏｗ）をリフレッシュしながら保持する。これにより、各サブ画素ｐ１が点灯又は非点灯の状態に維持され、８（２の３乗）色のマルチカラー画像が表示される。
　　－製造方法－
　次に、上記液晶表示装置Ｓの製造方法について説明する。
　液晶表示装置Ｓを製造するには、アクティブマトリクス基板１及び対向基板２をそれぞれ作製し、これら両基板１，２を、その表面に印刷法などにより配向膜５，６を形成した後に、シール材３を介して貼り合わせると共に、両基板１，２の間に液晶層４を封入することにより貼合パネルを作製する。そして、この貼合パネルの外側両面に偏光板７，８を貼り付け、端子領域１ａにＦＰＣなどの配線基板を実装することによって、液晶表示装置Ｓが完成する。
　本発明に係る製造方法は、アクティブマトリクス基板１の製造方法に特徴があるので、アクティブマトリクス基板１の製造方法について、図７～図１４を参照しながら、以下に詳述する。
　図７（ａ）～（ｃ）は、半導体層形成工程を示す断面図である。図８は、ゲート絶縁膜成膜工程及び不純物準位調整工程を示す断面図である。図９（ａ）～（ｃ）は、ゲート電極形成工程の前半ステップを示す断面図である。図１０は、ゲート電極形成工程で用いるグレートーンマスクの模式平面図である。図１１（ａ），（ｂ）は、ゲート電極形成工程の後半ステップを示す断面図である。図１２（ａ），（ｂ）は、ｎ型高濃度不純物領域形成工程を示す断面図である。図１３は、ｎ型低濃度不純物領域形成工程を示す断面図である。また、図１４（ａ）～（ｃ）は、層間絶縁膜形成工程以降の各工程を示す断面図である。なお、図７（ａ）～（ｃ）～図９（ａ）～（ｃ）及び図１１（ａ），（ｂ）～図１４（ａ）～（ｃ）は、図６対応箇所をそれぞれ示している。
　本実施形態に係るアクティブマトリクス基板１の製造方法は、下地絶縁膜形成工程と、半導体層形成工程と、ゲート絶縁膜成膜工程と、不純物準位調整工程と、ゲート電極形成工程と、ｎ型高濃度不純物領域形成工程と、ｎ型低濃度不純物領域形成工程と、層間絶縁膜形成工程と、ソース・ドレイン電極形成工程と、保護絶縁膜形成工程と、画素電極形成工程とを含む。
　＜下地絶縁膜形成工程＞
　まず、ベース基板となるガラス基板などの絶縁性基板１０を準備する。そして、準備した絶縁性基板１０上に、ＣＶＤ（Chemical Vapor Deposition）法により、窒化シリコン膜及び酸化シリコン膜を順に成膜することにより、これらが積層されてなる下地絶縁膜２５を形成する。
　＜半導体層形成工程＞
　上記下地絶縁膜２５が形成された基板上に、ＬＰＣＶＤ（Low Pressure CVD）法により、図７（ａ）に示すように、非晶質半導体膜であるアモルファスシリコン膜４０（例えば厚さ４０ｎｍ～５０ｎｍ程度）を成膜する。
　続いて、このアモルファスシリコン膜４０にエキシマレーザーやＹＡＧ（Yttrium Aluminum Garnet）レーザーなどのレーザービーム４１を照射することにより、図７（ｂ）に示すように、該アモルファスシリコン膜４０を結晶化させて結晶質半導体膜の一種であるポリシリコン膜４２とする。
　次いで、このポリシリコン膜４２を、第１のフォトマスクを用いたフォトリソグラフィーでパターニングすることにより、図７（ｃ）に示すように、第１半導体層３１ａ及び第２半導体層３１ｂを形成する。本実施形態では、この段階において、第１半導体層３１ａ及び第２半導体層３１ｂのエネルギー準位が下地絶縁膜２５の影響を受けてドナー準位側に偏る。
　なお、本実施形態では、レーザー照射によりアモルファスシリコン膜４０を結晶化してポリシリコン膜４２にするとしているが、これに限らない。ポリシリコン膜４２は、例えば、アモルファスシリコン膜４０に結晶化を助長する触媒元素としてニッケル（Ｎｉ）などの金属元素を添加した後に熱処理を行うことで、該アモルファスシリコン膜４０を結晶化する固相成長法（ＳＰＣ；Solid Phase Crystallization）により形成してもよく、その他の公知の方法により形成しても構わない。
　この半導体層形成工程は、本発明における半導体層形成ステップに対応する。
　＜ゲート絶縁膜成膜工程＞
　上記第１半導体層３１ａ及び第２半導体層３１ｂが形成された基板上に、ＣＶＤ法により、図８に示すように、これら両半導体層３１ａ，３１ｂを覆う窒化シリコン膜又は酸化シリコン膜（例えば厚さ５０ｎｍ～１２０ｎｍ程度）を成膜して、これをゲート絶縁膜３３とする。
　このゲート絶縁膜成膜工程は、本発明におけるゲート絶縁膜成膜ステップに対応する。
　＜不純物準位調整工程＞
　上記ゲート絶縁膜３３に覆われた第１半導体層３１ａ及び第２半導体層３１ｂの全体に対し、イオンドーピング法により、ｐ型不純物としてボロン（Ｂ）を低濃度に注入する。
　これにより、第１半導体層３１ａ及び第２半導体層３１ｂにおける不純物準位をアクセプタ準位にし、その深さを、後に形成されるチャネル領域３２ｃでの導電特性がこれら各半導体層３１ａ，３１ｂが構成するＴＦＴ３０ＬＮ，３０ＮＮに所定の閾値電圧をもたらすように調整する。図８に示す矢印４３は、このときのボロン（Ｂ）の注入方向を示している。
　なお、この不純物準位調整工程は、必ずしも行う必要はなく、第１半導体層３１ａ及び第２半導体層３１ｂの有する不純物準位の種別とその深さを考慮し、必要に応じて行えばよい。
　＜ゲート電極形成工程＞
　上記不純物準位が調整された第１半導体層３１ａ及び第２半導体層３１ｂを備える基板上に、スパッタリング法により、図９（ａ）に示すように、例えば、アルミニウム（Ａｌ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデンタングステン（ＭｏＷ）若しくはクロム（Ｃｒ）などからなる金属膜、又はこれらの積層膜を成膜して、これをゲート電極形成用の導電膜４４とする（導電膜成膜ステップ）。
　次いで、ゲート電極形成用の導電膜４４上に、スピンコート法により、図９（ｂ）に示すように、ポジ型の感光性樹脂を塗布して感光性樹脂膜４５（例えば厚さ１μｍ～２μｍ程度）を成膜する（感光性樹脂膜成膜ステップ）。
　続いて、図９（ｃ）に示すように、未硬化の感光性樹脂膜４５に対して照射される露光量を第２のフォトマスクを用いて制御して露光処理を行う。この露光処理では、第２のフォトマスクとして、多階調マスクの一種である図１０に示すグレートーンマスク５０を用いる。
　グレートーンマスク５０は、図１０に示すように、光を透過する透過部５１と、光を全く透過しない遮光部５２との他に、光の一部を遮る半透過部５３を備えている。遮光部５２には、遮光膜５４が全面に形成されている。半透過部５３には、多数の遮光層５５がストライプ状に配列され、これら各遮光層５５の間に露光機の解像度以下のスリット５６が構成されている。
　本実施形態で用いるグレートーンマスク５０において、上記遮光部５２は、当該グレートーンマスク５０を感光性樹脂膜４５に対向させて所定の位置に配置させたときに、第２半導体層３１ｂ対応箇所のゲート電極３４ｂ形成領域上に位置するように形成されている。一方、半透過部５３は、同じくグレートーンマスク５０を感光性樹脂膜４５に対向させて所定の位置に配置させたときに、第１半導体層３１ａ対応箇所のゲート電極３１ａ形成領域上に位置するように形成されている。
　感光性樹脂膜４５に対して露光処理を行う際には、このグレートーンマスク５０を、図９（ｃ）に示すように、感光性樹脂膜４５に対向させて上記所定の位置に配置させた後、該グレートーンマスク５０の絶縁性基板１０とは反対側から紫外線Ｌを照射する。そうして、グレートーンマスク５０を介して感光性樹脂膜４５を露光する。
　このとき、遮光層５５による半透過部５３のストライプパターンは微細であるため、半透過部５３を介して感光性樹脂膜４５を露光した場合には、該感光性樹脂膜４５は、ストライプ状に露光されず、遮光層５５により露光量が低減されて透過部５１よりも少ない露光量で平均的に露光される。
　これにより、感光性樹脂膜４５において、半透過部５３対向箇所である第２半導体層３１ｂ対応箇所のゲート電極３４ｂ形成領域を透過部５１対向箇所よりも少ない露光量で露光すると共に、遮光部５２対向箇所である第１半導体層３１ａ対応箇所を全く露光しないでおく。
　しかる後、露光処理が行われた感光性樹脂膜４５に対して現像処理を行う。これにより、感光性樹脂膜４５をパターニングして、図１１（ａ）に示すように、ゲート電極形成用に厚さの異なる第１レジスト層４６ａと第２レジスト層４６ｂとを同時に形成する（感光性樹脂膜パターニングステップ）。
　より具体的に述べると、第１半導体層３１ａ対応箇所におけるゲート電極３４ａ形成領域には、形成予定のゲート電極３４ａよりも若干幅広な第１レジスト層４６ａ（例えば厚さ０．５μｍ～１μｍ程度）を形成する。一方、第２半導体層３１ｂ対応箇所におけるゲート電極３４ｂ形成領域には、形成予定のゲート電極３４ｂよりも若干幅広で且つ第１レジスト層４６ａよりも厚い第２レジスト層４６ｂ（例えば厚さ１μｍ～２μｍ程度）を形成する。これら第１レジスト層４６ａ及び第２レジスト層４６ｂは第１のレジストパターンＰ１を構成する。
　そして、第１レジスト層４６ａ及び第２レジスト層４６ｂをマスクとして、上記導電膜４４を等方性を有するウェットエッチングでパターニングすることにより、図１１（ｂ）に示すように、第１半導体層３１ａ対応箇所及び第２半導体層３１ｂ対応箇所にゲート電極３４ａ，３４ｂをそれぞれ形成する（導電膜パターニングステップ）。
　このとき、エッチング時間を調整して、サイドエッチングにより、第１レジスト層４６ａ及び第２レジスト層４６ｂの周縁部に重なる導電膜４４部分までも除去し、各ゲート電極３４ａ，３４ｂを各レジスト層４６ａ，４６ｂ内側に後退させて対応する第１レジスト層４６ａ又は第２レジスト層４６ｂよりも幅狭に形成する。これにより、第１レジスト層４６ａ及び第２レジスト層４６ｂには、ゲート電極３４ａ，３４ｂの両側方に庇状に張り出した張出部４７がそれぞれ構成される。
　＜ｎ型高濃度不純物領域形成工程＞
　上記第１レジスト層４６ａ及び第２レジスト層４６ｂをアッシングにより表面側から徐々に後退させて、図１２（ａ）に示すように、第１レジスト層４６ａの全体が除去された時点でアッシングを止める（第１レジスト層除去ステップ）。
　これにより、第１レジスト層４６ａについては完全に除去すると共に、第２レジスト層４６ｂについては薄膜化して残す。この段階で残された第２レジスト層４６ｂは第２のレジストパターンＰ２を構成する。
　次いで、ゲート電極３４ａをマスクとして第１半導体層３１ａに、薄膜化した第２レジスト層４６ｂをマスクとして第２半導体層３１ｂに、イオンドーピング法により、図１２（ｂ）に示すように、ｎ型不純物としてリン（Ｐ）を高濃度にそれぞれ注入する（高濃度不純物注入ステップ；不純物注入ステップ）。図１２（ｂ）に示す矢印４８は、このときのリン（Ｐ）の注入方向を示している。
　これにより、第１半導体層３１ａにおけるゲート電極３４ａ対応箇所の両側方には、ソース領域及びドレイン領域として機能するｎ型高濃度不純物領域３２ｎｈがゲート電極３４ａ対応箇所と間隔をあけずに形成される。それと共に、第１半導体層３１ａのゲート電極３４ａ対応箇所には、チャネル領域３２ｃが自己整合的に形成される。
　一方、第２半導体層３１ｂにおける第２レジスト層４６ｂ対応箇所の両側方にも、ソース領域及びドレイン領域として機能するｎ型高濃度不純物領域３２ｎｈが形成される。すなわち、第２半導体層３１ｂには、ゲート電極３４ｂ対応箇所がなすチャネル領域形成部分３２ｃ’の両側方に該チャネル領域形成部分３２ｃ’から第２レジスト層４６ｂの張出部４７の張り出し分に相当する間隔をあけてｎ型高濃度不純物領域３２ｎｈが形成される。そして、第２半導体層３１ｂにおけるチャネル領域形成部分３２ｃ’と各ｎ型高濃度不純物領域３２ｎｈとの間には、不純物が注入されていないオフセット領域３２ｏが形成される。
　＜ｎ型低濃度不純物領域形成工程＞
　上記のように第１半導体層３１ａ及び第２半導体層３１ｂにｎ型高濃度不純物領域３２ｎｈをそれぞれ形成した後、残りの第２レジスト層４６ｂをレジスト剥離液やアッシングなどにより完全に除去する（第２レジスト層除去ステップ）。
　そして、ゲート電極３４ａ，３４ｂをマスクとして第１半導体層３１ａ及び第２半導体層３１ｂに対し、イオンドーピング法により、図１３に示すように、ｎ型不純物としてリン（Ｐ）を低濃度に注入する（低濃度不純物注入ステップ）。図１３に示す矢印４９は、このときのリン（Ｐ）の注入方向を示している。
　これにより、第１半導体層３１ａ及び第２半導体層３１ｂの各ｎ型高濃度不純物領域３２ｎｈにリン（Ｐ）が追加で注入される。さらに、第２半導体層３１ｂにおける上記各オフセット領域３２ｏにもリン（Ｐ）が注入されて、該各オフセット領域３２ｏにｎ型低濃度不純物領域３２ｎｌが形成される。それと共に、第２半導体層３１ｂのゲート電極３４ｂ対応箇所には、チャネル領域３２ｃが自己整合的に形成される。
　＜層間絶縁膜形成工程＞
　上記第１半導体層３１ａにチャネル領域３２ｃ及びｎ型高濃度不純物領域３２ｎｈが、第２半導体層３１ｂにチャネル領域３２ｃ、ｎ型低濃度不純物領域３２ｎｌ及びｎ型高濃度不純物領域３２ｎｈがそれぞれ形成された基板上に、ＣＶＤ法により、窒化シリコン膜及び酸化シリコン膜を順に成膜して、これらの積層膜からなる層間絶縁膜３５を形成する。
　そして、この層間絶縁膜３５とゲート絶縁膜３３とを、第３のフォトマスクを用いたフォトリソグラフィーでパターニングすることにより、図１４（ａ）に示すように、当該両絶縁膜３３，３５に対して、第１半導体層３１ａ及び第２半導体層３１ｂにおける一対のｎ型高濃度不純物領域３２ｎｈにそれぞれ達するコンタクトホール３６を形成する。
　＜ソース・ドレイン電極形成工程＞
　層間絶縁膜３５が形成された基板上に、スパッタリング法により、例えば、アルミニウム（Ａｌ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデンタングステン（ＭｏＷ）若しくはクロム（Ｃｒ）などからなる金属膜、又はこれらの積層膜を成膜して、これをソース電極３７ａ，３７ｂ及びドレイン電極３８ａ，３８ｂ形成用の導電膜とする。
　そして、この導電膜を、第４のフォトマスクを用いたフォトリソグラフィーでパターニングすることにより、図１４（ｂ）に示すように、ソース電極３７ａ，３７ｂ及びドレイン電極３８ａ，３８ｂを形成すると共にこれらを備えるＬＤＤ構造のｎ型ＴＦＴ３０ＬＮとノーマル構造のｎ型ＴＦＴ３０ＮＮとを構成する。
　＜保護絶縁膜形成工程＞
　ソース電極３７ａ，３７ｂ及びドレイン電極３８ａ，３８ｂが形成された基板上に、スピンコート法又はスリットコート法により、アクリルベースの有機絶縁樹脂を塗布して絶縁膜を成膜する。
　そして、この未硬化の絶縁膜を、第５のフォトマスクを用いて露光処理した後に現像処理することによりパターニングして、図１４（ｃ）に示すように、保護絶縁膜３９を形成する。このとき、保護絶縁膜３９には、各サブ画素ｐ１におけるスイッチング用のＴＦＴのドレイン電極と後に形成する画素電極とのコンタクトをとるためなどのコンタクトホールを形成しておく。
　＜画素電極形成工程＞
　保護絶縁膜３９が形成された基板上に、スパッタリング法により、例えばインジウムスズ酸化物（ＩＴＯ；Indium Tin Oxide）又はインジウム亜鉛酸化物（ＩＺＯ；Indium Zinc Oxide）などからなる透明導電膜を成膜する。
　そして、この透明導電膜を、第６のフォトマスクを用いたフォトリソグラフィーでパターニングすることにより、各画素電極を形成する。
　以上の各工程を行うことによって、アクティブマトリクス基板１を製造することができる。
　　－実施形態１の効果－
　この実施形態１によると、一枚のフォトマスク（グレートーンマスク５０）で２パターンのレジストパターンＰ１，Ｐ２、つまり、ゲート電極形成工程及びｎ型高濃度不純物領域形成工程での第１レジスト層４６ａ及び第２レジスト層４６ｂからなる第１のレジストパターンＰ１と、ｎ型低濃度不純物領域形成工程での薄膜化された第２レジスト層４６ｂからなる第２のレジストパターンＰ２とを形成し、第１のレジストパターンＰ１をゲート電極形成用及びｎ型高濃度不純物注入用のマスクとして、第２のレジストパターンＰ２を第２半導体層３１ｂへのｎ型低濃度不純物注入用のマスクとしてそれぞれ用いるので、ノーマル構造及びＬＤＤ構造のｎ型ＴＦＴ３０ＮＮ，３０ＬＮにおけるゲート電極３４ａ，３４ｂの形成と、ノーマル構造とＬＤＤ構造とで構造別に注入領域を分けた各半導体層３１ａ，３１ｂへの不純物注入とに必要なフォトマスクを一枚で済ませることができる。これによって、フォトマスクの枚数を削減することができると共に、工程数も削減することができる。したがって、ＬＤＤ構造のｎ型ＴＦＴ３０ＬＮとノーマル構造のｎ型ＴＦＴ３０ＮＮとを混在させたアクティブマトリクス基板１を少ない枚数のフォトマスクで工程数を抑えて低コストに製造することができる。
　《実施形態１の変形例》
　この変形例に係るオフセット構造のｎ型ＴＦＴ３０ＯＮにおける断面構造を示す断面図を図１５中左側に示す。なお、図１５中右側には、上記実施形態１と同様なノーマル構造のｎ型ＴＦＴ３０ＮＮを示している。
　本変形例では、各サブ画素ｐ１のスイッチング用のＴＦＴがＬＤＤ構造のｎ型ＴＦＴ３０ＬＮに代えてオフセット構造のｎ型ＴＦＴ３０ＯＮによって構成されており、各駆動制御回路（ゲートドライバ／ＣＳドライバ１２、制御信号バッファ回路１３、駆動信号発生回路／画像信号発生回路１４）も同様なオフセット構造のｎ型ＴＦＴ３０ＯＮを含んでそれぞれ構成されている。すなわち、本変形例のアクティブマトリクス基板１は、オフセット構造のｎ型ＴＦＴ３０ＯＮとノーマル構造のｎ型ＴＦＴ３０ＮＮとが同一基板上に混在して構成されている。
　オフセット構造のｎ型ＴＦＴ３０ＯＮは、ＬＤＤ構造のｎ型ＴＦＴ３０ＬＮと同様に、トップゲート型の構造を有しており、絶縁性基板１０上に、下地絶縁膜２５を介して設けられた第２半導体層３１ｂと、該第２半導体層３１ｂを覆うように設けられたゲート絶縁膜３３と、該ゲート絶縁膜３３を介して上記第２半導体層３１ｂの中央部分に重なるように設けられたゲート電極３４ｂと、該ゲート電極３４ｂを挟んで上記第２半導体層３１ｂに互いに離間して接続されたソース電極３７ｂ及びドレイン電極３８ｂとを備えている。
　上記第２半導体層３１ｂには、ゲート電極３４ｂ対応箇所にチャネル領域３２ｃが、該チャネル領域３２ｃの両側方にソース領域及びドレイン領域として機能する一対のｎ型高濃度不純物領域３２ｎｈがそれぞれ形成されている。そして、この第２半導体層３１ｂにおけるチャネル領域３２ｃと各ｎ型高濃度不純物領域３２ｎｈとの間には、ｎ型低濃度不純物領域３２ｎｌに代えて、オフセット領域３２ｏが形成されている。これら各オフセット領域３２ｏにも、ボロン（Ｂ）などのｐ型不純物が含まれており、チャネル領域３２ｃと同一の不純物濃度を有している。
　　－製造方法－
　上記のようなオフセット構造のｎ型ＴＦＴ３０ＯＮとノーマル構造のｎ型ＴＦＴ３０ＮＮとを備えたアクティブマトリクス基板１を製造する方法を、図１６及び図１７を参照しながら一例を挙げて説明する。
　図１６（ａ）～（ｃ）は、ｎ型高濃度不純物領域形成工程を示す断面図である。図１７（ａ）～（ｃ）は、層間絶縁膜形成工程以降の各工程を示す断面図である。なお、これら図１６（ａ）～（ｃ）及び図１７（ａ）～（ｃ）は、図１５対応箇所をそれぞれ示している。
　この変形例に係るアクティブマトリクス基板１の製造方法は、下地絶縁膜形成工程と、半導体層形成工程と、ゲート絶縁膜成膜工程と、不純物準位調整工程と、ゲート電極形成工程と、高濃度不純物領域形成工程と、層間絶縁膜形成工程と、ソース・ドレイン電極形成工程と、保護絶縁膜形成工程と、画素電極形成工程とを含む。
　上記下地絶縁膜形成工程、半導体層形成工程、ゲート絶縁膜成膜工程、不純物準位調整工程及びゲート電極形成工程については、上記実施形態１と同様であるので、その詳細な説明を省略する。
　＜ｎ型高濃度不純物領域形成工程＞
　ゲート電極形成工程にてゲート電極３４ａ，３４ｂを形成した後に、第１レジスト層４６ａ及び第２レジスト層４６ｂをアッシングにより表面側から徐々に後退させて、図１６（ａ）に示すように、第１レジスト層４６ａの全体が除去された時点でアッシングを止める（第１レジスト層除去ステップ）。
　これにより、第１レジスト層４６ａについては完全に除去すると共に、第２レジスト層４６ｂについては薄膜化して残す。この段階で残された第２レジスト層４６ｂは第２のレジストパターンＰ２を構成する。
　次いで、ゲート電極３４ａをマスクとして第１半導体層３１ａに、薄膜化した第２レジスト層４６ｂをマスクとして第２半導体層３１ｂに、イオンドーピング法により、図１６（ｂ）に示すように、ｎ型不純物としてリン（Ｐ）を高濃度にそれぞれ注入する（不純物注入ステップ）。図１６（ｂ）に示す矢印４８は、このときのリン（Ｐ）の注入方向を示している。
　これにより、第１半導体層３１ａにおけるゲート電極３４ａ対応箇所の両側方には、ソース領域及びドレイン領域として機能するｎ型高濃度不純物領域３２ｎｈがゲート電極３４ａ対応箇所と間隔をあけずに形成される。それと共に、第１半導体層３１ａのゲート電極３４ａ対応箇所には、チャネル領域３２ｃが自己整合的にそれぞれ形成される。
　一方、第２半導体層３１ｂにおける第２レジスト層４６ｂ対応箇所の両側方にも、ソース領域及びドレイン領域として機能するｎ型高濃度不純物領域３２ｎｈが形成される。それと共に、第２半導体層３１ｂのゲート電極３４ｂ対応箇所にチャネル領域３２ｃが、該チャネル領域３２ｃと上記各ｎ型高濃度不純物領域３２ｎｈとの間にオフセット領域３２ｏがそれぞれ形成される。
　しかる後、図１６（ｃ）に示すように、残りの第２レジスト層４６ｂをレジスト剥離液やアッシングなどにより完全に除去する。
　＜層間絶縁膜形成工程以降の各工程＞
　ｎ型高濃度不純物領域形成工程の後に、上記実施形態１と同様にして、図１７（ａ）～図１７（ｃ）に示すように、層間絶縁膜形成工程、ソース・ドレイン電極形成工程、保護絶縁膜形成工程、及び画素電極形成工程を順に行う。
　以上のようにして、第２半導体層３１ｂの各オフセット領域３２ｏに対して、ｎ型高濃度不純物領域３２ｎｈ形成後の工程において不純物を注入せずに、アクティブマトリクス基板１を製造することができる。
　　－実施形態１の変形例の効果－
　この変形例によれば、上記実施形態１と同様の効果を得ることができる上に、第２半導体層３１ｂの各オフセット領域３２ｏへの不純物注入（低濃度不純物注入ステップ）が不要であるので、上記実施形態１の如くＬＤＤ構造のｎ型ＴＦＴ３０ＬＮを形成する場合に比べて、工程数を良好に抑えて、より安価にアクティブマトリクス基板１を製造することができる。
　《発明の実施形態２》
　図１８は、この実施形態２に係るアクティブマトリクス基板１の部分的な断面図であり、図中左側にＬＤＤ構造のｎ型ＴＦＴ３０ＬＮを、図中中央にノーマル構造のｎ型ＴＦＴ３０ＮＮを、図中右側にノーマル構造のｐ型ＴＦＴ３０ＮＰをそれぞれ示している。
　本実施形態では、電源回路１６、メモリ回路及び各駆動制御回路（ゲートドライバ／ＣＳドライバ１２、制御信号バッファ回路１３、駆動信号発生回路／画像信号発生回路１４）を構成するＴＦＴが上記実施形態１と異なる他は上記実施形態１と同様に構成されているので、構成の異なる電源回路１６、メモリ回路及び各駆動制御回路１２，１３，１４を構成するＴＦＴについてのみ説明する。なお、以降の実施形態では、図１～図１７と同一の構成箇所については、同一符合を付して上記実施形態１の説明に譲ることにし、その詳細な説明を省略する。
　本実施形態では、電源回路１６及びメモリ回路が、ノーマル構造のｎ型ＴＦＴ３０ＮＮに加えてノーマル構造のｐ型ＴＦＴ３０ＮＰを含んで構成されており、これらｎ型ＴＦＴ３０ＮＮとｐ型ＴＦＴ３０ＮＰとが組み合わされたＣＭＯＳを備えている。また、各駆動制御回路１２，１３，１４も、ＬＤＤ構造のｎ型ＴＦＴ３０ＬＮに加えてノーマル構造のｐ型ＴＦＴ３０ＮＰを含んで構成されており、これらｎ型ＴＦＴ３０ＬＮとｐ型ＴＦＴ３０ＮＰとが組み合わされたＣＭＯＳを備えている。
　ノーマル構造のｐ型ＴＦＴ３０ＮＰは、ノーマル構造のｎ型ＴＦＴ３０ＮＮと同様に、トップゲート型の構造を有しており、絶縁性基板１０上に、下地絶縁膜２５を介して設けられた第３半導体層３１ｃと、該第３半導体層３１ｃを覆うように設けられたゲート絶縁膜３３と、該ゲート絶縁膜３３を介して上記第３半導体層３１ｃの中央部分に重なるように設けられたゲート電極３４ｃと、該ゲート電極３４ｃを挟んで上記第３半導体層３１ｃに互いに離間して接続されたソース電極３７ｃ及びドレイン電極３８ｃとを備えている。
　上記第３半導体層３１ｃには、ゲート電極３４ｃ対応箇所にチャネル領域３２ｃが、該チャネル領域３２ｃの両側方にソース領域及びドレイン領域として機能する一対のｐ型高濃度不純物領域３２ｐｈがそれぞれ形成されている。
　第３半導体層３１ｃのチャネル領域３２ｃには、閾値電圧を制御するためのリン（Ｐ）などのｎ型不純物が含まれている。また、第３半導体層３１ｃのｐ型高濃度不純物領域３２ｐｈには、ボロン（Ｂ）などのｐ型不純物が含まれている。
　　－製造方法－
　次に、上記の如くＬＤＤ構造及びノーマル構造のｎ型ＴＦＴ３０ＮＬ，３０ＮＮのそれぞれとノーマル構造のｐ型ＴＦＴ３０ＮＰとが組み合わされたＣＭＯＳを備えるアクティブマトリクス基板１の製造方法について、図１９～図２５を参照しながら一例を挙げて説明する。
　図１９は、半導体層形成工程を示す断面図である。図２０は、ゲート絶縁膜成膜工程を示す断面図である。図２１（ａ），（ｂ）は、導電型調整工程を示す断面図である。図２２（ａ）～（ｄ）は、第１のゲート電極形成工程を示す断面図である。図２３は、ｐ型高濃度不純物領域形成工程を示す断面図である。図２４（ａ），（ｂ）は、第２のゲート電極形成工程の前半ステップを示す断面図である。図２５（ａ），（ｂ）は、第２のゲート電極形成工程の後半ステップを示す断面図である。図２６（ａ），（ｂ）は、ｎ型高濃度不純物領域形成工程を示す断面図である。図２７は、ｎ型低濃度不純物領域形成工程を示す断面図である。図２８（ａ）～（ｃ）は、層間絶縁膜形成工程以降の各工程を示す断面図である。なお、これら図１９～図２８は、図１８対応箇所をそれぞれ示している。
　本実施形態に係るアクティブマトリクス基板１の製造方法は、下地絶縁膜形成工程と、半導体層形成工程と、ゲート絶縁膜成膜工程と、導電型調整工程と、第１のゲート電極形成工程と、ｐ型高濃度不純物領域形成工程と、第２のゲート電極形成工程と、ｎ型高濃度不純物領域形成工程と、ｎ型低濃度不純物領域工程と、層間絶縁膜形成工程と、ソース・ドレイン電極形成工程と、保護絶縁膜形成工程と、画素電極形成工程とを含む。
　上記下地絶縁膜形成工程については、上記実施形態１と同様であるので、その詳細な説明を省略する。
　＜半導体層形成工程＞
　上記実施形態１と同様にしてポリシリコン膜４２を形成した後、該ポリシリコン膜４２を第１のフォトマスクを用いたフォトリソグラフィーでパターニングすることにより、図１９に示すように、第１半導体層３１ａ及び第２半導体層３１ｂと共に第３半導体層３１ｃを形成する（半導体層形成ステップ）。本実施形態でも、この段階において、第１半導体層３１ａ、第２半導体層３１ｂ及び第３半導体層３１ｃのエネルギー準位が下地絶縁膜２５の影響を受けてドナー準位側に偏る。
　＜ゲート絶縁膜成膜工程＞
　上記実施形態１と同様にして、図２０に示すように、第１半導体層３１ａ、第２半導体層３１ｂ及び第３半導体層３１ｃが形成された基板上に、ゲート絶縁膜３３を成膜する（ゲート絶縁膜成膜ステップ）。
　＜導電型調整工程＞
　この導電型調整工程では、第１半導体層３１ａ及び第２半導体層３１ｂの導電型が第１導電型であるｐ型に、第３半導体層３１ｃの導電型が第２導電型であるｎ型になるように、これら第１半導体層３１ａ、第２半導体層３１ｂ及び第３半導体層３１ｃが含有する不純物濃度を調整する。
　すなわち、まず、ゲート絶縁膜３３に覆われた第１半導体層３１ａ、第２半導体層３１ｂ及び第３半導体層３１ｃの全体に対し、イオンドーピング法により、図２１（ａ）に示すように、ｐ型不純物としてボロン（Ｂ）を低濃度に注入する。図２１（ａ）に示す矢印５８は、このときのボロン（Ｂ）の注入方向を示している。
　これにより、第３半導体層３１ｃにおけるドナー準位の深さを、後に形成されるチャネル領域３２ｃでの導電特性が当該第３半導体層３１ｃが構成するｐ型ＴＦＴ３０ＮＰに所定の閾値電圧をもたらすように調整する。
　次いで、ゲート絶縁膜３３上に、スピンコート法により、感光性樹脂を塗布して感光性樹脂膜を成膜する。そして、この感光性樹脂膜を、第２のフォトマスクを用いてパターニングすることにより、図２１（ｂ）に示すように、ｐ型ＴＦＴ３０ＮＰを構成する第３半導体層３１ｃ対応箇所を覆うレジスト層５９を形成する。
　その後、このレジスト層５９をマスクとして、第１半導体層３１ａ及び第２半導体層３１ｂの全体に対し、イオンドーピング法により、ｐ型不純物としてボロン（Ｂ）をさらに注入する。図２１（ｂ）に示す矢印６２は、このときのボロン（Ｂ）の注入方向を示している。
　これにより、第１半導体層３１ａ及び第２半導体層３１ｂにおける不純物準位をアクセプタ準位にし、その深さを、後に形成されるチャネル領域３２ｃでの導電特性がこれら各半導体層３１ａ，３１ｂが構成するｎ型ＴＦＴ３０ＮＮ，３０ＮＬに所定の閾値電圧をもたらすように調整する。
　なお、ｐ型ＴＦＴ３０ＮＰを構成する第３半導体層３１ｃへの前半のボロン（Ｂ）注入は、必ずしも行う必要はなく、ｐ型ＴＦＴ３０ＮＰを構成する第３半導体層３１ｃの有するドナー準位の深さを考慮し、必要に応じて行えばよい。
　この導電型調整工程は、本発明における導電型調整ステップに対応する。
　＜第１のゲート電極形成工程＞
　上記不純物濃度が調整された第１半導体層３１ａ、第２半導体層３１ｂ及び第３半導体層３１ｃを備える基板上に、スパッタリング法により、例えばアルミニウム（Ａｌ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデンタングステン（ＭｏＷ）若しくはクロム（Ｃｒ）などからなる金属膜、又はこれらの積層膜を成膜して、図２２（ａ）に示すように、これをゲート電極形成用の導電膜４４とする（導電膜成膜ステップ）。
　次いで、ゲート電極形成用の導電膜４４上に、スピンコート法により、図２２（ｂ）に示すように、ポジ型の感光性樹脂を塗布して第１感光性樹脂膜６０（例えば厚さ１μｍ～２μｍ程度）を成膜する（第１感光性樹脂膜成膜ステップ）。
　続いて、未硬化の第１感光性樹脂膜６０に対して照射される露光量を第３のフォトマスクを用いて制御して露光処理を行った後に現像処理を行うことにより、第１感光性樹脂膜６０をパターニングして、図２２（ｃ）に示すように、第１半導体層３１ａ対応箇所の全体に第１レジスト層６１ａを、第２半導体層３１ｂ対応箇所の全体に第２レジスト層６１ｂを、第３半導体層３１ｃ対応箇所におけるゲート電極３４ｃ形成領域に第３レジスト層６１ｃをそれぞれ形成する（第１感光性樹脂膜パターニングステップ）。
　そして、第１レジスト層６１ａ、第２レジスト層６１ｂ及び第３レジスト層６１ｃをマスクとして、上記導電膜４４を異方性の強いドライエッチングでパターニングすることにより、図２２（ｄ）に示すように、第３半導体層３１ｃ対応箇所にゲート電極３４ｃを形成する（第１の導電膜パターニングステップ）。
　＜ｐ型高濃度不純物領域形成工程＞
　上記第１のゲート電極形成工程にてゲート電極３４ｃを形成した後に、第１レジスト層６１ａ、第２レジスト層６１ｂ及び第３レジスト層６１ｃをマスクとして第３半導体層３１ｃに対し、イオンドーピング法により、図２３に示すように、ｐ型不純物としてボロン（Ｂ）を高濃度に注入する（第１導電型不純物注入ステップ）。図２３に示す矢印６２は、このときのボロン（Ｂ）の注入方向を示している。
　これにより、第３半導体層３１ｃのゲート電極３４ｃ対応箇所の両側方には、ソース領域及びドレイン領域として機能するｐ型高濃度不純物領域３２ｐｈがゲート電極３４ｃ対応箇所と間隔をあけずに形成される。それと共に、第３半導体層３１ｃのゲート電極３４ｃ対応箇所には、チャネル領域３２ｃが自己整合的に形成される。
　しかる後、第１レジスト層６１ａ、第２レジスト層６１ｂ及び第３レジスト層６１ｃをレジスト剥離液やアッシングなどにより除去する（第１～第３レジスト層除去ステップ）。
　＜第２のゲート電極形成工程＞
　上記のようにゲート電極３４ｃを形成して残ったゲート電極形成用の導電膜４４上に、スピンコート法により、図２４（ａ）に示すように、ポジ型の感光性樹脂を塗布して第２感光性樹脂膜４５（例えば厚さ１μｍ～２μｍ程度）を成膜する（第２感光性樹脂膜成膜ステップ）。
　続いて、図２４（ｂ）に示すように、未硬化の第２感光性樹脂膜４５に対して照射される露光量を第４のフォトマスクを用いて制御して露光処理を行う。この露光処理では、第４のフォトマスクとして、多階調マスクの一種である図１０に示すグレートーンマスク５０を用いる。
　本実施形態で用いるグレートーンマスク５０において、遮光部５２は、当該グレートーンマスク５０を感光性樹脂膜４５に対向させて所定の位置に配置させたときに、第２半導体層３１ｂ対応箇所のゲート電極３４ｂ形成領域上及び第３半導体層３１ｃ対応箇所の全領域上に位置するように形成されている。一方、半透過部５３は、同じくグレートーンマスク５０を感光性樹脂膜４５に対向させて所定の位置に配置させたときに、第１半導体層３１ａ対応箇所のゲート電極３４ａ形成領域上に位置するように形成されている。
　感光性樹脂膜４５に対して露光処理を行う際には、このグレートーンマスク５０を、図２４（ｂ）に示すように、感光性樹脂膜４５に対向させて上記所定の位置に配置させた後、該グレートーンマスク５０の絶縁性基板１０とは反対側から紫外線Ｌを照射する。そうして、グレートーンマスク５０を介して感光性樹脂膜４５を露光する。
　これにより、感光性樹脂膜４５において、半透過部５３対向箇所である第２半導体層３１ｂ対応箇所のゲート電極３１ｂ形成領域を透過部５１対向箇所よりも少ない露光量で露光すると共に、遮光部５２対向箇所である第１半導体層３１ａ対応箇所のゲート電極３１ａ形成領域及び第３半導体層３１ｃ対応箇所の全領域を全く露光しないでおく。
　しかる後、露光処理が行われた第２感光性樹脂膜４５に対して現像処理を行う（第２感光性樹脂膜パターニングステップ）。これにより、第２感光性樹脂膜４５をパターニングして、図２５（ａ）に示すように、第１半導体層３１ａ形成箇所及び第２半導体層３１ｂ対向箇所のゲート電極形成用に厚さの異なる第１レジスト層４６ａ及び第２レジスト層４６ｂを形成すると同時に、第３半導体層３１ｃ対応箇所を覆う第３レジスト層４６ｃを形成する。
　より具体的に述べると、第１半導体層３１ａ形成箇所及び第２半導体層３１ｂ形成箇所には、各々形成予定のゲート電極３４ａ，３４ｂよりも若干幅広で且つ互いに厚さの異なる上記実施形態１と同様な第１レジスト層４６ａ及び第２レジスト層４６ｂを形成する。一方、第３レジスト層３１ｃ対応箇所には、その全体を覆うように第２レジスト層４６ｂと同じ厚さの第３レジスト層４６ｃを形成する。これら第１レジスト層４６ａ、第２レジスト層４６ｂ及び第３レジスト層４６ｃは第１のレジストパターンＰ１を構成する。
　そして、第１レジスト層４６ａ、第２レジスト層４６ｂ及び第３レジスト層４６ｃをマスクとして、残りの導電膜４４を等方性を有するウェットエッチングでパターニングすることにより、図２５（ｂ）に示すように、第１半導体層３１ａ対応箇所及び第２半導体層３１ｂ対応箇所にゲート電極３４ａ，３４ｂをそれぞれ形成する（第２の導電膜パターニングステップ）。
　このとき、エッチング時間を調整して、サイドエッチングにより、第１レジスト層４６ａ及び第２レジスト層４６ｂの周縁部に重なる導電膜４４部分までも除去し、各ゲート電極３４ａ，３４ｂを各レジスト層４６ａ，４６ｂ内側に後退させて対応する第１レジスト層４６ａ又は第２レジスト層４６ｂよりも幅狭に形成する。これにより、第１レジスト層４６ａ及び第２レジスト層４６ｂには、ゲート電極３４ａ，３４ｂの両側方に庇状に張り出した張出部４７がそれぞれ構成される。
　＜ｎ型高濃度不純物領域形成工程＞
　上記第１レジスト層４６ａ及び第２レジスト層４６ｂをアッシングにより表面側から除去に後退させて、図２６（ａ）に示すように、第１レジスト層４６ａの全体が除去された時点でアッシングを止める（第１レジスト層除去ステップ）。
　これにより、第１レジスト層４６ａについては完全に除去すると共に、第２レジスト層４６ｂ及び第３レジスト層４６ｃについては共に薄膜化して残す。この段階で残された第２レジスト層４６ｂ及び第３レジスト層４６ｃは第２のレジストパターンＰ２を構成する。
　次いで、ゲート電極３４ａをマスクとして第１半導体層３１ａに、薄膜化した第２レジスト層４６ｂをマスクとして第２半導体層３１ｂに、イオンドーピング法により、図２６（ｂ）に示すように、ｎ型不純物としてリン（Ｐ）を高濃度に注入する（第２導電型不純物注入ステップ）。図２６（ｂ）に示す矢印６３は、このときのリン（Ｐ）の注入方向を示している。
　これにより、第１半導体層３１ａにおけるゲート電極３４ａ対応箇所の両側方には、ソース領域及びドレイン領域として機能するｎ型高濃度不純物領域３２ｎｈがゲート電極３４ａ対応箇所と間隔をあけずに形成される。それと共に、第１半導体層３１ａのゲート電極３４ａ対応箇所には、チャネル領域３２ｃが自己整合的に形成される。
　一方、第２半導体層３１ｂにおける第２レジスト層４６ｂ対応箇所の両側方にも、ソース領域及びドレイン領域として機能するｎ型高濃度不純物領域３２ｎｈが形成される。すなわち、第２半導体層３１ｂには、ゲート電極３４ｂ対応箇所がなすチャネル領域形成部分３２ｃ’の両側方に該チャネル領域形成部分３２ｃ’から第２レジスト層４６ｂの張出部４７の張り出し分に相当する間隔をあけてｎ型高濃度不純物領域３２ｎｈが形成される。そして、第２半導体層３１ｂにおけるチャネル領域形成部分３２ｃ’と各ｎ型高濃度不純物領域３２ｎｈとの間には、不純物が注入されていないオフセット領域３２ｏが形成される。
　また、第３半導体層３１ｃについては、その対応箇所が第３レジスト層４６ｃによって覆われているので、該第３レジスト層４６ｃがマスクとして機能し、リン（Ｐ）は注入されない。
　＜ｎ型低濃度不純物領域形成工程＞
　上記のように第１半導体層３１ａ及び第２半導体層３１ｂにｎ型高濃度不純物領域３２ｎｈをそれぞれ形成した後、残りの第２レジスト層４６ｂ及び第３レジスト層４６ｃをレジスト剥離液やアッシングなどにより完全に除去する（第２レジスト層除去ステップ）。
　そして、各ゲート電極３４ａ，３４ｂをマスクとして第１半導体層３１ａ及び第２半導体層３１ｂに対し、イオンドーピング法により、図２７に示すように、ｎ型不純物としてリン（Ｐ）を低濃度に注入する（低濃度不純物注入ステップ）。図２７に示す矢印６４は、このときのリン（Ｐ）の注入方向を示している。
　これにより、第１半導体層３１ａ及び第２半導体層３１ｂの各ｎ型高濃度不純物領域３２ｎｈにリン（Ｐ）が追加で注入される。さらに、第２半導体層３１ｂにおける各オフセット領域３２ｏにもリン（Ｐ）が注入されて、該各オフセット領域３２ｏにｎ型低濃度不純物領域３２ｎｌが形成される。それと共に、第２半導体層３１ｂのゲート電極３４ｂ対応箇所には、チャネル領域３２ｃが自己整合的に形成される。
　このとき、第３半導体層３１ｃの各ｐ型高濃度不純物領域３２ｐｈにもリン（Ｐ）が注入されるが、低濃度のため該各ｐ型高濃度不純物領域３２ｐｈの特性にさして影響はない。
　＜層間絶縁膜形成工程以降の各工程＞
　ｎ型低濃度不純物領域形成工程の後に、上記実施形態１と同様にして、図２８（ａ）～図２８（ｃ）に示すように、層間絶縁膜形成工程、ソース・ドレイン電極形成工程、保護絶縁膜形成工程、及び画素電極形成工程を順に行う。
　以上の各工程を行うことによって、アクティブマトリクス基板１を製造することができる。
　　－実施形態２の効果－
　この実施形態２によると、上記実施形態１と同様な効果を得ることができる上に、電源回路１６、メモリ回路及び各駆動制御回路１２，１３，１４をＣＭＯＳで構成できることにより、アクティブマトリクス基板１において、消費電力を低減できると共に動作不良をなくし、且つ各種回路を省スペース設計で実現することができる。
　《実施形態２の変形例》
　この変形例に係るオフセット構造のｎ型ＴＦＴ３０ＯＮにおける断面構造を示す断面図を図２９中左側に示す。なお、図２９中中央には上記実施形態２と同様なノーマル構造のｎ型ＴＦＴＮＮを、図２９中右側には上記実施形態２と同様なノーマル構造のｐ型ＴＦＴ３０ＮＰをそれぞれ示している。
　本変形例では、各サブ画素ｐ１のスイッチング用のＴＦＴがＬＤＤ構造のｎ型ＴＦＴ３０ＬＮに代えてオフセット構造のｎ型ＴＦＴ３０ＯＮによって構成されており、各駆動制御回路（ゲートドライバ／ＣＳドライバ１２、制御信号バッファ回路１３、駆動信号発生回路／画像信号発生回路１４）も同様なオフセット構造のｎ型ＴＦＴ３０ＯＮを含んでそれぞれ構成されている。すなわち、本変形例のアクティブマトリクス基板１は、オフセット構造のｎ型ＴＦＴ３０ＯＮとノーマル構造のｎ型ＴＦＴ３０ＮＮとノーマル構造のｐ型ＴＦＴ３０ＮＰとが同一基板上に混在して構成されている。
　オフセット構造のｎ型ＴＦＴ３０ＯＮは、ＬＤＤ構造のｎ型ＴＦＴ３０ＬＮと同様に、トップゲート型の構造を有しており、絶縁性基板１０上に、下地絶縁膜２５を介して設けられた第２半導体層３１ｂと、該第２半導体層３１ｂを覆うように設けられたゲート絶縁膜３３と、該ゲート絶縁膜３３を介して上記第２半導体層３１ｂの中央部分に重なるように設けられたゲート電極３４ｂと、該ゲート電極３４ｂを挟んで上記第２半導体層３１ｂに互いに離間して接続されたソース電極３７ｂ及びドレイン電極３８ｂとを備えている。
　上記第２半導体層３１ｂには、ゲート電極３４ｂ対応箇所にチャネル領域３２ｃが、該チャネル領域３２ｃの両側方にソース領域及びドレイン領域として機能する一対のｎ型高濃度不純物領域３２ｎｈがそれぞれ形成されている。そして、この第２半導体層３１ｂにおけるチャネル領域３２ｃと各ｎ型高濃度不純物領域３２ｎｈとの間には、ｎ型低濃度不純物領域３２ｎｌに代えて、オフセット領域３２ｏが形成されている。これら各オフセット領域３２ｏにも、ボロン（Ｂ）などのｐ型不純物が含まれており、チャネル領域３２ｃと同一の不純物濃度を有している。
　　－製造方法－
　上記のようなオフセット構造のｎ型ＴＦＴ３０ＯＮとノーマル構造のｎ型ＴＦＴ３０ＮＮ及びｐ型ＴＦＴ３０ＮＰとを備えたアクティブマトリクス基板１を製造する方法を、図３０及び図３１を参照しながら説明する。
　図３０は、ｎ型高濃度不純物領域形成工程を示す断面図である。図３１は、層間絶縁膜形成工程以降の各工程を示す断面図である。なお、これら図３０及び図３１は、図２９対応箇所をそれぞれ示している。
　この変形例に係るアクティブマトリクス基板１の製造方法は、下地絶縁膜形成工程と、半導体層形成工程と、ゲート絶縁膜成膜工程と、導電型調整工程と、第１のゲート電極形成工程と、ｐ型高濃度不純物領域形成工程と、第２のゲート電極形成工程と、ｎ型高濃度不純物領域形成工程と、層間絶縁膜形成工程と、ソース・ドレイン電極形成工程と、保護絶縁膜形成工程と、画素電極形成工程とを含む。
　上記下地絶縁膜形成工程、半導体層形成工程、ゲート絶縁膜成膜工程、導電型調整工程、第１のゲート電極形成工程、ｐ型高濃度不純物領域形成工程、及び第２のゲート電極形成工程については、上記実施形態１と同様であるので、その詳細な説明を省略する。
　＜ｎ型高濃度不純物領域形成工程＞
　第２のゲート電極形成工程にて各ゲート電極３４ａ，３４ｂを形成した後に、第１レジスト層４６ａ及び第２レジスト層４６ｂをアッシングにより表面側から徐々に後退させて、図３０（ａ）に示すように、第１レジスト層４６ａの全体が除去された時点でアッシングを止める（第１レジスト層除去ステップ）。
　これにより、第１レジスト層４６ａについては完全に除去すると共に、第２レジスト層４６ｂ及び第３レジスト層４６ｃについては共に薄膜化して残す。この段階で残された第２レジスト層４６ｂ及び第３レジスト層４６ｃは第２のレジストパターンＰ２を構成する。
　次いで、ゲート電極３４ａをマスクとして第１半導体層３１ａに、薄膜化した第２レジスト層４６ｂをマスクとして第２半導体層３１ｂに、イオンドーピング法により、図３０（ｂ）に示すように、ｎ型不純物としてリン（Ｐ）を高濃度にそれぞれ注入する（不純物注入ステップ）。図３０（ｂ）に示す矢印６３は、このときのリン（Ｐ）の注入方向を示している。
　これにより、第１半導体層３１ａにおけるゲート電極３４ａ対応箇所の両側方には、ソース領域及びドレイン領域として機能するｎ型高濃度不純物領域３２ｎｈがゲート電極３４ａ対応箇所と間隔をあけずに形成される。それと共に、第１半導体層３１ａのゲート電極３４ａ対応箇所には、チャネル領域３２ｃが自己整合的に形成される。
　一方、第２半導体層３１ｂにおける第２レジスト層４６ｂ対応箇所の両側方にも、ソース領域及びドレイン領域として機能するｎ型高濃度不純物領域３２ｎｈが形成される。それと共に、第２半導体層３１ｂのゲート電極３４ｂ対応箇所にチャネル領域３２ｃが、該チャネル領域３２ｃと上記各ｎ型高濃度不純物領域３２ｎｈとの間にオフセット領域３２ｏがそれぞれ形成される。
　また、第３半導体層３１ｃについては、その対応箇所が第３レジスト層４６ｃによって覆われているので、該第３レジスト層４６ｃがマスクとして機能し、リン（Ｐ）は注入されない。
　しかる後、図３０（ｃ）に示すように、残りの第２レジスト層４６ｂ及び第３レジスト層４６ｃをレジスト剥離液やアッシングなどにより完全に除去する。
　＜層間絶縁膜形成工程以降の各工程＞
　ｎ型高濃度不純物領域形成工程の後に、上記実施形態１と同様にして、図３１（ａ）～図３１（ｃ）に示すように、層間絶縁膜形成工程、ソース・ドレイン電極形成工程、保護絶縁膜形成工程、及び画素電極形成工程を順に行う。
　以上のようにして、第２半導体層３１ｂの各オフセット領域３２ｏに対して、ｎ型高濃度不純物領域３２ｎｈ形成後の工程において不純物を注入せずに、アクティブマトリクス基板１を製造することができる。
　　－実施形態２の変形例の効果－
　この変形例によれば、上記実施形態２と同様の効果を得ることができる上に、第２半導体層３１ｂの各オフセット領域３２ｏへの不純物注入（低濃度不純物注入ステップ）が不要であるので、上記実施形態２の如くＬＤＤ構造のｎ型ＴＦＴ３０ＬＮを形成する場合に比べて、工程数を良好に抑えて、より安価にアクティブマトリクス基板１を製造することができる。
　《その他の実施形態》
　上記実施形態１，２及びこれらの変形例について、以下のように変更してもよい。
　＜多階調マスクの構成＞
　上述したアクティブマトリクス基板１の製造方法では、多階調マスクとして、半透過部５３に多数の遮光層５５がストライプ状に配列されたグレートーンマスク５０を用いるとしたが、本発明はこれに限らない。
　例えば、グレートーンマスク５０の半透過部５３は、遮光層が網目状に形成されていてもよい。また、グレートーンマスク５０に代えて、多階調マスクとして、半透過膜を利用して中間露光を行うハーフトーンマスクを用いても構わない。
　＜不純物及びその注入法＞
　上記不純物準位調整工程、導電型調整工程、ｎ型又はｐ型高濃度不純物領域形成工程、及びｎ型低濃度不純物領域形成工程では、イオンドーピング法により不純物を注入するとしたが、本発明はこれに限らず、イオンシャワードーピング法などの他の公知の方法により不純物を注入してもよい。
　また、上記不純物準位調整工程、導電型調整工程、ｎ型又はｐ型高濃度不純物領域形成工程、及びｎ型低濃度不純物領域形成工程では、ｐ型不純物としてボロン（Ｂ）を、ｎ型不純物としてリン（Ｐ）をそれぞれ用いたが、本発明はこれに限らず、ｐ型不純物としてはガリウム（Ｇａ）などのボロン（Ｂ）以外のｐ型不純物を用いてもよく、ｎ型不純物としてはヒ素（Ａｓ）などのリン（Ｐ）以外のｎ型不純物を用いても構わない。
　＜各サブ画素ｐ１のＴＦＴ・メモリ回路・周辺回路１２，１３，１４，１６の構成＞
　上記実施形態１及びその変形例では、各サブ画素ｐ１のスイッチング用のＴＦＴがｎ型ＴＦＴ３０ＬＮで構成され、メモリ回路も周辺回路（ゲートドライバ／ＣＳドライバ１２、制御信号バッファ回路１３、駆動信号発生回路／画像信号発生回路１４、電源回路１６）もｎ型ＴＦＴ３０ＮＮ，３０ＬＮを含んで構成されているとしたが、本発明はこれに限らない。各サブ画素ｐ１のスイッチング用のＴＦＴは、ＬＤＤ構造、オフセット構造又はノーマル構造のｐ型ＴＦＴで構成されていてもよく、メモリ回路及び周辺回路１２，１３，１４，１６もオフセット構造又はノーマル構造のｐ型ＴＦＴを含んで構成されていても構わない。
　例えば、電源回路１６及びメモリ回路がノーマル構造のｐ型ＴＦＴを含んで、各サブ画素ｐ１のスイッチング用のＴＦＴがＬＤＤ構造のｐ型ＴＦＴにより、各駆動制御回路１２，１３，１４がＬＤＤ構造のｐ型ＴＦＴを含んでそれぞれ構成され、アクティブマトリクス基板１にノーマル構造のｐ型ＴＦＴとＬＤＤ構造のｐ型ＴＦＴとが混在していてもよい。この場合、不純物準位調整工程では、必要に応じて、第１半導体層３１ａ及び第２半導体層３１ｂの全体に対しｎ型不純物として例えばリン（Ｐ）を注入することで、これら両半導体層３１ａ，３１ｂのドナー準位の深さを、後に形成されるチャネル領域３２ｃでの導電特性が当該半導体層３１ａ，３１ｂが構成するＴＦＴに所定の閾値電圧をもたらすように調整する。また、この場合、上記実施形態１のｎ型高濃度不純物領域形成工程に相当するｐ型高濃度不純物領域形成工程及び上記実施形態１のｎ型低濃度不純物領域形成工程に相当するｐ型低濃度不純物領域形成工程で、第１半導体層３１ａ及び第２半導体層３１ｂに対し、ｎ型不純物であるリン（Ｐ）に代えてｐ型不純物として例えばボロン（Ｂ）を注入することにより、ノーマル構造のｐ型ＴＦＴ及びＬＤＤ構造のｐ型ＴＦＴにおける上記実施形態１の各ｎ型高濃度不純物領域３２ｎｈ相当部分にｐ型高濃度不純物領域を、ＬＤＤ構造のｐ型ＴＦＴにおける上記実施形態１の各ｎ型低濃度不純物領域３２ｎｌ相当部分にｐ型低濃度不純物領域をそれぞれ形成する。
　また、上記実施形態２及びその変形例では、電源回路１６及びメモリ回路がノーマル構造のｎ型ＴＦＴ３０ＮＮ及びｐ型ＴＦＴ３０ＮＰを組み合わせてなるＣＭＯＳを備え、各駆動制御回路１２，１３，１４がＬＤＤ構造のｎ型ＴＦＴ３０ＬＮ及びノーマル構造のｐ型ＴＦＴ３０ＮＰを組み合わせてなるＣＭＯＳを備えているとしたが、本発明はこれに限らず、電源回路１６、メモリ回路、駆動制御回路１２，１３，１４を構成するＴＦＴには種々の構造や導電型のものを採用することが可能である。
　例えば、電源回路１６及びメモリ回路がノーマル構造のｎ型ＴＦＴ３０ＮＮ及びｐ型ＴＦＴ３０ＮＰを組み合わせてなるＣＭＯＳを備え、各駆動制御回路１２，１３，１４がＬＤＤ構造のｐ型ＴＦＴ及びノーマル構造のｎ型ＴＦＴを組み合わせてなるＣＭＯＳを備えていてもよい。すなわち、アクティブマトリクス基板１上には、ノーマル構造のｎ型ＴＦＴとノーマル構造のｐ型ＴＦＴとＬＤＤ構造のｐ型ＴＦＴとが混在していても構わない。この場合、導電型調整工程では、第１半導体層３１ａ及び第２半導体層３１ｂの導電型がｎ型に、第３半導体層３１ｃの導電型がｐ型になるように、これら第１半導体層３１ａ、第２半導体層３１ｂ及び第３半導体層３１ｃが含有する不純物濃度を調整する。なお、この場合においては、ｎ型が本発明における第１導電型であり、ｐ型が本発明における第２導電型である。さらに、上記実施形態２のｐ型高濃度不純物領域形成工程に相当するｎ型高濃度不純物領域形成工程で、第３半導体層３１ｃに対し、ｐ型不純物であるボロン（Ｂ）に代えてｎ型不純物として例えばリン（Ｐ）を高濃度に注入することにより、ノーマル構造のｎ型ＴＦＴにおける上記実施形態２の各ｐ型高濃度不純物領域３２ｐｈ相当部分にｎ型高濃度不純物領域を形成する。また、上記実施形態２のｎ型高濃度不純物領域形成工程に相当するｐ型高濃度不純物領域形成工程及びｎ型低濃度不純物領域形成工程に相当するｐ型低濃度不純物領域形成工程で、第１半導体層３１ａ及び第２半導体層３１ｂに対し、ｎ型不純物であるリン（Ｐ）に代えてｐ型不純物として例えばボロン（Ｂ）を注入することにより、ノーマル構造のｐ型ＴＦＴ及びＬＤＤ構造のｐ型ＴＦＴにおける上記実施形態２の各ｎ型高濃度不純物領域３２ｎｈ相当部分にｐ型高濃度不純物領域を、ＬＤＤ構造のｐ型ＴＦＴにおける上記実施形態２の各ｎ型低濃度不純物領域３２ｎｌ相当部分にｐ型低濃度不純物領域をそれぞれ形成する。
　以上、本発明の好ましい実施形態及びその変形例について説明したが、本発明の技術的範囲は上記の実施形態及び変形例の範囲に限定されない。上記実施形態及び変形例が例示であり、それらの各構成要素や各処理プロセスの組合せに、さらにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
　例えば、上記実施形態１，２及びこれらの変形例では、液晶表示装置Ｓを例に挙げて説明したが、本発明はこれに限らず、液晶表示装置だけでなく、有機ＥＬ表示装置やプラズマ表示装置などの各種表示装置にも適用することができる。さらにその他にも、メモリデバイスやイメージセンサーなどの半導体装置にも適用することができ、ＬＤＤ構造あるいはオフセット構造のＴＦＴとノーマル構造のＴＦＴとを同一基板上に混在して備える半導体装置であれば広く適用することが可能である。
　以上説明したように、本発明は、ＬＤＤ構造あるいはオフセット構造のＴＦＴとノーマル構造のＴＦＴとを混在させた半導体装置の製造方法について有用であり、特に、少ない枚数のフォトマスクで工程数を抑えて低コストに製造することが要望される半導体装置の製造方法に適している。
　１　　　　　アクティブマトリクス基板（半導体装置）
　１０　　　　絶縁性基板（ベース基板）
　３１ａ　　　第１半導体層
　３１ｂ　　　第２半導体層
　３１ｃ　　　第３半導体層
　３２ｃ　　　チャネル領域
　３２ｎｈ　　ｎ型高濃度不純物領域
　３２ｎｌ　　ｎ型低濃度不純物領域
　３２ｐｈ　　ｐ型高濃度不純物領域
　３２ｏ　　　オフセット領域
　３３　　　　ゲート絶縁膜
　３４ａ，３４ｂ，３４ｃ　　ゲート電極
　４０　　　　アモルファスシリコン膜（半導体膜）
　４２　　　　ポリシリコン膜（結晶質半導体膜）
　４４　　　　ゲート電極形成用の導電膜
　４５　　　　感光性樹脂膜、第２感光性樹脂膜
　４６ａ，６１ａ　　第１レジスト層
　４６ｂ，６１ｂ　　第２レジスト層
　４６ｃ，６１ｃ　　第３レジスト層
　４７　　　　張出部
　５０　　　　グレートーンマスク（多階調マスク）

Claims (5)

  1. 　ベース基板上に半導体膜を成膜し、該半導体膜をパターニングすることにより、第１半導体層及び第２半導体層を形成する半導体層形成ステップと、
    　上記第１半導体層及び第２半導体層を覆うようにゲート絶縁膜を成膜するゲート絶縁膜成膜ステップと、
    　上記ゲート絶縁膜上にゲート電極形成用の導電膜を成膜する導電膜成膜ステップと、
    　上記導電膜上に感光性樹脂膜を成膜する感光性樹脂膜成膜ステップと、
    　上記感光性樹脂膜に対して照射される露光量を多階調マスクを用いて制御して露光処理を行った後に現像処理を行うことにより、上記感光性樹脂膜をパターニングして、上記第１半導体層対応箇所に第１レジスト層を、上記第２半導体層対応箇所に上記第１レジスト層よりも厚い第２レジスト層をそれぞれ部分的に形成する感光性樹脂膜パターニングステップと、
    　上記第１レジスト層及び第２レジスト層をマスクとして上記導電膜を等方性を有するエッチングでパターニングすることにより、上記第１半導体層対応箇所及び第２半導体層対応箇所に、対応する上記第１レジスト層又は第２レジスト層よりも幅狭にゲート電極をそれぞれ形成すると共に、上記第１レジスト層及び第２レジスト層に上記ゲート電極の両側方に庇状に張り出した張出部をそれぞれ構成する導電膜パターニングステップと、
    　上記第１レジスト層及び第２レジスト層を表面側から徐々に除去して後退させることにより、上記第１レジスト層の全体を除去すると共に上記第２レジスト層を薄膜化して残す第１レジスト層除去ステップと、
    　上記薄膜化した第２レジスト層をマスクとして上記第２半導体層に、上記ゲート電極をマスクとして上記第１半導体層に、当該両半導体層の導電型とは異なる導電型の不純物をそれぞれ注入することにより、上記第１半導体層における上記ゲート電極対応箇所の両側方に不純物注入領域を形成すると共に、上記第２半導体層における上記ゲート電極対応箇所の両側方に該ゲート電極対応箇所から上記張出部の張り出し分に相当する間隔をあけて不純物注入領域を形成する不純物注入ステップとを含む
    ことを特徴とする半導体装置の製造方法。
  2. 　請求項１に記載の半導体装置の製造方法において、
    　上記不純物注入ステップを高濃度不純物注入ステップとし、
    　上記高濃度不純物注入ステップでは、上記不純物注入領域として高濃度不純物領域を形成し、
    　上記高濃度不純物注入ステップの後に、上記薄膜化した第２レジスト層を除去する第２レジスト層除去ステップと、
    　上記第２レジスト層除去ステップの後に、上記ゲート電極をマスクとして上記第１半導体層及び第２半導体層に上記高濃度不純物注入ステップと同型の不純物を注入することにより、上記第２半導体層における上記ゲート電極対応箇所と上記各高濃度不純物領域との間に低濃度不純物領域をそれぞれ形成する低濃度不純物注入ステップとをさらに含む
    ことを特徴とする半導体装置の製造方法。
  3. 　請求項１又は２に記載の半導体装置の製造方法において、
    　上記感光性樹脂膜パターニングステップでは、上記多階調マスクとしてグレートーンマスクを用いる
    ことを特徴とする半導体装置の製造方法。
  4. 　請求項１～３のいずれか１項に記載の半導体装置の製造方法において、
    　上記半導体層形成ステップでは、上記半導体膜を結晶化して結晶質半導体膜にする
    ことを特徴とする半導体装置の製造方法。
  5. 　請求項１に記載の半導体装置の製造方法において、
    　上記半導体層形成ステップでは、上記第１半導体層及び第２半導体層と共に第３半導体層を形成し、
    　上記第１半導体層及び第２半導体層と上記第３半導体層との少なくとも一方に不純物を注入することにより、上記第１半導体層及び第２半導体層が第１導電型に、上記第３半導体層が第２導電型になるように上記第１半導体層及び第２半導体層と上記第３半導体層との少なくとも一方が含有する不純物濃度を調整する導電型調整ステップと、
    　上記導電膜成膜ステップによって成膜された導電膜上に、第１感光性樹脂膜を成膜する第１感光性樹脂膜成膜ステップと、
    　上記第１感光性樹脂膜に対して照射される露光量をフォトマスクを用いて制御して露光処理を行った後に現像処理を行うことにより、上記第１感光性樹脂膜をパターニングして、上記第１半導体層対応箇所の全体に第１レジスト層を、上記第２半導体層対応箇所の全体に第２レジスト層を、上記第３半導体層対応箇所の一部に第３レジスト層をそれぞれ形成する第１感光性樹脂膜パターニングステップと、
    　上記第１レジスト層、第２レジスト層及び第３レジスト層をマスクとして上記導電膜をエッチングでパターニングすることにより、上記第３半導体層対応箇所にゲート電極を形成する第１の導電膜パターニングステップと、
    　上記第３レジスト層をマスクとして、上記第３半導体層に第１導電型の不純物を注入することにより、上記第３半導体層におけるゲート電極対応箇所の両側方に不純物注入領域をそれぞれ形成する第１導電型不純物注入ステップと、
    　上記第１導電型不純物注入ステップの後に、上記第１レジスト層、第２レジスト層及び第３レジスト層を除去する第１～第３レジスト層除去ステップとをさらに含み、
    　上記感光性樹脂膜成膜ステップを第２感光性樹脂膜成膜ステップとし、上記感光性樹脂膜パターニングステップを第２感光性樹脂膜パターニングステップとし、上記導電膜パターニングステップを第２の導電膜パターニングステップとし、上記不純物注入ステップを第２導電型不純物注入ステップとし、
    　上記第２感光性樹脂膜成膜ステップでは、上記感光性樹脂膜として第２感光性樹脂膜を成膜し、
    　上記第２感光性樹脂膜パターニングステップでは、上記第１レジスト層及び第２レジスト層と共に、上記第３半導体層対応箇所の全体に上記第１レジスト層よりも厚い第３レジスト層を形成し、
    　上記第２の導電膜パターニングステップでは、上記第１レジスト層及び第２レジスト層と共に上記第３レジスト層もマスクとして上記導電膜をパターニングし、
    　上記第１レジスト層除去ステップでは、上記第２レジスト層と共に上記第３レジスト層も薄膜化して残し、
    　上記第２導電型不純物注入ステップでは、上記第２レジスト層及びゲート電極と共に上記第３レジスト層もマスクとして上記第１レジスト層及び第２レジスト層に第２導電型の不純物を注入する
    ことを特徴とする半導体装置の製造方法。
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