KR100894594B1 - 표시장치용 소자기판 및 이의 제조방법 - Google Patents
표시장치용 소자기판 및 이의 제조방법 Download PDFInfo
- Publication number
- KR100894594B1 KR100894594B1 KR1020060117147A KR20060117147A KR100894594B1 KR 100894594 B1 KR100894594 B1 KR 100894594B1 KR 1020060117147 A KR1020060117147 A KR 1020060117147A KR 20060117147 A KR20060117147 A KR 20060117147A KR 100894594 B1 KR100894594 B1 KR 100894594B1
- Authority
- KR
- South Korea
- Prior art keywords
- region
- electrode
- layer
- forming
- semiconductor layer
- Prior art date
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 45
- 238000000034 method Methods 0.000 title claims description 45
- 239000010410 layer Substances 0.000 claims abstract description 166
- 239000004065 semiconductor Substances 0.000 claims abstract description 65
- 239000011229 interlayer Substances 0.000 claims abstract description 36
- 238000004519 manufacturing process Methods 0.000 claims abstract description 12
- 239000012535 impurity Substances 0.000 claims description 20
- 238000002161 passivation Methods 0.000 claims description 20
- 230000001681 protective effect Effects 0.000 claims description 5
- 229920002120 photoresistant polymer Polymers 0.000 claims description 3
- 239000011241 protective layer Substances 0.000 claims 1
- 239000010408 film Substances 0.000 abstract description 51
- 239000010409 thin film Substances 0.000 abstract description 20
- 239000003990 capacitor Substances 0.000 description 9
- 238000002425 crystallisation Methods 0.000 description 8
- 230000008025 crystallization Effects 0.000 description 7
- 238000000151 deposition Methods 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 2
- 229910001182 Mo alloy Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000005224 laser annealing Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 239000007790 solid phase Substances 0.000 description 2
- 238000007711 solidification Methods 0.000 description 2
- 230000008023 solidification Effects 0.000 description 2
- 239000004925 Acrylic resin Substances 0.000 description 1
- 229920000178 Acrylic resin Polymers 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 230000008595 infiltration Effects 0.000 description 1
- 238000001764 infiltration Methods 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 229910001220 stainless steel Inorganic materials 0.000 description 1
- 239000010935 stainless steel Substances 0.000 description 1
- 239000012780 transparent material Substances 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F2201/00—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00
- G02F2201/12—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode
- G02F2201/123—Constructional arrangements not provided for in groups G02F1/00 - G02F7/00 electrode pixel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
Abstract
본 발명은 박막트랜지스터 및 이를 포함하는 소자기판에 관한 것으로, 특히 누설전류의 감소가 용이하도록 멀티채널을 가지는 박막트랜지스터가 형성된 소자기판 및 이의 제조방법에 관한 것이다.
본 발명에 따른 표시장치용 소자기판은 기판; 상기 기판 상에 형성되는 버퍼층; 상기 버퍼층 상에 형성되고, 소스드레인영역과 멀티채널영역을 포함하는 반도체층; 상기 반도체층을 덮도록 형성되는 게이트절연막; 상기 게이트절연막 상에 형성되는 게이트전극; 상기 게이트전극을 덮도록 형성되는 층간절연막; 및 상기 층간절연막 상에 형성되고, 상기 층간절연막과 상기 게이트절연막에 형성된 콘택홀을 통해 상기 반도체층과 전기적으로 연결되는 소스드레인전극을 포함한다.
멀티채널, 누설전류, 박막트랜지스터
Description
도 1은 본 발명에 따른 소자기판 단면을 도시한 단면도.
도 2는 도 1에 대한 평면도.
도 3은 도 1의 반도체층을 확대도시한 도면.
도 4는 반도체영역을 캐패시터의 하부전극으로 이용한 경우의 예를 도시한 예시도.
도 5a 내지 도 5i는 도 1의 소자기판을 제조하기 위한 공정을 설명하기 위한 공정도.
도 6a 내지 도 6j는 박막트랜지스터와 함께 캐패시터를 형성하는 방법을 도시한 공정도.
<도면의 주요부분에 대한 부호의 설명>
110, 410, 510, 610 : 기판 120, 420, 520, 620 : 버퍼층
130, 430, 530, 630 : 게이트절연막
140, 440, 540, 640 : 층간절연막 170, 470, 570, 670 : 반도체층
171, 471, 671 : 소스드레인영역 172, 472, 672 : 멀티채널영역
180, 480, 580, 680 : 게이트전극
190, 490, 590, 690 : 소스드레인전극 195, 495, 595, 69 : 비아홀
450 : 보호막 460 : 평탄화막
485 : 화소전극 496 : 콘택홀
525, 625 : 마스크패턴 570c : 예비반도체층
665 : 제2전극 675 : 제1전극
본 발명은 박막트랜지스터 및 이를 포함하는 소자기판에 관한 것으로, 특히 누설전류의 감소가 용이하도록 멀티채널을 가지는 박막트랜지스터가 형성된 소자기판 및 이의 제조방법에 관한 것이다.
일반적으로 표시장치등에 사용되는 소자기판의 기판 상에 형성되는 박막 트랜지스터(Thin Film Transistor : TFT)는 소스 영역 및 드레인 영역에 p형 또는 n형 불순물을 도핑하고, 게이트 전극 인가된 전압에 의해 소스영역 및 드레인 영역 간에 채널이 형성되어 도전경로를 제공하게 된다. 이러한 전기적 특성으로 인해 박막트랜지스터(TFT)는 액정표시장치, 전계발광표시장치 등과 같은 평판표시장치에서 스위칭 소자나 구동 소자로 널리 이용되고 있다.
이러한 박막트랜지스터는 기판 상에 절연층, 반도체층의 각각 다른 특성을 가지는 층을 여럿 형성하여 제조한다. 특히, 빠른 이동도(Mobility)를 요구하는 박막트랜지스터(TFT)에서의 반도체층은 다결정실리콘(Poly-Si)를 이용하여 형성된다. 이러한 다결정 실리콘은 기판 상에 버퍼층을 형성하고, 다시 버퍼층 상에 비정질 실리콘층을 형성한 후, 비정질 실리콘을 결정화하여 형성한다.
하지만, 다결정 실리콘을 이용하여 제조된 박막트랜지스터(TFT)는 결정(Grain) 내부와 결정입계(Grain Boundary)에 많은 결함(Defect)이 발생하여 누설전류가 발생하고, 이로인해 박막트랜지스터(TFT)가 오동작하는 경우가 빈번하다. 이러한 누설전류에 의한 오동작을 방지하기 위하여, LDD(Lightly Doped Drain)구조, 오프셋(Offset)구조 및 멀티게이트(Multigate) 구조가 제시되고 있다.
이 중 멀티게이트 구조의 박막트랜지스터는 반도체층의 소스와 드레인 영역 사이 즉, 채널이 형성되는 영역을 불순물 도핑에 의해 다수의 채널로 구분함으로써 누설전류의 발생을 감소시키는 방법을 이용하고 있다. 이러한 멀티게이트 박막트랜지스터는 멀티채널의 형성을 위해 게이트를 분할하여 도핑을 위한 마스크로 이용한다. 이와같은, 멀티게이트를 형성하기 위해서는 게이트의 분할을 위한 식각 공정을 진행해야 하는데, 한정된 공간에 많은 수의 게이트를 형성하는 경우 게이트 영역 간의 구분이 불명확해지기 때문에 누설전류를 감소시키는데 한계가 있다.
따라서, 본 발명의 목적은 누설전류의 감소가 용이하도록 멀티채널을 가지는 박막트랜지스터가 형성된 소자기판 및 이의 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명에 따른 표시장치용 소자기판은 기판; 상기 기판 상에 형성되는 버퍼층; 상기 버퍼층 상에 형성되고, 소스드레인영역과 멀티채널영역을 포함하는 반도체층; 상기 반도체층을 덮도록 형성되는 게이트절연막; 상기 게이트절연막 상에 형성되는 게이트전극; 상기 게이트전극을 덮도록 형성되는 층간절연막; 및 상기 층간절연막 상에 형성되고, 상기 층간절연막과 상기 게이트절연막에 형성된 콘택홀을 통해 상기 반도체층과 전기적으로 연결되는 소스드레인전극을 포함한다.
상기 멀티채널영역은, 상기 소스드레인영역의 소스영역과 드레인영역 사이의 채널영역에 형성될 수 있다.
상기 멀티채널영역은, 상기 멀티채널영역은 불순물에 의해 도핑되는 적어도 하나의 도핑부와, 상기 불순물에 의해 도핑되지 않는 적어도 둘의 채널부를 포함할 수 있다.
상기 게이트전극은 상기 멀티채널영역에 상응하는 영역에 단체(單體)로 형성될 수 있다.
상기 층간절연막과 상기 게이트전극을 덮도록 형성되는 보호막층, 상기 보호막층 상에 형성되는 평탄화막 및, 상기 평탄화막 상에 형성되고, 상기 평탄화막 및 상기 보호막층에 형성된 비아홀을 통해 상기 소스드레인전극에 전기적으로 연결되는 화소전극을 더 포함하여 구성될 수 있다.
상기 반도체층은, 상기 소스영역 또는 상기 드레인영역으로부터 연장되어 형 성되는 제1전극을 더 포함할 수 있다.
상기 제1전극은 상기 소스드레인영역과는 같은 불순물에 의해 도핑될 수 있다.
상기 게이트전극은, 일부가 상기 제1전극과 중첩될 수 있다.
상기 게이트전극은, 일부가 상기 화소전극과 중첩될 수 있다.
또한, 본 발명에 따른 소자기판의 제조방법은 기판 상에 버퍼층을 형성하는 단계; 상기 버퍼층 상에 예비반도체층을 형성하는 단계; 상기 예비반도체층에 소스드레인영역 및 멀티채널영역을 형성하여 반도체층을 형성하는 단계; 상기 반도체층 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 게이트전극을 형성하는 단계; 상기 게이트전극 상에 층간절연막을 형성하는 단계; 및 상기 층간절연막 상에 소스드레인전극을 형성하는 단계를 포함하여 구성된다.
상기 반도체층 형성단계는, 상기 멀티채널영역의 형성을 위한 마스크패턴 형성단계를 더 포함할 수 있다.
상기 마스크패턴 형성단계는, 상기 멀티채널영역 중 채널부 형성영역 상에 상기 마스크패턴을 형성할 수 있다.
상기 반도체층 형성단계는, 상기 예비반도체층에 불순물을 도핑하는 단계 및, 상기 마스크패턴을 제거하는 단계를 더 포함할 수 있다.
상기 소스드레인전극 및 상기 층간절연막을 덮도록 보호막층을 형성하는 단계, 상기 보호막층 상에 평탄화막을 형성하는 단계 및 상기 평탄화막 상에 화소전극을 형성하는 단계를 더 포함할 수 있다.
상시 예비반도체층은 제1전극영역을 포함하도록 형성될 수 있다.
상기 반도체층 형성단계는, 상기 제1전극영역에 불순물을 도핑하여 제1전극을 형성하고, 상기 마스크패턴을 제거하는 단계를 더 포함할 수 있다.
상기 게이트전극 형성단계는, 상기 게이트전극이 상기 제1전극영역과 일부 중첩되도록 형성할 수 있다.
상기 게이트전극은 일부가 상기 화소전극 일부와 중첩되도록 형성될 수 있다.
상기 목적외에 본 발명의 다른 특징 및 작용들은 첨부도면을 참조한 실시예에 대한 상세한 설명을 통해 명백하게 드러나게 될 것이다.
첨부된 도면과 연관하여 이하에서 개시되는 상세한 설명은 발명의 바람직한 실시예들을 설명할 의도로서 행해진 것이고, 발명이 실행될 수 있는 형태들만을 나타내는 것은 아니다. 본 발명의 사상이나 범위에 포함된 동일한 또는 등가의 기능들이 다른 실시예들에 의해서도 달성될 수 있음을 주지해야 한다.
도면에 개시된 어떤 특징들은 설명의 용이함을 위해 확대한 것이고, 도면 및 그 구성요소들이 반드시 적절한 비율로 도시되어 있지는 않다. 그러나, 당업자라면 이러한 상세 사항들을 쉽게 이해할 것이다.
이하, 첨부도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하기로 한다.
도 1은 본 발명에 따른 소자기판 단면을 도시한 단면도이고, 도 2는 도 1에 대한 평면도이다.
도 1 및 도 2를 참조하면, 본 발명에 따른 소자기판은 박막트랜지스터를 포함하는 소자기판은 기판(110), 버퍼층(120), 게이트절연막(130), 층간절연막(140), 반도체층(170), 게이트전극(180) 및 소스드레인전극(190)을 포함하여 구성된다.
우선, 기판(110) 상에 버퍼층(120)이 형성된다. 기판(110)은 유리, 플라스틱 또는 그 등가물 중 선택된 어느 하나이거나, 스테인레스 스틸, 알루미늄이나 그의 합급 및 그 등가물 중 선택된 어느 하나일 수 있으며, 박막트랜지스터가 표시장치에 적용되는 경우 유리기판과 같은 투명한 재질을 이용할 수 있다. 그러나, 이로써 본 발명을 한정하는 것은 아니다. 또한, 버퍼층(120)은 실리콘 산화막, 실리콘 질화막, 무기절연막 또는 이의 등가물로 형성이 가능하며, 이로써 재질을 한정하는 것은 아니다.
이 버퍼층(120) 상의 일정 영역에 반도체층(170)이 형성된다. 반도체층(170)은 비정질 실리콘을 버퍼층(120) 상에 형성한 후, 결정화 과정을 거쳐 폴리 실리콘을 형성한다. 여기서, 버퍼층(120) 상에 반도체층(170)을 형성하는 방법은 증착방법을 이용하여 용이하게 형성할 수 있으며, 대표적인 것으로 저압화학기상증착(LPCVD), 상압화학기상증착(APCVD), 플라즈마 가속 화학기상증착(PECVD) 또는 이의 등가공정을 이용할 수 있으나 이로써 본 발명을 한정하는 것은 아니다. 아울러, 결정화방법은 고상결정화(Solide Phase Crystallization : SPC), 연속측면고상화(Sequential Lateral Solidification : SLS), 금속유도결정화(Metal Induced Lateral Crystallization : MILC), 금속결정화(Metal Induced Crystallization : MIC), 엑시머레이저어닐링(Eximer Laser Annealing : ELA), FERTA(Field Enhanced Rapid Thermal Annealing) 또는 이의 등가방법을 사용할 수 있으면, 이로써 본 발명을 한정하는 것은 아니다.
이 반도체층(170)은 소스드레인영역(171)과 멀티채널영역(172)으로 구분된다. 멀티채널영역(172)은 소스드레인영역(171)과 같이 불순물에 의해 도핑되는 도핑부(172b)와 도핑되지 않는 채널부(172a)로 구분되고, 이 도핑부(172b)와 채널부(172a)에 의해 다수의 채널을 형성함으로써 누설전류를 감소시키는 것이 가능하다. 아울러, 소스드레인인영역(171)은 비아홀(195)에 의해 소스메탈 및 드레인전극(190)과 연결된다.
반도체층(170) 상에는 반도체층(170)과 버퍼층(120)을 덮도록 게이트절연막(또는 제 1 절연막, 130)이 형성된다. 이 게이트절연막(130)은 전극간의 단락을 방지하기 위한 것이며, 게이트전극(180)에 의한 전계가 멀티채널(172)영역에 인가되도록 한다. 이러한 게이트절연막(130)은 실리콘 산화막, 실리콘 질화막, 무기 절연막 또는 이의 등가물로 구성될 수 있으며, 이로써 본 발명을 한정하는 것은 아니다. 아울러, 게이트절연막(130)에는 반도체층(170)과 소스드레인전극(190)을 연결하기 위한 비아홀(195)이 형성된다.
게이트전극(180)은 멀티채널영역(172)에 전계를 가할 수 있도록 게이트절연막(130) 상에 형성된다. 이 게이트전극(180)은 멀티채널영역(172)에 상응하도록 단체(單體)형으로 형성된다. 즉, 멀티채널영역(172)읜 다수의 도핑부(172b) 및 채널부(172a)로 구성되는 반면, 게이트전극(180)은 싱글레이어의 하나의 전극이 형성된다. 이러한 게이트전극(180)은 MoW, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금 및 Al 합금 및 등가물 중 어느 하나일 수 있으며, 이로써 본 발명을 한정하는 것은 아니다.
게이트전극(180)이 형성되면, 게이트전극(180)과 게이트절연막(130) 상에 층간절연막(또는 제 2 절연막, 140)이 형성된다. 이 층간절연막(140)은 실리콘 산화막, 실리콘 질화막, 무기 절연막, 유기 절연막 또는 이의 등가물로 구성할 수 있으며 이로써 본 발명을 한정하는 것은 아니다. 아울러, 이 층간절연막(140)에도 비아홀(195)이 형성될 수 있다.
소스드레인전극(190)은 층간절연막(140) 상에 형성되고, 층간절연막(140) 및 게이트절연막(130)에 형성된 비아홀(195)을 통해 소스드레인영역(171)과 연결된다. 이러한, 소스드레인전극(190)은 상술한 게이트전극(180) 물질과 등가의 물질을 이용할 수 있으며, 이로써 본 발명을 한정하는 것은 아니다.
도 3은 도 1의 반도체층을 확대도시한 도면이다.
도 3을 참조하면, 반도체층(170)은 소스영역(171a), 드레인영역(171b) 및 소스영역(171a)과 드레인영역(171b) 사이에 형성되는 멀티채널영역(172 : 172a, 172b)를 포함한다.
소스영역(171a)과 드레인영역(171b)은 각각 게이트절연막(130)과 층간절연막(140)에 형성된 비아홀을 통해 소스드레인전극(190)과 연결된다. 그리고, 이 소스영역(171a)과 드레인영역(171b) 사이에는 멀티채널영역(172)이 형성된다. 이 멀티채널영역(172)은 누설전류를 감소시키기 위한 것으로, 소스영역(171a)과 드레인영역(171b) 사이의 채널을 다수의 채널로 구분하면, 필드(Field)가 반감되어 누설 전류가 반감되게 된다. 이를 위해, 멀티채널영역(172)은 적어도 하나의 도핑부(172b)를 가지도록 형성된다.
멀티채널영역(172)은 도핑부(172b)와 채널부(172a)로 구분되며, 도핑부(172b)는 소스드레인영역(171)에 도핑된 불순물과 동일한 불순물에 의해 도핑될 수 있으나 이로써 본 발명을 한정하는 것은 아니다. 아울러, 도핑부(172b)의 불순물 도핑은 소스드레인영역(171)의 도핑시 함께 진행될 수도 있다. 이러한, 도핑부(172b)와 채널부(172a)의 간극은 도핑을 위한 마스크의 피치, 멀티채널영역(172)에 할애된 공간에 의존하게 된다. 예를 들어 멀티채널영역(172)은 멀티채널영역(172)과 유사한 형태로 형성되는 멀티게이트를 마스크로 이용하여 형성할 수도 있으나, 이 경우, 게이트메탈을 식각하는 과정에서 마스크 수준의 정교한 피치를 얻기 힘든 단점이 있다. 때문에 본 발명에서는 포토마스크와 같은 별도의 마스크를 이용하여 멀티채널영역(172)을 형성한다. 이에 대해서는 후술할 공정도를 통해 상세히 하겠지만, 간단히 설명하면, 현재의 상용화 기술로 미세화된 마스크패턴의 피치는 약 2내지 3마이크로미터 수준이다. 이러한 마스크로 멀티게이트를 형성하는 경우, 식각공정의 정밀도를 고려하면 3마이크로미터 이상의 간극을 가지는 멀티게이트가 형성되고 이로인해, 도핑부(172b)의 폭(W1)은 더욱 커지게 된다. 특히, 정교하지 못한 멀티게이트를 마스크로 사용하기 때문에, 원하는 채널영역을 정확히 얻을 수 없게 된다. 하지만 본 발명에서는 도핑을 위한 마스크를 사용함으로써 마스크의 피치에 준하는 수준의 폭(W1)을 가지는 도핑부(172b)를 형성할 수 있게 된다. 아울러, 마스크 사용에 따라 도핑부(172b)의 폭(W1)이 정확히 한정됨으로 인 해 동일한 공간 내에 더 많은 도핑부(172b)를 형성할 수 있게 된다. 도 3에서는 멀티채널영역(172)에 4개의 도핑부(172b)가 형성된 것으로 도시하였으나 공정 피치와 여유공간에 따라 도핑부(172b)의 수는 달라질 수 있으며, 이로써 본 발명을 한정하는 것은 아니다.
도 4는 본 발명의 다른 실시예를 도시한 것으로, 반도체영역을 캐패시터의 하부전극으로 이용한 경우의 예를 도시한 예시도이다. 도 4를 설명함에 있어서, 상술한 도 1 내지 도 3과 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.
도 4를 참조하면, 기판(410) 상에 버퍼층(420)이 형성되고, 버퍼층(420) 상에 반도체층(470)을 형성한다. 이때, 반도체층(470)은 소스드레인영역(471)과 멀티채널영역(472)를 포함하여 구성되며, 소스드레인영역(471)의 일부가 확장된 제1전극(475)을 더 포함한다. 이 제1전극(475)은 소스드레인영역(471)과 같은 불순물을 도핑할 수 있지만, PH3 또는 이의 등가물을 이용하여 소스드레인영역(471)과는 다른 도핑을 수행할 수도 있다. 아울러, 이 제1전극(475)은 후술할 제2전극(465)과 함께 하나의 캐패시터를 형성하게된다.
그리고 반도체층(470) 상에 게이트절연막(430)이 형성되고, 게이트절연막(430) 상에 게이트전극(480) 및 제2전극(465)을 형성한다. 이 제2전극(465)은 게이트전극(480) 형성물질과 등가물질을 이용하여 형성할 수 있으며 이로써 본 발명을 한정하는 것은 아니다. 이 제2전극(465)은 게이트절연막(430)을 사이에 두고 제1전극(475)와 함께 캐패시터를 형성함과 아울러, 화소전극인 제3전극(485)와 함 께 또 하나의 캐패시터를 형성하게 된다.
게이트전극(480) 및 제2전극(465)가 형성되면 층간절연막(440)이 도포된다. 층간절연막(440) 상에는 소스드레인전극(490)이 형성되고, 층간절연막(440)을 관통하는 비아홀(495)에 의해 소스드레인전극(490)과 반도체층(470)이 연결된다.
소스드레인전극(490)이 형성되면, 소스드레인전극(490)과 층간절연막을 덮도록 보호막층(450)이 형성된다. 보호막층(450)은 반도체층(470) 및 게이트전극(480)을 분순물의 침입으로부터 보호한다. 이 보호막층(450)에는 화소전극(485)과 소스드레인전극(490)을 연결하기 위한 콘택홀(496)이 형성된다. 이 보호막층(450)은 실리콘 산화막, 실리콘 질화막, 무기절연막 또는 이의 등가물을 이용하여 형성할 수 있으며, 이로써 본 발명을 한정하는 것은 아니다.
보호막층(450) 상에는 평탄화막(460)이 형성된다. 이 평탄화막(460)은 스핀코팅과 같은 방법에 의해 형성되며, 화소전극(485)과 소스드레인전극(490) 간의 연결을 위한 콘택홀(496)이 형성된다. 아울러, 평탄화막(460)은 아크릴 수지, 벤조싸이클로부텐(Benzocyclobutene) 또는 이의 등가물질을 이용하여 형성할 수 있으며, 이로써 본 발명을 한정하는 것은 아니다.
보호막층(450) 상에는 화소전극(485)이 형성된다. 이 화소전극(485)은 평탄화막(460) 및 보호막층(450)에 형성된 콘택홀(496)을 통해 소스드레인전극(490)과 연결된다. 이 화소전극(485)은 금속전극이나 이의 등가물질을 이용할 수 있으며, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 또는 이의 등가물질을 이용할 수 있다. 그러나, 이로써 본 발명을 한정하는 것은 아니다. 그리고, 이 화소전 극(485)은 제2전극(475)과 함께 캐패시터를 형성한다.
도 5a 내지 도 5i는 도 1의 소자기판을 제조하기 위한 공정을 설명하기 위한 공정도이다.
도 5를 참조하면, 도 5a와 같이 기판(510) 상에 증착방법을 이용하여 버퍼층(520)이 형성된다. 버퍼층(520)의 증착은 저압화학기상증착(LPCVD), 상압화학기상증착(APCVD), 플라즈마 가속 화학기상증착(PECVD) 또는 이의 등가공정을 이용할 수 있으며, 이로써 본 발명을 한정하는 것은 아니다.
버퍼층(520)이 형성되면, 도 5b와 같이 비정질실리콘층을 증착하고, 이를 결정화하여 폴리실리콘층(570c)을 형성함으로써 예비반도체층을 형성한다. 비정질실리콘층의 결정화 방법으로는 고상결정화(SPC), 연속측면고상화(SLS), 금속유도결정화(MILC), 금속결정화(MIC), 엑시머레이저어닐링(ELA), FERTA 또는 이의 등가방법을 이용할 수 있으며, 이로써 본 발명을 한정하는 것은 아니다.
폴리실리콘층(570c)의 형성 후, 도 5c와 같이 포토레지스터공정을 위해 PR층(525c)을 형성하고, 노광 및 현상 공정을 거쳐 5d와 같은 PR패턴(525d)을 형성한다. 그리고, PR패턴(525d) 상에 이온주입이나 증착 방법을 이용하여 불순물을 주입한다. 이를 통해, 도 5d에 나타낸 바와 같이 PR패턴(525d)이 형성되지 않은 부분에 불순물이 주입되어, 예비반도체층인 폴리실리콘층(570c)에 소스영역(571a), 드레인영역(571b), 도핑부(572b) 및 채널부(572a)가 형성되어, 반도체층(570)이 형성된다.
반도체층(570)이 형성되면, 도 5e와 같이 PR패턴(525d)를 제거하고, 도 5f와 같이 반도체층(570)과 버퍼층(520)을 덮도록 게이트 절연막(530)을 형성한다. 이 게이트 절연막(530)은 실리콘 산화막, 실리콘 질화막, 무기막 또는 이의 등가물질을 상술한 증착방법을 이용하여 형성할 수 있다.
도 5g와 같이 게이트 절연막(530) 상에 게이트전극(580)을 형성한다. 이 게이트전극(580)은 MoW, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금 및 Al 합금 및 등가물 중 어느 하나를 스퍼터링 방법을 이용하여 형성할 수 있으며, 이로써 본 발명을 한정하는 것은 아니다. 게이트전극(580)의 형성 후 도 5h와 같이 게이트전극(580)과 게이트 절연막(530)을 덮도록 층간절연막(540)을 형성한다. 이 층간절연막(540)도 실리콘 산화물, 실리콘 질화물, 무기물 및 이의 등가물질을 이용할 수 있으며, 상술한 증착방법에 의해 형성할 수 있다.
층간절연막(540)을 형성한 후, 도 5i와 같이 층간절연막(540) 및 게이트절연막(530) 일부를 식각하여 비아홀(595)을 형성하고, 소스드레인전극(590)을 스퍼터링에 의해 형성하게 된다. 이때, 소스드레인전극(590)은 게이트전극(580) 형성물질을 이용할 수 있다. 이를 통해 멀티채널을 가지는 박막트랜지스터를 제조하게 되며, 박막트랜지스터의 이용 분양에 따라 보호막 이나 평탄화층을 더 구비할 수 있다.
도 6a 내지 도 6j는 박막트랜지스터와 함께 캐패시터를 형성하는 방법을 도시한 공정도이다. 도 6은 전계발광표시장치에 적용되는 박말트랜지스터를 도시한 것으로, 도 6을 설명함에 있어서, 전술한 도 5와 동일한 구성 및 방법에 대한 상세한 설명은 생략하기로 한다.
도 6a와 같이 기판(610)이 준비되고, 기판(610) 상에 버퍼층(620)이 형성된다. 버퍼층(620)이 형성되면, 도 6b와 같이 반도체층(670)이 형성된다. 이때 반도체층(670)은 소스드레인영역(671), 멀티채널영역(672) 및 제1전극영역(675b)을 포함한다. 제1전극(675)은 소스드레인영역(671)으로부터 연장되어 형성된다. 반도체층(670) 중 소스드레인영역(671), 멀티채널영역(672) 및 제 1 전극(675)은 상술한 도 5에서와 같이 포토레지스트 공정을 이용하여 형성된다. 이때, 제1전극영역(675b)은 소스드레인영역(671) 및 멀티채널영역(672)와 같은 불순물에 의해 도핑됨으로써 제조공정을 단순화하게 된다. 이에 따라, 도 6c와 같이 제 1 전극을 포함하는 반도체 영역이 형성된다. 이때, 도 6c에 도시한 것과 같이 소스드레인영역(671)과 제 1 전극영역(675b) 사이에 경계를 위해 도핑되지 않은 영역(674)을 형성할 수도 있다.
제1전극(675)을 포함하는 반도체층(670)이 형성되면, 도 6d와 같이 반도체층(670)과 버퍼층(620)을 덮도록 게이트절연막(630)이 형성된다.
그리고, 게이트절연막(630) 상에 도 6e와 같이 게이트전극(680) 및 제2전극(665)이 형성된다. 상술한 바와 같이 게이트전극(680) 및 제2전극(665)은 스퍼터링 방법을 이용하여 형성하는 것이 가능하다.
그리고, 도 6f와 같이 게이트전극(680), 제2전극(665) 및 게이트절연막(630)을 덮도록 층간절연막(640)이 형성된다. 이어서, 도 6g와 같이 소스드레인전극(690)이 형성된다. 이를 위해, 층간절연막(640) 및 게이트절연막(630)에는 비아홀(695)이 형성된다.
소스드레인전극(690)이 형성되면, 도 6h와 같이, 소스드레인전극(690)과 층간절연막(640)을 덮도록 보호막층(650)이 형성된다. 그리고, 보호막층(650) 상에 도 6i와 같이 패시베이션층(660)이 형성된다. 이때, 패시베이션층(660)과 보호막층(650)에는 화소전극(685)과 소스드레인전극(690)의 연결을 위한 콘택홀(696)이 형성된다.
패시베이션층(660)이 형성되면, 도 6j와 같이 화소전극(685)이 패시베이션층(660) 상에 형성되고, 콘택홀(696)에 의해 소스드레인전극(690)과 연결된다. 이를통해, 박막트랜지스터와 캐패시터를 포함하는 소자기판이 완성된다.
상술한, 본 발명의 멀티채널을 가지는 박막트랜지스터 이를 이용한 소자기판은 멀티게이트를 형성하지 않고도 멀티채널을 형성할 수 있으며, 이를 통해 누설전류를 감소시키게 된다. 이로인해, 누설전류로 인해 발생하는 표시장치의 화질불균일을 해소하고, 블랙휘도 및 콘트라스 비의 증대가 가능해진다. 이는 검은색이나 어두운 색을 표현하기 위해 스위치를 오프하는 경우에도, 누설전류에 의해 표시장치가 발광하여 완전한 검은색 또는 어두운 색이 표현되지 않는 현상을 해결함으로써 이루어진다. 즉, 검은색에 대한 표현이 원활해짐으로 인해 콘트라스트 비도 증가하게 된다.
상술한 바와 같이, 본 발명에 따른 소자기판 및 이의 제조방법은 멀티채널을 가지는 박막트랜시터를 제공함으로써 누설전류를 감소시키는 것이 용이해진다.
또한, 본 발명에 따른 소자기판 및 이의 제조방법은 누설전류를 감소시킴으로써, 누설전류로 인해 표시장치에서 발생되는 화질불균일, 블랙화상의 휘도 및 콘트라스트 비를 개선하는 것이 가능해진다.
또한, 본 발명에 따른 소자기판 및 이의 제조방법은 멀티채널 형성 공정 및 동작 신뢰도를 향상시킴으로써, 표시장치의 신뢰도를 증가시키는 것이 가능해진다.
마지막으로, 본 발명에 따른 소자기판 및 이의 제조방법은 멀티채널을 형성하기 위해 게이트전극을 식각하거나 복잡한 구조로 형성하지 않아도 되는 장점을 제공한다.
이상에서 설명한 것은 본 발명의 기술적 사상을 설명하기 위한 하나의 실시예에 불과한 것으로서, 본 발명의 기술적 범위는 상술한 실시예에 의해 한정되는 것이 아니고, 본 발명의 특허청구범위에 기재된 청구항에 의해 한정되어야 할 것이다. 또한, 본 발명이 본 발명의 기술분야에서 통상의 지식을 가진 자가 할 수 있는 다양한 변형 및 균등한 타 실시예를 포괄할 수 있음을 이해할 것이다.
Claims (21)
- 기판;상기 기판 상에 형성되고, 소스드레인영역 및 상기 소스드레인영역 사이에 형성된 멀티채널영역을 포함하는 반도체층;상기 반도체층을 덮도록 형성되는 균일한 두께를 갖는 게이트절연막;상기 게이트절연막 상에 형성되고 상기 멀티채널영역에 상응하는 영역을 덮도록 일체형으로 형성되는 게이트전극;상기 게이트전극을 덮도록 형성되는 층간절연막; 및상기 층간절연막 상에 형성되고, 상기 층간절연막과 상기 게이트절연막에 형성된 콘택홀을 통해 상기 반도체층과 전기적으로 연결되는 소스드레인전극을 포함하고,상기 멀티채널영역은, 불순물에 의해 도핑되고 다수로 구비되어 상호간에 서로 이격되는 도핑부와, 상기 불순물에 의해 도핑되지 않고 다수로 구비되어 상호간에 서로 이격되며 상기 도핑부 사이에 형성되는 채널부를 포함하여 형성되는 것을 특징으로 하는 표시장치용 소자기판.
- 제 1 항에 있어서,상기 멀티채널영역은,상기 소스드레인영역의 소스영역과 드레인영역 사이의 채널영역에 형성되는 것을 특징으로 하는 표시장치용 소자기판.
- 삭제
- 삭제
- 제 1 항에 있어서,상기 층간절연막과 상기 게이트전극을 덮도록 형성되는 보호막층,상기 보호막층 상에 형성되는 평탄화막 및,상기 평탄화막 상에 형성되고, 상기 평탄화막 및 상기 보호막층에 형성된 비아홀을 통해 상기 소스드레인전극에 전기적으로 연결되는 화소전극을 더 포함하여 구성되는 것을 특징으로 하는 표시장치용 소자기판.
- 제 5 항에 있어서,상기 반도체층은,상기 소스영역 또는 상기 드레인영역으로부터 연장되어 형성되는 제1전극을 더 포함하는 것을 특징으로 하는 표시장치용 소자기판.
- 제 6 항에 있어서,상기 제1전극은 상기 소스드레인영역과는 같은 불순물에 의해 도핑되는 것을 특징으로 하는 표시장치용 소자기판.
- 제 7 항에 있어서,상기 게이트전극은, 상기 제1전극과 중첩되는 영역을 포함하는 것을 특징으로 하는 표시장치용 소자기판.
- 제 8 항에 있어서,상기 게이트전극은, 상기 화소전극과 중첩되는 영역을 포함하는 것을 특징으로 하는 표시장치용 소자기판.
- 제 1 항에 있어서,상기 기판과 상기 반도체층 사이에는 버퍼층이 더 형성되는 것을 특징으로 하는 표시장치용 소자기판.
- 기판 상에 예비반도체층을 형성하는 단계;상기 예비반도체층에 포토레지스트를 마스크로 이용하여 불순물을 주입하여 소스드레인영역 및 멀티채널영역을 형성하여 반도체층을 형성하는 단계;상기 반도체층 상에 게이트절연막을 균일한 두께를 갖도록 형성하는 단계;상기 게이트절연막 상에 일체형의 게이트전극을 형성하는 단계;상기 게이트전극 상에 층간절연막을 형성하는 단계; 및상기 층간절연막 상에 소스드레인전극을 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 표시장치용 소자기판의 제조방법.
- 제 11 항에 있어서,상기 반도체층 형성단계는,상기 멀티채널영역의 형성을 위한 마스크패턴 형성단계를 더 포함하는 것을 특징으로 하는 표시장치용 소자기판의 제조방법.
- 제 12 항에 있어서,상기 마스크패턴 형성단계는, 상기 멀티채널영역 중 채널부 형성영역 상에 상기 마스크패턴을 형성하는 것을 특징으로 하는 표시장치용 소자기판의 제조방법.
- 제 13 항에 있어서,상기 반도체층 형성단계는,상기 예비반도체층에 불순물을 도핑하는 단계 및,상기 마스크패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 소자기판의 제조방법.
- 제 14 항에 있어서,상기 소스드레인전극 및 상기 층간절연막을 덮도록 보호막층을 형성하는 단계,상기 보호막층 상에 평탄화막을 형성하는 단계 및상기 평탄화막 상에 화소전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 소자기판의 제조방법.
- 제 15 항에 있어서,상시 예비반도체층은 제1전극영역을 포함하도록 형성되는 것을 특징으로 하는 소자기판의 제조방법.
- 제 16 항에 있어서,상기 반도체층 형성단계는,상기 제1전극영역에 불순물을 도핑하여 제1전극을 형성하고, 상기 마스크패턴을 제거하는 단계를 더 포함하는 소자기판의 제조방법.
- 제 17 항에 있어서,상기 게이트전극 형성단계는,상기 게이트전극이 상기 제1전극영역과 중첩되는 영역을 포함하도록 형성하는 것을 특징으로 하는 소자기판의 제조방법.
- 제 18 항에 있어서,상기 게이트전극은 상기 화소전극과 중첩되는 영역을 포함하도록 형성되는 것을 특징으로 하는 소자기판의 제조방법.
- 제 11 항에 있어서,상기 게이트전극 형성단계는, 상기 멀티채널영역을 덮도록 상기 게이트전극을 일체형으로 형성하는 것을 특징으로 하는 소자기판의 제조방법.
- 제 11 항에 있어서,상기 예비반도체층 형성단계는,상기 기판 상에 상기 예비반도체층의 형성 전에 버퍼층을 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 소자기판의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060117147A KR100894594B1 (ko) | 2006-11-24 | 2006-11-24 | 표시장치용 소자기판 및 이의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060117147A KR100894594B1 (ko) | 2006-11-24 | 2006-11-24 | 표시장치용 소자기판 및 이의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080047152A KR20080047152A (ko) | 2008-05-28 |
| KR100894594B1 true KR100894594B1 (ko) | 2009-04-24 |
Family
ID=39663823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060117147A KR100894594B1 (ko) | 2006-11-24 | 2006-11-24 | 표시장치용 소자기판 및 이의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100894594B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9875976B2 (en) * | 2015-12-31 | 2018-01-23 | Taiwan Semiconductor Manufacturing Company Ltd. | Switching device |
| KR102553881B1 (ko) * | 2018-06-01 | 2023-07-07 | 삼성전자주식회사 | 박막 트랜지스터 및 그 제조 방법과 이를 포함하는 박막 트랜지스터 표시판 및 전자 장치 |
| WO2023239181A1 (ko) * | 2022-06-09 | 2023-12-14 | 서울대학교산학협력단 | 고이동도 박막 트랜지스터 구동 소자 및 이의 제조방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1032339A (ja) * | 1996-03-22 | 1998-02-03 | Philips Electron Nv | 電子デバイスの製造方法 |
| KR20030057074A (ko) * | 2001-12-28 | 2003-07-04 | 엘지.필립스 엘시디 주식회사 | 다결정 박막트랜지스터 및 그 제조방법 |
| JP2004260180A (ja) * | 2003-02-25 | 2004-09-16 | Xerox Corp | イオン注入方法 |
| KR20050076407A (ko) * | 2004-01-20 | 2005-07-26 | 삼성에스디아이 주식회사 | Ｌｄｄ 영역 및 ｇｏｌｄｄ 영역을 구비하는박막트랜지스터 |
-
2006
- 2006-11-24 KR KR1020060117147A patent/KR100894594B1/ko active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1032339A (ja) * | 1996-03-22 | 1998-02-03 | Philips Electron Nv | 電子デバイスの製造方法 |
| KR20030057074A (ko) * | 2001-12-28 | 2003-07-04 | 엘지.필립스 엘시디 주식회사 | 다결정 박막트랜지스터 및 그 제조방법 |
| JP2004260180A (ja) * | 2003-02-25 | 2004-09-16 | Xerox Corp | イオン注入方法 |
| KR20050076407A (ko) * | 2004-01-20 | 2005-07-26 | 삼성에스디아이 주식회사 | Ｌｄｄ 영역 및 ｇｏｌｄｄ 영역을 구비하는박막트랜지스터 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20080047152A (ko) | 2008-05-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7683977B2 (en) | Display device and method of manufacturing the display device | |
| US8674359B2 (en) | TFT, array substrate for display apparatus including TFT, and methods of manufacturing TFT and array substrate | |
| JP5111867B2 (ja) | 表示装置 | |
| US7800177B2 (en) | Thin film transistor plate and method of fabricating the same | |
| US7649583B2 (en) | Semiconductor structure and fabricating method thereof for liquid crystal display device | |
| KR100898773B1 (ko) | 액티브 매트릭스 표시장치 | |
| KR101221951B1 (ko) | 액정표시장치용 어레이 기판 및 그 제조방법 | |
| KR101131793B1 (ko) | 폴리 실리콘형 박막트랜지스터 및 이를 갖는 박막트랜지스터 기판 및 이의 제조 방법 | |
| US20100127329A1 (en) | Thin Film Transistor Substrate And Method Of Manufacturing The Same | |
| KR101232159B1 (ko) | 터널링 효과 박막 트랜지스터 및 그 제조 방법과 그를이용한 유기 전계발광 표시장치 | |
| KR102465559B1 (ko) | 박막 트랜지스터 기판 및 이를 이용한 표시장치 | |
| US20080197356A1 (en) | Thin film transistor substrate and method of manufacturing the same | |
| EP3621120B1 (en) | Thin film transistor and preparation method therefor, array substrate and preparation method therefor | |
| US20110263053A1 (en) | Method for manufacturing pixel structure | |
| KR20070072207A (ko) | 폴리실리콘 박막트랜지스터를 이용한 액정표시장치 및 그제조 방법 | |
| US20190198594A1 (en) | Display apparatus and method of manufacturing the same | |
| US20080197357A1 (en) | Display panel and manufacturing method | |
| KR100894594B1 (ko) | 표시장치용 소자기판 및 이의 제조방법 | |
| US7834397B2 (en) | Thin film transistor, method of fabricating the same, and a display device including the thin film transistor | |
| CN108922892B (zh) | 阵列基板及其制作方法、显示面板 | |
| KR20070072208A (ko) | 폴리실리콘 박막트랜지스터를 이용한 액정표시장치 및 그제조 방법 | |
| US20070272928A1 (en) | Thin film transistor, array substrate having the thin film transistor and method of manufacturing the array substrate | |
| US20120282741A1 (en) | Method for manufacturing thin film transistor device | |
| KR20070039299A (ko) | 액정표시소자 및 그 제조방법 | |
| KR20070040017A (ko) | 박막 트랜지스터 및 이의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| J201 | Request for trial against refusal decision | ||
| E902 | Notification of reason for refusal | ||
| N231 | Notification of change of applicant | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130329 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20140401 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20160329 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20180403 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20190401 Year of fee payment: 11 |