JP2003037271A

JP2003037271A - 半導体装置およびその作製方法

Info

Publication number: JP2003037271A
Application number: JP2002142027A
Authority: JP
Inventors: Tatsuya Arao; 達也荒尾; Yoshifumi Tanada; 好文棚田; Hiroshi Shibata; 寛柴田
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2001-05-18
Filing date: 2002-05-16
Publication date: 2003-02-07
Anticipated expiration: 2022-05-16
Also published as: JP4312420B2

Abstract

(57)【要約】【課題】従来より工程数を削減し、開口率が高く、高
精細な表示を行うことができ、さらに、信頼性の高いア
クティブマトリクス型液晶表示装置を実現することを課
題とする。【解決手段】本発明は、ゲート電極、ソース配線およ
びドレイン配線を同一工程で形成し、これらの配線を覆
って第１の絶縁膜を形成し、前記第１の絶縁膜上に上部
遮光膜を形成し、該上部遮光膜上に第２の絶縁膜を形成
し、前記第１の絶縁膜および前記第２の絶縁膜を部分的
にエッチングして前記ドレイン配線に達するコンタクト
ホールを形成し、前記第２の絶縁膜上に前記ドレイン配
線に接続する画素電極を形成することを特徴としてい
る。また、前記上部遮光膜、前記第２の絶縁膜および前
記画素電極により保持容量を形成していることを特徴と
している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は薄膜トランジスタ
（以下、ＴＦＴという）で構成された回路を有する半導
体装置およびその作製方法に関する。特に、液晶表示パ
ネルに代表される電気光学装置およびその様な電気光学
装置を部品として搭載した電子機器に関する。なお、本
明細書中において半導体装置とは、半導体特性を利用す
ることで機能しうる装置全般を指し、電気光学装置、半
導体回路および電子機器は全て半導体装置である。

【０００２】

【従来の技術】近年、絶縁表面を有する基板上に形成さ
れた薄膜（厚さ数〜数百ｎｍ程度）を用いてＴＦＴを構
成し、このＴＦＴで形成した大面積集積回路を有する半
導体装置の開発が進んでいる。その代表例として、アク
ティブマトリクス型の液晶表示装置が知られている。特
に、結晶質珪素膜を活性領域として用いるＴＦＴは電界
効果移動度が高いことから、いろいろな機能回路を形成
することも可能である。

【０００３】例えば、アクティブマトリクス型の液晶表
示装置には、機能ブロックごとに画像表示を行う画素回
路や、ＣＭＯＳ回路を基本としたシフトレジスタ回路、
レベルシフタ回路、バッファ回路、サンプリング回路な
どの画素回路を制御するための駆動回路が一枚の基板上
に形成される。

【０００４】前記ＴＦＴは、少なくとも半導体膜と、酸
化珪素膜や酸化窒化珪素膜等からなる絶縁膜と、各種金
属材料等からなる配線と、画素電極とを有している。前
記配線には、ソース配線やゲート配線（ゲート電極を含
む）などがあり、ソース配線と、ソース領域に接続する
ソース電極は他の配線を介して接続する場合が多い。

【０００５】また、アクティブマトリクス型の液晶表示
装置のなかでも、小型の液晶パネルを用いる液晶プロジ
ェクタの普及が急速に進んでおり、使用される場がます
ます広がっている。それに伴い、便利性が求められ、小
型化、高輝度化、高精細化ならびに低価格化などを進め
るための開発が続けられている。

【０００６】液晶プロジェクタや電子装置の表示部に用
いられるアクティブマトリクス型液晶表示装置の画素部
は数百万個の画素により構成されている。各画素にはＴ
ＦＴが形成されており、各画素のＴＦＴには画素電極が
設けられている。液晶を挟んだ対向基板側には対向電極
が設けられ、液晶を誘電体とした一種のコンデンサを形
成している。そして、各画素に印加する電位をＴＦＴの
スイッチング機能により制御して、このコンデンサへの
電荷を制御することで液晶を駆動して透過光量を制御し
て画像を表示する仕組みになっている。

【０００７】このコンデンサはリーク電流により次第に
その容量が減少するため、透過光量が変化して画像表示
のコントラストを低下させる原因となっていた。そこ
で、従来では容量配線を設けて、液晶を誘電体とするコ
ンデンサとは別のコンデンサ（保持容量）を並列に設け
てあった。この保持容量は、液晶を誘電体とするコンデ
ンサが損失する容量を補う働きをしている。

【０００８】

【発明が解決しようとする課題】しかしながら、画素部
に容量配線を用いた保持容量を形成して十分な容量を確
保しようとすると、開口率を犠牲にしなければならな
い。特に、液晶プロジェクタに用いられるような小型の
高精細な液晶表示装置において、小型化と同時に高精細
化が求められる限り、画素サイズの縮小化が続くことは
十分予想される。例えば、対角０．７インチ型の液晶表
示装置で、ＸＧＡ（１０２４×７６８画素）という高精
細な表示を実現するためには、画素のひとつひとつのサ
イズが、１４μｍ×１４μｍと言う極めて小さな面積と
なっている。また、コンタクトホールの面積を１μｍ角
とする場合でも、コンタクトの一辺は、カバレッジの問
題等を考慮すると、少なくともコンタクトホールの一辺
を１μｍずつ延長して、３μｍ角の面積を確保しなけれ
ばならない。１画素の一辺が１４μｍの場合、３μｍ角
のコンタクトを１つ形成すると、開口率は少なくとも
４．６％低下することになる。コンタクト数は、画素サ
イズが小型化し続ける中で非常に重要な問題となってい
る。

【０００９】現在、高輝度化のためには開口率を上げ、
また高精細化のためには画素数を増やして対応してきて
いるが、画素サイズが小型化し続けるなかで、開口率の
向上および画素数の向上を同時に満たし、かつ十分な容
量を確保する画素構造の設計をすることは、極めて難し
い問題である。このような画素構造を実現しようとすれ
ば、当然工程数が増え、工程も複雑になるため、歩留ま
りが悪くなり、半導体装置の製造コストがあがってしま
うという問題がある。

【００１０】また、透過型液晶表示装置の基板のＴＦＴ
が形成されていない面（以下、基板裏面という）側から
の光や、上面から入射した光が基板中を乱反射した光に
よって、光リーク電流が増えてしまいオフ電流（ＴＦＴ
がオフ状態にある時に流れるドレイン電流値）が高くな
ってしまう場合がある。リーク電流が高くなれば、補償
するための保持容量を大きくしなければならず、画素部
における開口率の低下が問題になる。

【００１１】本発明はこのような課題を解決するための
技術であり、ＴＦＴと保持容量の構成に関し、従来より
工程数を削減し、開口率が高く、高精細な表示を行うこ
とができ、さらに、信頼性の高いアクティブマトリクス
型液晶表示装置を実現することを課題としている。ま
た、十数μm角という非常に小さな画素サイズで設計さ
れた液晶表示装置および該液晶表示装置を表示部に用い
た電子装置においても明るい高精細な画像表示を実現す
ることを課題とする。

【００１２】

【課題を解決するための手段】本発明は、ゲート電極、
ソース配線およびドレイン配線を同一工程で形成し、ゲ
ート電極、ソース配線およびドレイン配線を覆って第１
の絶縁膜を形成し、前記第１の絶縁膜上に上部遮光膜を
形成し、該上部遮光膜上に第２の絶縁膜を形成し、前記
第１の絶縁膜および前記第２の絶縁膜を部分的にエッチ
ングして前記ドレイン配線に達するコンタクトホールを
形成して、前記第２の絶縁膜上に前記ドレイン配線に接
続する画素電極を形成することを特徴としている。ま
た、前記ドレイン配線、前記第１の絶縁膜および前記上
部遮光膜、並びに前記上部遮光膜、前記第２の絶縁膜お
よび前記画素電極により保持容量を形成していることを
特徴としている。

【００１３】また、ＴＦＴは、チャネル形成領域、ソー
ス領域およびドレイン領域を含む半導体膜、ゲート絶縁
膜およびゲート電極を有し、ゲート電極は半導体膜より
下層（基板側）に形成された下部遮光膜をかねるゲート
配線に接続されている。

【００１４】このように、ゲート電極、ソース配線およ
びドレイン配線を同一の工程で形成しているため、工程
数を削減することを可能としている。具体的には、ＴＦ
Ｔの作製に要するフォトマスクの枚数を削減している。
フォトマスクはフォトリソグラフィの技術において、エ
ッチング工程の際に、マスクとするレジストパターンを
基板上に形成するために用いる。従って、フォトマスク
を１枚使用することは、その前後の工程において、被膜
の成膜およびエッチングなどの工程の他に、レジスト剥
離、洗浄や乾燥工程などが付加され、フォトリソグラフ
ィの工程においても、レジスト塗布、プレベーク、露
光、現像、ポストベークなどの煩雑な工程が行われるこ
とを意味する。

【００１５】また、ゲート電極、ソース配線およびドレ
イン配線を同一の工程で形成することにより、従来より
積層の数を削減することが可能となる。そのため、半導
体膜と遮光膜との物理的な距離が縮まり、光漏れや光の
回折などによるリーク電流の発生を防ぐことが可能とな
る。

【００１６】また、ソース配線とソース領域を直接接続
することで、コンタクトの数を削減し、開口率を向上さ
せることを可能としている。画素のサイズが小型化し続
ける中で開口率を向上させるために、コンタクトの数を
少しでも削減することは非常に有用である。

【００１７】また、ドレイン配線、第１の絶縁膜および
上部遮光膜、並びに上部遮光膜、第２の絶縁膜および画
素電極により保持容量を形成することで、十分な保持容
量の確保することを可能としている。また、前記第１の
絶縁膜および前記第２の絶縁膜を誘電率の高い膜とした
り、できるだけ薄く形成することで、保持容量をさらに
十分なものとすることができる。

【００１８】本明細書で開示する本発明の作製方法は、
絶縁表面上に第１の遮光膜を形成し、該第１の遮光膜上
に下地絶縁膜を形成し、該下地絶縁膜を介して前記第１
の遮光膜上に半導体膜を形成し、該半導体膜に選択的に
不純物元素を導入して、ソース領域およびドレイン領域
を形成し、前記半導体膜上に第１の絶縁膜を形成し、該
第１の絶縁膜を部分的にエッチングして前記第１の遮光
膜、前記ソース領域およびドレイン領域の一部を露呈さ
せ、前記第1の絶縁膜上に導電膜を形成し、該導電膜を
エッチングして、ゲート電極、ソース配線およびドレイ
ン配線を形成し、前記第１の絶縁膜、前記ゲート電極、
前記ソース配線および前記ドレイン配線に接して第２の
絶縁膜を形成し、該第２の絶縁膜上に前記第１の遮光膜
と重なる第２の遮光膜を形成し、該第２の遮光膜を覆っ
て第３の絶縁膜を形成し、該第３の絶縁膜を部分的にエ
ッチングして前記ドレイン配線の一部を露呈させて画素
電極を形成することを特徴としている。

【００１９】上記作製方法において、導電膜を形成する
材料としては、耐熱性導電性材料を用い、代表的にはＴ
ａ、Ｗ、Ｔｉ、Ｍｏ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた元
素、または前記元素を主成分とする合金材料若しくは化
合物材料で形成してもよい。また、リン等の不純物元素
を導入した結晶質珪素膜に代表される半導体膜を用いて
もよい。また、ＡｇＰｄＣｕ合金を用いてもよい。ま
た、導電膜は単層ではなく、２層以上の積層構造として
も良いし、耐熱性の低い導電性材料を耐熱性の高い導電
性材料で挟む構造としてもよい。

【００２０】また、上記作製方法において、前記不純物
元素は、ｎ型を付与する不純物元素およびｐ型を付与す
る不純物元素から選ばれた一種または複数種の元素とす
る。

【００２１】また、上記作製方法により作製される半導
体装置は、半導体膜上に第１の絶縁膜を介して形成され
ているゲート電極と、前記半導体膜に接続するソース配
線およびドレイン配線は、同一導電材料により形成され
ており、前記ゲート電極、前記ソース配線および前記ド
レイン配線上に第２の絶縁膜を介して形成された遮光膜
と、該遮光膜上に形成された第３の絶縁膜と、該第３の
絶縁膜上に形成され、かつ、前記ドレイン配線と電気的
に接続する画素電極とにより保持容量が形成されている
ことを特徴とする半導体装置である。

【００２２】また、上記作製方法により作製される他の
半導体装置は、半導体膜上に第１の絶縁膜を介して形成
されているゲート電極と、前記半導体膜に接続するソー
ス配線およびドレイン配線は、同一導電材料により形成
されており、前記ゲート電極、前記ソース配線および前
記ドレイン配線上に第２の絶縁膜を介して形成された遮
光膜と、該遮光膜上に形成された第３の絶縁膜と、該第
３の絶縁膜上に形成され、かつ、前記ドレイン配線と電
気的に接続する画素電極とにより第１の保持容量が形成
され、前記ドレイン配線と、前記第２の絶縁膜と、前記
遮光膜とにより第２の保持容量が形成されていることを
特徴とする半導体装置である。

【００２３】上記各半導体装置において、導電膜を形成
する材料としては、耐熱性導電性材料を用い、代表的に
はＴａ、Ｗ、Ｔｉ、Ｍｏ、Ｃｕ、Ｃｒ、Ｎｄから選ばれ
た元素、または前記元素を主成分とする合金材料若しく
は化合物材料で形成されている。また、リン等の不純物
元素を導入した結晶質珪素膜に代表される半導体膜を用
いてもよい。また、ＡｇＰｄＣｕ合金を用いてもよい。
また、導電膜は単層ではなく、２層以上の積層構造とし
ても良いし、耐熱性の低い導電性材料を耐熱性の高い導
電性材料で挟む構造としてもよい。

【００２４】このように、本発明は、ゲート電極、ソー
ス配線およびドレイン配線を同一の工程で形成すること
により、従来より工程数を削減することが可能となり、
歩留まりが向上し、半導体装置の製造コストが低減され
る。また、積層の数を削減することが可能となるため、
半導体膜と上部遮光膜との物理的な距離が縮まり、光漏
れや光の回折などによるリーク電流の発生を防ぐことが
可能となる。さらに、ソース配線とソース領域を直接接
続することで、コンタクトの数を削減し、開口率を向上
させることを可能としている。また、ドレイン配線、層
間絶縁膜および上部遮光膜、並びに上部遮光膜、第１の
絶縁膜および画素電極により保持容量を形成すること
で、十分な保持容量を確保することを可能としている。

【００２５】また、本発明の他の構成は、絶縁表面上に
画素部と駆動回路とを有する半導体装置であって、前記
画素部のＴＦＴにおいて、第１の半導体膜上に第１の絶
縁膜を介して形成されている第１のゲート電極と、前記
半導体膜に接続する第１のソース配線および第１のドレ
イン配線は、同一導電材料により形成されており、前記
第１のゲート電極は、前記半導体膜の下方に形成されて
いる導電材料からなる下部遮光膜に接続しており、前記
第１のゲート電極、前記第１のソース配線および前記第
１のドレイン配線上に第２の絶縁膜を介して形成された
上部遮光膜と、該上部遮光膜上に形成された第３の絶縁
膜と、該第３の絶縁膜上に形成され、かつ、前記ドレイ
ン配線と電気的に接続する画素電極とにより保持容量が
形成され、前記駆動回路のＴＦＴにおいて、第２の半導
体膜上に第１の絶縁膜を介して形成されている第２のゲ
ート電極と、前記半導体膜に接続する第２のソース配線
および第２のドレイン配線は、同一導電材料により形成
されており、前記下部遮光膜と同一材料からなる配線が
前記第２のゲート電極と接続していることを特徴とする
半導体装置である。

【００２６】また、上記構成において、前記絶縁表面上
に形成するＴＦＴは全てｎチャネル型ＴＦＴまたはｐチ
ャネル型ＴＦＴとしてもよい。また、上記構成におい
て、前記下部遮光膜は、画素ＴＦＴの第１の半導体膜の
下方とし、駆動回路に設けられる前記下部遮光膜と同一
材料からなる配線は、第２のソース配線や第２のドレイ
ン配線と交差しないようにする引き回し配線（第２のゲ
ート電極と接続するゲート配線）であることを特徴とし
ている。

【００２７】

【発明の実施の形態】図５の断面図を用いて、本発明の
画素構造について説明する。

【００２８】基板５０１上にゲート配線としても機能す
る下部遮光膜５０２、５０３が形成されている。ゲート
配線５０３上には下地絶縁膜５０４、半導体層５１１、
ゲート絶縁膜５２５の順に形成されている。前記ゲート
絶縁膜５２５上のゲート電極５３８はゲート配線５０３
と接続されている。ソース配線５３７およびドレイン配
線５４０は半導体層５１１の不純物領域にそれぞれ接続
されている。ゲート電極５３８、ソース配線５３７およ
びドレイン配線５４０上には第１層間絶縁膜５４１、第
２層間絶縁膜５４２が積層されており、前記第２層間絶
縁膜５４２上にＴＦＴ（特にチャネル形成領域）の上部
遮光膜５４３が形成されている。前記上部遮光膜５４３
上には第３の層間絶縁膜５４４が形成されている。前記
第３層間絶縁膜５４４上には、画素電極５４６が形成さ
れる。

【００２９】ゲート電極５３８、ソース配線５３７およ
びドレイン配線５４０は同一工程において形成されてい
る点に特徴がある。これにより、工程数を削減すること
を実現している。また、ソース配線とソース領域とを直
接接続することでコンタクトホールの数を減らし、液晶
表示装置を作製したときの開口率を向上させることを可
能としている。

【００３０】本発明で開示する画素構造は、下部遮光膜
（ゲート配線）５０２、５０３および上部遮光膜５４３
を有し、また、積層構造を少なくすることで上部遮光膜
５４３と半導体層との物理的な距離を縮め、半導体層に
あたる可能性があった基板裏面側の光や、上面から入射
した光が基板中を乱反射した光を遮ることを可能とす
る。

【００３１】また、本発明で開示する画素構造における
保持容量は、上部遮光膜５４３と画素電極５４６を電極
とし、第３の層間絶縁膜５４４を誘電体とする容量５４
７と、ドレイン配線５４０と上部遮光膜５４３を電極と
し、第３の層間絶縁膜５４４を誘電体とする容量５４８
とがあり、工程数を増やすことなく、十分な容量を確保
することができる。

【００３２】以上の構成でなる本発明について、以下に
示す実施例によりさらに詳細な説明を行うこととする。

【００３３】

【実施例】［実施例１］本実施例ではアクティブマトリ
クス基板の作製方法について図１〜図８を用いて説明す
る。本明細書ではＣＭＯＳ回路、及び駆動回路と、画素
ＴＦＴ、保持容量とを有する画素部を同一基板上に形成
された基板を、便宜上アクティブマトリクス基板と呼
ぶ。

【００３４】まず、本実施例ではコーニング社の７０５
９ガラスや１７３７ガラスなどに代表されるバリウムホ
ウケイ酸ガラス、またはアルミノホウケイ酸ガラスなど
のガラスからなる基板５０１を用いる。なお、基板５０
１としては、石英基板や単結晶シリコン基板、金属基板
またはステンレス基板の表面に絶縁膜を形成したものを
用いても良い。また、本実施例の処理温度に耐えうる耐
熱性が有するプラスチック基板を用いてもよい。本実施
例では石英ガラス基板を用いる。

【００３５】次いで、石英基板５０１上に下部遮光膜を
形成する。まず、酸化珪素膜、窒化珪素膜または酸化窒
化珪素膜などの絶縁膜から成る膜厚１０〜１５０ｎｍ
（好ましくは５０〜１００ｎｍ）の下地膜を形成する。
そして、本実施例の処理温度に耐え得るＴａ、Ｗ、Ｃ
ｒ、Ｍｏ等の導電性材料およびその積層構造により３０
０nm程度の膜厚で下部遮光膜を形成する。前記下部遮光
膜は画素部または駆動回路のゲート配線、または引き回
し配線としての機能も有する。本実施例では膜厚７５ｎ
ｍの結晶質珪素膜５０２を形成し、続いて膜厚１５０ｎ
ｍのＷＳｉｘ（x＝２．０〜２．８）を成膜した後、不
要な部分をエッチングして下部遮光膜５０３を形成す
る。なお、本実施例では、下部遮光膜として積層構造を
用いるが、前記下部遮光膜として単層構造を用いても良
い。また、図では画素部のみに下部遮光膜を示している
が、駆動回路においても下部遮光膜と同じ材料で配線を
形成し、ゲート配線、または引き回し配線の一部として
形成する。

【００３６】そして基板５０１および下部遮光膜５０３
上に酸化珪素膜、窒化珪素膜または酸化窒化珪素膜など
の絶縁膜から成る膜厚１０〜６５０ｎｍ（好ましくは５
０〜６００ｎｍ）の下地膜５０４を形成する。本実施例
では下地膜５０４として単層構造を用いるが、前記絶縁
膜を２層以上積層させた構造を用いても良い。本実施例
では、下地膜５０４としては、プラズマＣＶＤ法を用
い、ＳｉＨ₄、ＮＨ₃、及びＮ₂Ｏを反応ガスとして成膜
される膜厚５８０ｎｍの酸化窒化珪素膜５０４（組成比
Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）
を３５０℃にて形成する。

【００３７】次いで、下地膜５０４上に半導体膜５０５
を形成する。（図１（Ａ））半導体膜５０５は、非晶質
構造を有する半導体膜を公知の手段（スパッタ法、ＬＰ
ＣＶＤ法、またはプラズマＣＶＤ法等）により、２５〜
８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成す
る。半導体膜の材料に限定はないが、好ましくは珪素ま
たは珪素ゲルマニウム（ＳｉＧｅ）合金などで形成する
と良い。

【００３８】そして、ニッケルなどの触媒を用いた熱結
晶化法を行って、半導体膜を結晶化する。（図１
（Ｂ））また、ニッケルなどの触媒を用いた熱結晶化法
の他に、公知の結晶化処理（レーザ結晶化法、熱結晶化
法等）を組み合わせて行ってもよい。本実施例では、酢
酸ニッケル溶液（重量換算濃度１０ｐｐｍ、体積５ｍ
ｌ）をスピンコートにより膜上全面に塗布して金属含有
層５０６を形成し、温度６００度の窒素雰囲気中に１２
時間曝す。

【００３９】また、レーザ結晶化法も適用する場合に
は、パルス発振型または連続発振型のエキシマレーザや
ＹＡＧレーザ、ＹＶＯ₄レーザ等を用いることができ
る。これらのレーザを用いる場合には、レーザ発振器か
ら放射されたレーザ光を光学系で線状に集光し半導体膜
に照射する方法を用いると良い。結晶化の条件は実施者
が適宣選択するものであるが、エキシマレーザを用いる
場合はパルス発振周波数３００Ｈｚとし、レーザーエネ
ルギー密度を１００〜８００mJ/cm²(代表的には２００
〜７００mJ/cm²)とする。また、ＹＡＧレーザを用いる
場合にはその第２高調波を用いパルス発振周波数１〜３
００Ｈｚとし、レーザーエネルギー密度を３００〜１０
００mJ/cm²(代表的には３５０〜８００mJ/cm²)とすると
良い。そして幅１００〜１０００μｍ、例えば４００μ
ｍで線状に集光したレーザ光を基板全面に渡って照射
し、この時の線状ビームの重ね合わせ率（オーバーラッ
プ率）を５０〜９８％として行ってもよい。

【００４０】続いて、活性領域となる半導体層から、結
晶化を助長するために用いた金属元素を除去または低減
するために、ゲッタリングを行う。ゲッタリングについ
ては特開平１０−２７０３６３号公報に開示している方
法を適用すればよい。或いは、半導体膜上にエッチング
ストッハ゜ーとなる極薄い酸化層を形成した後、該酸化層上に
ゲッタリングサイトとしてリンまたは希ガスを含むアモ
ルファスシリコン膜を積層した後、熱処理を行ってゲッ
タリングを行い、活性領域となる半導体層から金属元素
を除去または低減させた後、ゲッタリングサイトを除去
すればよい。本実施例では、上記公報に記載の技術を用
い、マスクとして、膜厚５０ｎｍの酸化珪素膜を形成
し、パターニングを行って、所望の形状の酸化珪素膜５
０７ａ〜５０７ｃを得る。そして、半導体膜に選択的に
１５族に属する元素（代表的にはＰ（リン））を導入し
て不純物領域５０８ａ〜５０８ｅを形成する。なお、不
純物元素の導入の方法は、プラズマドーピング法、イオ
ン注入法、イオンシャワードーピング法から選ばれた一
種または複数種の方法により導入すればよい。そして、
第２の熱処理を行うことで、活性領域となる半導体層か
ら不純物領域５０８ａ〜５０８ｅへ金属元素を移動さ
せ、前記半導体層から前記金属元素を除去または半導体
特性に影響しない程度にまで低減することができる。
（図１（Ｃ））このようにして作製した活性領域を有す
るＴＦＴはオフ電流値が下がり、結晶性が良いことから
高い電界効果移動度が得られ、良好な特性を達成するこ
とができる。

【００４１】そして、酸化珪素膜５０７ａ〜５０７ｃを
マスクとして結晶質半導体膜にエッチングを行った後、酸
化珪素膜５０７ａ〜５０７ｃを除去して半導体層５０９
〜５１１を形成する。（図２（Ａ））

【００４２】ここで、絶縁膜を形成して半導体膜の結晶
性を向上させるために熱処理を行って、半導体層の上部
を熱酸化させるのが望ましい。例えば、減圧ＣＶＤ装置
で２０ｎｍの酸化珪素膜を成膜した後、ファーネスアニ
ール炉で熱処理を行う。この処理により、半導体層の上
部は酸化される。そして、酸化珪素膜および半導体層の
酸化した部分をエッチングすると、結晶性の向上した半
導体層が得られる。

【００４３】また、半導体層５０９〜５１１を形成した
後、ＴＦＴのしきい値を制御するために微量な不純物元
素（ボロンまたはリン）を導入してもよい。

【００４４】そして、レジストからなるマスク５１２ａ
〜５１２ｃを形成し、第２の不純物元素の導入（第２の
ドーピング処理）を行って、半導体層にｎ型を付与する
不純物元素を導入する。（図２（Ｂ））不純物元素を導
入するときの条件は１×１０ ¹³〜５×１０¹⁴/cm²とし、
加速電圧を５〜８０ｋｅＶとして行う。本実施例ではド
ーズ量を１．５×１０¹³/cm²とし、加速電圧を１０ｋｅ
Ｖとして行う。ｎ型を付与する不純物元素として１５族
に属する元素、典型的にはリン（Ｐ）または砒素（Ａ
ｓ）を用いるが、ここではリン（Ｐ）を用いる。このと
き、マスク５１２ａ、５１２ｃが形成されているため、
選択的に低濃度不純物領域５１３、５１４が形成され
る。低濃度不純物領域５１３、５１４には１×１０¹⁸〜
１×１０²⁰/cm³の濃度範囲でｎ型を付与する不純物元素
を添加する。ここで、ｐチャネル型ＴＦＴを形成する半
導体層にはレジストによるマスク５１２ｂが形成されて
おり、ｎ型を付与する不純物元素は導入されない。

【００４５】次いで、レジストからなるマスクを除去
し、新たにマスク５１５ａ〜５１５ｃを形成して、図２
（Ｃ）に示すように、第３の不純物元素の導入（第３の
ドーピング処理）を行う。不純物元素を導入するときの
条件はドーズ量を１×１０¹³〜１×１０¹⁵/cm²とし、加
速電圧を５〜８０ｋｅＶとして行う。このとき、ｐチャ
ネル型ＴＦＴを形成する半導体層にｎ型を付与する不純
物元素を導入しないためにマスク５１５ｂを形成し、ま
た、ｎチャネル型ＴＦＴを形成するための半導体層に選
択的に高濃度不純物領域を形成するためにマスク５１５
ａ、５１５ｃを形成する。本実施例ではドーズ量を２×
１０¹⁵/ｃｍ²とし、加速電圧を３０ｋｅＶとして行う。
こうして、高濃度不純物領域５１６、５１８と低濃度不
純物領域５１７、５１９が形成される。なお、第２のド
ーピング処理と第３のドーピング処理の順序は特に限定
されず、高濃度不純物領域を形成した後、低濃度不純物
領域を形成してもよい。

【００４６】次いで、レジストからなるマスクを除去し
た後、新たにレジストからなるマスク５２０ａ〜５２０
ｃを形成して、図３（Ａ）に示すように、第４の不純物
元素の導入（第４のドーピング処理）を行う。この第４
の不純物元素の導入により、ｐチャネル型ＴＦＴの活性
層となる半導体層に前記一導電型とは逆の導電型を付与
する不純物元素が添加される。このとき、マスク５２０
ｂが形成されているため、選択的に低濃度不純物領域５
２１が形成される。本実施例では、低濃度不純物領域５
２１はジボラン（Ｂ₂Ｈ₆）を用いたイオンシャワードー
ピング法で形成する。イオンシャワードーピング法の条
件はドーズ量を１×１０¹³〜１×１０¹⁴/cm²とし、加速
電圧を５〜８０ｋｅＶとして行う。この第４の不純物元
素の導入の際には、ｎチャネル型ＴＦＴを形成する半導
体層はレジストからなるマスク５２０ａ、５２０ｃで覆
われているため、ｐ型を付与する不純物元素は導入され
ない。

【００４７】次いで、レジストからなるマスクを除去
し、新たにマスク５２２ａ〜５２２ｃを形成して、図３
（Ｂ）に示すように、第５の不純物元素の導入（第５の
ドーピング処理）を行う。不純物元素を導入するときの
条件はドーズ量を１×１０¹³〜１×１０¹⁵/cm²とし、加
速電圧を５〜８０ｋｅＶとして行う。このとき、ｎチャ
ネル型ＴＦＴを形成する半導体層にｐ型を付与する不純
物元素を導入しないためにマスク５２２ａ、５２２ｃを
形成し、また、ｐチャネル型ＴＦＴを形成するための半
導体層に選択的に高濃度不純物領域を形成するためにマ
スク５２２ｂを形成する。本実施例ではドーズ量を１×
１０¹⁵/ｃｍ²とし、加速電圧を２０ｋｅＶとして行う。
こうして、高濃度不純物領域５２３と低濃度不純物領域
５２４が形成される。なお、第４のドーピング処理と第
５のドーピング処理の順序は特に限定されず、高濃度不
純物領域を形成した後、低濃度不純物領域を形成しても
よい。

【００４８】また、本実施例では、ｐチャネル型ＴＦＴ
を形成するための半導体層に２度のｐ型を付与する不純
物元素のドーピングを行い、低濃度不純物領域と高濃度
不純物領域を形成した例を示したが、特に限定されず、
高濃度不純物領域のみとしてもよい。また、第２乃至５
のドーピング処理の順序は特に限定されない。

【００４９】以上までの工程で、それぞれの半導体層に
高濃度不純物領域および低濃度不純物領域が形成され
る。

【００５０】次いで、半導体層５０９〜５１１を覆う絶
縁膜５２５を形成する。絶縁膜５２５はプラズマＣＶＤ
法またはスパッタ法を用い、厚さを２０〜１５０ｎｍと
して珪素を含む絶縁膜で形成する。本実施例では、プラ
ズマＣＶＤ法により３５ｎｍの厚さで酸化窒化珪素膜
（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２
％）で形成した。もちろん、ゲート絶縁膜は酸化窒化珪
素膜に限定されるものでなく、他の珪素を含む絶縁膜を
用いても良い。

【００５１】また、酸化珪素膜を用いる場合には、プラ
ズマＣＶＤ法でＴＥＯＳ（Tetraethyl Ortho Silicat
e）とＯ₂とを混合し、反応圧力４０Pa、基板温度３００
〜４００℃とし、高周波（１３．５６MHz）電力密度
０．５〜０．８W/cm²で放電させて形成することができ
る。このようにして作製される酸化珪素膜は、その後４
００〜５００℃の熱アニールによりゲート絶縁膜として
良好な特性を得ることができる。

【００５２】なお、絶縁膜５２５を形成してから、第２
乃至第５の不純物元素の導入を行って、高濃度不純物領
域および低濃度不純物領域を形成してもよい。

【００５３】そして、半導体層と接続するコンタクト５
２６〜５２９および下部遮光膜５０３と接続するコンタ
クト５３０を形成した後、膜厚１００〜５００ｎｍの耐
熱性を有する導電膜５３１を形成する。本実施例では、
Ｗのターゲットを用いたスパッタ法で膜厚４００ｎｍの
Ｗ膜を形成する。その他に６フッ化タングステン（ＷＦ
₆）を用いる熱ＣＶＤ法で形成することもできる。

【００５４】なお、本実施例では、導電膜５３１をＷと
しているが、特に限定されず、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、
Ｃｕ、Ｃｒ、Ｎｄから選ばれた元素、または前記元素を
主成分とする合金材料若しくは化合物材料で形成しても
よい。また、リン等の不純物元素を導入した結晶質珪素
膜に代表される半導体膜を用いてもよい。また、ＡｇＰ
ｄＣｕ合金を用いてもよい。また、本実施例では単層構
造としたが、導電膜を２層以上積層して形成してもよ
い。また、Ａｌ等の耐熱性の低い導電膜を耐熱性の高い
導電膜で挟んだ３層構造としてもよい。

【００５５】次に、フォトリソグラフィ法を用いてレジ
ストからなるマスク（図示せず）を形成し、電極及び配
線を形成するためのエッチング処理を行う。本実施例で
はエッチング条件として、ＩＣＰ（Inductively Couple
d Plasma：誘導結合型プラズマ）エッチング法を用い、
エッチング用ガスにＣＦ₄とＣｌ₂とＯ₂とを用い、それ
ぞれのガス流量比を２５：２５：１０（ｓｃｃｍ）と
し、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ
（13.56MHz）電力を投入してプラズマを生成してエッチ
ングを行った。基板側（試料ステージ）にも１５０Ｗの
ＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイ
アス電圧を印加する。こうしてゲート電極５３３、５３
５、５３８、ソース配線５３２、５３７、ドレイン配線
５３６、５４０、ｎチャネル型ＴＦＴとｐチャネル型Ｔ
ＦＴを接続する配線５３４を形成する。

【００５６】図６にここまで作製された状態の上面図を
示す。なお、図１（Ａ）〜図４（Ａ）に対応する部分に
は同じ符号を用いている。図４（Ａ）中の鎖線Ａ−Ａ’
は図６中の鎖線Ａ―Ａ’で切断した断面図に対応してい
る。

【００５７】次いで、電極および配線５３２〜５４０を
覆って、第１の層間絶縁膜５４１を形成する。この第１
の層間絶縁膜５４１としては、プラズマＣＶＤ法または
スパッタ法を用い、厚さを１００〜２００ｎｍとして珪
素を含む絶縁膜で形成する。本実施例では、プラズマＣ
ＶＤ法により膜厚１５０ｎｍの酸化窒化珪素膜を形成す
る。もちろん、第１の層間絶縁膜５３８は酸化窒化珪素
膜に限定されるものでなく、他の珪素を含む絶縁膜を単
層または積層構造として用いても良い。

【００５８】次いで、熱処理を行って、半導体層の結晶
性の回復、それぞれの半導体層に添加された不純物元素
の活性化を行う。この熱処理はファーネスアニール炉を
用いる熱アニール法で行う。熱アニール法としては、酸
素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の
窒素雰囲気中で４００〜７００℃、代表的には５００〜
５５０℃で行えばよく、本実施例では５５０℃、４時間
の熱処理で活性化処理を行った。なお、熱アニール法の
他に、ＹＡＧレーザ等を用いたレーザアニール法、また
はラピッドサーマルアニール法（ＲＴＡ法）を適用する
ことができる。

【００５９】また、第１の層間絶縁膜を形成する前に熱
処理を行っても良い。ただし、用いた配線材料が熱に弱
い場合には、本実施例のように配線等を保護するため第
１の層間絶縁膜を形成した後で熱処理を行うことが好ま
しい。

【００６０】さらに、熱処理（３００〜５５０℃で１〜
１２時間の熱処理）を行って、水素化処理を行う。この
工程は第１の層間絶縁膜５４１に含まれる水素により半
導体層のダングリングボンドを終端する工程である。も
ちろん、第１の層間絶縁膜の存在に関係なく半導体層を
水素化することもできる。水素化の他の手段として、プ
ラズマ水素化（プラズマにより励起された水素を用い
る）や、３〜１００％の水素を含む雰囲気中で３００〜
４５０℃で１〜１２時間の熱処理を行っても良い。

【００６１】次いで、第１の層間絶縁膜５４１上に無機
絶縁膜材料または有機絶縁物材料から成る第２の層間絶
縁膜５４２を形成する。保持容量の一方の電極と他方の
電極との距離が場所により異なるよりも均一である方
が、容量が大きくなる場合が多い。つまり、ドレイン配
線と、後工程で形成される上部遮光膜とが平行に形成さ
れる方が望ましい。そのため、前記第２の層間絶縁膜５
４２は表面が平坦化する膜を用いるのが望ましい。ま
た、表面の平坦性を向上させる公知の技術、例えばＣＭ
Ｐ（ケミカルメカニカルポリッシング）と呼ばれる研磨
工程を用いてもよい。さらに、保持容量の一方の電極と
他方の電極との距離が近い方が、容量を大きくすること
ができる。そのため、平坦性を有する絶縁膜を形成した
後、さらにエッチバックや研磨工程等を行って、前記第
２の絶縁膜の表面と、前記ドレイン配線との距離とをで
きるだけ近付けることが望ましい。このとき、ドレイン
配線上に形成されている第１の層間絶縁膜５４１を露呈
させるのが望ましい。また、容量は誘電体の誘電率にも
比例して大きくなる。そのため、第１の層間絶縁膜が第
２の層間絶縁膜より高い誘電率を有する膜により形成さ
れていれば、ドレイン配線、層間絶縁膜および上部遮光
膜により形成される保持容量をさらに大きくすることが
可能である。本実施例では、第２の層間絶縁膜５４２と
して膜厚１μｍのアクリル樹脂膜を形成し、エッチング
を行って、ゲート電極、ソース配線およびドレイン配線
上に形成されている前記第１の層間絶縁膜５４１の一部
を露呈させ、前記第１の層間絶縁膜および前記第２の層
間絶縁膜とにより表面が平坦化している。（図４
（Ｂ））

【００６２】なお、本実施例では、第１の層間絶縁膜お
よび第２の層間絶縁膜を形成しているが、もちろん、単
層構造としてもよい。この場合においても、表面が平坦
化する膜を用いるのが望ましい。

【００６３】そして、第２の層間絶縁膜５４１上にＡ
ｌ、Ｔｉ、Ｗ、Ｃｒ、または黒色樹脂等の高い遮光性を
持つ膜を所望の形状にパターニングして上部遮光膜５４
３を形成する。この遮光膜５４３は画素の開口部以外を
遮光するように網目状に配置する。

【００６４】図７にここまで作製された状態の上面図を
示す。なお、図１〜図４（Ｂ）に対応する部分には同じ
符号を用いている。図４（Ｂ）中の鎖線Ａ−Ａ’は図７
中の鎖線Ａ―Ａ’で切断した断面図に対応している。

【００６５】さらに、この上部遮光膜５４３を覆うよう
に第３の層間絶縁膜５４４を無機絶縁材料や有機絶縁材
料により形成する。上部遮光膜と、第３の層間絶縁膜
と、後工程で形成される画素電極とにより構成される保
持容量を十分なものとするため、前記第３の層間絶縁膜
５４４は表面が平坦化する膜を用いるのが望ましい。ま
た、絶縁膜を形成した後エッチバックや研磨工程を行っ
て表面を平坦化させて第３の層間絶縁膜５４４を形成し
てもよい。さらに、容量を大きくするため、誘電率の高
い膜を用いたり、できるだけ薄く形成するのが望まし
い。

【００６６】そして、ドレイン配線５４０に通じるコン
タクトホール５４５を形成し、ＩＴＯ等の透明導電膜を
１００nm厚形成し、所望の形状にパターニングすること
で画素電極５４６を形成する。

【００６７】なお、保持容量は、上部遮光膜５４３と画
素電極５４６を電極とし、第３の層間絶縁膜５４４を誘
電体とする容量５４７と、ドレイン配線５４０と画素電
極５４６を電極とし、第３の層間絶縁膜５４４を誘電体
とする容量５４８とがあり、工程数を増やすことなく、
十分な容量を確保することができる。

【００６８】図８にここまで作製された状態の上面図を
示す。なお、図１〜図４に対応する部分には同じ符号を
用いている。図５中の鎖線Ａ−Ａ’は図８中の鎖線Ａ―
Ａ’で切断した断面図に対応している。

【００６９】また、図９で示すように、ドレイン配線に
通じるコンタクトホール７４５をドレイン領域とドレイ
ン配線を接続するコンタクトホール上に作製すれば、さ
らに開口率を向上させることが可能となる。なお、図９
（Ａ）中の鎖線Ｂ−Ｂ’は図９（Ｂ）中の鎖線Ｂ−Ｂ’
で切断した断面図に対応している。このとき、保持容量
は上部遮光膜５４３と画素電極７４６を電極とし、第３
の層間絶縁膜７４４を誘電体とする容量７４７となる。

【００７０】以上の様にして、ｎチャネル型ＴＦＴ５５
１とｐチャネル型ＴＦＴ５５２を有する駆動回路５５５
と、画素ＴＦＴ５５３、保持容量５４６、５４７とを有
する画素部５５６が同一基板上に形成されたアクティブ
マトリクス基板が完成する。

【００７１】このようにして形成されたアクティブマト
リクス基板はゲート電極、ソース配線およびドレイン配
線が同一工程で形成されているため、従来よりも工程数
を削減することを可能としている。そのため、歩留まり
が向上し、コストの低減も実現できる。また、上部遮光
膜と半導体膜との物理的な距離が短縮されるため、光漏
れや光の回折などによるリーク電流の発生を防ぐことが
可能となる。さらに、ソース配線が直接半導体膜と接続
することでコンタクトホールの数を最小限に留め、液晶
表示装置を作製したときの開口率を向上させることが可
能となる。

【００７２】［実施例２］本実施例では、画素部におけ
る保持容量を実施例１とは異なる方法で作製する方法に
ついて説明する。なお、実施例１の図４（Ｂ）で示す第
２の層間絶縁膜の形成までは同一であるので、説明は省
略する。

【００７３】前記第２の層間絶縁膜上に上部遮光膜を形
成する。本実施例では上部遮光膜としてチタンを主成分
とする膜６４３ａとアルミニウムを主成分とする膜６４
３ｂとを積層して用いる。そして、上部遮光膜の表面に
陽極酸化法またはプラズマ酸化法を行うと、アルミニウ
ムを主成分とする膜６４３ｂとがチタンを主成分とする
膜６４３ａの一部が陽極酸化され、酸化絶縁膜６４４ｂ
として酸化アルミニウム膜（アルミナ膜）が形成され
る。この酸化絶縁膜６４４ｂを保持容量の誘電体として
用いる。なお、タンタル（Ｔａ）またはチタン（Ｔｉ）
を陽極酸化して得られる酸化絶縁膜も誘電率が高いた
め、保持容量の誘電体として好適に用いることができ
る。また、酸化絶縁膜は２０〜１００ｎｍ（好ましくは
３０〜５０ｎｍ）の厚さであるのが望ましい。（図１０
（Ａ））

【００７４】この陽極酸化処理に際して、まず十分にア
ルカリイオン濃度の小さい酒石酸エチレングリコール溶
液を作製する。これは１５％の酒石酸アンモニウム水溶
液とエチレングリコールとを２：８で混合した溶液であ
り、これにアンモニア水を加え、ｐＨが７±０．５とな
るように調節する。そして、この溶液中に陰極となる白
金電極を設け、遮光膜１２２が形成されている基板を溶
液に浸し、遮光膜１２２を陽極として、一定（数ｍＡ〜
数十ｍＡ）の直流電流を流す。本実施例では１枚の基板
に200ｍＡの電流を流す。

【００７５】溶液中の陰極と陽極との間の電圧は陽極酸
化物の成長に従い時間と共に変化するが、定電流のまま
一定の昇圧レートで電圧を上昇させて、到達電圧４５Ｖ
に達したところで陽極酸化処理を終了させる。このよう
にして上部遮光膜の表面には厚さ約５０ｎｍの酸化絶縁
膜６４５を形成することができる。なお、ここで示した
陽極酸化法に係わる数値は一例にすぎず、作製する素子
の大きさ等によって当然最適値は変化しうるものであ
る。

【００７６】また、ここでは陽極酸化法を用いて遮光膜
表面のみに絶縁膜を設ける構成としたが、絶縁膜をプラ
ズマＣＶＤ法、熱ＣＶＤ法またはスパッタ法などの気相
法によって形成する膜や、ＤＬＣ（Diamond Like Carbo
n）膜、酸化タンタル膜、有機絶縁膜から選ばれた一種
または複数種の膜とを組み合わせた積層膜を用いても良
い。

【００７７】次いで、第３層間絶縁膜６４６を形成す
る。第３層間絶縁膜６４６は、向き絶縁材料や有機絶縁
膜を用いて形成する。本実施例ではポリイミドを膜厚
１．５μmで形成する。続いて、保持容量となる領域の
層間絶縁膜はエッチングして除去し、酸化絶縁膜６４４
ｂを露出させる。

【００７８】続いて、実施例１に従って画素電極６４８
を作製すれば、図１０（Ｃ）で示すアクティブマトリク
ス型基板が完成する。

【００７９】なお、保持容量は、上部遮光膜６４３と画
素電極５４６を電極とし、酸化絶縁膜６４５を誘電体と
する容量６４９と、ドレイン配線５４０と上部遮光膜６
４３を電極とし、第３の層間絶縁膜６４７を誘電体とす
る容量６５０とがあり、工程数を増やすことなく、十分
な容量を確保することができる。

【００８０】このようにして形成されるアクティブマト
リクス基板はゲート電極、ソース配線およびドレイン配
線が同一工程で形成されているため、従来よりも工程数
を削減することを可能としている。そのため、歩留まり
が向上し、コストの低減も実現できる。また、上部遮光
膜と半導体膜との物理的な距離が短縮されるため、光漏
れや光の回折などによるリーク電流の発生を防ぐことが
可能となる。さらに、ソース配線が直接半導体膜と接続
することでコンタクトホールの数を最小限に留め、液晶
表示装置を作製したときの開口率を向上させることが可
能となる。

【００８１】［実施例３］本実施例では、本発明を用い
て形成されたＧＯＬＤ構造のＴＦＴを有するアクティブ
マトリクス基板の作製方法について、説明する。なお、
実施例１の図３（Ｃ）で示す導電膜の形成までは同一で
あるので、説明は省略する。

【００８２】ここで、フォトリソグラフィ法を用いてレ
ジストからなるマスク（図示せず）を形成し、電極及び
配線を形成するためのエッチング処理を行う。このと
き、低濃度不純物領域の一部がゲート電極と重なるよう
にして、エッチング処理を行う。こうしてゲート電極６
３３、６３５、６３８、ソース配線６３２、６３７、ド
レイン配線６３６、６４０、ｎチャネル型ＴＦＴとｐチ
ャネル型ＴＦＴを接続する配線６３４を形成する。（図
１１（Ａ））

【００８３】そして、実施例１に従って画素電極５４６
まで形成すれば、アクティブマトリクス型基板が完成す
る。（図１１（Ｂ））

【００８４】このようにして形成されたアクティブマト
リクス基板はゲート電極、ソース配線およびドレイン配
線が同一工程で形成されているため、従来よりも工程数
を削減することを可能としている。そのため、歩留まり
が向上し、コストの低減も実現できる。また、上部遮光
膜と半導体膜との物理的な距離が短縮されるため、光漏
れや光の回折などによるリーク電流の発生を防ぐことが
可能となる。さらに、ソース配線が直接半導体膜と接続
することでコンタクトホールの数を最小限に留め、液晶
表示装置を作製したときの開口率を向上させることが可
能となる。また、ＴＦＴをＧＯＬＤ構造としたことで、
オフ電流を低減することが可能となり、ＴＦＴの信頼性
を向上させることが出来る。

【００８５】また、本実施例では、画素部のＴＦＴと駆
動回路のＴＦＴの両方をＧＯＬＤ構造とした例を示した
が、特に限定されず、駆動回路のＴＦＴ（ｎチャネル型
ＴＦＴまたはｐチャネル型ＴＦＴ）のみをＧＯＬＤ構造
としてもよいし、駆動回路の一部のｎチャネル型ＴＦＴ
のみをＧＯＬＤ構造としてもよい。

【００８６】［実施例４］本実施例では、実施例１で作
製したアクティブマトリクス基板から、透過型液晶表示
装置を作製する工程を以下に説明する。説明には図１２
を用いる。

【００８７】まず、実施例１に従い、図５の状態のアク
ティブマトリクス基板を得た後、前記アクティブマトリ
クス基板上、少なくとも画素電極５４７上に配向膜５６
７を形成しラビング処理を行う。なお、本実施例では配
向膜５６７を形成する前に、アクリル樹脂膜等の有機樹
脂膜をパターニングすることによって基板間隔を保持す
るための柱状のスペーサ（図示せず）を所望の位置に形
成する。また、柱状のスペーサに代えて、球状のスペー
サを基板全面に散布してもよい。

【００８８】次いで、対向基板５６９を用意する。次い
で、対向基板５６９上に着色層５７０、平坦化膜５７３
を形成する。

【００８９】次いで、平坦化膜５７３上に透明導電膜か
らなる対向電極５７６を少なくとも画素部に形成し、対
向基板の全面に配向膜５７４を形成し、ラビング処理を
施す。

【００９０】そして、画素部と駆動回路が形成されたア
クティブマトリクス基板と対向基板とをシール材５６８
で貼り合わせる。シール材５６８にはフィラーが混入さ
れていて、このフィラーと柱状スペーサによって均一な
間隔を持って２枚の基板が貼り合わせられる。その後、
両基板の間に液晶材料５７５を注入し、封止剤（図示せ
ず）によって完全に封止する。液晶材料５７５には公知
の液晶材料を用いれば良い。このようにして図１２に示
す反射型液晶表示装置が完成する。そして、必要があれ
ば、アクティブマトリクス基板または対向基板を所望の
形状に分断する。さらに、対向基板のみに偏光板（図示
しない）を貼りつけた。そして、公知の技術を用いてＦ
ＰＣを貼りつけた。

【００９１】以上のようにして作製される液晶表示装置
は、上部遮光膜と半導体膜との物理的な距離が短縮され
るため、光漏れや光の回折などによるリーク電流の発生
を防ぐことが可能となる。さらに、ソース配線が直接半
導体膜と接続することでコンタクトホールの数を最小限
に留めてあるので、開口率が向上することを可能とす
る。また、ドレイン配線、層間絶縁膜および遮光膜、並
びに遮光膜、第１の絶縁膜および画素電極により保持容
量を形成することで、十分な保持容量の確保することを
可能とする。このように、液晶表示装置の信頼性を向上
させ、高精細な表示を実現することが可能となる。そし
て、このような液晶表示装置は各種電子機器の表示部と
して用いることができる。

【００９２】なお、本実施例は実施例１乃至３のいずれ
か一と自由に組み合わせることが可能である。

【００９３】［実施例５］本発明を適用して形成された
ＣＭＯＳ回路や画素部は様々な電気光学装置（アクティ
ブマトリクス型液晶表示装置、アクティブマトリクス型
ＥＣ表示装置）に用いることが出来る。即ち、それら電
気光学装置を表示部に組み込んだ電子機器全てに本発明
を実施出来る。

【００９４】その様な電子機器としては、プロジェクタ
などが挙げられる。例として、図１３に示す。

【００９５】図１３（Ａ）はフロント型プロジェクタで
あり、投射装置３６０１、スクリーン３６０２等を含
む。本発明は投射装置３６０１の一部を構成する液晶表
示装置３８０８やその他の駆動回路に適用することがで
きる。

【００９６】図１３（Ｂ）はリア型プロジェクターであ
り、本体３７０１、投射装置３７０２、ミラー３７０
３、スクリーン３７０４等を含む。本発明は投射装置２
７０２の一部を構成する液晶表示装置３８０８やその他
の駆動回路に適用することができる。

【００９７】なお、図１３（Ｃ）は、図１３（Ａ）及び
図１３（Ｂ）中における投射装置３６０１、３７０２の
構造の一例を示した図である。投射装置３６０１、３７
０２は、光源光学系３８０１、ミラー３８０２、３８０
４〜３８０６、ダイクロイックミラー３８０３、プリズ
ム３８０７、液晶表示装置３８０８、位相差板３８０
９、投射光学系３８１０で構成される。投射光学系２８
１０は、投射レンズを含む光学系で構成される。本実施
例は三板式の例を示したが、特に限定されず、例えば単
板式であってもよい。また、図１３（Ｃ）中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機
能を有するフィルムや、位相差を調節するためのフィル
ム、ＩＲフィルム等の光学系を設けてもよい。

【００９８】また、図１３（Ｄ）は、図１３（Ｃ）中に
おける光源光学系３８０１の構造の一例を示した図であ
る。本実施例では、光源光学系３８０１は、リフレクタ
ー３８１１、光源３８１２、レンズアレイ３８１３、３
８１４、偏光変換素子３８１５、集光レンズ３８１６で
構成される。なお、図１３（Ｄ）に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、ＩＲフィルム等の光
学系を設けてもよい。

【００９９】［実施例６］本実施例では希ガスを含む非
晶質半導体膜を用いてゲッタリングする例を図１４に示
す。

【０１００】まず、実施例１に従って、図１（Ｂ）と同
じ工程で半導体膜を結晶化する。（図１４（Ａ））な
お、図１４（Ａ）は、図１（Ｂ）と同一であるのでここ
では詳細な説明は省略する。

【０１０１】次いで、オゾン水で表面を１２０秒処理し
て合計１〜５ｎｍの酸化膜からなるバリア層を形成す
る。本実施例ではオゾン水を用いてバリア層１４０１を
形成したが、酸素雰囲気下の紫外線の照射で結晶構造を
有する半導体膜の表面を酸化する方法や酸素プラズマ処
理により結晶構造を有する半導体膜の表面を酸化する方
法やプラズマＣＶＤ法やスパッタ法や蒸着法などで１〜
１０ｎｍ程度の酸化膜を堆積してバリア層を形成しても
よい。

【０１０２】本明細書中、バリア層とは、ゲッタリング
工程において金属元素が通過可能な膜質または膜厚を有
し、且つ、ゲッタリングサイトとなる層の除去工程にお
いてエッチングストッパーとなる層を指している。

【０１０３】次いで、上記バリア層１４０１上にプラズ
マＣＶＤ法またはスパッタ法でゲッタリングサイトとな
るアルゴン元素を含む非晶質シリコン膜１４０２を５０
ｎｍ〜４００ｎｍ、ここでは膜厚１５０ｎｍで形成す
る。（図１４（Ｂ））本実施例では、スパッタ法でシリ
コンターゲットを用い、アルゴン雰囲気下、圧力０．３
Ｐａで成膜する。本実施例では安価なガスであるアルゴ
ンを用いたが、特に限定されず、希ガス元素を含む非晶
質シリコン膜をゲッタリングサイトとしてもよい。

【０１０４】その後、６５０℃に加熱された炉に入れて
３分の熱処理を行いゲッタリングして、結晶構造を有す
る半導体膜５０５中のニッケル濃度を低減する。炉に代
えてランプアニール装置を用いてもよい。

【０１０５】次いで、バリア層１４０１をエッチングス
トッパーとして、ゲッタリングサイトであるアルゴン元
素を含む非晶質シリコン膜１４０２を選択的に除去した
後、バリア層を希フッ酸で選択的に除去する。なお、ゲ
ッタリングの際、ニッケルは酸素濃度の高い領域に移動
しやすい傾向があるため、酸化膜からなるバリア層をゲ
ッタリング後に除去することが望ましい。

【０１０６】次いで、得られた結晶構造を有するシリコ
ン膜（ポリシリコン膜とも呼ばれる）の表面にオゾン水
で薄い酸化膜を形成した後、レジストからなるマスクを
形成し、所望の形状にエッチング処理して島状に分離さ
れた半導体層５０９、５１０、５１１を形成する。半導
体層を形成した後、レジストからなるマスクを除去す
る。

【０１０７】ここまでの状態が図２（Ａ）とほぼ同一と
なる。以降の工程は、実施例１に従えばよい。

【０１０８】本実施例に示したゲッタリング方法は、結
晶構造を有するシリコン膜とゲッタリングサイトとなる
領域との距離が１〜１０ｎｍ程度と短いため、実施例１
に示したゲッタリング方法よりも効率よく半導体膜中の
金属元素を除去または低減することができる。

【０１０９】また、本実施例は、実施例１乃至５のいず
れか一と自由に組み合わせることができる。

【０１１０】［実施例７］本実施例ではｎチャネル型Ｔ
ＦＴのみで駆動回路を形成する例を図１５に示す。ま
た、実施例１とはドーピング順序を変えて自己整合的に
低濃度不純物領域を形成する例を示す。なお、図１５に
おいて、実施例１と同じ部分には同一の符号を用いる。

【０１１１】まず、実施例１に従って、図２（Ａ）と同
じ状態を得る。図２（Ａ）と同じ状態を得るためには、
下部遮光膜を形成する第１マスク、酸化膜を形成する第２マ
スクを用いる。

【０１１２】次いで、実施例１での第２のドーピング処
理を行わず、本実施例の第２のドーピング処理として、
実施例１の第３のドーピング処理と同じマスクを行い、高
濃度不純物領域を形成する。ここで第２のドーピング処
理として第３マスクを用いる。

【０１１３】次いで、半導体層を覆う絶縁膜を形成す
る。この絶縁膜はプラズマＣＶＤ法またはスパッタ法を
用い、厚さを２０〜１５０ｎｍとして珪素を含む絶縁膜
で形成する。

【０１１４】そして、第４マスクを用い、絶縁膜を選択的
にエッチングして半導体層または下部遮光膜に達する開
口（コンタクトホール）を形成した後、膜厚１００〜５
００ｎｍの耐熱性を有する導電膜を形成する。本実施例
では、Ｗのターゲットを用いたスパッタ法で膜厚４００
ｎｍのＷ膜を形成する。その他に６フッ化タングステン
（ＷＦ₆）を用いる熱ＣＶＤ法で形成することもでき
る。

【０１１５】次いで、第５マスクを用い、電極及び配線を
形成するためのエッチング処理を行う。こうして電極１
５００と接続するゲート電極５３３、下部遮光膜５０３
と接続するゲート電極５３８、ソース配線５３２、５３
７、ドレイン配線１５３４、５４０を形成する。また、
本実施例において、駆動回路にはｎチャネルＴＦＴのみ
で構成し、駆動回路におけるゲート電極と接続する配線
１５００を図示している。駆動回路において、この配線
１５００を用いてゲート配線とソース配線とドレイン配線
とが互いに交差しないようにする。

【０１１６】次いで、第３のドーピング処理を行う。こ
の第３のドーピング処理は、マスクを用いず、自己整合的
に低濃度不純物領域を形成する。（図１５（Ａ））ここ
でのドーピング条件は、実施例１での第２のドーピング
処理と同じ条件とすればよい。自己整合的に低濃度不純
物領域を形成することは、マスクの合わせ精度によらない
ため、さらなる微細化にも対応することができる。

【０１１７】次いで、実施例１と同様に、電極および配
線を覆って、第１の層間絶縁膜５４１を形成する。

【０１１８】以降の工程は、実施例１に従って、図１５
（Ｂ）に示すｎチャネル型ＴＦＴ１５５１を有する駆動
回路１５５５、画素ＴＦＴ１５５３が形成されたアクテ
ィブマトリクス基板を形成すればよい。図５（Ｂ）と同
じ状態を得るためには、黒色樹脂等の高い遮光性を持つ
膜からなる上部遮光膜を形成する第６マスク、ドレイン配
線に達するコンタクトホールを形成する第７マスク、透明
導電膜からなる画素電極５４６を形成する第８マスクを用
いる。

【０１１９】本実施例は、ｎチャネル型ＴＦＴのみと
し、低濃度不純物領域を自己整合的に形成することによ
ってトータルのマスクを８枚とすることができる。

【０１２０】また、本実施例は、実施例１乃至６のいず
れか一と自由に組み合わせることができる。

【０１２１】

【発明の効果】本発明の構成を採用することにより、以
下に示すような基本的有意性を得ることが出来る。

【０１２２】（ａ）従来より工程数を削減することを可
能とする。

【０１２３】（ｂ）工程数を削減することにより、階層
の数が従来より削減されて上部遮光膜と半導体膜との物
理的な距離が縮まり、前記半導体膜に対する遮光性が向
上する。

【０１２４】（ｃ）ソース配線とソース領域とを直接接
続するため、コンタクトホールの数を削減することが可
能となり、開口率が向上する。

【０１２５】（ｄ）上部遮光膜、該上部遮光膜上に形成
された絶縁膜および該絶縁膜上に形成された画素電極に
より保持容量を形成することで十分な容量が確保でき
る。さらに、ドレイン配線、該ドレイン配線上に形成さ
れた絶縁膜および上部遮光膜により保持容量を形成する
こともできる。さらに、絶縁膜を薄く形成したり、誘電
率の高い膜により形成すれば、容量をさらに十分なもの
とすることができる。

【０１２６】（ｅ）ゲート電極とソース配線とドレイン
配線とを同一材料、且つ、同一マスクで形成することによ
って、これらの電極および配線のアライメントマージン
が少なくてすむため、微細化に適している。

【０１２７】上記（ａ）〜（ｅ）の利点を満たした上
で、アクティブマトリクス型の液晶表示装置に代表され
る半導体装置において、半導体装置の動作特性および信
頼性を向上させ、歩留まりの向上を実現することができ
る。さらに、半導体装置の製造コストを低減することを
実現することができる。

【図面の簡単な説明】

【図１】画素ＴＦＴ、駆動回路のＴＦＴの作製工程を
示す断面図。

【図２】画素ＴＦＴ、駆動回路のＴＦＴの作製工程を
示す断面図。

【図３】画素ＴＦＴ、駆動回路のＴＦＴの作製工程を
示す断面図。

【図４】画素ＴＦＴ、駆動回路のＴＦＴの作製工程を
示す断面図。

【図５】画素ＴＦＴ、駆動回路のＴＦＴの作製工程を
示す断面図。

【図６】画素ＴＦＴの構成を示す上面図。

【図７】画素ＴＦＴの構成を示す上面図。

【図８】画素ＴＦＴの構成を示す上面図。

【図９】画素ＴＦＴの作製工程を示す断面図および上
面図。

【図１０】画素ＴＦＴ、駆動回路のＴＦＴの作製工程
を示す断面図。

【図１１】画素ＴＦＴ、駆動回路のＴＦＴの作製工程
を示す断面図。

【図１２】アクティブマトリクス型液晶表示装置の作
製工程を示す断面図。

【図１３】半導体装置の例を示す図。

【図１４】実施例６を示す図。

【図１５】実施例７を示す図。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/768 Ｈ０１Ｌ 21/90 Ｃ 21/8238 27/08 ３２１Ｆ 27/092 ３２１ＮＦターム(参考） 2H092 GA59 JA24 JA44 JA46 JB33 JB54 JB57 JB58 JB64 JB68 KA04 KA07 KA22 MA05 MA13 MA24 MA29 MA37 NA07 NA27 PA06 PA09 RA05 5F033 GG04 HH04 HH07 HH08 HH11 HH18 HH19 HH20 HH21 JJ01 KK01 MM08 PP07 PP15 QQ08 QQ12 QQ58 QQ59 QQ65 QQ73 QQ83 RR04 RR08 SS04 SS08 SS15 VV06 VV10 VV15 XX03 XX33 5F048 AA01 AA09 AB10 AC04 AC10 BA16 BB04 BB05 BB09 BB13 BC06 BF01 BF02 BF03 BF07 BF12 BF16 5F110 AA16 AA21 AA30 BB02 BB04 CC02 DD01 DD02 DD03 DD05 DD13 DD14 DD15 DD17 EE02 EE03 EE04 EE06 EE09 EE14 EE15 EE28 EE30 EE44 EE45 FF02 FF04 FF28 FF30 FF36 GG01 GG02 GG13 GG25 GG32 GG43 GG45 GG47 GG58 HJ01 HJ04 HJ12 HJ23 HL02 HL03 HL04 HL06 HL11 HL12 HL23 HL24 HM14 HM15 NN03 NN04 NN22 NN23 NN27 NN34 NN35 NN42 NN44 NN46 NN47 NN48 NN49 NN58 NN72 NN73 NN78 PP01 PP03 PP05 PP06 PP29 PP34 QQ08 QQ19 QQ23 QQ24 QQ25 QQ28

Claims

【特許請求の範囲】

【請求項１】絶縁表面上に第１の遮光膜を形成する工
程と、前記第１の遮光膜上に下地絶縁膜を形成する工程
と、前記下地絶縁膜を介して前記第１の遮光膜上に半導
体膜を形成する工程と、前記半導体膜に選択的に不純物
元素を導入して、ソース領域およびドレイン領域を形成
する工程と、前記半導体膜上に第１の絶縁膜を形成する
工程と、前記第１の絶縁膜を部分的にエッチングして前
記第１の遮光膜、前記ソース領域およびドレイン領域の
一部を露呈させる工程と、前記第1の絶縁膜上に導電膜
を形成する工程と、前記導電膜をエッチングして、ゲー
ト電極、ソース配線およびドレイン配線を形成する工程
と、前記第１の絶縁膜、前記ゲート電極、前記ソース配
線および前記ドレイン配線を覆って第２の絶縁膜を形成
する工程と、前記第２の絶縁膜上に前記第１の遮光膜と
重なる第２の遮光膜を形成する工程と、前記第２の絶縁
膜および前記第２の遮光膜を覆って第３の絶縁膜を形成
する工程と、前記第２の絶縁膜および前記第３の絶縁膜
を部分的にエッチングして、前記ドレイン配線の一部を
露呈させる工程と、前記第３の絶縁膜上に画素電極を形
成する工程と、を有することを特徴とする半導体装置の
作製方法。
【請求項２】絶縁表面上に第１の遮光膜を形成する工
程と、前記第１の遮光膜上に下地絶縁膜を形成する工程
と、前記下地絶縁膜を介して前記第１の遮光膜上に半導
体膜を形成する工程と、前記半導体膜に選択的に不純物
元素を導入して、ソース領域およびドレイン領域を形成
する工程と、前記半導体膜上に第１の絶縁膜を形成する
工程と、前記第１の絶縁膜を部分的にエッチングして、
前記第１の遮光膜、前記ソース領域およびドレイン領域
の一部を露呈させる工程と、前記第1の絶縁膜上に導電
膜を形成する工程と、前記導電膜をエッチングして、ゲ
ート電極、ソース配線およびドレイン配線を形成する工
程と、前記第１の絶縁膜、前記ゲート電極、前記ソース
配線および前記ドレイン配線を覆って第２の絶縁膜を形
成する工程と、前記第２の絶縁膜を覆って、第３の絶縁
膜を形成する工程と、前記第３の絶縁膜を部分的にエッ
チングして、前記ドレイン配線上に形成されている前記
第２の絶縁膜の一部を露呈させる工程と、前記第２の絶
縁膜および前記第３の絶縁膜上に前記第１の遮光膜と重
なる第２の遮光膜を形成する工程と、前記第２の絶縁
膜、前記第３の絶縁膜および前記第２の遮光膜を覆って
第４の絶縁膜を形成する工程と、前記第２の絶縁膜、前
記第３の絶縁膜および前記第４の絶縁膜を部分的にエッ
チングして、前記ドレイン配線の一部を露呈させる工程
と、前記第４の絶縁膜上に画素電極を形成する工程と、
を有することを特徴とする半導体装置の作製方法。
【請求項３】絶縁表面上に第１の遮光膜を形成する工
程と、前記第１の遮光膜上に下地絶縁膜を形成する工程
と、前記下地絶縁膜を介して前記第１の遮光膜上に半導
体膜を形成する工程と、前記半導体膜に選択的に不純物
元素を導入して、ソース領域およびドレイン領域を形成
する工程と、前記半導体膜上に第１の絶縁膜を形成する
工程と、前記第１の絶縁膜を部分的にエッチングして、
前記第１の遮光膜、前記ソース領域およびドレイン領域
の一部を露呈させる工程と、前記第1の絶縁膜上に導電
膜を形成する工程と、前記導電膜をエッチングして、ゲ
ート電極、ソース配線およびドレイン配線を形成する工
程と、前記第１の絶縁膜、前記ゲート電極、前記ソース
配線および前記ドレイン配線を覆って第２の絶縁膜を形
成する工程と、前記第２の絶縁膜を覆って、第３の絶縁
膜を形成する工程と、前記第３の絶縁膜を部分的にエッ
チングして、前記ゲート電極、前記ソース電極および前
記ドレイン配線上に形成されている前記第２の絶縁膜の
一部を露呈させ、前記第２の絶縁膜および前記第３の絶
縁膜による表面を平坦化させる工程と、前記第２の絶縁
膜および前記第３の絶縁膜上に前記第１の遮光膜と重な
る第２の遮光膜を形成する工程と、前記第２の絶縁膜、
前記第３の絶縁膜および前記第２の遮光膜を覆って第４
の絶縁膜を形成する工程と、前記第２の絶縁膜、前記第
３の絶縁膜および前記第４の絶縁膜を部分的にエッチン
グして、前記ドレイン配線の一部を露呈させる工程と、
前記第４の絶縁膜上に画素電極を形成する工程と、を有
することを特徴とする半導体装置の作製方法。
【請求項４】絶縁表面上に第１の遮光膜を形成する工
程と、前記第１の遮光膜上に下地絶縁膜を形成する工程
と、前記下地絶縁膜を介して前記第１の遮光膜上に半導
体膜を形成する工程と、前記半導体膜に選択的に不純物
元素を導入して、ソース領域およびドレイン領域を形成
する工程と、前記半導体膜上に第１の絶縁膜を形成する
工程と、前記第１の絶縁膜を部分的にエッチングして前
記第１の遮光膜、前記ソース領域およびドレイン領域の
一部を露呈させる工程と、前記第1の絶縁膜上に導電膜
を形成する工程と、前記導電膜をエッチングして、ゲー
ト電極、ソース配線およびドレイン配線を形成する工程
と、前記第１の絶縁膜、前記ゲート電極、前記ソース配
線および前記ドレイン配線を覆って第２の絶縁膜を形成
する工程と、前記第２の絶縁膜上に前記第１の遮光膜と
重なる第２の遮光膜を形成する工程と、前記第２の遮光
膜の一部を酸化させる工程と、前記第２の絶縁膜および
前記第２の遮光膜を覆って第３の絶縁膜を形成する工程
と、前記第２の絶縁膜および前記第３の絶縁膜を部分的
にエッチングして、前記ドレイン配線の一部と、前記第
２の遮光膜の一部とを露呈させる工程と、前記第２の遮
光膜および前記第３の絶縁膜上に画素電極を形成する工
程と、を有することを特徴とする半導体装置の作製方
法。
【請求項５】絶縁表面上に第１の遮光膜を形成する工
程と、前記第１の遮光膜上に下地絶縁膜を形成する工程
と、前記下地絶縁膜を介して前記第１の遮光膜上に半導
体膜を形成する工程と、前記半導体膜に選択的に不純物
元素を導入して、ソース領域およびドレイン領域を形成
する工程と、前記半導体膜上に第１の絶縁膜を形成する
工程と、前記第１の絶縁膜を部分的にエッチングして、
前記第１の遮光膜、前記ソース領域およびドレイン領域
の一部を露呈させる工程と、前記第1の絶縁膜上に導電
膜を形成する工程と、前記導電膜をエッチングして、ゲ
ート電極、ソース配線およびドレイン配線を形成する工
程と、前記第１の絶縁膜、前記ゲート電極、前記ソース
配線および前記ドレイン配線を覆って第２の絶縁膜を形
成する工程と、前記第２の絶縁膜を覆って、第３の絶縁
膜を形成する工程と、前記第３の絶縁膜を部分的にエッ
チングして、前記ドレイン配線上に形成されている前記
第２の絶縁膜の一部を露呈させる工程と、前記第２の絶
縁膜および前記第３の絶縁膜上に前記第１の遮光膜と重
なる第２の遮光膜を形成する工程と、前記第２の遮光膜
の一部を酸化させる工程と、前記第２の絶縁膜、前記第
３の絶縁膜および前記第２の遮光膜を覆って第４の絶縁
膜を形成する工程と、前記第２の絶縁膜、前記第３の絶
縁膜および前記第４の絶縁膜を部分的にエッチングし
て、前記ドレイン配線の一部と、前記第２の遮光膜の一
部とを露呈させる工程と、前記第２の遮光膜および前記
第４の絶縁膜上に画素電極を形成する工程と、を有する
ことを特徴とする半導体装置の作製方法。
【請求項６】絶縁表面上に第１の遮光膜を形成する工
程と、前記第１の遮光膜上に下地絶縁膜を形成する工程
と、前記下地絶縁膜を介して前記第１の遮光膜上に半導
体膜を形成する工程と、前記半導体膜に選択的に不純物
元素を導入して、ソース領域およびドレイン領域を形成
する工程と、前記半導体膜上に第１の絶縁膜を形成する
工程と、前記第１の絶縁膜を部分的にエッチングして、
前記第１の遮光膜、前記ソース領域およびドレイン領域
の一部を露呈させる工程と、前記第1の絶縁膜上に導電
膜を形成する工程と、前記導電膜をエッチングして、ゲ
ート電極、ソース配線およびドレイン配線を形成する工
程と、前記第１の絶縁膜、前記ゲート電極、前記ソース
配線および前記ドレイン配線を覆って第２の絶縁膜を形
成する工程と、前記第２の絶縁膜を覆って、第３の絶縁
膜を形成する工程と、前記第３の絶縁膜を部分的にエッ
チングして、前記ゲート電極、前記ソース電極および前
記ドレイン配線上に形成されている前記第２の絶縁膜の
一部を露呈させ、前記第２の絶縁膜および前記第３の絶
縁膜による表面を平坦化させる工程と、前記第２の遮光
膜の一部を酸化させる工程と、前記第２の絶縁膜、前記
第３の絶縁膜および前記第２の遮光膜を覆って第４の絶
縁膜を形成する工程と、前記第２の絶縁膜、前記第３の
絶縁膜および前記第４の絶縁膜を部分的にエッチングし
て、前記ドレイン配線の一部と、前記第２の遮光膜の一
部とを露呈させる工程と、前記第２の遮光膜および前記
第４の絶縁膜上に画素電極を形成する工程と、を有する
ことを特徴とする半導体装置の作製方法。
【請求項７】請求項１乃至６のいずれか一項におい
て、前記導電膜は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ｃｕ、Ｃ
ｒ、Ｎｄ、Ａｌから選ばれた元素、または前記元素を主
成分とする合金材料若しくは化合物材料により形成され
ることを特徴とする半導体装置の作製方法。
【請求項８】請求項１乃至６のいずれか一項におい
て、前記導電膜は、不純物元素を導入した半導体膜によ
り形成されることを特徴とする半導体装置の作製方法。
【請求項９】請求項１乃至８のいずれか一項におい
て、前記導電膜は積層構造とすることを特徴とする半導
体装置の作製方法。
【請求項１０】請求項１乃至６および請求項８のいず
れか一項において、前記不純物元素は、ｎ型を付与する
不純物元素およびｐ型を付与する不純物元素から選ばれ
た一種または複数種の元素であることを特徴とする半導
体装置の作製方法。
【請求項１１】半導体膜上に第１の絶縁膜を介して形
成されているゲート電極と、前記半導体膜に接続するソ
ース配線およびドレイン配線は、同一導電材料により形
成されており、前記ゲート電極、前記ソース配線および
前記ドレイン配線上に第２の絶縁膜を介して形成された
遮光膜と、該遮光膜上に形成された第３の絶縁膜と、該
第３の絶縁膜上に形成され、かつ、前記ドレイン配線と
電気的に接続する画素電極とにより保持容量が形成され
ていることを特徴とする半導体装置。
【請求項１２】半導体膜上に第１の絶縁膜を介して形
成されているゲート電極と、前記半導体膜に接続するソ
ース配線およびドレイン配線は、同一導電材料により形
成されており、前記ゲート電極、前記ソース配線および
前記ドレイン配線上に第２の絶縁膜を介して形成された
遮光膜と、該遮光膜上に形成された第３の絶縁膜と、該
第３の絶縁膜上に形成され、かつ、前記ドレイン配線と
電気的に接続する画素電極とにより第１の保持容量が形
成され、前記ドレイン配線と、前記第２の絶縁膜と、前
記遮光膜とにより第２の保持容量が形成されていること
を特徴とする半導体装置。
【請求項１３】半導体膜上に第１の絶縁膜を介して形
成されているゲート電極と、前記半導体膜に接続するソ
ース配線およびドレイン配線は、同一導電材料により形
成されており、前記ゲート電極は、前記半導体膜の下方
に形成されているゲート配線に接続しており、前記ゲー
ト電極、前記ソース配線および前記ドレイン配線上に第
２の絶縁膜を介して形成された遮光膜と、該遮光膜上に
形成された第３の絶縁膜と、該第３の絶縁膜上に形成さ
れ、かつ、前記ドレイン配線と電気的に接続する画素電
極とにより保持容量が形成されていることを特徴とする
半導体装置。
【請求項１４】半導体膜上に第１の絶縁膜を介して形
成されているゲート電極と、前記半導体膜に接続するソ
ース配線およびドレイン配線は、同一導電材料により形
成されており、前記ゲート電極は、前記半導体膜の下方
に形成されているゲート配線に接続しており、前記ゲー
ト電極、前記ソース配線および前記ドレイン配線上に第
２の絶縁膜を介して形成された遮光膜と、該遮光膜上に
形成された第３の絶縁膜と、該第３の絶縁膜上に形成さ
れ、かつ、前記ドレイン配線と電気的に接続する画素電
極とにより第１の保持容量が形成され、前記ドレイン配
線と、前記第２の絶縁膜と、前記遮光膜とにより第２の
保持容量が形成されていることを特徴とする半導体装
置。
【請求項１５】半導体膜上に第１の絶縁膜を介して形
成されているゲート電極と、前記半導体膜に接続するソ
ース配線およびドレイン配線は、同一導電材料により形
成されており、前記ゲート電極、前記ソース配線および
前記ドレイン配線上に形成された第２の絶縁膜および第
３の絶縁膜に接する遮光膜と、該遮光膜上に形成された
第４の絶縁膜と、該第４の絶縁膜上に形成され、かつ、
前記ドレイン配線と電気的に接続する画素電極とにより
保持容量が形成されていることを特徴とする半導体装
置。
【請求項１６】半導体膜上に第１の絶縁膜を介して形
成されているゲート電極と、前記半導体膜に接続するソ
ース配線およびドレイン配線は、同一導電材料により形
成されており、前記ゲート電極、前記ソース配線および
前記ドレイン配線上に第２の絶縁膜および第３の絶縁膜
に接する遮光膜と、該遮光膜上に形成された第４の絶縁
膜と、該第４の絶縁膜上に形成され、かつ、前記ドレイ
ン配線と電気的に接続する画素電極とにより第１の保持
容量が形成され、前記ドレイン配線と、前記第２の絶縁
膜と、前記遮光膜とにより第２の保持容量が形成されて
いることを特徴とする半導体装置。
【請求項１７】半導体膜上に第１の絶縁膜を介して形
成されているゲート電極と、前記半導体膜に接続するソ
ース配線およびドレイン配線は、同一導電材料により形
成されており、前記ゲート電極は、前記半導体膜の下方
に形成されているゲート配線に接続しており、前記ゲー
ト電極、前記ソース配線および前記ドレイン配線上に形
成された第２の絶縁膜および第３の絶縁膜に接する遮光
膜と、該遮光膜上に形成された第４の絶縁膜と、該第４
の絶縁膜上に形成され、かつ、前記ドレイン配線と電気
的に接続する画素電極とにより保持容量が形成されてい
ることを特徴とする半導体装置。
【請求項１８】半導体膜上に第１の絶縁膜を介して形
成されているゲート電極と、前記半導体膜に接続するソ
ース配線およびドレイン配線は、同一導電材料により形
成されており、前記ゲート電極は、前記半導体膜の下方
に形成されているゲート配線に接続しており、前記ゲー
ト電極、前記ソース配線および前記ドレイン配線上に第
２の絶縁膜および第３の絶縁膜に接する遮光膜と、該遮
光膜上に形成された第４の絶縁膜と、該第４の絶縁膜上
に形成され、かつ、前記ドレイン配線と電気的に接続す
る画素電極とにより第１の保持容量が形成され、前記ド
レイン配線と、前記第２の絶縁膜と、前記遮光膜とによ
り第２の保持容量が形成されていることを特徴とする半
導体装置。
【請求項１９】請求項１１乃至１８のいずれか一項に
おいて、前記ゲート電極、前記ソース配線および前記ド
レイン配線は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ｃｕ、Ｃｒ、Ｎ
ｄ、Ａｌから選ばれた元素、または前記元素を主成分と
する合金材料若しくは化合物材料により形成されている
ことを特徴とする半導体装置。
【請求項２０】請求項１１乃至１８のいずれか一項に
おいて、前記ゲート電極、前記ソース配線および前記ド
レイン配線は、不純物元素を導入した半導体膜により形
成されることを特徴とする半導体装置。
【請求項２１】請求項２０において、前記不純物元素
は、ｎ型を付与する不純物元素およびｐ型を付与する不
純物元素から選ばれた一種または複数種の元素であるこ
とを特徴とする半導体装置。
【請求項２２】請求項１１乃至２０のいずれか一項に
おいて、前記ゲート電極、前記ソース配線および前記ド
レイン配線は、積層構造であることを特徴とする半導体
装置。
【請求項２３】請求項１１乃至１４のいずれか一項に
おいて、前記第３の絶縁膜は、前記遮光膜の酸化物であ
ることを特徴とする半導体装置。
【請求項２４】請求項１５乃至１８のいずれか一項に
おいて、前記第４の絶縁膜は、前記遮光膜の酸化物であ
ることを特徴とする半導体装置。
【請求項２５】絶縁表面上に画素部と駆動回路とを有
する半導体装置であって、前記画素部のＴＦＴにおいて、第１の半導体膜上に第１
の絶縁膜を介して形成されている第１のゲート電極と、
前記半導体膜に接続する第１のソース配線および第１の
ドレイン配線は、同一導電材料により形成されており、前記第１のゲート電極は、前記半導体膜の下方に形成さ
れている導電材料からなる下部遮光膜に接続しており、前記第１のゲート電極、前記第１のソース配線および前
記第１のドレイン配線上に第２の絶縁膜を介して形成さ
れた上部遮光膜と、該上部遮光膜上に形成された第３の
絶縁膜と、該第３の絶縁膜上に形成され、かつ、前記ド
レイン配線と電気的に接続する画素電極とにより保持容
量が形成され、前記駆動回路のＴＦＴにおいて、第２の半導体膜上に第
１の絶縁膜を介して形成されている第２のゲート電極
と、前記半導体膜に接続する第２のソース配線および第
２のドレイン配線は、同一導電材料により形成されてお
り、前記下部遮光膜と同一材料からなる配線が前記第２
のゲート電極と接続していることを特徴とする半導体装
置。
【請求項２６】請求項１１乃至２５のいずれか一項に
おいて、前記半導体装置は、液晶表示装置であることを
特徴とする半導体装置。