JP2007053356A5 - - Google Patents

Claims (10)

1. チャンネル領域両側にそれぞれ隣接する低濃度ドーピング領域及び前記低濃度ドーピング領域にそれぞれ隣接するソース/ドレーン領域を含む半導体層が形成されている基板を提供する段階と、
   前記基板上にゲート絶縁膜及び導電膜を順に形成した後、前記導電膜をパターニングしてゲート電極を形成する段階と、
   を含むことを特徴とする薄膜トランジスタ基板の製造方法。
2. 前記基板を提供する段階は、
   多結晶ケイ素膜が形成されている基板上に、前記半導体層の前記チャンネル領域及び前記低濃度ドーピング領域と重畳する高層部及び前記高層部の両側にそれぞれ隣接して、前記半導体層の前記ソース/ドレーン領域とそれぞれ重畳する低層部を含む感光膜パターンを形成する段階と、
   前記感光膜パターンを蝕刻マスクとして使って、前記多結晶ケイ素膜をパターニングして前記半導体層を形成する段階と、
   前記感光膜パターンの前記低層部を除去して第１イオン注入マスク構造を形成する段階と、
   前記第１イオン注入マスク構造をイオン注入マスクとして使って、前記半導体層内に高濃度不純物イオンを注入して前記ソース/ドレーン領域を形成する段階と、
   前記低層部が除去された前記感光膜パターンの両側壁を前記半導体層の前記低濃度ドーピング領域と前記チャンネル領域との境界に実質的に整列して、第２イオン注入マスク構造を形成する段階と、
   前記第２イオン注入マスク構造をイオン注入マスクとして使って、前記半導体層内に低濃度不純物イオンを注入して前記低濃度ドーピング領域を形成する段階と、
   を含むことを特徴とする請求項１に記載の薄膜トランジスタ基板の製造方法。
3. 前記半導体層と前記基板との間に遮断膜をさらに含むことを特徴とする請求項１に記載の薄膜トランジスタ基板の製造方法。
4. チャンネル領域両側にそれぞれ隣接する第１導電型低濃度ドーピング領域及び前記第１導電型低濃度ドーピング領域にそれぞれ隣接する第１導電型ソース/ドレーン領域を含む第１半導体層及び両端に第導電型低濃度ドーピング領域を含む第２半導体層が形成された基板を提供する段階と、
   前記基板上にゲート絶縁膜及び導電膜を順に形成して、前記導電膜上に前記第１半導体層と重畳する感光膜パターン及び前記第２半導体層内に形成されるチャンネル領域と重畳する感光膜パターンを形成する段階と、
   前記各感光膜パターンを蝕刻マスクとして使って、前記導電膜をパターニングして第１ゲートパターン及び第２ゲート電極を形成する段階と、
   前記結果物をイオン注入マスクとして使って、高濃度第２不純物イオンを前記第２半導体層内に注入してソース/ドレーン領域を形成する段階と、
   を含むことを特徴とする薄膜トランジスタ基板の製造方法。
5. 前記基板を提供する段階は、
   多結晶ケイ素膜が形成されている基板上に、前記第１半導体層の前記チャンネル領域及び前記第１導電型低濃度ドーピング領域と重畳する高層部及び前記高層部の両側にそれぞれ隣接して、前記第１半導体層の前記第１導電型ソース/ドレーン領域とそれぞれ重畳する低層部を含む第１感光膜パターン及び前記第２半導体層と重畳する第２感光膜パターンを形成する段階と、
   前記第１及び第２感光膜パターンをそれぞれ蝕刻マスクとして使って、前記多結晶ケイ素膜をパターニングして前記第１及び第２半導体層を形成する段階と、
   前記第１及び第２感光膜パターンを前記第１感光膜パターンの前記低層部が除去されるまでアッシングして、第１イオン注入マスク構造を形成する段階と、
   前記第１イオン注入マスク構造をイオン注入マスクとして使って、前記第１半導体層内に高濃度の第１導電型不純物イオンを注入して前記第１第導電型ソース/ドレーン領域を形成する段階と、
   前記アッシングされた第１及び第２感光膜パターンを前記アッシングされた第１感光膜パターンの両側壁が前記第１半導体層の前記第１導電型低濃度ドーピング領域と前記チャンネル領域との境界に実質的に整列するまでアッシングして、第２イオン注入マスク構造を形成する段階と、
   前記第２イオン注入マスク構造をイオン注入マスクとして使って、前記第１及び第２半導体層内に低濃度の前記第１導電型不純物イオンを注入してそれぞれ前記低濃度ドーピング領域を形成する段階と、
   を含むことを特徴とする請求項４に記載の薄膜トランジスタ基板の製造方法。
6. 前記第１半導体層と重畳する前記感光膜パターンは、前記第１半導体層内に形成される前記チャンネル領域及び前記第１導電型低濃度ドーピング領域と重畳する高層部と前記高層部の両側にそれぞれ隣接して、前記第１半導体層内に形成される前記ソース/ドレーン領域とそれぞれ重畳する低層部を含むことを特徴とする請求項４に記載の薄膜トランジスタ基板の製造方法。
7. 前記第２半導体層内に前記ソース/ドレーン領域形成段階後に、前記第１半導体層と重畳する前記感光膜パターンの前記低層部を除去して、これを蝕刻マスクとして使って、前記第１ゲートパターンをパターニングして第１ゲート電極を形成する段階をさらに含むことを特徴とする請求項６に記載の薄膜トランジスタ基板の製造方法。
8. 前記第１半導体層と重畳する前記感光膜パターンは、前記第１半導体層内に形成される前記チャンネル領域と重畳する高層部と前記高層部の両側にそれぞれ隣接して、前記第１半導体層内に形成される前記第１導電型低濃度ドーピング領域及び前記ソース/ドレーン領域とそれぞれ重畳する低層部を含むことを特徴とする請求項４に記載の薄膜トランジスタ基板の製造方法。
9. 基板上に形成されて、チャンネル領域両側にそれぞれ隣接する第１導電型低濃度ドーピング領域及び前記第１導電型低濃度ドーピング領域にそれぞれ隣接する第１導電型ソース/ドレーン領域を含む第１半導体層及びチャンネル領域両側にそれぞれ隣接して、低濃度の第１導電型不純物イオンを含む第２導電型ソース/ドレーン領域を含む第２半導体層と、
   前記第１及び第２半導体層上に形成されているゲート絶縁膜と、
   前記ゲート絶縁膜上に前記第１半導体層の一部と重畳する第１ゲート電極及び前記第２半導体層内に形成された前記チャンネル領域と重畳する第２ゲート電極と、
   を含むことを特徴とする薄膜トランジスタ基板。
10. 前記第１ゲート電極は、前記第１半導体層の前記チャンネル領域及び前記第１導電型ドーピング領域と重畳することを特徴とする請求項９に記載の薄膜トランジスタ基板。