CN1917155A - 薄膜晶体管基板及其制造 - Google Patents

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Abstract

本发明提供了一种具有半导体层的薄膜晶体管基板，该半导体层包括低浓度区和与在由多晶硅构成的沟道区两侧的低浓度区相邻的源区/漏区；栅极绝缘层和导体层，其位于基板上，图样化导体层以形成栅电极。

Description

薄膜晶体管基板及其制造
相关申请的参考
本发明要求于2005年8月18日在韩国知识产权局提交的韩国专利申请第10-2005-0075690号的优先权，其全部内容结合于此作为参考。
技术领域
本发明涉及一种薄膜晶体管基板，更具体地，涉及该薄膜晶体管基板的制造方法。
背景技术
最近，LCD被用作在诸如笔记本电脑或便携式设备的多种应用中的显示装置。用于驱动LCD的方法从简单类型转变为有源矩阵类型，在有源矩阵中，形成在玻璃基板上的多个薄膜晶体管(TFT)用于驱动LCD的像素电极。TFT包括半导体层；栅电极，与栅极线连接；源电极，与数据线连接；以及漏电极，与像素电极连接。使用TFT作为开关元件，用于根据通过栅极线施加的扫描信号，控制通过数据线施加的图像信号被传输至或者被阻止传输至像素电极。由非晶硅或多晶硅构成半导体层。TFT根据其相对于栅电极的位置而被分为顶栅型(top gate type)和底栅型(bottom gate type)。在具有由多晶硅构成的半导体层的TFT中，广泛使用顶栅型，其中栅电极设置在半导体层上方。
与非晶硅TFT相比，多晶硅TFT具有高速开关性能，并且具有可以一起形成像素和驱动TFT的优点。然而，多晶硅TFT可能受到“击穿(punch-through)”的影响，使得必须在沟道区与源区和漏区之间形成轻掺杂区，以减轻击穿的影响。要求分别执行用于产生轻掺杂漏极(LDD)区的光刻工艺和用于产生重掺杂漏极(HDD)区的光刻工艺。此外，在光刻期间产生的未对准(misalignment)可能导致在源区和漏区附近的LDD区之间尺寸的不同，从而降低TFT的特性。
发明内容
本发明提供了一种具有提高的特性的薄膜晶体管基板以及更好的制造方法，在该薄膜晶体管基板中，半导体层具有位于由多晶硅构成的沟道区两侧的低浓度区以及与低浓度区相邻的源区/漏区。根据本发明的一个方面，提供一种薄膜晶体管(TFT)基板，其包括第一半导体层，其在基板上形成，并且包括第一导电型的低浓度区和与位于由多晶硅构成的沟道区两侧的低浓度区相邻的第一导电型的源区/漏区。第二半导体层包括在其每一侧的第一导电型的低浓度区。在第一和第二半导体层上形成栅极绝缘层。第一栅电极与第一半导体层的一部分重叠，并且第二栅电极与在第二半导体层中形成的沟道区重叠。可以使用单个掩模(single mask)在半导体层内形成低浓度区、源区、和漏区。将高浓度杂质离子直接掺入半导体层中，以较低的离子注入能量执行离子注入。这里，不需要额外的处理步骤来完成栅极重叠轻掺杂漏极(gate overlapped lightlydoped drain，GOLDD)结构，因此简化了制造方法并且降低了生产成本。
附图说明
本发明的上述和其他特征和优势将通过随后结合附图的描述而变得显而易见，在附图中：
图1是根据本发明实施例的TFT基板的示意图；
图2是示出根据本发明实施例的TFT基板中的像素区的横截面图；
图3是具有PMOS和NMOS的CMOS器件的横截面图，示出在根据本发明实施例的TFT基板中的驱动区；
图4是示出在根据本发明另一实施例的TFT基板中的像素区的横截面图；
图5是具有PMOS和NMOS的CMOS器件的横截面图，示出在根据本发明另一实施例的TFT基板中的驱动区；
图6、8、10、12、14、16、18、和20是在根据本发明实施例的TFT基板的各个制造步骤中的像素区中的中间结构的横截面图；
图7、9、11、13、15、17、19、和21是在根据本发明实施例的TFT基板的各个制造步骤中的驱动区中的中间结构的横截面图；
图22、24、26、28、和30是在根据本发明另一实施例的TFT基板的各个制造步骤中的像素区中的中间结构的截面图；以及
图23、25、27、29、和31是在根据本发明另一实施例的TFT基板的各个制造步骤中的像素区中的中间结构的横截面图。
具体实施方式
通篇中相同的参考标号代表相同的元件。现在，将参考图1描述根据本发明实施例的薄膜晶体管(TFT)基板。图1是根据本发明实施例的TFT基板的示意性框图。参考图1，TFT基板包括像素区10、栅极驱动器20、数据驱动器30、和定时控制器。像素区10包括连接至多条栅极线G1至Gn和多条数据线D1至Dm的多个像素，多个像素包括连接至多条栅极线G1至Gn和多条数据线D1至Dm的多个开关元件M、连接至像素的液晶电容器Clc、以及存储电容器Cst。
在行方向上排列的多条栅极线G1至Gn将选通信号传输到开关元件M。多条数据线D1至Dm将对应于数据信号的灰度电压传输到开关元件M。开关元件M是三端子元件，该三个端子包括与栅极线G1至Gn连接的控制端、与数据线D1至Dm连接的输入端、以及与液晶电容器Clc或存储电容器Cst连接的输出端。液晶电容器Clc可以连接在开关元件M的输出端和共电极(未示出)之间，并且存储电容器Cst可以在开关元件M的输出端和共电极之间独立地布线，或者它们可以连接在开关元件M的输出端和先前栅极线G1至Gn的每一条之间。
栅极驱动器20连接到多条栅极线G1至Gn，并向多条栅极线G1至Gn提供用于开启开关元件M的扫描信号。数据驱动器30连接到多条数据线D1至Dm。可以将MOS薄膜晶体管用作开关元件M。MOS晶体管也可以用作栅极驱动器20或数据驱动器30。在这种MOS晶体管中，使用非晶硅或多晶硅形成沟道区。
现在，将参考图2和图3描述根据本发明实施例的具有使用多晶硅形成的沟道区的TFT基板。图2是TFT基板的像素区的横截面图，并且图3是TFT基板的驱动区的横截面图，示出具有PMOS(P沟道金属氧化物半导体)和NMOS(N沟道金属氧化物半导体)的CMOS(互补金属氧化物半导体)器件的结构。
如图2和图3所示，在透明绝缘基板110上形成由氧化硅(SiO2)或氮化硅(SiN)构成的阻挡层(blocking layer)111。在像素区中的阻挡层111上形成由多晶硅构成的半导体层150d。半导体层150d包括源区153d和漏区155d，该源区和楼区掺杂有标示为N+的高浓度n型杂质；无掺杂沟道区154d，设置在源区153d和漏区155d之间。
同样地，在驱动区内形成用于包括NMOS和PMOS的CMOS器件的由多晶硅构成的半导体层150n和150p。每个半导体层150n和150p均包括分别掺杂有标示为N+和P+的高浓度n型和P型杂质的源区153n、153p和漏区155n、155p、以及设置在源区153n、153p和漏区155n、155p之间的无掺杂沟道区154n、154p。
在NMOS中，在源区153n和无掺杂沟道区154n之间以及在无掺杂沟道区154n和漏区155n之间形成掺杂有标示为N-的n型杂质的低浓度区152n。其间，在PMOS中，在半导体层150p每一侧形成掺杂有标示为N-的n型杂质的低浓度区。
在具有半导体层150d、150n、和150p的基板110上形成由多晶硅构成的栅极绝缘层140。栅极绝缘层可以形成为由例如氧化硅或氮化硅构成的单层或者包括顺序堆叠的氧化硅和氮化硅区的多层(未示出)。栅极绝缘层140完全覆盖半导体层150d、150n、和150p，并且包括第一和第二接触孔141d、141n、141p、142d、142n、和142p，用于将像素区中的半导体层150d的源区153n和漏区155n、驱动区中的半导体层150n和150p的源区和漏区153n、153p、154n、和154p与源电极和漏电极173d、173n、173p、175d、175n、和175p电连接，随后将对其进行描述。
栅极线(未示出)在像素区中沿栅极绝缘层140上的一个方向延伸，并且伸出栅极线的一部分，与半导体层150d的沟道区154d和低掺杂区152d重叠。栅极线的该部分用作TFT的栅电极124d。栅极线的一端可以形成为比栅极线的宽度更宽，以与外电路(未示出)连接或者直接与栅极驱动电路的输出端连接。
此外，在驱动区中的栅极绝缘层140上形成的NMOS栅电极124n与在半导体层150n上形成的沟道区154n和低浓度区152n重叠。PMOS栅电极124p与在半导体层150p上形成的沟道区154p重叠。以这种方式，实现与轻掺杂漏极重叠的栅极(GOLDD)结构。具有这种GOLDD结构的TFT可以减小施加在源区结或漏区结的电场，因此通过有效地扩散热载流子来改善由于在沟道区中生成热载流子而造成的TFT劣化。
在具有栅电极124d、124n、和124p的合成结构上形成第一层间绝缘层601。第一层间绝缘层601包括接触孔，该接触孔由第一和第二接触孔141d、141n、141p、142d、142n、和142p组成，用于将源区和漏区153d、153n、153p、155d、155n、和155p与源区和漏区173d、173n、173p、175d、175n、和175p电连接。
在第一层间绝缘层601上形成用于限定像素区并与栅极线交叉的数据线(未示出)。数据线的一部分或者分支穿过第一接触孔141d与源区153d连接。与源区153d连接的数据线的该部分被用作TFT的源电极173d。漏电极175d与源电极173d分开预定距离并位于与其相同的平面，并且穿过第二接触孔142d与漏区155d连接。数据线的一端可以较宽地形成，以易于与外电路(未示出)连接或者数据线可以直接与数据驱动电路的输出端连接。
在第一层间绝缘层601的驱动区中，形成用于NMOS和PMOSTFT的源电极173n和173p，以穿过第一接触孔141n和141p分别与源区153n和153p电连接。漏电极175n和175p相对于穿过第二接触孔142n和142p的沟道区154n和154p分别与源区173n和173p分开并与其相对。用于NMOS TFT的漏电极175n与用于PMOS TFT的源电极173p连接。
在具有源电极173d、173n、和173p、漏电极175d、175n、和175p、以及数据线的第一层间绝缘层601上形成第二层间绝缘层602。穿过第三接触孔143与漏电极175d连接的像素电极190形成在像素区中的第二层间绝缘层602上设置的每个像素区上。
下文，将参考图4和图5描述根据本发明另一实施例的具有使用多晶硅形成的沟道区的TFT基板。图4是TFT基板中像素区的横截面图，图5是TFT基板中驱动区的横截面图。参考图4和图5，除了在像素区中的栅电极124d和在驱动区中的NMOS栅电极124n分别与在各半导体层150d和150n中形成的沟道区154d和154n重叠之外，TFT基板与前述的TFT基板相同，因此将不给出任何重复描述。
参考附图将描述制造上述TFT基板的方法。图6、8、10、12、14、16、18、和20是在TFT基板的各个制造步骤中的像素区中的中间结构的横截面图。图7、9、11、13、15、17、19、和21是在TFT基板的各个制造步骤中的驱动区中的中间结构的横截面图。参考图6和图7，在透明绝缘基板110上形成阻挡层111。可以由玻璃、石英、蓝宝石等制成透明绝缘基板110。形成阻挡层111，用于防止杂质扩散到半导体层150d、150n、和150p中。通过将氧化硅(SiO2)或氮化硅(SiNx)以大约5000的厚度沉积到绝缘基板110上来形成阻挡层111。然后，清洁表面，以从阻挡层111去除杂质，例如，固有的氧化层。
沉积厚度大约为500的本征非晶硅层，以形成非晶硅层。然后，通过准分子激光退火(ELA)、连续横向结晶(SLS)、金属诱导结晶(MIC)、或金属诱导横向结晶(MILC)来使非晶硅层结晶。接下来，在结晶的多晶硅层上形成光刻胶层。然后，所得到的光刻胶层被曝光并使用缝隙掩模或半色调掩模(halfstone)(未示出)通过光刻法显影，以形成具有预定形状的光刻胶图样51、52、和53。例如，可以通过以预定形状将光刻胶层图样化、加热和收缩来形成光刻胶图样51、52、和53，使得光刻胶图样51、52、和53的截面形状成为梯形。可选地，可以将熔化的光刻胶层加热，随后将其图样化成包括半圆形截面的各种截面形状。光刻胶图样51、52、和53不仅可被用作将多晶硅层图样化成半导体层的蚀刻掩模，也可被用作注入n型杂质离子的离子注入掩模。
在像素区中的多晶硅层上形成的光刻胶图样51具有双层结构，该双层结构包括具有第一厚度d1的高层部分51a和具有第二厚度d2的低层部分51b和51c。光刻胶图样51高层部分51a的宽度w 1根据在半导体层(即，图2的150d)中将要形成的沟道区和低浓度区(即，图2的154d和152d)的宽度而变化。此外，光刻胶图样51的总宽度(即，w1+w2+w3)根据将要形成的半导体层(即，图2的150d)的宽度而变化。
在驱动区中的多晶硅层上形成的光刻胶图样52和53中，用于图样化NMOS半导体层的光刻胶图样52具有双层结构，该双层结构包括具有第一厚度d1的高层部分52a和具有第二厚度d2的低层部分52b和52c，低层部分52b和52c设置在高层部分52a的每一侧。用于图样化PMOS半导体层的光刻胶图样53具有单层结构，该单层结构包括具有第一厚度d1的高层部分。用于图样化NMOS半导体层的光刻胶图样52的高层部分52a的宽度w4根据在NMOS半导体层(即，图3的150n)中将要形成的沟道区(即，图3的154n)的宽度和低浓度区152n的宽度(如同在像素区中)而变化。此外，光刻胶图样52的总宽度(即，w4+w5+w6)根据将要生成的NMOS半导体层(即，图3的150n)的宽度而改变。然后，使用在多晶硅层上形成的光刻胶图样51、52、和53作为蚀刻掩模来图样化多晶硅层，因此完成半导体层150d、150n、和150p的形成。
参考图8和图9，通过氧等离子体处理通过灰化(ashing)来蚀刻光刻胶图样，直至去除低层部分51b、51c、52b、和52c。然后，使用灰化的光刻胶图样51’、52’、和53’作为离子注入掩模，将标示为N+的高浓度n型杂质注入到像素区和用于NMOS的半导体层150d和150n中，以分别形成源区153d、153n、漏区155d、155n、和沟道区154d、154n。这里，沟道区154d、154n对应于与光刻胶图样51’和52’重叠的半导体层150d和150n，使得杂质离子不能注入到沟道区154d和154n中，用于使源区153d和153n与漏区155d和155n彼此绝缘。
光刻胶图样53’防止杂质离子注入到用于覆盖在光刻胶图样53’上面的PMOS半导体层150p中。例如，稀释氢(hydrogen-diluted)的磷化氢(PH3)可以用作离子注入的源气体，并且可以根据器件的特性来适当地调节其用量和离子注入能量。当高浓度n型杂质(n+)已被常规地注入具有栅极绝缘层的半导体基板中时，根据本发明，在没有上层的半导体基板上执行高浓度杂质离子注入，从而能够以相对低的离子注入能量执行杂质离子注入。
参考图10和图11，通过氧等离子体处理去除光刻胶图样(图8的51’和图9的52’和53’)侧壁的预定部分。预定部分分别对应于将要在半导体层150d、150n、和150p中形成的低浓度区152d、152n、和152p的宽度。随后，使用灰化的光刻胶图样51”、52”、和53”作为离子注入掩模，将标记为N-的低浓度n型杂质注入到半导体层150d、150n、和150p中，以形成低浓度区152d、152n、和152p。最后，灰化的光刻胶图样51”、52”、和53”的每一个的侧壁与低浓度区152d、152n、和152p和沟道区154d、154n、和154p的边界面基本对准。例如，稀释氢的磷化氢(PH3)可以用作离子注入的源气体，并且可以根据器件的特性来适当地调节其用量和离子注入能量。
在形成PMOS源区(图2的153p)和漏区(图2的155p)期间，具有比注入到PMOS半导体层150p的低浓度区152p的n型杂质的浓度高大约10倍的高浓度p型杂质(P+)被注入到低浓度区152p。因为n型杂质浓度和p型杂质浓度差别很大，所以PMOS半导体层150p的低浓度区152p几乎不影响CMOS的器件特性。
参考图12和图13，移除在半导体层150d、150n、和150p上形成的光刻胶图样(图10的51”和图11的52”和53”)，并且形成栅极绝缘层140，以覆盖具有半导体层150d、150n、和150p的基板110。栅极绝缘层140可以形成为由例如氧化硅或氮化硅构成的单层，或者由包括顺序堆叠的氧化硅和氮化硅区域的多层(未示出)。这里，栅极绝缘层140可以具有，但不限于，在大约600至大约1200范围内的厚度。
然后，在栅极绝缘层140上沉积由Al、Cr、和Mo或者其合金构成的单层或多层，以形成栅极导体层。在这种情况下，栅极导体层可以形成但不限于大约3200的厚度，并且可以具有宽范围的厚度。
接下来，在栅极导体层上形成光刻胶层。然后，所得到的光刻胶层被曝光并使用缝隙掩模或半色调掩模(未示出)通过光刻法来显影，以形成具有预定形状的光刻胶图样61、62、和63。例如，可以通过以预定形状将光刻胶层图样化、加热和收缩，来形成光刻胶图样61、62、和63，使得光刻胶图样61、62、和63的截面形状为梯形。可选地，可以将熔化的光刻胶层加热，随后将其图样化成包括半圆形截面的各种截面形状。光刻胶图样61、62、和63不仅可被用作将栅极导体层图样化为栅电极的蚀刻掩模，也可被用作注入p型杂质离子的离子注入掩模。
在像素区中的栅极导体层上形成的光刻胶图样61具有双层结构，该双层结构包括具有第三厚度d3的高层部分61a，以及具有第四厚度d4的低层部分61b和61c，低层部分61b和61c设置在高层部分61a的每一侧。光刻胶图样61的高层部分61a与在半导体层150d内形成的沟道区154d和低浓度区152d重叠。低层部分61b和61c与在半导体层150d内形成的源区153d和漏区155d重叠。
在驱动区中的栅极导体层上形成的光刻胶图样62和63中，用于图样化NMOS半导体层150n的光刻胶图样62具有双层结构，该双层结构包括具有第三厚度d3的高层部分62a、以及具有第四厚度d4的低层部分62b和62c，低层部分62b和62c设置在高层部分62a的每一侧。与PMOS半导体层150p的一部分重叠的光刻胶图样63具有单层结构，该单层结构包括具有第三厚度d3的高层部分。双层光刻胶图样62的高层部分62a与在NMOS半导体层150n内形成的沟道区154n和低浓度区152n重叠。单层光刻胶图样63的宽度根据目标沟道区(即，将在PMOS半导体层150p中最终形成的沟道区154p)的宽度而变化。
然后，使用在栅极导体层上形成的光刻胶图样61、62、和63作为蚀刻掩模来图样化栅极导体层，以在像素区中形成栅极图样120d以及在驱动区中形成NMOS栅极图样120n和PMOS栅电极124p。这里，栅极图样120d和120n以及PMOS栅电极124p的侧壁可以逐渐变小，以确保相对于将要在后续工艺中形成的上覆层的附着力(adhesion)。
接下来，使用所得到的产物作为离子注入掩模，将标示为P+的高浓度p型杂质注入用于PMOS的半导体层150p中，以形成源区153p和漏区155p。这里，用于覆盖半导体层150d的双层光刻胶图样61防止杂质离子注入到像素区中的半导体层150d中，同时用于覆盖在驱动区中的NMOS半导体层150n和PMOS半导体层150p的双层光刻胶图样62和单层光刻胶图样63防止杂质离子注入到NMOS半导体层150n和PMOS半导体层150p中。这里，例如，乙硼烷(B2H6)可以被用作离子注入的源气体，并且可以根据器件的特性来适当地调节其用量和离子注入能量。
参考图14和图15，通过氧等离子体处理由灰化来蚀刻光刻胶图样(图12的61以及图13的62和63)，直至去除低层部分(图12的61b和61c以及图13的62b和62c)。接下来，使用灰化的光刻胶图样61’、62’、和63’作为蚀刻掩模来图样化栅极图样(图12的120d和图13的120n)，以形成像素区和NMOS栅电极124d和124n。这里，NMOS栅电极124d和124n可以与在用于覆盖栅电极124d和124n上面的半导体层150d和150n中形成的沟道区154d和154n重叠，并且其侧壁可以逐渐变小，以确保相对于将要在后续工艺中形成的上覆层的附着力。
参考图16和图17，去除在栅电极124d、124n、和124p上形成的光刻胶图样(图14的61’以及图15的62’和63’)，并形成栅极绝缘层，以覆盖具有栅电极124d、124n、和124p的基板110，从而形成第一层间绝缘层601。接下来，使用掩模通过光刻法图样化第一层间绝缘层601，以形成用于露出源区和漏区153n、153p、155n、和155p的第一和第二接触孔141n、141p、142n、和142p。
参考图18和图19，在第一层间绝缘层601上形成数据导体层，随后使用掩模通过光刻法将其图样化，以形成数据线(未示出)、源电极173d、173n、和173p、以及漏电极175d、175n、和175p。源电极173n和173p穿过第一接触孔141n和141p分别与源区153n和153p连接，而漏电极175n和175p穿过第二接触孔142n和142p分别与漏区155n和155p连接。
参考图20和图21，在具有源电极173d、173n、和173p和漏电极175d、175n、和175p的第一层间绝缘层601上沉积通过等离子体增强型化学汽相沉积(PECVD)形成的具有良好平面特性的感光有机材料或低介电绝缘材料(例如，a-Si:C:O和a-Si:O:F)，以形成第二层间绝缘层602。然后，使用掩模通过光刻法来图样化第二层间绝缘层602，以在像素区中形成用于露出漏电极175d的第三接触孔143。
最后，再次参考图2和图3，透明导电材料(例如，氧化铟锡(ITO)或氧化铟锌(IZO))被沉积在具有第三接触孔143的第二层间绝缘层602上，并被图样化以形成像素电极190和用于与多条信号线电连接的辅助焊盘(pad)(未示出)。像素电极190通过第三接触孔143与漏电极175d电连接。辅助焊盘通过第四和第五接触孔(未示出)分别与相应的数据线和栅极线电连接，该第四和第五接触孔分别形成在第一和第二层间绝缘层601和602以及栅极绝缘层140的上方。
接下来，将描述根据本发明另一实施例的薄膜晶体管(TFT)基板的制造方法。除了在像素区中的栅电极和在驱动区中的NMOS栅电极与在各个半导体层中形成的沟道区重叠之外，该TFT基板的制造方法与前述TFT基板的制造方法基本相同。将参考图4至图11和图22至图31仅描述两个实施例之间的不同。图22、24、26、28、和30是在根据本发明另一实施例的TFT基板的各个制造步骤中的像素区的中间结构的横截面图，以及图23、25、27、29、和31是在根据本发明另一实施例的TFT基板的各个制造步骤中的像素区的中间结构的横截面图。
首先，参考图6至图11，在透明绝缘基板110上形成阻挡层111。在像素区和驱动区中的NMOS阻挡层111上形成n型低浓度区152d和152n，以及与n型低浓度区152d和152n连接并包括注入有高浓度n型杂质的源区153d和153n和漏区155d和155n的半导体层150d和150n。在驱动区中的PMOS阻挡层111上形成掺杂到沟道区154p侧壁的p型高浓度源区153p和漏区155p、以及与源区153p和漏区155p连接并包括n型低浓度区152p的半导体层150p。参考图22，顺序地形成栅极绝缘层140和栅极导体层，以覆盖具有半导体层150d、150n、和150p的基板110。
然后，在栅极导体层上形成光刻胶层。然后，所得到的光刻胶层被曝光并使用缝隙掩模或半色调掩模(未示出)通过光刻法来显影，以形成具有预定形状的光刻胶图样71、72、和73。在像素区中的栅极导体层上形成的光刻胶图样71具有双层结构，该双层结构包括具有第三厚度d3的高层部分71a和具有第四厚度d4的低层部分71b和71c，低层部分71b和71c被设置在高层部分71a的每一侧。光刻胶图样71的高层部分71a与在半导体层150d中形成的沟道区154d重叠。低层部分71b和71c与在半导体层150d中形成的低浓度区152d以及源极153d和漏区155d重叠。
在驱动区中的栅极导体层上形成的光刻胶图样72和73中，与NMOS半导体层150n重叠的光刻胶图样72具有双层结构，该双层结构包括具有第三厚度d3的高层部分72a和具有第四厚度d4的低层部分72b和72c，低层部分72b和72c设置在高层部分72a的每一侧。与PMOS半导体层150p的一部分重叠的光刻胶图样73具有单层结构，该单层结构包括具有第三厚度d3的高层部分。光刻胶图样72的高层部分72a与在NMOS半导体层150n中形成的沟道区154n重叠，低层部分72b和72c分别与在半导体层150n中形成的低浓度区152n以及源区153n和漏区155n重叠。此外，单层光刻胶图样73根据目标沟道区(即，最终将在PMOS半导体层150p中形成的沟道区154p)的宽度而变化。
随后，使用在栅极导体层上形成的光刻胶图样71、72、和73作为蚀刻掩模来图样化栅极导体层，以在像素区中形成栅极图样120d以及在驱动区中形成NMOS栅极图样120n和PMOS栅电极124p。这里，可以使栅极图样120d和120n以及PMOS栅电极124p的侧壁逐渐变小，以确保相对于将要在后续工艺中形成的上覆层的附着力。
接下来，使用所得到的产物作为离子注入掩模，将标示为P+的高浓度p型杂质注入到用于PMOS的半导体层150p中，以形成源区153p和漏区155p。参考图24和图25，通过氧等离子体处理由灰化来蚀刻光刻胶图样(图22的71以及图23的72和73)，直至去除低层部分(图22的71b和71c以及图23的72b和72c)。
接下来，使用灰化的光刻胶图样71’、72’和73’作为蚀刻掩模来图样化栅极图样(图22的120d和图23的120n)，以分别形成像素区和NMOS栅电极125d和125n。这里，栅电极125d和125n可以与在覆盖栅电极125d和125n上面的半导体层150d和150n中形成的沟道区154d和154n重叠，并且其侧壁可以逐渐变小，以确保相对于将要在后续工艺中形成的上覆层的附着力。
接下来，参考图26和27，从栅电极125d、125n、和125p去除光刻胶图样(图24的71’以及图25的72’和73’)，在所得的没有光刻胶图样的栅电极125d、125n、和125p上形成第一层间绝缘层601，以形成第一和第二接触孔141n、141p、142n、和142p。
参考图28和图29，在第一层间绝缘层601上形成数据导体层，随后使用掩模通过光刻法来将其图样化，以形成数据线(未示出)、源电极173d、173n、和173p、以及漏电极175d、175n、和175p，该源电极和漏电极穿过第一接触孔141n和141p以及第二接触孔142n和142p分别与源区153n和153p以及漏区155n和155p连接。
参考图30和图31，在具有数据线、源电极173d、173n、和173p以及漏电极175d、175n、和175p的第一层间绝缘层601上形成第二层间绝缘层602，并将其图样化，以在像素区中形成用于露出漏电极175d的第三接触孔143。
最后，再次参考图4和图5，透明导体材料(例如，氧化铟锡(ITO)或氧化铟锌(IZO))被沉积在具有第三接触孔143的第二层间绝缘层602上，并被图样化，以形成像素电极190和用于与多条信号线电连接的辅助焊盘(未示出)。
尽管本发明示出和描述了注入到在驱动区和NMOS半导体层中的低浓度区、源区和漏区的n型杂质离子、以及注入到PMOS半导体层中的源区和漏区的p型杂质离子，但显然地本发明还可以适用于将相反类型的杂质离子注入到各个区域的情况。
如上所述，根据本发明，可以使用单个掩模在半导体层内形成低浓度区、源区、和漏区。此外，因为将高浓度杂质离子直接掺入半导体层中，因此可以以较低的离子注入能量执行离子注入。此外，可以不用额外的处理步骤就可以实现栅极重叠轻掺杂漏极(GOLDD)结构，因此简化了制造方法并降低了生产成本。
尽管参考其示例性实施例具体地说明和描述了本发明，但本领域技术人员应该理解，在不背离由权利要求限定的本发明的精神和范围的前提下，可以进行各种形式和细节上的改变。因此，应该理解，上述实施例仅为描述性的，并不构成对本发明的范围的任何限定。

Claims (19)

1.一种薄膜晶体管(TFT)基板的制造方法，包括：
设置具有半导体层的基板，所述半导体层包括低浓度区以及与在由多晶硅构成的沟道区两侧的所述低浓度区相邻的源区/漏区；以及
在所述基板上顺序地形成栅极绝缘层和导电层，并且图样化所述导电层以形成栅电极。
2.根据权利要求1所述的方法，其中，所述设置所述基板的步骤包括：
在具有多晶硅层的所述基板上形成光刻胶图样，所述光刻胶图样包括与所述沟道区和所述低浓度区重叠的高层部分、以及与所述高层部分的两侧相邻设置并与所述源区/漏区重叠的低层部分；
使用所述光刻胶图样作为蚀刻掩模来图样化所述多晶硅层，以形成所述半导体层；
去除所述光刻胶图样的所述低层部分，以形成第一离子注入掩模结构；
使用所述第一离子注入掩模结构作为离子注入掩模，将高浓度杂质离子注入到所述半导体层中，以形成所述源区/漏区；
将去除了所述低层部分的所述光刻胶图样的侧壁与在所述半导体层的所述低浓度区和所述沟道区之间的边界基本对准，以形成第二离子注入掩模结构；以及
使用所述第二离子注入掩模结构作为离子注入掩模，将低浓度杂质离子注入到所述半导体层中，以形成所述低浓度区。
3.根据权利要求2所述的方法，其中，所述形成所述栅电极的步骤包括：
在所述导电层上形成与在所述半导体层中形成的所述沟道区和所述低浓度区重叠的所述光刻胶图样；以及
使用所述光刻胶图样作为蚀刻掩模来图样化所述导电层，以形成所述栅电极。
4.根据权利要求2所述的方法，其中，所述形成所述栅电极的步骤包括：
在所述导电层上形成与在所述半导体层中形成的所述沟道区重叠的所述光刻胶图样；以及
使用所述光刻胶图样作为蚀刻掩模来图样化所述导电层，以形成所述栅电极。
5.根据权利要求1所述的方法，进一步包括在所述半导体层和所述基板之间形成阻挡层。
6.一种薄膜晶体管(TFT)基板的制造方法，包括：
设置具有第一半导体层和第二半导体层的基板，所述第一半导体层包括第一导电型的低浓度区和与在由多晶硅构成的沟道区两侧的第一导电型的所述低浓度区相邻的第一导电型的源区/漏区，所述第二半导体层包括在其每一侧的第一导电型的所述低浓度区；
在所述基板上顺序地形成栅极绝缘层和导电层，并且在所述导电层上形成与所述第一半导体层重叠的光刻胶图样以及与在所述第二半导体层中形成的沟道区重叠的光刻胶图样；
使用所述各个光刻胶图样作为蚀刻掩模来图样化所述导电层，以形成第一和第二栅电极；以及
使用所得的产物作为离子注入掩模，将第二导电型的高浓度杂质离子注入到所述第二半导体层中，以形成源区和漏区。
7.根据权利要求6所述的方法，其中，所述设置所述基板的步骤包括：
在具有多晶硅层的所述基板上形成第一光刻胶图样和第二光刻胶图样，所述第一光刻胶图样包括与所述第一半导体层的所述沟道区和所述低浓度区重叠的高层部分、以及与所述高层部分的两侧相邻设置并与所述源区/漏区重叠的低层部分；
使用所述第一和第二光刻胶图样作为蚀刻掩模来图样化所述多晶硅层，以形成所述第一和第二半导体层；
灰化所述第一和第二光刻胶图样，直至去除所述第一光刻胶图样的所述低层部分，以形成所述第一离子注入掩模结构；
使用所述第一离子注入掩模结构作为离子注入掩模，将第一导电型的所述高浓度杂质离子注入到所述第一半导体层中，以形成第一导电型的所述源区/漏区；
灰化所述第一和第二光刻胶图样，直至将所述灰化的第一光刻胶图样的两侧壁与在第一导电型的所述低浓度区和所述沟道区之间的边界基本对准，以形成第二离子注入掩模结构；以及
使用所述第二离子注入掩模结构作为离子注入掩模，将第一导电型的低浓度杂质离子注入到所述第一和第二半导体层中，以形成所述低浓度区。
8.根据权利要求7所述的方法，其中，所述第一光刻胶图样的所述高层部分与所述第二光刻胶图样的所述高层部分具有基本相同的高度。
9.根据权利要求6所述的方法，其中，与所述第一半导体层重叠的所述光刻胶图样包括与所述第一半导体层的所述沟道区和第一导电型的所述低浓度区重叠的高层部分以及与所述高层部分的两侧相邻设置并与所述源区/漏区重叠的低层部分。
10.根据权利要求9所述的方法，在所述第二半导体层中形成所述源区/漏区之后，进一步包括通过去除与所述第一半导体层重叠的所述光刻胶图样的所述低层部分，以及通过蚀刻掩模图样化所述第一栅极图样，来形成第一栅电极。
11.根据权利要求6所述的方法，其中，与所述第一半导体层重叠的所述光刻胶图样包括与所述第一半导体层的所述沟道区重叠的高层部分、以及与高层部分两侧相邻设置并与第一导电型的低浓度区和所述源区/漏区重叠的低层部分。
12.根据权利要求11所述的方法，在所述第二半导体层中形成所述源区/漏区之后，进一步包括通过去除与所述第一半导体层重叠的所述光刻胶图样的所述低层部分，以及通过蚀刻掩模图样化所述第一栅极图样，来形成第一栅电极。
13.根据权利要求6所述的方法，其中，所述第一导电型为n型，并且第二导电型为p型。
14.根据权利要求6所述的方法，进一步包括在所述第一和第二半导体层中的每一个与所述基板之间形成阻挡层。
15.一种薄膜晶体管(TFT)基板，包括：
第一半导体层和第二半导体层，所述第一半导体层形成在基板上并且包括第一导电型的低浓度区和与在由多晶硅构成的沟道区两侧的第一导电型的所述低浓度区相邻的第一导电型的源区/漏区，所述第二半导体层包括在其任一侧的第一导电型的所述低浓度区；
栅极绝缘层，形成在所述第一和第二半导体层上；以及
第一栅电极和第二栅电极，所述第一栅电极与所述第一半导体层的一部分重叠，所述第二栅电极与在所述第二半导体层中形成的所述沟道区重叠。
16.根据权利要求15所述的TFT基板，其中，所述第一栅电极与在所述第一半导体层中形成的所述沟道区和第一导电型的所述低浓度区重叠。
17.根据权利要求15所述的TFT基板，其中，所述第一栅电极与在所述第一半导体层中形成的所述沟道区重叠。
18.根据权利要求15所述的TFT基板，其中，所述第一导电型为n型，并且第二导电型为p型。
19.根据权利要求15所述的TFT基板，进一步包括阻挡层，形成在所述第一和第二半导体层中的每一个与所述基板之间。
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