JPH02297971A

JPH02297971A - 薄膜トランジスタの製造方法

Info

Publication number: JPH02297971A
Application number: JP1117579A
Authority: JP
Inventors: Hideaki Shimizu; 英明清水; Shinichi Shimomaki; 伸一下牧; Hiroshi Matsumoto; 広松本
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1989-05-12
Filing date: 1989-05-12
Publication date: 1990-12-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は第２のゲート電極を備えた薄膜トランジスタの
製造方法に関するものである。。

〔従来の技術〕

従来、薄膜トランジスタ（Ｔ　Ｐ　Ｔ）としては、ゲー
ト電極と、ゲート絶縁膜と、半導体層と、ソース、ドレ
イン電極とを積層した構造のものが知られている。

この薄膜トランジスタは、主にスイッチング素子として
利用されており、また最近では、上記薄膜トランジスタ
をメモリ素子として利用することも検討されている。

なお、スイッチング素子として利用される薄膜トランジ
スタのゲート絶縁膜は、一般に、シリコン原子Ｓ１と窒
素原子Ｎとの組成比Ｓ１／Ｎを化学量論比（Ｓ　ｉ　／
Ｎ−０，７５）に近くした窒化シリコン（８１Ｎ）で形
成されている。また、薄膜トランジスタをメモリ素子と
して利用するには、この薄膜トランジスタのゲート絶縁
膜を、例えばシリコン原子Ｓ１と窒素原子Ｎとの組成比
Ｓｉ／Ｎを化学量論比（Ｓｔ　／Ｎ−０，７５）より太
きく　（Ｓｌ　／Ｎ−０，８５〜１．１５）’　ｌ、て
電荷の蓄積機能をもたせた窒化シリコン（ＳＩＮ）で形
成すればよく、このようにゲート絶縁膜に電荷の蓄積機
能をもたせれば、薄膜トランジスタのＶｃ　　（ゲート
電圧）−１ｏ（ドレイン電流）特性に大きなヒステリシ
ス性をもたせて、この薄膜トランジスタを、電気的に書
込み／読出し／消去可能なメモリ素子として使用するこ
とができる。

しかし、上記従来の薄膜トランジスタは、これを例えば
ＴＰＴアクティブマトリックス型液晶表示素子における
画素電極選択用スイッチング素子として利用すると、各
液晶表示素子ごとにその表示コントラストが異なってし
まうという問題をもっていた。これは、各液晶表示素子
の薄膜トランジスタを、同一の条件で製造しても、その
ゲート絶縁膜に存在する固定電荷の影響等によって、各
液晶表示素子ごとにその薄膜トランジスタのＶＧ−ＩＤ
特性に“ばらつき”が生じ、そのために各液晶表示素子
ごとにその薄膜トランジスタの閾値電圧が異なってしま
うからである。

また、上記従来の薄膜トランジスタをそのゲート絶縁膜
に電荷の蓄積機能をもたせてメモリ素子として使用する
場合、従来の薄膜トランジスタは、書込み／消去時も読
出し時も同じゲート電極に電圧を印加して駆動されるが
、このようにゲート電極に電圧を印加して書込み／消去
時および読出しを行なうのでは、読出しを繰返すのにと
もなって閾値電圧が変化し、そのために読出し回数が数
十回を越えると、安定した読出しができなくなってしま
うという問題があった。

このため、出願人は、先に、特願昭６３−１．５１８５
号および特願平１−１５１６５号の明細書および図面に
示したような薄膜トランジスタを提案した。

これら薄膜トランジスタは、ガラス等からなる絶縁性の
基板上に形成された第１のゲート電極と、この第１のゲ
ート電極の上に形成された第１のゲート絶縁膜と、この
第１のゲート絶縁膜の上に前記第１のゲート電極と対向
させて形成された半導体層と、この半導体層の上に形成
されたソース。

ドレイン電極と、前記半導体層および前記ソース。

ドレイン電極の上に形成された上層絶縁膜とからなる第
２のゲート絶縁膜と、この第２のゲート絶縁膜の上に前
記半導体層と対向させて形成された第２のゲート電極と
からなっており、特願昭６３−１５１８５号の薄膜トラ
ンジスタは、主にＴＰＴアクティブマトリックス型液晶
表示素子における画素電極選択用スイッチング素子とし
て使用され、また特願平１−１５１６５号の薄膜トラン
ジスタは、電気的に書込み／読出し／消去可能なメモリ
素子として使用される。

上記特願昭６３−１５１８５号のスイッチング素子とし
て使用される薄膜トランジスタは、半導体層をはさんで
その両側にゲート絶縁膜を介して半導体層と対向する第
１と第２の２つのゲート電極を設けることにより、この
２つのゲート電極のうちの一方のゲート電極をトランジ
スタ本来のゲート電極とし、他方のゲート電極（特願昭
６３−１５１８５号の明細書で第４電極と称している電
極）はＭＯ−１，特性の制御用電極として、この制御用
電極への電圧の印加によりトランジスタのＶ、−１，特
性を制御するようにしたものである。

二の薄膜トランジスタを例えばＴＰＴアクティブマトリ
ックス型液晶表示素子の画素電極選択用スイッチング素
子として使用すれば、製造された液晶表示素子の薄膜ト
ランジスタのＶＧ−Ｉつ特性に“ばらつき°があっても
、前記制御用電極への電圧の印加により薄膜トランジス
タのＶｏ−ＩＤ特性を良好な表示コントラストが得られ
るように制御して、液晶表示素子の表示コントラストを
向上させることができる。なお、この薄膜トランジスタ
の動作は、特願昭６３−１５１８５号の明細書に詳細に
記載されているから、ここではその説明は省略する。

また、特願平１−１５１６５号のメモリ素子として使用
される薄膜トランジスタは、半導体層をはさんでその両
側にゲート絶縁膜を介して半導体層と対向する第１と第
２の２つのゲート電極を設けるとともに、この２つのゲ
ート電極のうちの一方のゲート電極と半導体層との間の
ゲート絶縁膜を、電荷蓄積機能をもつ絶縁膜（例えばシ
リコン゛原子Ｓ１と窒素原子Ｎとの組成比Ｓｉ／ＮをＳ
ｉ／Ｎ−０，８５〜１．１５にした窒化シリコン膜）と
し、他方のゲート電極と半導体層との間のゲート絶縁膜
を、電荷蓄積機能のない絶縁膜（例えばシリコン原子Ｓ
１と窒素原子Ｎとの組成比Ｓｉ／Ｎを化学量論比Ｓｌ／
Ｎ−０，７５に近くした窒化シリコン膜）とすることに
より、書込みおよび消去は、上記２つのゲート電極のう
ち電荷蓄積機能をもつゲート絶縁膜を介して半導体層と
対向するゲート電極（メモリ用薄膜トランジスタ本来の
ゲート電極）にゲート電圧を印加して行ない、読出しは
、電荷蓄積機能のないゲート絶縁膜を介して半導体層と
対向するもう１つのゲート電極にゲート電圧を印加して
行なうようにしたものである。このように上記もう１つ
のゲート電極を使用して読出しを行なえば、読出しを繰
返しても閾値電圧が変化することはないから、半永久的
に安定した読出しを行なうことができる。なお、このメ
モリ用薄膜トランジスタの動作は、特願平１−１５１６
５号の明細書に詳細に記載されているから、ここではそ
の説明は省略する。

〔発明が解決しようとする課題〕

しかしながら、上記のような２つのゲート電極をもつ薄
膜トランジスタは、半導体層の上側の第２のゲート電極
と半導体層との間に形成される第２のゲート絶縁膜と半
導体層との間の界面特性が悪く、これが、前記第２のゲ
ート電極への電圧の印加に対するトランジスタの動作特
性に影響を及ぼすという問題をもっている。

すなわち、上記２つのゲート電極をもつ薄膜トランジス
タは、まず基板上に第１のゲート電極を形成し、その上
に、第１のゲート絶縁膜と、半導体層と、ソース、ドレ
イン電極と、第２のゲート絶縁膜と、第２のゲート電極
を順次形成する製造工程で製造されるが、この場合、ソ
ース、ドレイン電極は、クロム（Ｃ「）等の金属膜を堆
積してこの金属膜をフォト・リソグラフィ法によりバタ
ーニングする方法で形成されるため、このソース。

ドレイン電極の形成時に半導体層の表面が汚れ、そのた
めに、ソース、ドレイン電極の形成後に前記半導体層の
上にプラズマＣＶＤ法等によって堆積形成される第２の
ゲート絶縁膜と半導体層との間の界面特性が悪くなる。

そして、このように第２のゲート絶縁膜と半導体層との
間の界面特性が悪いと、上記特願昭６３−１５１８５号
のスイッチング用薄膜トランジスタでは、第２のゲート
絶縁膜を介して半導体層と対向する第２のゲート電極が
トランジスタ本来のゲート電極である場合はトランジス
タのスイッチング特性が悪くなり、前記第２のゲート電
極がｖＧ　１０特性の制御用電極である場合は、トラン
ジスタのＶＧ−ＩＯ特性を所望の特性に制御することが
できなくなるし、また特願平１−１５１６５号のメモリ
用薄膜トランジスタでは、前記第２のゲート電極が書込
み／消去用である場合は書込み／消去特性が悪くなり、
前記第２のゲート電極が読出し用である場合は読出し特
性が悪くなる。

本発明は上記のような実情にかんがみてなさ°れたもの
であって、その目的とするところは、半導体層をはさん
でその両側にゲート絶縁膜を介して半導体層と対向する
第１と第２の２つのゲート電極を設けたものでありなが
ら、ソース、ドレイン電極の形成後に半導体層の上に形
成される第２のゲート絶縁膜と半導体層との間の界′面
持性をよくした薄膜トランジスタを得ることができる薄
膜トランジスタの製造方法を提供することにある。

〔課題を解決するための手段〕

本発明の薄膜トランジスタの製造方法は、基板上に第１
のゲート電極と第１のゲート絶縁膜と半導体層とソース
、ドレイン電極とを形成した後、第２のゲート絶縁膜を
形成する直前に、前記半導体層の表面を弗酸水溶液また
は弗化アンモニウム水溶液によって洗浄し、この後前記
第２のゲート絶縁膜と第２のゲート電極を形成すること
を特徴とするものである。

〔作用〕

このように、第２のゲート絶縁膜を形成する直前に半導
体層の表面を弗酸水溶液または弗化アンモニウム水溶液
によって洗浄してから第２のゲート絶縁膜を形成すれば
、前記ソース、ドレイン電極の形成時に半導体層の表面
がｔＴ５れても、この半導体層の表面の汚れを除去して
、その上に堆積する第２のゲート絶縁膜を半導体層に対
し良好な界面特性をもって形成することができる。した
がって、本発明の薄膜トランジスタの製造方法によれば
、半導体層をはさんでその両側にゲート絶縁膜を介して
半導体層と対向する第１と第２の２つのゲート電極を設
けたものでありながら、ソース。

ドレイン電極の形成後に半導体層の上に形成される第２
のゲート絶縁膜と半導体層との間の界面特性をよくした
薄膜トランジスタを得ることができる。

〔実施例〕

以下、本発明の一実施例を図面を参照して説明する。

まず、本実施例の製造方法により製造された薄膜トラン
ジスタの構造を説明すると、第２図および第３図は薄膜
トランジスタの断面図および平面図であり、ここでは、
メモリ用薄膜トランジスタを示している。

第２図および第３図において、１はガラス等からなる絶
縁性基板、Ｇ（はこの絶縁基板１の上に形成された第１
のゲート電極、２は前記第１のゲート電極Ｇ１の上に基
板１のほぼ全面にわたって形成された第１のゲート絶縁
膜である。

この第１のゲート絶縁膜２は、シリコン原子＄１と窒素
原子Ｎとの組成比Ｓｉ／Ｎを化学量論比（Ｓ　ｌ　／Ｎ
−０，７５）よりも太きく（Ｓｌ／Ｎ−０，８５〜１．
１５）　して電荷蓄積機能をもたせた窒化シリコン（Ｓ
Ｉ　Ｎ）からなっており、この第１のゲート絶縁Ｈ２は
２０００人の膜厚に形成されている。

３は上記第１のゲート絶縁膜２の上に前記第１のゲート
電極Ｇ１と対向させて形成された１型アモルファス・シ
リコン（ｉ−ａ−８ｌ）からなるｉ型半導体層、Ｓおよ
びＤは前記ｉ型半導体層３の上に、ｎ型不純物をドープ
したアモルファス・シリコン（ｎ”−ａ−Ｓｉ）からな
るｎ型半導体層４を介して形成されたソース電極および
ドレイン電極であり、前記第１のゲート電極Ｇ１と、電
荷蓄積機能をもつ第１のゲート絶縁膜２と、ｎ型半導体
層３と、ｎ型半導体層４およびソース、ドレイン電極Ｓ
、Ｄとによって、メモリ効果をもつ逆スタガー型の薄膜
トランジスタが構成されている。

なお、上記ｎ型半導体層４は、ｎ型半導体層３のチャン
ネル領域（ソース、ドレイン電極Ｓ、Ｄ間の部分）にお
いて分離されている。

また、上記ｉ型半導体層３およびその上にｎ型半導体層
４を介して形成されたソース１　ドレイン電極Ｓ、Ｄの
上には、第２のゲート絶縁膜５が形成されており、この
第２のゲート絶縁膜５の上には、前記ｉ型半導体層３と
対向する第２のゲート電極Ｇ２が形成されている。前記
第２のゲート絶縁膜５は、シリコン原子Ｓ１と窒素原子
Ｎとの組成比を化学量論比（Ｓ１／Ｎ−０，７５）と同
程度にした電荷蓄積機能のない窒化シリコン（ＳＩＮ）
からなっており、この第２のゲート絶縁膜５は３０００
人の膜厚に形成されている。

なお、上記第１のゲート電極Ｇｌとソース、ドレイン電
極Ｓ、Ｄおよび第２のゲート電極Ｇ２は、それぞれ、第
１のゲートラインＧＬＩ、　　ソースラインＳＬ、　　
ドレインラインＤＬ、第２のゲートラインＧＬ２につな
が１ている。また、６は電荷蓄積機能のない窒化シリコ
ン等からなる保護絶縁膜である。

そして、前記第１と第２のゲート電極ＧＬ。

Ｇ２のうち、電荷蓄積機能をもつ第１のゲート絶縁膜２
を介してｎ型半導体層３と対向する第１のゲート電極Ｇ
１は書込み／消去用電極とされ、電荷蓄積機能のない第
２のゲート絶縁膜５を介して前記ｉ型半導体層３と対向
する第２のゲート電極Ｇ２は読出し用電極とされている
。

すなわち、このメモリ用薄膜トランジスタは、第１のゲ
ート電極Ｇ１と、電荷蓄積機能をもつ第１のゲート絶縁
膜２と、ｎ型半導体層３と、ｎ型半導体層４と、ソース
、ドレイン電極Ｓ、Ｄとからなるメモリ効果をもった薄
膜トランジスタに、電荷蓄積機能のない第２のゲート絶
縁膜５を介して前記ｉ型半導体層３と対向する第２のゲ
ート電極Ｇ２を設けることにより、書込みおよび消去は
、電荷蓄積機能をもつ第１のゲート絶縁膜２を介してｉ
型半導体層３と対向するメモリ用薄膜トランジスタ本来
の第１のゲート電極Ｇ１を使用して行ない、読出しは、
電荷蓄積機能のない第２のゲート絶縁膜５を介して前記
ｉ型半導体層３と対向する第２のゲート電極Ｇ２を使用
して行なうようにしたものである。なお、このメモリ用
薄膜トランジスタは、特願平１−１５１６５号のメモリ
用薄膜トランジスタと同じ動作をするものであるから、
その説明は省略する。

次に、上記メモリ用薄膜トランジスタの製造方法を第１
図を参照して説明する。

まず、第１図（ａ）に示すように、ガラス等からなる絶
縁性基板１の上に第１のゲート電極Ｇ１と第１のゲート
ラインＧＬＩ　　（第３図参照）を１０００人の厚さに
形成する。この第１のゲート電極Ｇｌと第１のゲートラ
インＧＬＩは、基板１上にクロム（Ｃｒ　）等の金属を
真空蒸着法またはスパッタリング法により堆積させ、こ
の金属膜をフォト・リソグラフィ法によりバターニング
する方法で形成する。

次に、第１図（ｂ）に示すように、上記第１のゲート電
極Ｇ１の上に基板１の全面にわたって、第１のゲート絶
縁膜（Ｓｉ／Ｎ−０，８５〜１，１５の電荷蓄積機能を
もつ窒化シリコン膜）２と、ｉ型半導体層（ｉ−ａ−Ｓ
ｉ層）３と、ｎ型半導体層（ｎ”　＝−ａ−ｓ１層）４
とをプラズマＣＶＤ法により順次連続して堆積させ、続
けてその上に、ソース、ドレイン電極Ｓ、Ｄとなるクロ
ム（Ｃｒ　）等の金属膜１０を真空蒸着法またはスパッ
タリング法により堆積させる。なお、第１のゲート絶縁
膜２は２０００人、ｉ型半導体層３は１５００人、ｎ型
半導体層４は２５０人、金属膜１０は５００人の厚さに
堆積させる。

次に、上記金属膜１０をフォト・リソグラフィ法によっ
てバターニングし、第１図（Ｃ）に示すように上記金属
膜１０からなるソース、ドレイン電極Ｓ、Ｄおよびソー
ス、ドレインラインＳＬ。

ＤＬ（第３図参照）を形成するとともに、続いて上記ｎ
型半導体層４を、フォト・リソグラフィ法によりソース
、ドレイン電極Ｓ、Ｄおよびソース。

ドレインラインＳＬ、ＤＬの形状にバターニングして、
このｎ型半導体層４をｉ型半導体層３のチャンネル領域
において分離し、さらにｉ型半導体層３をフォト・リソ
グラフィ法によってトランジスタ素子形状にバターニン
グする。上記金属膜１０とｎ型半導体層４およびｉ型半
導体層３のバターニングは、プラズマによる反応性イオ
ン・エツチング（ＲＩＥ）により行なう。なお、金属膜
１０のエツチングには塩素系ガス（例えばＣＣＮ４とＨ
ｅの混合ガス）を用い、ｎ型半導体層４のエツチングに
は弗素系ガス（例えばＣＦ４＋１０％０□）を、またｉ
型半導体層３のエツチングには塩素系ガス（例゛えばＣ
ＣｌＩ４と０２の混合ガス）を用いる。

次に、第１図（ｄ）に示すように、上記ｉ型半導体層３
およびソース、ドレイン電極Ｓ、Ｄの上に第２のゲート
絶縁膜５を形成する直前に、その前処理として、前記ｉ
型半導体層３の表面を洗浄する。この洗浄は、基板１全
体を弗酸水溶、液（１νｔ％ＨＦ）または弗化アンモニ
ウム水溶液（４０ｗｔ％Ｎ）Ｉ４Ｆ）に約１５秒間浸漬
した後、純水で水洗する方法で行ない、この後基板１を
乾燥させる。

この洗浄処理を行なった後は、直ちに、上記ｉ型半導体
層３およびソース、ドレイン電極Ｓ、　　Ｄの上に、基
板１の全面にわたって第２のゲート絶縁膜（Ｓｉ／Ｎ−
０，７５程度の電荷蓄積機能のない窒化シリコン膜）５
を第１図（ｅ）に示すように堆積させる。この第２のゲ
ート絶縁膜５は、プラズマＣＶＤ法により３０００人の
厚さに形成する。

この後は、上記第２のゲート絶縁膜５の上に、クロム（
Ｃｒ　）等の金属を真空蒸着法またはスパッタリング法
により堆積させ、この金属膜をフォト・リソグラフィ法
によりバターニングして、第２のゲート電ｉＧ２および
第２のゲートラインＧＬ２　　（第３図参照）を第１図
（ｄ）に示すように形成し、その上に窒化シリコン等か
らなる保護絶縁膜６をプラズマＣＶＤ法により形成して
、第２図および第３図に示したメモリ用薄膜トランジス
タを完成する。

すなわち、上記薄膜トランジスタの製造方法は、基板１
上に第１のゲート電極Ｇｌと第１のゲート絶縁膜２とｌ
型半導体層３とｎ型半導体層４およびソース、ドレイン
電極Ｓ、Ｄを形成した後、第２のゲート絶縁膜５を形成
する直前に、前記ｌ型半導体層３の表面を弗酸水溶液に
よって洗浄し、この後前記第２のゲート絶縁膜５と第２
のゲート電極Ｇ２を形成するものである。そして、この
ように、第２のゲート絶縁膜Ｇ２を形成する直前にｌ型
半導体層３の表面を弗酸水溶液によって洗浄してから第
２のゲート絶縁膜５を形成すれば、前記ソース、ドレイ
ン電極Ｓ、Ｄの形成時にｌ型半導体層３の表面が汚れて
も、このｌ型半導体層３の表面の汚れを除去して、その
上に堆積する第２のゲート絶縁膜５をｌ型半導体層３に
対し良好な界面特性をもって形成することができる。し
たがって、この薄膜トランジスタの製造方法によれば、
ｌ型半導体層３をはさんでその両側にゲート絶縁膜２．
５を介してｌ型半導体層３と対向する第１と第２の２つ
のゲート電極Ｇｌ、Ｇ２を設けたものでありながら、ソ
ース１　ドレイン電極Ｓ、Ｄの形成後にｌ型半導体層３
の上に形成される第２のゲート絶縁膜５とｌ型半導体層
３との間の界面特性をよ（して、読出し特性も良好な薄
膜トランジスタを得ることができる。

なお、上記実施例では、下側の第１のゲート電極Ｃｔを
書込み／消去用とし、上側の第２のゲート電極Ｇ２を読
出し用としたメモリ用薄膜トランジスタの製造について
説明したが、本発明は、下側の第１のゲート電極Ｇｌを
読出し用と１５、上側の第２のゲート電極Ｇ２を書込み
／消去用としたメモリ用薄膜トランジスタの製造にも適
用できるもので、その場合は、下側の第１のゲート絶縁
膜２をＳｉ／Ｎ＝０．７５程度の電荷蓄積機能のない窒
化シリコン膜で形成し、上側の第２のゲート絶縁幕５を
Ｓｉ／Ｎ−０Ｊ５〜１．１５の電荷蓄積機能をもつ窒化
シリコン膜で形成するとともに、この第２のゲート絶縁
膜５を形成する直前に、ｌ型半導体層３の表面を弗酸水
溶液によって洗浄すればよい。

また、本発明は、上記メモリ用薄膜トランジスタに限ら
ず、特願昭６３−１５１８５号のスイッチング用薄膜ト
ランジスタの製造にも適用できるもので、本発明の製造
方法によって上記スイッチング用薄膜トランジスタを製
造すれば、ソース。

ドレイン電極の形成後に半導体層の上に形成される第２
のゲート絶縁膜と半導体層との間の界面特性をよくする
ことができる。

〔発明の効果〕

本発明の薄膜トランジスタの製造方法によれば、基板上
に第１のゲート電極と第１のゲート絶縁膜と半導体層と
ソース、ドレイン電極とを形成した後、第２のゲート絶
縁膜を形成する直前に、前記半導体層の表面を弗酸水溶
液または弗化アンモニウム水溶液によって洗浄し、この
後前記第２のゲート絶縁膜と第２のゲート電極を形成し
ているから、半導体層をはさんでその両側にゲート絶縁
膜を介して半導体層と対向する第１と第２の２つのゲー
ト電極を設けたものでありながら、ソース。

【図面の簡単な説明】

第１図〜第３図は本発明の一実施例を示したもので、第
１図は薄膜トランジスタの製造工程図、第２図および第
３図は製造された薄膜トランジスタの断面図および平面
図である。１・・・基板、Ｇ１・・・第１のゲート電極、２・・・
第１のゲート絶縁膜、３・・・ｌ型半導体層、４・・・
ｎ型半導体層、Ｓ・・・ソース電極、Ｄ・・・ドレイン
電極、１０・・・ソース、ドレイン電極となる金属膜、
５・・・第２のゲート絶縁膜、Ｇ２・・・第２のゲート
電極。

Claims

【特許請求の範囲】

基板上に、第１のゲート電極と、第１のゲート絶縁膜と
、半導体層と、ソース、ドレイン電極と第２のゲート絶
縁膜と、第２のゲート電極とを積層した薄膜トランジス
タの製造方法であって、前記基板上に第１のゲート電極
と第１のゲート絶縁膜と半導体層とソース、ドレイン電
極とを形成した後、前記第２のゲート絶縁膜を形成する
直前に前記半導体層の表面を弗酸水溶液または弗化アン
モニウム水溶液によって洗浄し、この後前記第２のゲー
ト絶縁膜と前記第２のゲート電極を形成することを特徴
とする薄膜トランジスタの製造方法。