JPH0653506A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
- Publication number
- JPH0653506A JPH0653506A JP30099692A JP30099692A JPH0653506A JP H0653506 A JPH0653506 A JP H0653506A JP 30099692 A JP30099692 A JP 30099692A JP 30099692 A JP30099692 A JP 30099692A JP H0653506 A JPH0653506 A JP H0653506A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gate
- film transistor
- thin film
- gate insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010409 thin film Substances 0.000 title claims description 55
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 65
- 239000004065 semiconductor Substances 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims description 21
- 239000011521 glass Substances 0.000 claims description 18
- 239000010408 film Substances 0.000 claims description 16
- 229910052739 hydrogen Inorganic materials 0.000 claims description 9
- 239000001257 hydrogen Substances 0.000 claims description 9
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- 238000002161 passivation Methods 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 4
- 229910002367 SrTiO Inorganic materials 0.000 claims description 3
- 230000005684 electric field Effects 0.000 abstract description 5
- 238000009413 insulation Methods 0.000 abstract 3
- 238000000034 method Methods 0.000 description 14
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 10
- 229910017875 a-SiN Inorganic materials 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 9
- 229910052804 chromium Inorganic materials 0.000 description 8
- 239000011651 chromium Substances 0.000 description 8
- 239000011159 matrix material Substances 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 238000001755 magnetron sputter deposition Methods 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052755 nonmetal Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 非晶質半導体層の上下部に、強誘電体を介在
して各々ゲートを形成することにより、駆動電流および
しきい値電圧を改善した薄膜トランジスタの構造を提供
する。 【構成】 透明なガラス基板４１と；所定位置に形成さ
れた第１ゲート４２と；第１ゲート絶縁層４３と；第１
ゲート絶縁層上にその上部表面の中第１ゲート上部の扁
平な部分が露出するように形成された水素含有非晶質半
導体層４４と；前記露出した部分を除外した半導体層上
に形成されたｎ+ 型水素含有非晶質オーム層４５と；前
記オーム層を介して前記半導体層と間接的に接触すると
共に、前記ゲート絶縁層と直接的に接触するように形成
されたソース電極４６およびドレイン電極４７と；第２
ゲート絶縁層４８と；前記第２ゲート絶縁層上の第１ゲ
ートに対応する位置に形成された第２ゲート４９と；パ
ッシベーション膜５０と；を含む。
して各々ゲートを形成することにより、駆動電流および
しきい値電圧を改善した薄膜トランジスタの構造を提供
する。 【構成】 透明なガラス基板４１と；所定位置に形成さ
れた第１ゲート４２と；第１ゲート絶縁層４３と；第１
ゲート絶縁層上にその上部表面の中第１ゲート上部の扁
平な部分が露出するように形成された水素含有非晶質半
導体層４４と；前記露出した部分を除外した半導体層上
に形成されたｎ+ 型水素含有非晶質オーム層４５と；前
記オーム層を介して前記半導体層と間接的に接触すると
共に、前記ゲート絶縁層と直接的に接触するように形成
されたソース電極４６およびドレイン電極４７と；第２
ゲート絶縁層４８と；前記第２ゲート絶縁層上の第１ゲ
ートに対応する位置に形成された第２ゲート４９と；パ
ッシベーション膜５０と；を含む。
Description
【０００１】
【産業上の利用分野】本発明は、平板（Flat Panel)表
示素子のスイッチング手段として使用される薄膜トラン
ジスタ（TFT：Thin Film Transitor)に関し、特に非晶
質シリコン半導体層の上下部に強誘電体の絶縁層を介在
して二重でゲート電極を形成した薄膜トランジスタ構造
に関する。
示素子のスイッチング手段として使用される薄膜トラン
ジスタ（TFT：Thin Film Transitor)に関し、特に非晶
質シリコン半導体層の上下部に強誘電体の絶縁層を介在
して二重でゲート電極を形成した薄膜トランジスタ構造
に関する。
【０００２】
【従来の技術】一般に、水素を含有する非晶質シリコン
薄膜は、太陽電池、薄膜トランジスタおよび光導電型撮
像管（image pickup tube）等に使用され、若干の短距
離秩序（Short range order）を有している。
薄膜は、太陽電池、薄膜トランジスタおよび光導電型撮
像管（image pickup tube）等に使用され、若干の短距
離秩序（Short range order）を有している。
【０００３】非晶質シリコン薄膜を使用した薄膜トラン
ジスタは、液晶表示素子と蛍光表示素子のような平面表
示素子に主に使用されている。
ジスタは、液晶表示素子と蛍光表示素子のような平面表
示素子に主に使用されている。
【０００４】図１は、一般的な薄膜トランジスタを用い
たアクティブマトリックス平面表示素子（Active matri
x flat pannel displsy device）の概略的な構造を示し
た平面図である。
たアクティブマトリックス平面表示素子（Active matri
x flat pannel displsy device）の概略的な構造を示し
た平面図である。
【０００５】１つのピクセルに、これを駆動させるため
のスイッチング手段として１つの薄膜トランジスタが配
列されたアクティブマトリックス平面表示素子１０は、
コンタクトパッド１１，１２、コントロールライン１
３，１４および薄膜トランジスタ１５及びピクセル１６
を含み、これらは例えばガラスのような材料の基板上に
平面表示素子を構成する層を蒸着し、ホトリソグラフィ
ー法によりパターニングして形成する。
のスイッチング手段として１つの薄膜トランジスタが配
列されたアクティブマトリックス平面表示素子１０は、
コンタクトパッド１１，１２、コントロールライン１
３，１４および薄膜トランジスタ１５及びピクセル１６
を含み、これらは例えばガラスのような材料の基板上に
平面表示素子を構成する層を蒸着し、ホトリソグラフィ
ー法によりパターニングして形成する。
【０００６】図１の示すように、薄膜トランジスタ１５
のゲート電極配線として作用するようにし、カラム配列
されたコンタクトライン１３の一端がカラム配列された
コンタクトバッド１１に接続されている。他方、薄膜ト
ランジスタ１５のソース電極配線として作用するよう
に、ライン配列されたコントロールライン１４の一端が
ライン配列されたコンタクトパッド１２に接続されてい
る。
のゲート電極配線として作用するようにし、カラム配列
されたコンタクトライン１３の一端がカラム配列された
コンタクトバッド１１に接続されている。他方、薄膜ト
ランジスタ１５のソース電極配線として作用するよう
に、ライン配列されたコントロールライン１４の一端が
ライン配列されたコンタクトパッド１２に接続されてい
る。
【０００７】ピクセル１６は、複数のガラス基板上にマ
トリックス状に配列する。複数の薄膜トランジスタ１５
はピクセル１６に対応するように各々配列する。各薄膜
トランジスタのゲート電極とソース電極とを含むがゲー
ト電極は対応するカラム配列されたコントロールライン
１３に、ソース電極は対応するライン配列されたコント
ロールライン１４に各々接続する。
トリックス状に配列する。複数の薄膜トランジスタ１５
はピクセル１６に対応するように各々配列する。各薄膜
トランジスタのゲート電極とソース電極とを含むがゲー
ト電極は対応するカラム配列されたコントロールライン
１３に、ソース電極は対応するライン配列されたコント
ロールライン１４に各々接続する。
【０００８】図２，図３はこのような平面表示素子に使
用されるスイッチング用薄膜トランジスタの断面構造を
示したものである。
用されるスイッチング用薄膜トランジスタの断面構造を
示したものである。
【０００９】図２は、一般的な薄膜トランジスタの断面
図である。ガラス基板２１上に２つの透明導電膜２２−
２２′が互いに分離して形成され、この透明導電膜２
２，２２′間のガラス基板２１上には非晶質シリコン層
であるａ−Ｓｉ層２３が形成される。ａ−Ｓｉ層２３は
ｎ+型非晶質シリコン層であるｎ+型ａ−Ｓｉ層２４，２
４′を介して透明導電膜２２，２２′と一部重複してい
る。ａ−Ｓｉ層２４は前記透明導電膜２２，２２′とａ
−Ｓｉ層２３との間には接触抵抗を減少するためのオー
ム層である。
図である。ガラス基板２１上に２つの透明導電膜２２−
２２′が互いに分離して形成され、この透明導電膜２
２，２２′間のガラス基板２１上には非晶質シリコン層
であるａ−Ｓｉ層２３が形成される。ａ−Ｓｉ層２３は
ｎ+型非晶質シリコン層であるｎ+型ａ−Ｓｉ層２４，２
４′を介して透明導電膜２２，２２′と一部重複してい
る。ａ−Ｓｉ層２４は前記透明導電膜２２，２２′とａ
−Ｓｉ層２３との間には接触抵抗を減少するためのオー
ム層である。
【００１０】そして、前記透明導電膜２２，２２′と非
晶質半導体層２３とが形成されたガラス基板２１上に絶
縁膜として非晶質窒化シリコン層である。ａ−ＳｉＮ層
２５が全露出面にわたって形成され、非晶質窒化シリコ
ン層２５上にはソース電極２７およびドレイン電極２８
が透明導電膜２２，２２′に各々連結されるように形成
され、かつこれらの電極２７，２８間の非晶質窒化シリ
コン層２５上にはゲート電極２６が形成される。
晶質半導体層２３とが形成されたガラス基板２１上に絶
縁膜として非晶質窒化シリコン層である。ａ−ＳｉＮ層
２５が全露出面にわたって形成され、非晶質窒化シリコ
ン層２５上にはソース電極２７およびドレイン電極２８
が透明導電膜２２，２２′に各々連結されるように形成
され、かつこれらの電極２７，２８間の非晶質窒化シリ
コン層２５上にはゲート電極２６が形成される。
【００１１】上述した構造の薄膜トランジスタは、半導
体層である非晶質シリコン層２３が非金属であるガラス
基板２１上に直接形成されるので、ａ−Ｓｉ層２３とガ
ラス基板２１との境界面で生ずる応力が大きいのみなら
ず透明導電膜２２，２２′、オーム層２４，２４′、ａ
−Ｓｉ層２３、ゲート電極２６およびソース電極／ドレ
イン電極２７，２８を形成するために、数回のホトエッ
チング工程が必要とするので、製造工程が複雑になる問
題点があった。
体層である非晶質シリコン層２３が非金属であるガラス
基板２１上に直接形成されるので、ａ−Ｓｉ層２３とガ
ラス基板２１との境界面で生ずる応力が大きいのみなら
ず透明導電膜２２，２２′、オーム層２４，２４′、ａ
−Ｓｉ層２３、ゲート電極２６およびソース電極／ドレ
イン電極２７，２８を形成するために、数回のホトエッ
チング工程が必要とするので、製造工程が複雑になる問
題点があった。
【００１２】図２の示した一般的な薄膜トランジスタが
有する問題点を解決するために、ガラス基板上にゲート
電極が形成され、その上に絶縁膜を介在して非晶質シリ
コン層が形成された反転スタガ型（Inverted Staggerd
Type）薄膜トランジスタが提案された。
有する問題点を解決するために、ガラス基板上にゲート
電極が形成され、その上に絶縁膜を介在して非晶質シリ
コン層が形成された反転スタガ型（Inverted Staggerd
Type）薄膜トランジスタが提案された。
【００１３】図３は従来の反転スタガ型薄膜トランジス
タの断面図である。従来の反転スタガ型薄膜トランジス
タは、ガラス基板３１上の所定位置にゲート３２が形成
され、その上にゲート絶縁層である水素を含有する窒化
シリコン層であるａ−ＳｉＮ：Ｈ層３３が基板全面にわ
たって形成され、かつ非晶質窒化シリコン層３３上には
半導体チャネル領域として水素を含有する非晶質シリコ
ン層であるａ−Ｓｉ：Ｈ層３４およびオーム層としてｎ
+ 型の水素を含有する非晶質シリコン層であるｎ+ 型ａ
−Ｓｉ：Ｈ層３５が積層形成され、ソース電極３６およ
びドレイン電極３７が前記オーム層としてｎ+ 型ａ−Ｓ
ｉ：Ｈ層３５を介在して前記ａ−Ｓｉ：Ｈ層３４と間接
的に接触すると共に、前記ａ−ＳｉＮ：Ｈ層３３と間接
的に接触する。
タの断面図である。従来の反転スタガ型薄膜トランジス
タは、ガラス基板３１上の所定位置にゲート３２が形成
され、その上にゲート絶縁層である水素を含有する窒化
シリコン層であるａ−ＳｉＮ：Ｈ層３３が基板全面にわ
たって形成され、かつ非晶質窒化シリコン層３３上には
半導体チャネル領域として水素を含有する非晶質シリコ
ン層であるａ−Ｓｉ：Ｈ層３４およびオーム層としてｎ
+ 型の水素を含有する非晶質シリコン層であるｎ+ 型ａ
−Ｓｉ：Ｈ層３５が積層形成され、ソース電極３６およ
びドレイン電極３７が前記オーム層としてｎ+ 型ａ−Ｓ
ｉ：Ｈ層３５を介在して前記ａ−Ｓｉ：Ｈ層３４と間接
的に接触すると共に、前記ａ−ＳｉＮ：Ｈ層３３と間接
的に接触する。
【００１４】上記構造を有する従来の反転スタガ型薄膜
トランジスタの製造工程を説明する。
トランジスタの製造工程を説明する。
【００１５】まず、透明なガラス基板３１上に、DCマグ
ネトロンスパッタリング方法により、クロムを約1000乃
至2000Åの厚さで蒸着し、その後ホトエッチングにより
所定位置にクロムゲート３２を形成する。
ネトロンスパッタリング方法により、クロムを約1000乃
至2000Åの厚さで蒸着し、その後ホトエッチングにより
所定位置にクロムゲート３２を形成する。
【００１６】ついで、ゲート３２を含む全露出面にわた
ってゲート絶縁層としてａ−ＳｉＮ：Ｈ層３３と半導体
層としてａ−Ｓｉ：Ｈ層３４およびオーム層としてｎ+
型ａ−Ｓｉ：Ｈ層３５をPECVD (Plazma Enhanced Chemi
cal Vapor Deposition）により順次蒸着して積層膜を形
成する。この時、ａ−ＳｉＮ：Ｈ層３３を約1000乃至20
00Åの厚さでａ−Ｓｉ：Ｈ層３４とｎ+型ａ−Ｓｉ：Ｈ
層３５とは各々約 2000Å，500Åの厚さで蒸着する。
ってゲート絶縁層としてａ−ＳｉＮ：Ｈ層３３と半導体
層としてａ−Ｓｉ：Ｈ層３４およびオーム層としてｎ+
型ａ−Ｓｉ：Ｈ層３５をPECVD (Plazma Enhanced Chemi
cal Vapor Deposition）により順次蒸着して積層膜を形
成する。この時、ａ−ＳｉＮ：Ｈ層３３を約1000乃至20
00Åの厚さでａ−Ｓｉ：Ｈ層３４とｎ+型ａ−Ｓｉ：Ｈ
層３５とは各々約 2000Å，500Åの厚さで蒸着する。
【００１７】ａ−Ｓｉ：Ｈ層３４およびｎ+ 型ａ−Ｓ
ｉ：Ｈ層３５を反応性イオンエッチング（Reactive Ion
Etching) 法によりエッチングしてゲート３２上部の所
定の位置にａ−Ｓｉ：Ｈ層３４およびｎ+ 型ａ−Ｓｉ：
Ｈ層３５が残存するようにする。
ｉ：Ｈ層３５を反応性イオンエッチング（Reactive Ion
Etching) 法によりエッチングしてゲート３２上部の所
定の位置にａ−Ｓｉ：Ｈ層３４およびｎ+ 型ａ−Ｓｉ：
Ｈ層３５が残存するようにする。
【００１８】その上にアルミニウムをDCマグネトロンス
パッタリング方法により約4000乃至6000Åの厚さで蒸着
し、ホトリソグラフィー法によりソース電極とドレーン
電極とを画定し、湿式エッチングによりソース電極３６
およびドレイン電極３７を形成する。
パッタリング方法により約4000乃至6000Åの厚さで蒸着
し、ホトリソグラフィー法によりソース電極とドレーン
電極とを画定し、湿式エッチングによりソース電極３６
およびドレイン電極３７を形成する。
【００１９】ソース電極３６およびドレイン電極３７
は、オーム層であるｎ+型ａ−Ｓｉ：Ｈ層３５を介在し
て前記ａ−Ｓｉ：Ｈ層３４と接触する。
は、オーム層であるｎ+型ａ−Ｓｉ：Ｈ層３５を介在し
て前記ａ−Ｓｉ：Ｈ層３４と接触する。
【００２０】前記ソース電極３６およびドレイン電極３
７をマスクとして前記電極３６，３７間のａ−Ｓｉ：Ｈ
層３４上の残存するｎ+型ａ−Ｓｉ：Ｈ層３５を選択的
にエッチングしてゲート３２上部の前記ａ−Ｓｉ：Ｈ層
３４を露出される。
７をマスクとして前記電極３６，３７間のａ−Ｓｉ：Ｈ
層３４上の残存するｎ+型ａ−Ｓｉ：Ｈ層３５を選択的
にエッチングしてゲート３２上部の前記ａ−Ｓｉ：Ｈ層
３４を露出される。
【００２１】最後に、図示されてはないが、パッシベー
ション膜を全面にわたって蒸着することにより薄膜トラ
ンジスタを製造する。
ション膜を全面にわたって蒸着することにより薄膜トラ
ンジスタを製造する。
【００２２】このような方法により製造された薄膜トラ
ンジスタは、ガラス基板３１上にゲート絶縁層としてａ
−ＳｉＮ：Ｈ層３２が形成されてガラス基板３１とゲー
ト３２との境界面から作用する応力が小さいのみなら
ず、ソース電極３６およびドレイン電極３７をマスクと
してこれらの電極間に残存しているｎ+ 型ａ−Ｓｉ：Ｈ
層３５を除去する１回のホトエッチング工程を行うこと
によりａ−Ｓｉ：Ｈ層３４およびｎ+ 型ａ−Ｓｉ：Ｈ層
３５のパターンを形成することができるので工程の単純
化となる利点がある。
ンジスタは、ガラス基板３１上にゲート絶縁層としてａ
−ＳｉＮ：Ｈ層３２が形成されてガラス基板３１とゲー
ト３２との境界面から作用する応力が小さいのみなら
ず、ソース電極３６およびドレイン電極３７をマスクと
してこれらの電極間に残存しているｎ+ 型ａ−Ｓｉ：Ｈ
層３５を除去する１回のホトエッチング工程を行うこと
によりａ−Ｓｉ：Ｈ層３４およびｎ+ 型ａ−Ｓｉ：Ｈ層
３５のパターンを形成することができるので工程の単純
化となる利点がある。
【００２３】図３の示した反転スタガ型薄膜トランジス
タは、単結晶シリコン基板上に形成されたＭＯＳトラン
ジスタを反転した構造であり、その動作はＭＯＳトラン
ジスタに類似である。
タは、単結晶シリコン基板上に形成されたＭＯＳトラン
ジスタを反転した構造であり、その動作はＭＯＳトラン
ジスタに類似である。
【００２４】すなわち、クロムゲート３２に電圧を印加
すれば、半導体チャネル領域であるａ−Ｓｉ：Ｈ層３４
とゲート絶縁層であるａ−ＳｉＮ：Ｈ層３５との間に、
電場が形成されてａ−ＳｉＮ：Ｈ層３５と接触している
ａ−Ｓｉ：Ｈ層３４の表面には電荷が蓄積され、チャネ
ルが形成される。
すれば、半導体チャネル領域であるａ−Ｓｉ：Ｈ層３４
とゲート絶縁層であるａ−ＳｉＮ：Ｈ層３５との間に、
電場が形成されてａ−ＳｉＮ：Ｈ層３５と接触している
ａ−Ｓｉ：Ｈ層３４の表面には電荷が蓄積され、チャネ
ルが形成される。
【００２５】この時、ソース電極３６およびドレイン電
極３７との間に電圧が印加されると、ａ−Ｓｉ：Ｈ層３
４の表面に形成されたチャネルを介してソース電極３６
とドレイン電極３７との間に電流が流れ、この電流はゲ
ート３２に印加される電圧の増大にしたがって増加され
る。すなわちゲート３２に印加される電圧に比例して半
導体チャネル領域であるａ−Ｓｉ：Ｈ層３４とゲート絶
縁層であるａ−ＳｉＮ：Ｈ層３３との間に形成される電
場が強くなり、この電場によってａ−Ｓｉ：Ｈ層３４の
表面に形成されるチャネルの伝導度が決定されてソース
／ドレイン電極間に流れる電流を制御することとなる。
極３７との間に電圧が印加されると、ａ−Ｓｉ：Ｈ層３
４の表面に形成されたチャネルを介してソース電極３６
とドレイン電極３７との間に電流が流れ、この電流はゲ
ート３２に印加される電圧の増大にしたがって増加され
る。すなわちゲート３２に印加される電圧に比例して半
導体チャネル領域であるａ−Ｓｉ：Ｈ層３４とゲート絶
縁層であるａ−ＳｉＮ：Ｈ層３３との間に形成される電
場が強くなり、この電場によってａ−Ｓｉ：Ｈ層３４の
表面に形成されるチャネルの伝導度が決定されてソース
／ドレイン電極間に流れる電流を制御することとなる。
【００２６】
【発明が解決しようとする課題】しかしながら、従来の
反転スタガ型薄膜トランジスタは、ａ−Ｓｉ：Ｈ層３４
自身の準備のためにゲート３２に数１０ボルトの電圧を
印加する場合、数ミクロアンペア（μＡ）程度の電流の
みが流れる。ａ−Ｓｉ：Ｈ層３４の表面にチャネルを形
成するためには、ゲート３２に数ボルト以上の電圧を印
加しなければならない。結局、高速または低電力が要求
される素子を実現することが難しいという問題点があっ
た。
反転スタガ型薄膜トランジスタは、ａ−Ｓｉ：Ｈ層３４
自身の準備のためにゲート３２に数１０ボルトの電圧を
印加する場合、数ミクロアンペア（μＡ）程度の電流の
みが流れる。ａ−Ｓｉ：Ｈ層３４の表面にチャネルを形
成するためには、ゲート３２に数ボルト以上の電圧を印
加しなければならない。結局、高速または低電力が要求
される素子を実現することが難しいという問題点があっ
た。
【００２７】本発明は上記の問題点を解決するためのも
ので、非晶質半導体層の上下部に、強誘電体を介在して
各々ゲートを形成することにより、駆動電流およびしき
い値電圧を改善した薄膜トランジスタの構造を提供する
ことを目的とする。
ので、非晶質半導体層の上下部に、強誘電体を介在して
各々ゲートを形成することにより、駆動電流およびしき
い値電圧を改善した薄膜トランジスタの構造を提供する
ことを目的とする。
【００２８】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によれば、透明なガラス基板と；前記ガラ
ス基板上の所定位置に形成された第１ゲートと；前記第
１ゲートを覆うように全露出面にわたって形成された第
１ゲート絶縁層と；前記第１ゲート絶縁層上に形成さ
れ、かつその上部表面の中第１ゲート上部の扁平な部分
の露出した半導体層と；前記露出した部分を除外した半
導体層上に形成されたオーム層と；前記オーム層を介し
て前記半導体層と間接的に接触すると共に、前記第１ゲ
ート絶縁層と直接接触するように形成されたソース電極
およびドレイン電極と；前記ソース電極およびドレイン
電極と半導体層の露出された部分を覆うように全表面に
わたって形成された第２ゲート絶縁層と；前記第２ゲー
ト絶縁層上の第１ゲートに対応する位置に形成された第
２ゲートと；全露出面を覆うように形成されたパッシベ
ーション膜と；を含む薄膜トランジスタを提供する。
めに、本発明によれば、透明なガラス基板と；前記ガラ
ス基板上の所定位置に形成された第１ゲートと；前記第
１ゲートを覆うように全露出面にわたって形成された第
１ゲート絶縁層と；前記第１ゲート絶縁層上に形成さ
れ、かつその上部表面の中第１ゲート上部の扁平な部分
の露出した半導体層と；前記露出した部分を除外した半
導体層上に形成されたオーム層と；前記オーム層を介し
て前記半導体層と間接的に接触すると共に、前記第１ゲ
ート絶縁層と直接接触するように形成されたソース電極
およびドレイン電極と；前記ソース電極およびドレイン
電極と半導体層の露出された部分を覆うように全表面に
わたって形成された第２ゲート絶縁層と；前記第２ゲー
ト絶縁層上の第１ゲートに対応する位置に形成された第
２ゲートと；全露出面を覆うように形成されたパッシベ
ーション膜と；を含む薄膜トランジスタを提供する。
【００２９】
【実施例】図４乃至１０は本発明の反転スタガ型薄膜ト
ランジスタの工程断面図である。図４の示すように、コ
ーニング（cornig）７０５９のようなガラス基板４１上
にクロムを約1000Åの厚さで蒸着し、ホトリソグラフィ
ー法によりゲート領域を画定し、かつ湿式エッチングに
より基板上の所定位置に第１クロムゲート４２を形成す
る。
ランジスタの工程断面図である。図４の示すように、コ
ーニング（cornig）７０５９のようなガラス基板４１上
にクロムを約1000Åの厚さで蒸着し、ホトリソグラフィ
ー法によりゲート領域を画定し、かつ湿式エッチングに
より基板上の所定位置に第１クロムゲート４２を形成す
る。
【００３０】図５の示すように、全露出面にわたって第
１ゲート絶縁層膜４３としてプロブスカイト構造を有す
るPbTiO3，BaTiO3，SrTiO3等のような強誘電体（Fferro
dieelectric Substance）をスパッタリング法により約1
000Å厚さで蒸着する。
１ゲート絶縁層膜４３としてプロブスカイト構造を有す
るPbTiO3，BaTiO3，SrTiO3等のような強誘電体（Fferro
dieelectric Substance）をスパッタリング法により約1
000Å厚さで蒸着する。
【００３１】図６の示すように、PECVD 法により半導体
層として水素を含有する非晶質シリコン層であるａ−Ｓ
ｉ：Ｈ層４４およびオーム層としてｎ+ 型非晶質シリコ
ン層であるｎ+型ａ−Ｓｉ：Ｈ層４５を第１ゲート絶縁
層４３上に各々約2000Å，500Åの厚さで蒸着する。つ
いで、ａ−Ｓｉ：Ｈ層４４およびｎ+型ａ−Ｓｉ：Ｈ層
４５をCF4＋O2ガスでRIEにより前記ゲート４２の上部の
所定の位置にａ−Ｓｉ：Ｈ層４４およびｎ+ 型ａ−Ｓ
ｉ：Ｈ層４５が残存するようにする。
層として水素を含有する非晶質シリコン層であるａ−Ｓ
ｉ：Ｈ層４４およびオーム層としてｎ+ 型非晶質シリコ
ン層であるｎ+型ａ−Ｓｉ：Ｈ層４５を第１ゲート絶縁
層４３上に各々約2000Å，500Åの厚さで蒸着する。つ
いで、ａ−Ｓｉ：Ｈ層４４およびｎ+型ａ−Ｓｉ：Ｈ層
４５をCF4＋O2ガスでRIEにより前記ゲート４２の上部の
所定の位置にａ−Ｓｉ：Ｈ層４４およびｎ+ 型ａ−Ｓ
ｉ：Ｈ層４５が残存するようにする。
【００３２】図７の示すように、アルミニウムをDCマグ
ネトロンスパッタリング方法により約4000Åの厚さで全
露出面にわたって蒸着する。ホトリソグラフィー法によ
りソース電極／ドレイン電極を画定し、RIE 法によりソ
ース電極４６およびドレイン電極４７を形成し、ゲート
４２上部のｎ+ 型ａ−Ｓｉ：Ｈ層４５を露出させる。前
記ソース電極４６およびドレイン電極４７をマスクとし
て用いて露出したｎ+型ａ−Ｓｉ：Ｈ層４５をRIE法によ
り選択的にエッチングする。
ネトロンスパッタリング方法により約4000Åの厚さで全
露出面にわたって蒸着する。ホトリソグラフィー法によ
りソース電極／ドレイン電極を画定し、RIE 法によりソ
ース電極４６およびドレイン電極４７を形成し、ゲート
４２上部のｎ+ 型ａ−Ｓｉ：Ｈ層４５を露出させる。前
記ソース電極４６およびドレイン電極４７をマスクとし
て用いて露出したｎ+型ａ−Ｓｉ：Ｈ層４５をRIE法によ
り選択的にエッチングする。
【００３３】前記エッチング工程により前記電極４６，
４７間にａ−Ｓｉ：Ｈ層４４が露出されるようにする。
４７間にａ−Ｓｉ：Ｈ層４４が露出されるようにする。
【００３４】図８の示すように、全露出面にわたって第
２絶縁層４８として強誘導体を約1000Åの厚さで蒸着す
る。
２絶縁層４８として強誘導体を約1000Åの厚さで蒸着す
る。
【００３５】図９の示すように、第２絶縁層４８上にク
ロムを約4000Åの厚さで蒸着しホトエッチングにより第
１クロムゲート４２の上部に第２クロムゲート４９を形
成する。
ロムを約4000Åの厚さで蒸着しホトエッチングにより第
１クロムゲート４２の上部に第２クロムゲート４９を形
成する。
【００３６】図１０の示すように、パッシベーション膜
として水素を含有する非晶質窒化シリコン層であるａ−
ＳｉＮ：Ｈ層５０を形成することにより薄膜トランジス
タを製造する。
として水素を含有する非晶質窒化シリコン層であるａ−
ＳｉＮ：Ｈ層５０を形成することにより薄膜トランジス
タを製造する。
【００３７】図１０を参照すると、本発明の反転スタガ
型薄膜トランジスタは、半導体であるａ−Ｓｉ：Ｈ層４
４の上下部には各々第１，第２ゲート絶縁層４３，４８
を介在して各々第１，第２クロムゲート電極４２，４９
が形成されている構造を有する。このような構造を有す
る薄膜トランジスタは、第１，第２クロムゲート４２，
４９の両方に電圧を印加すれば、ａ−Ｓｉ：Ｈ層４４
と、その上下部に各々形成された第１，第２ゲート絶縁
層４３，４８との間に電場が形成され、これによりａ−
Ｓｉ：Ｈ層４４の上部および下部の表面には各々電荷が
蓄積される。
型薄膜トランジスタは、半導体であるａ−Ｓｉ：Ｈ層４
４の上下部には各々第１，第２ゲート絶縁層４３，４８
を介在して各々第１，第２クロムゲート電極４２，４９
が形成されている構造を有する。このような構造を有す
る薄膜トランジスタは、第１，第２クロムゲート４２，
４９の両方に電圧を印加すれば、ａ−Ｓｉ：Ｈ層４４
と、その上下部に各々形成された第１，第２ゲート絶縁
層４３，４８との間に電場が形成され、これによりａ−
Ｓｉ：Ｈ層４４の上部および下部の表面には各々電荷が
蓄積される。
【００３８】したがって、第１，第２ゲート４２，４９
に印加される電圧を増加させることにより、前記強誘電
体の第１，第２ゲート絶縁層４３，４８に当接している
ａ−Ｓｉ：Ｈ層４４の上下部表面に蓄積される電荷量も
増加するので、ソース電極４６／ドレイン電極４７間に
電流が流れることができるチャネルが形成される。
に印加される電圧を増加させることにより、前記強誘電
体の第１，第２ゲート絶縁層４３，４８に当接している
ａ−Ｓｉ：Ｈ層４４の上下部表面に蓄積される電荷量も
増加するので、ソース電極４６／ドレイン電極４７間に
電流が流れることができるチャネルが形成される。
【００３９】この時、ソース電極４６／ドレイン電極４
７間に電圧を印加すると、２つの電極間の電圧によりａ
−Ｓｉ：Ｈ層４４の上下表面に形成された各々２つのチ
ャネルを介してソース電極４６／ドレイン電極４７間に
電流が流れる。
７間に電圧を印加すると、２つの電極間の電圧によりａ
−Ｓｉ：Ｈ層４４の上下表面に形成された各々２つのチ
ャネルを介してソース電極４６／ドレイン電極４７間に
電流が流れる。
【００４０】したがって、図４の示す二重ゲートを有す
る薄膜トランジスタは、一般的な薄膜トランジスタに比
べて２倍の電流が流れることとなり、ゲート絶縁層とし
て従来の非晶質窒化シリコン層（ａ−ＳｉＮ：Ｈ層）よ
り誘電率がほぼ数１０倍大きい強誘電体を使用するの
で、ゲートに小さい電圧を印加してもａ−Ｓｉ：Ｈ層の
表面にチャネルを容易に形成することができるので、電
流駆動能力を向上することができる。
る薄膜トランジスタは、一般的な薄膜トランジスタに比
べて２倍の電流が流れることとなり、ゲート絶縁層とし
て従来の非晶質窒化シリコン層（ａ−ＳｉＮ：Ｈ層）よ
り誘電率がほぼ数１０倍大きい強誘電体を使用するの
で、ゲートに小さい電圧を印加してもａ−Ｓｉ：Ｈ層の
表面にチャネルを容易に形成することができるので、電
流駆動能力を向上することができる。
【００４１】以上説明したように、本発明の薄膜トラン
ジスタは、ａ−Ｓｉ：Ｈ層４４の上下表面に２つのチャ
ネルが形成されるので、一般の薄膜トランジスタに比べ
てドレイン電流（Id）が２倍で増加する。ドレイン電流
（Id）は次のような式で表現することができる。
ジスタは、ａ−Ｓｉ：Ｈ層４４の上下表面に２つのチャ
ネルが形成されるので、一般の薄膜トランジスタに比べ
てドレイン電流（Id）が２倍で増加する。ドレイン電流
（Id）は次のような式で表現することができる。
【００４２】Ｉｄ＝（ＷμＣｇ−２Ｌ）Ｖｇ／Ｖｔｈ 上記式において、Ｗはチャネル幅、Ｖｇはゲート電圧、
Ｌはチャネル長さ、μは電流密度、Ｖｔｈはしきい値電
圧（threshold voltage)、Ｃｇは比誘電率（εｒ／ε
ｏ）を各々示す。
Ｌはチャネル長さ、μは電流密度、Ｖｔｈはしきい値電
圧（threshold voltage)、Ｃｇは比誘電率（εｒ／ε
ｏ）を各々示す。
【００４３】したがって、上記式の示すように、比誘電
率（εｒ）が大きくなるとドレイン電流が増加するが、
本発明では比誘電率が大きい強誘電体をゲート絶縁層と
して使用するので、低いゲート電圧であってもドレイン
電流を増加させることができる。
率（εｒ）が大きくなるとドレイン電流が増加するが、
本発明では比誘電率が大きい強誘電体をゲート絶縁層と
して使用するので、低いゲート電圧であってもドレイン
電流を増加させることができる。
【００４４】
【発明の効果】以上説明のような本発明によれば、半導
体層の上下部に強誘電体のゲート絶縁層を介在してゲー
ト電極を形成したので、ゲートに低い電圧が印加されて
も駆動電流を顕著に増加させることができ、これにより
薄膜トランジスタの応用能力をより一層高めることがで
きる効果がある。
体層の上下部に強誘電体のゲート絶縁層を介在してゲー
ト電極を形成したので、ゲートに低い電圧が印加されて
も駆動電流を顕著に増加させることができ、これにより
薄膜トランジスタの応用能力をより一層高めることがで
きる効果がある。
【図１】一般的な薄膜トランジスタを用いたマトリック
ス平面素子の概略的な構造図である。
ス平面素子の概略的な構造図である。
【図２】一般的な薄膜トランジスタの断面図である。
【図３】従来の反転スタガ型薄膜トランジスタの断面図
である。
である。
【図４】本発明の反転スタガ型薄膜トランジスタの製造
工程断面図である。
工程断面図である。
【図５】本発明の反転スタガ型薄膜トランジスタの製造
工程断面図である。
工程断面図である。
【図６】本発明の反転スタガ型薄膜トランジスタの製造
工程断面図である。
工程断面図である。
【図７】本発明の反転スタガ型薄膜トランジスタの製造
工程断面図である。
工程断面図である。
【図８】本発明の反転スタガ型薄膜トランジスタの製造
工程断面図である。
工程断面図である。
【図９】本発明の反転スタガ型薄膜トランジスタの製造
工程断面図である。
工程断面図である。
【図１０】本発明の反転スタガ型薄膜トランジスタの製
造工程断面図である。
造工程断面図である。
４１ ガラス基板 ４２ 第１ゲート ４３ 第１ゲート絶縁層 ４４ 半導体層（ａ−Ｓｉ：Ｈ層） ４５ オーム層（ｎ+型ａ−Ｓｉ：Ｈ層） ４６ ソース電極 ４７ ドレイン電極 ４８ 第２ゲート絶縁層 ４９ 第２ゲート ５０ パッシベーション膜（ａ−Ｓｉ：Ｈ層）
Claims (6)
- 【請求項１】 透明なガラス基板と；前記ガラス基板上
の所定位置に形成された第１ゲートと；前記第１ゲート
を覆うように全露出面にわたって形成された第１ゲート
絶縁層と；前記第１ゲート絶縁層上に形成され、かつそ
の上部表面の中第１ゲート上部の扁平な部分の露出した
水素含有非晶質半導体層と；前記露出した部分を除外し
た半導体層上に形成されたｎ+ 型水素含有非晶質オーム
層と；前記オーム層を介して前記半導体層と間接的に接
触すると共に、前記ゲート絶縁層と直接的に接触するよ
うに形成されたソース電極およびドレイン電極と；前記
ソース電極およびドレイン電極と半導体層の露出した部
分を覆うように全露出面にわたって形成された第２ゲー
ト絶縁層と；前記第２ゲート絶縁層上の第１ゲートに対
応する位置に形成された第２ゲートと；全露出面を覆う
ように形成されたパッシベーション膜と；を含むことを
特徴とする薄膜トランジスタ。 - 【請求項２】 第１ゲート絶縁層として、強誘電体を使
用することを特徴とする請求項１に記載の薄膜トランジ
スタ。 - 【請求項３】 第１ゲート絶縁層として、プロブスカイ
ト構造を有するPbTiO3，BaTiO3及びSrTiO3のいずれかを
使用することを特徴とする請求項２に記載の薄膜トラン
ジスタ。 - 【請求項４】 第２ゲート絶縁層として、強誘電体を使
用することを特徴とする請求項１に記載の薄膜トランジ
スタ。 - 【請求項５】 第２ゲート絶縁層として、プロブスカイ
ト構造を有するPbTiO3，BaTiO3及びSrTiO3のいずれかを
使用することを特徴とする請求項４に記載の薄膜トラン
ジスタ。 - 【請求項６】 パッシベーション膜は、水素を含む非晶
質窒化シリコン層であることを特徴とする請求項１に記
載の薄膜トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910019992A KR930011275A (ko) | 1991-11-11 | 1991-11-11 | 박막 트랜지스터 구조 |
| KR91-19992 | 1991-11-11 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653506A true JPH0653506A (ja) | 1994-02-25 |
Family
ID=19322610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30099692A Pending JPH0653506A (ja) | 1991-11-11 | 1992-11-11 | 薄膜トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0653506A (ja) |
| KR (1) | KR930011275A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006004995A (ja) * | 2004-06-15 | 2006-01-05 | Mitsubishi Chemicals Corp | 電界効果トランジスタ |
| JP2008522440A (ja) * | 2004-12-03 | 2008-06-26 | イー・アイ・デュポン・ドウ・ヌムール・アンド・カンパニー | 薄膜トランジスタおよびその形成方法 |
| KR20160130877A (ko) * | 2015-05-04 | 2016-11-15 | 삼성디스플레이 주식회사 | 박막트랜지스터 및 이를 포함하는 표시 장치 |
| JP2021064799A (ja) * | 2009-08-07 | 2021-04-22 | 株式会社半導体エネルギー研究所 | 表示装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100403798B1 (ko) * | 1996-03-11 | 2004-06-26 | 삼성전자주식회사 | 겹침형강유전체랜덤액세서메모리및그제조방법과구동방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61268066A (ja) * | 1985-05-23 | 1986-11-27 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造法 |
| JPH01189632A (ja) * | 1988-01-26 | 1989-07-28 | Casio Comput Co Ltd | 薄膜トランジスタ |
-
1991
- 1991-11-11 KR KR1019910019992A patent/KR930011275A/ko not_active Application Discontinuation
-
1992
- 1992-11-11 JP JP30099692A patent/JPH0653506A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61268066A (ja) * | 1985-05-23 | 1986-11-27 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造法 |
| JPH01189632A (ja) * | 1988-01-26 | 1989-07-28 | Casio Comput Co Ltd | 薄膜トランジスタ |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006004995A (ja) * | 2004-06-15 | 2006-01-05 | Mitsubishi Chemicals Corp | 電界効果トランジスタ |
| JP2008522440A (ja) * | 2004-12-03 | 2008-06-26 | イー・アイ・デュポン・ドウ・ヌムール・アンド・カンパニー | 薄膜トランジスタおよびその形成方法 |
| KR101291862B1 (ko) * | 2004-12-03 | 2013-07-31 | 이 아이 듀폰 디 네모아 앤드 캄파니 | 박막 트랜지스터 및 이를 형성하는 프로세스 |
| JP2021064799A (ja) * | 2009-08-07 | 2021-04-22 | 株式会社半導体エネルギー研究所 | 表示装置 |
| KR20160130877A (ko) * | 2015-05-04 | 2016-11-15 | 삼성디스플레이 주식회사 | 박막트랜지스터 및 이를 포함하는 표시 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930011275A (ko) | 1993-06-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4609930A (en) | Thin film transistor | |
| US4759610A (en) | Active matrix display with capacitive light shield | |
| US7863120B2 (en) | Liquid crystal display device with double metal layer source and drain electrodes and fabricating method thereof | |
| US5028122A (en) | Liquid crystal active-matrix display device | |
| TWI311815B (en) | Thin film transistor array panel and manufacturing method thereof | |
| US5231039A (en) | Method of fabricating a liquid crystal display device | |
| US7332382B2 (en) | Thin film transistor and manufacturing method thereof | |
| US6395586B1 (en) | Method for fabricating high aperture ratio TFT's and devices formed | |
| US5153690A (en) | Thin-film device | |
| KR0141774B1 (ko) | 액정표시장치 및 그 제조방법 | |
| JPH02260661A (ja) | アクティブマトリックス液晶表示素子用薄膜トランジスタ | |
| US5130772A (en) | Thin film transistor with a thin layer of silicon nitride | |
| WO2017215075A1 (zh) | 一种阵列基板及其制备方法 | |
| US4990460A (en) | Fabrication method for thin film field effect transistor array suitable for liquid crystal display | |
| US5266825A (en) | Thin-film device | |
| JPH06208137A (ja) | 薄膜トランジスタマトリクスの製造方法 | |
| JPH04253342A (ja) | 薄膜トランジスタアレイ基板 | |
| JPH0653506A (ja) | 薄膜トランジスタ | |
| JP2722890B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH02170135A (ja) | 薄膜電界効果型トランジスタ素子アレイ | |
| JPH03185840A (ja) | 薄膜トランジスタ | |
| JPH0862629A (ja) | 液晶表示装置 | |
| JPH0830822B2 (ja) | アクテイブマトリクス液晶表示装置の製造方法 | |
| KR100495804B1 (ko) | 액정표시장치용박막트랜지스터기판및그제조방법 | |
| JPH0685440B2 (ja) | 薄膜トランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19951219 |