JP2008522440A - 薄膜トランジスタおよびその形成方法 - Google Patents

薄膜トランジスタおよびその形成方法 Download PDF

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Abstract

ＴＦＴが、基板と、基板を覆う第１の半導体層とを含む。第１の半導体層の一部分が、ＴＦＴのチャネル領域である。ＴＦＴはまた、第１の半導体層を覆う、間隔を置いて設けられた第１および第２のソース／ドレイン構造を含む。ＴＦＴの平面図を見たとき、チャネル領域は、第１のソース／ドレイン構造と第２のソース／ドレイン構造との間にある。ＴＦＴは、チャネル領域および第１および第２のソース／ドレイン構造を覆うゲート誘電体層と、第１のゲート誘電体層を覆うゲート電極とをさらに含む。ＴＦＴを形成するための方法が、第１および第２の半導体層上に第１および第２の金属含有構造を形成するステップを含む。この方法はまた、第１および第２のソース／ドレイン構造間にある第２の半導体層の部分を除去するステップを含む。間隔を置いて設けられた第１および第２のソース／ドレイン構造内に、ゲート誘電体層およびゲート電極が形成される。

Description

本発明は、一般に、トランジスタに関し、特に、薄膜トランジスタ（「ＴＦＴ」）およびＴＦＴを形成する方法に関する。
有機電子デバイスを含む電子デバイスは、日常生活においてより広範囲にわたって使用され続けている。有機電子デバイスの例に、有機発光ダイオード（「ＯＬＥＤ」）がある。アクティブマトリックスＯＬＥＤ（「ＡＭＯＬＥＤ」）ディスプレイは、各々に独自のピクセル回路があるピクセルを含む。これまで非常に数多くのピクセル回路が提案されてきた。基本的な回路デザインに、２つのトランジスタと、１つのコンデンサからなる（２Ｔ−１Ｃ）デザインがある。トランジスタは、ｎチャネル、ｐチャネル、またはそれらの組み合わせであってもよい。１つのトランジスタは、選択トランジスタであり、もう１つのトランジスタは、駆動トランジスタである。典型的に、トランジスタは、ＴＦＴである。ＴＦＴおよび有機活性層は、経年劣化する。
劣化を補償するために提案されてきたピクセルデザインの１つに、駆動トランジスタに直列接続された別のトランジスタを追加することがある。ｎチャネルトランジスタが使用される場合、追加のトランジスタは、Ｖdd電源ラインに接続されたドレイン領域と、駆動トランジスタのドレイン領域に接続されたソース領域とを有する場合がある。駆動トランジスタのソース領域は、ＯＬＥＤの陽極に接続され、ＯＬＥＤの陰極は、Ｖss電源ラインに接続される。それでも、追加のトランジスタは、駆動トランジスタとＯＬＥＤとを通る伝導経路に抵抗を加えてしまう。抵抗が加わると、電力消費量が上がり、ＯＬＥＤの発光強度を高めることなく放散させる必要がある熱がより多く発生してしまう。
図１は、ピクセル回路１００の図を含む。ピクセル回路１００は、選択トランジスタ１０２と、コンデンサ１０４と、駆動トランジスタ１０６と、ＯＬＥＤ１０８とを含み、これらは、２Ｔ−１Ｃピクセル回路に類似して構成される。選択トランジスタ１０２と駆動トランジスタ１０６との間には、ノード１０５がある。駆動トランジスタ１０６は、ダブルゲートトランジスタであり、第３のトランジスタ１２２が、ノード１０７に接続されたドレインを有する。選択トランジスタ１０２に、選択ライン１４２およびデータライン１４４が接続される。信号ライン１６２および１６４は、第３のトランジスタ１２２に接続される。選択トランジスタ１０２および第３のトランジスタ１２２が、互いに別々にオンおよびオフにされる必要があるため、選択ライン１４２および信号ライン１６４は、互いに接続または結合されない。駆動トランジスタ１０６に、トップゲート１６６が接続される。Ｖdd、Ｖss、および信号ライン１６２の電圧は、実質的に一定の電圧にある。例えば、Ｖddは、およそ＋１３Ｖであってもよく、Ｖssは、およそ−５Ｖであってもよく、信号ライン１６２は、およそ−１２Ｖであってもよい。
図２は、図１の回路１００において使用可能な従来のダブルゲートＴＦＴ２００の一部分の断面図を含む。ダブルゲートＴＦＴは、基板２０２と、第１のゲート電極２２４と、第１のゲート誘電体層２２６と、第１の半導体層２４２と、第２の半導体層２４４と、第２のゲート誘電体層２４６と、第２のゲート電極２６０と、第１のソース／ドレインコンタクト構造２６２と、第２のソース／ドレインコンタクト構造２６４とを含む。第２のゲート電極２６０および第１および第２のソース／ドレインコンタクト構造２６２および２６４は、実質的に同時に形成される。第２のゲート電極２６０の幅と、第２のゲート電極２６０とソース／ドレインコンタクト構造２６２および２６４間の間隔の各々の幅は、電子デバイスの設計に使用するデザインルールに反することなく、最小寸法より狭くできない。したがって、ソースコンタクト構造２６２とドレインコンタクト構造２６４との間の距離は、デザインルールの許容最小寸法の少なくとも３倍である。
第２のゲート誘電体層２４６は、第２の半導体層２４４を形成する前に堆積およびパターン化される。また、第２の半導体層２４４および絶縁層２８０は、第２のゲート電極２６０を形成する前に形成およびパターン化される。電子デバイスのデザインは、典型的に、パターン化された層間に多少のミスアライメントを許容する。
デザイン上で考慮すべきさまざまな点には、デザインルールに従うことや、多少のミスアライメントを許容すること（ミスアライメントの許容値）があるため、チャネル領域２８４の物理チャネル長さ２８２は、典型的に、デザインルールの最小寸法の少なくとも３倍になる。デザインルールの許容最小寸法が４ミクロンであれば、物理チャネル長さ２８２は、さらに長くなければ、少なくとも１２ミクロンである。例えば、４ミクロンデザインルールを用いた従来のダブルゲートＴＦＴのトップゲート電極の幅は、およそ４ミクロンであり、チャネル領域上の中央に位置する。したがって、従来のダブルゲートＴＦＴにおいて、チャネル領域のほとんど（およそ２／３）は、トップゲート電極によって覆われていない。
米国特許出願第１０／８９２，９９２号明細書 米国特許出願第１０／８９３，２１１号明細書 米国特許出願第１０／８４０，８０７号明細書 ＣＲＣ Ｈａｎｄｂｏｏｋ ｏｆ Ｃｈｅｍｉｓｔｒｙ ａｎｄ Ｐｈｙｓｉｃｓ，８１ｓｔ Ｅｄｉｔｉｏｎ（２０００年）
比較的大きな物理チャネル長さは、駆動トランジスタ１２６を電流が流れるとき、比較的大きな抵抗を有する。電子コンポーネント１０８を駆動するには、より小さな電流が利用可能である。したがって、所望の発光強度を達成するには、より多くの電流が必要になる場合がある。電力が増大すると、駆動トランジスタ１２６による発熱量が高くなる。チャネル領域が比較的大きいと、駆動トランジスタ１２６を小さくする程度が制限されてしまう。したがって、ＯＬＥＤの口径比は、必要なものより小さくなることもある。高電力消費量、高発熱量、および小さな口径比は望ましくない。
ＴＦＴが、基板と、基板を覆う第１の半導体層とを含む。第１の半導体層の一部分が、ＴＦＴのチャネル領域である。ＴＦＴはまた、第１の半導体層を覆う第１のソース／ドレイン構造と、第１の半導体を覆い、第１のソース／ドレイン構造から間隔を置いて設けられた第２のソース／ドレイン構造とを含む。ＴＦＴの平面図を見たとき、チャネル領域は、第１のソース／ドレイン構造と、第２のソース／ドレイン構造との間にある。ＴＦＴは、チャネル領域および第１および第２のソース／ドレイン構造を覆う第１のゲート誘電体と、第１のゲート誘電体層を覆う第１のゲート電極とをさらに含む。
ＴＦＴを形成するための方法が、基板上に第１の半導体層を形成するステップと、第１の半導体層上に第２の半導体層を形成するステップと、第１および第２の半導体層をパターン化するステップと、第１および第２の半導体層上に第１および第２の金属含有構造を形成するステップとを含む。第１および第２の金属含有構造は、互いから間隔を置いて設けられ、平面図を見たとき、第２の半導体層の一部分が、第１および第２の金属含有構造間にある。この方法はまた、第２の半導体層の部分を除去するステップと、第１の半導体層を覆い、第１および第２の金属含有構造間にある一部分を含む第１のゲート電極を形成するステップとを含む。
前述した概要および以下の詳細な記載は、例示的かつ説明的なものにすぎず、添付の特許請求の範囲に規定されるように、本発明を制限するものではない。
本発明は、添付の図面において、一例として非制限的に例示される。
当業者であれば、図面の要素は、簡潔かつ明確にするために例示されたものであり、必ずしも一定の縮尺で描かれたものではないことを理解されたい。例えば、図面にある要素のいくつかの寸法は、本発明の実施形態の理解を高めやすいように、他の要素に対して誇張しているものもある。
ＴＦＴが、基板と、基板を覆う第１の半導体層とを含む。第１の半導体層の一部分が、ＴＦＴのチャネル領域である。ＴＦＴはまた、第１の半導体層を覆う第１のソース／ドレイン構造と、第１の半導体層を覆い、第１のソース／ドレイン構造から間隔を置いて設けられた第２のソース／ドレイン構造とを含む。ＴＦＴの平面図を見たとき、チャネル領域は、第１のソース／ドレイン構造と第２のソース／ドレイン構造との間にある。ＴＦＴは、チャネル領域および第１および第２のソース／ドレイン構造を覆う第１のゲート誘電体層と、第１のゲート誘電体層を覆う第１のゲート電極とをさらに含む。
別の実施形態において、ＴＦＴは、基板と第１の半導体層との間にある第２のゲート電極と、第２のゲート電極とチャネル領域との間にある第２のゲート誘電体層とをさらに含む。さらなる特定の実施形態において、ＴＦＴは、黒色層をさらに含み、黒色層は、基板と第２のゲート電極との間にある。さらなる別の実施形態において、チャネル領域は、物理チャネル長さを有する。物理チャネル長さは、ＴＦＴの設計に用いたデザインルールの許容最小寸法の２倍以下である。
さらなる実施形態において、第１および第２のソース／ドレイン構造の各々が、金属含有層と、第２の半導体層とを含む。第２のゲート電極に隣接する第２の半導体層のエッジが、金属含有層のエッジと実質的に共通境界である。さらなる特定の実施形態において、第２の半導体層は、ｎ+またはｐ+ドープされた領域を含む。別のさらなる特定の実施形態において、第１の半導体層は、シリコンを含み、第２の半導体層は、ある材料を含み、第１の材料は、ＳｉＧｅ、ＳｉＣ、またはＧｅであり、第１の半導体層は、この材料を含まない。さらなる実施形態において、第１および第２のソース／ドレイン構造の各々は、第２の半導体層を含む。
別の実施形態において、電子デバイスが、ＴＦＴを含む。さらなる特定の実施形態において、電子デバイスは、ＴＦＴに結合された電子コンポーネントを含み、この電子コンポーネントは、有機活性層を含む。
ＴＦＴを形成するための方法が、基板上に第１の半導体層を形成するステップと、第１の半導体層上に第２の半導体層を形成するステップと、第１および第２の半導体層をパターン化するステップと、第１および第２の半導体層上に第１および第２の金属含有構造を形成するステップとを含む。第１および第２の金属含有構造は、互いから間隔を置いて設けられ、平面図を見たとき、第２の半導体層の一部分が、第１および第２の金属含有構造の間にある。この方法はまた、第２の半導体層の部分を除去するステップと、第１の半導体層を覆い、第１および第２の金属含有構造間にある一部分を含む第１のゲート電極を形成するステップとを含む。
別の実施形態において、平面図を見たとき、第１および第２の金属含有構造間にある第１の半導体層の一部分が、ＴＦＴのチャネル領域である。チャネル領域は、物理チャネル長さを有し、物理チャネル長さは、ＴＦＴの設計に用いたデザインルールの許容最小寸法の２倍以下である。
さらなる別の実施形態において、この方法は、第２の半導体層の露出部分を除去した後、第１の半導体層上に第１のゲート誘電体層を形成するステップをさらに含む。さらなる特定の実施形態において、この方法は、第１の半導体層を形成する前に基板上に第２のゲート電極を形成するステップと、第１の半導体層を形成する前に、第２のゲート電極上に第２のゲート誘電体層を形成するステップとをさらに含む。さらなる特定の実施形態において、この方法は、第２のゲート電極を形成する前に、黒色層を形成するステップをさらに含む。別の特定の実施形態において、第１のゲート誘電体層は、第１および第２の金属含有構造を覆う。
さらなる実施形態において、第２の半導体層は、第１の半導体層と比較して高いドーパント濃度を有する。さらなる実施形態において、第１の半導体層はシリコンを含み、第２の半導体層は、ある材料を含み、第１の材料は、ＳｉＧｅ、ＳｉＣ、またはＧｅであり、第１の半導体層は、この材料を含まない。さらなる実施形態において、この方法は、第２のゲート電極を形成した後、基板上に有機活性層を形成するステップをさらに含む。別の実施形態において、第１の半導体層を形成するステップが、アモルファスＳｉ（「ａ−Ｓｉ」）層、連続粒界結晶Ｓｉ（「ＣＧＳ」）層、低温ポリシリコン（「ＬＴＰＳ」）層、またはそれらの組み合わせを含む。
発明を実施するための最良の形態において、最初に、用語の定義および説明について述べた後、回路図、タイミング図、ＴＦＴ製作および構造、他の物理レイアウトの考察、他の実施形態、そして最後に、利点について述べる。
（１．用語の定義および説明）
以下に記載する実施形態の詳細に進む前に、いくつかの用語を定義または説明する。「アモルファスシリコン（「ａ−Ｓｉ」）」という用語は、認識可能な結晶構造がない１つまたは複数のシリコン層を意味することを意図される。
「アレイ」、「周辺回路」、および「リモート回路」という用語は、電子デバイスの異なるエリアまたはコンポーネントを意味することを意図される。例えば、アレイが、順序正しい配列で（通常、行列で指定される）ピクセル、セル、または他の構造を含んでもよい。アレイ内のピクセル、セル、または他の構造は、アレイと同じ基板上にあるが、そのアレイの外側にあってもよい周辺回路によって局所的に制御されてもよい。リモート回路は、典型的に、周辺回路から離れた位置にあり、信号をアレイに送信し、または信号をアレイから受信しうる（典型的に、周辺回路を経由して）。リモート回路はまた、アレイに関係のない機能を実行してもよい。リモート回路は、アレイを有する基板上に存在しても、存在しなくてもよい。
「黒色層」という用語は、標的の波長またはスペクトルで、およそ１０％以下の放射線を放出する層を意味することを意図される。
「容量性電子コンポーネント」という用語は、回路図に示されている場合にコンデンサとして作用するように構成された電子コンポーネントを意味することを意図される。容量性電子コンポーネントの一例には、コンデンサまたはトランジスタ構造がある。
電子コンポーネントや回路に対して、「電荷キャリア」という用語は、電荷の最小単位を意味することを意図される。電荷キャリアは、ｎ型電荷キャリア（例えば、電子、いわゆる負に帯電したイオン）、ｐ型電荷キャリア（例えば、正孔、いわゆる正に帯電したイオン）、またはそれらの任意の組み合わせを含みうる。
「チャネル領域」という用語は、電界効果トランジスタのソース／ドレイン領域間にあり、バイアスを印加すると、電界効果トランジスタのゲート電極を経由して、ソース／ドレイン領域間のキャリアの流れ、またはその欠如に影響を与える領域を意味することを意図される。
「回路」という用語は、適切に接続され、適切な電位が供給されると、ある機能を一括して実行する電子コンポーネントの集合体を意味することを意図される。有機電子コンポーネントのＴＦＴ駆動回路が、回路の一例である。
「伝導経路」という用語は、電荷キャリアが流れうる回路の一部分を意味することを意図される。トランジスタのソース／ドレイン領域は、トランジスタがオンのとき、電子、正孔、またはその両方がそれらの領域間を流れることがあるため、伝導経路に沿って存在する。ゲート電極は、電荷キャリアがトランジスタのゲート誘電体層を通過できないため、このような伝導経路に沿って存在しないことに留意されたい。
電子コンポーネント、回路、またはその部分に対して「接続された」という用語は、２つ以上の電子コンポーネント、回路、または少なくとも１つの電子コンポーネントおよび少なくとも１つの回路の任意の組み合わせが、それらの間に介在する電子コンポーネントをもたないことを意味することを意図される。寄生抵抗、寄生容量、またはその両方は、この定義の目的のために電子コンポーネントでは考慮されない。１つの実施形態において、電子コンポーネントは、互いに電気的に短絡され、実質的に同じ電圧にあるときに接続される。電子コンポーネントが、このような電子コンポーネント間で光信号を送信できるように光ファイバラインを使用して接続されうることに留意されたい。
「連続粒界結晶シリコン」（「ＣＧＳ」）という用語は、個々の結晶が、電界効果トランジスタのチャネル長さに平行な方向に配向されるポリシリコンタイプを意味することを意図される。結晶を配向することで、電荷が結晶粒界に出会う周波数が低減されることで、ランダムに配向されたポリシリコンチャネルと比較すると、チャネル領域の全体的な移動度が高くなる。
「共通境界」という用語は、同じまたは一致する境界を有することを意味することを意図される。
「結合される」という用語は、２つ以上の電子コンポーネント、回路、システム、または（１）少なくとも１つの電子コンポーネント、（２）少なくとも１つの回路、または（３）少なくとも１つのシステムの任意の組み合わせを、信号（例えば、電流、電圧、または光信号）が互いに伝送されてもよいような方法での接続、リンク、または関連付けを意味することを意図される。「結合される」の非制限的な例は、電子コンポーネント、回路間の直接接続、または電子コンポーネントまたは回路の間にスイッチ（例えば、トランジスタ）を接続した電子コンポーネントまたは回路を含みうる。
「データ保持ユニット」という用語は、少なくとも一時的にデータを保持するように構成された電子コンポーネントまたは電子コンポーネントの集合体を意味することを意図される。イメージ保持ユニットが、データ保持ユニットの一例であり、データは、イメージの少なくとも一部分に相当する。
「データライン」という用語は、情報を含む１つまたは複数の信号を送信する主要な機能を有する信号ラインを意味することを意図される。
「有効ゲート幅」という用語は、電界効果トランジスタのゲート誘電体層によってのみチャネル領域から分離された導体の一部分の幅を意味することを意図される。１つの実施形態において、有効ゲート幅は、導体の物理幅と同じであり、別の実施形態において、有効ゲート幅は、導体の物理幅の一部であるが、そのすべてではない。
「電子コンポーネント」という用語は、電気機能を実行する回路の最小レベル単位を意味することを意図される。電子コンポーネントが、トランジスタ、ダイオード、レジスタ、コンデンサ、インダクタなどを含んでもよい。電子コンポーネントが、寄生抵抗（例えば、ワイヤの抵抗）または寄生容量（例えば、導体間のコンデンサが意図されたものではないか、または偶発的なものである場合、異なる電子コンポーネントに接続された２つの導体間の容量結合）を含まない。
「電子デバイス」という用語は、適切に接続され、適切な電圧が供給されると、ある機能を一括して実行する回路、有機電子コンポーネント、またはそれらの組み合わせの集合体を意味することを意図される。電子デバイスは、あるシステムを含んでもよく、あるシステムの一部であってもよい。電子デバイスの一例には、ディスプレイ、センサアレイ、コンピュータシステム、アビオニクスシステム、自動車、携帯電話、別の家庭用または工業用電子製品などがある。
「電界効果トランジスタ」という用語は、ゲート電極の電圧によって通電特性が影響されるトランジスタを意味することを意図される。電界効果トランジスタは、接合電界効果トランジスタ（ＪＦＥＴ）や、金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、金属−窒化物−酸化物−半導体（ＭＮＯＳ）電界効果トランジスタなどを含む金属−絶縁物−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）を含む。電界効果トランジスタは、ｎチャネル（チャネル領域内を流れるｎ型キャリア）またはｐチャネル（チャネル領域内を流れるｐ型キャリア）でありうる。電界効果トランジスタが、エンハンスメント型トランジスタ（トランジスタのソース／ドレイン領域と比較すると異なる導電型を有するチャネル領域）、またはデプリーション型トランジスタ（トランジスタのチャネルおよびソース／ドレイン領域が、同じ導電型を有する）であってもよい。
「インバータ」という用語は、２つのバイナリ状態のうちの１つ（０または１、低または高、偽または真など）で入力信号を受信し、反対の状態で出力信号を生成する回路を意味することを意図される。
「低温ポリシリコン」（「ＬＴＰＳ」）という用語は、５５０℃以下の温度で堆積または処理された１つまたは複数のポリシリコン層を意味することを意図される。ＬＴＰＳ形成プロセスの一例は、逐次的横方向結晶化（「ＳＬＳ」）であり、より大きなサイズの配向粒子を形成するために、修正されたエキシマレーザ結晶（「ＥＬＣ」）プロセスが使用されることで、ＬＴＰＳを形成するための従来のＥＬＣ技術と比較した場合、電荷キャリアの移動度が高くなる。
材料、層、または領域に対して用いる「ｎ+ドープ」または「ｐ+ドープ」という用語は、このような材料、層、または領域が、金属含有材料または層がこのようにドープされた材料、層、または領域に接触するときにオーム接触を形成可能であるように、このような材料、層、または領域が、十分な量のｎ型またはｐ型ドーパントを含むことを意味することを意図される。１つの実施形態において、ｎ+ドープ領域は、少なくとも１×１０19負帯電キャリア／ｃｍ3を有する。
「有機活性層」という用語は、有機層の少なくとも１つが、単独で、または異種材料と接触したとき、整流接合を形成可能である、１つまたは複数の有機層を意味することを意図される。
「有機電子デバイス」という用語は、１つまたは複数の半導体層または材料を含むデバイスを意味することを意図される。有機電子デバイスが、（１）電気エネルギーを放射に変換するデバイス（例えば、発光ダイオード、発光ダイオードディスプレイ、ダイオードレーザ、またはライティングパネル）、（２）電子プロセスを用いて信号を検出するデバイス（例えば、光検出器、光伝導セル、フォトレジスタ、フォトスイッチ、フォトトランジスタ、光電管、赤外線（「ＩＲ」）検出器、またはバイオセンサ）、（３）放射を電気エネルギーに変換するデバイス（例えば、光起電力デバイスまたは太陽電池）、（４）１つまたは複数の有機半導体層を含む１つまたは複数の電子コンポーネントを含むデバイス（例えば、トランジスタまたはダイオード）、または（１）から（４）の項目のデバイスの任意の組み合わせを含むが、これらに限定されるものではない。「物理チャネル長さ」という用語は、トランジスタのソース／ドレイン領域間の実際の距離を意味することを意図される。
「物理ゲート幅」という用語は、トランジスタのゲート電極の実際の幅を意味することを意図される。
「ピクセル」という用語は、１つの電子コンポーネントと、もしあれば、その特定の１つの電子コンポーネント専用の対応する電子コンポーネントに対応するアレイの一部分を意味することを意図される。１つの実施形態において、ピクセルは、ＯＬＥＤと、それに対応するピクセル駆動回路とを有する。本願明細書において使用するピクセルが、本願明細書の当業者以外によって使用されているように、ピクセルまたはサブピクセルでありうることに留意されたい。
「ピクセル回路」という用語は、ピクセル内の回路を意味することを意図される。１つの実施形態において、ピクセル回路は、ディスプレイまたはセンサアレイにおいて使用されてもよい。
「ピクセル駆動回路」という用語は、１つのみのピクセルに対して信号を制御するピクセルまたはサブピクセルのアレイ内の回路を意味することを意図される。本願明細書において使用する場合、ピクセル全体ではなく、１つのサブピクセルのみに対して信号を制御する駆動回路を、ピクセル駆動回路と呼ぶことに留意されたい。
「ポリシリコン」とう用語は、ランダムに配向された結晶からなるシリコン層を意味することを意図される。
「電源ライン」という用語は、動力を伝達する主要な機能を有する信号ラインを意味することを意図される。
「放射線放出コンポーネント」という用語は、適切にバイアスされると、標的の波長または波長スペクトルで放射線を放出する電子コンポーネントを意味することを意図される。放射線は、可視光スペクトル内または可視光スペクトル外（紫外線（「ＵＶ」）または赤外線（「ＩＲ」）のものであってもよい。発光ダイオードが、放射線放出コンポーネントの一例である。
「放射線応答コンポーネント」という用語は、標的の波長または波長スペクトルで放射線を感知するか、または別の方法で放射線に応答しうる電子コンポーネントを意味することを意図される。放射線は、可視光スペクトル内または可視光スペクトル外（ＵＶまたはＩＲ）のものであってもよい。ＩＲセンサおよび光起電力セルが、放射線感知コンポーネントの例である。
「整流接合」という用語は、１つのタイプの電荷キャリアが、一方向において、反対の方向より接合を容易に流れる、半導体層内の接合または半導体層と異種材料との間の境界によって形成された接合を意味することを意図される。ｐｎ接合が、ダイオードとして使用されうる整流接合の一例である。
「基準電圧ライン」という用語は、基準電圧を供給する主要な機能を有する信号ラインを意味することを意図される。
「走査ライン」という用語は、時間に応じて起動が生じる選択ラインを意味することを意図される。
「半導体」という用語は、整流接合を含むことが可能か、整流接合が形成された材料、またはこのような材料が異種材料（例えば、金属含有材料）と接触した状態にあるときの材料を意味することを意図される。
「選択ライン」という用語は、特定の信号ラインが作動されているときに、１つまたは複数の電子コンポーネント、１つまたは複数の回路、またはそれらの任意の組み合わせを作動するために使用される１つまたは複数の信号を送信する主要な機能を有する信号ラインのセット内の特定の信号ラインを意味することを意図され、この場合、信号ラインのセット内の別の信号に関連付けられた他の電子コンポーネント、回路、またはそれらの任意の組み合わせは、特定の信号が作動されているときに作動されない。信号ラインのセット内の信号ラインは、時間に応じて作動されても、作動されなくてもよい。
「選択ユニット」という用語は、選択ライン上の信号によって制御される１つまたは複数の電子コンポーネント、１つまたは複数の回路、またはそれらの組み合わせを意味することを意図される。
「信号」という用語は、電流、電圧、光信号、またはそれらの任意の組み合わせを意味することを意図される。信号は、電源からの電圧または電流でありえ、または、単独で、または他の信号、データ、または他の情報と組み合わせて表しうる。光信号は、パルス、強度、またはそれらの組み合わせに基づいたものでありうる。信号は、実質的に一定でありえ（例えば、電源電圧）、または時間の経過とともに変動してもよい（例えば、オンにはある電圧で、オフには別の電圧）。
「信号ライン」という用語は、１つまたは複数の信号が送信されてもよいラインを意味することを意図される。送信される信号は、実質的に一定であっても、変動してもよい。信号ラインは、制御ライン、データライン、走査ライン、選択ライン、電源ライン、またはそれらの任意の組み合わせを含みうる。信号ラインが、１つまたは複数の主要な機能を果たしてもよいことに留意されたい。
「著しい量の放射線」という用語は、当業者が、放射線が放出されていることを決定することができるほど十分に検出可能な量の放射線を意味する。例えば、電子コンポーネント３２８がＯＬＥＤであれば、著しい量の放射線は、電子コンポーネント３２８の標的の発光波長またはスペクトルで、電子コンポーネント３２８から放出される放射線の最低設計強度を表す。さらに詳しく言えば、電子コンポーネントが、２５６段階の強度に設計されれば、最大設計強度の１／２５６は、著しい量の放射線に対して下限値を記録する。
「著しい電流」という用語は、電子コンポーネントが意図した機能で動作するのに十分な量の電流を意味する。例えば、電子コンポーネントがＯＬＥＤであれば、著しい電流とは、ＯＬＥＤの標的の発光波長またはスペクトルで検出可能な量の放射線をＯＬＥＤに放出させるのに十分な量の電流である。電子コンポーネントを通る漏れ電流は、本願明細書の目的のために著しい電流ではない。
「ソース／ドレイン領域」という用語は、チャネル領域へ電荷キャリアを注入する、あるいはチャネル領域から電荷キャリアを受け入れる電界効果トランジスタの領域を意味することを意図される。ソース／ドレイン領域が、電界効果トランジスタを通る電流の流れに応じて、ソース領域またはドレイン領域を含みうる。ソース／ドレイン領域は、電流が電界効果トランジスタを通って一方向に流れるとき、ソース領域として作用してもよく、電流が電界効果トランジスタを通って反対方向に流れるとき、ドレイン領域として作用してもよい。
「スイッチ」という用語は、回路図に示されている場合、スイッチとして作用するように構成された１つまたは複数の電子コンポーネントを意味することを意図される。スイッチの例は、ダイオードおよびトランジスタ構造、機械（例えば、手動）スイッチ、電気機械スイッチ（例えば、中継）などを含む。１つの実施形態において、スイッチは、電流が流れる端子と、スイッチを通って流れる電流を許容または調節し、または電流がスイッチを流れないようにするために使用可能な制御とを含む。
「薄膜トランジスタ」、いわゆる「ＴＦＴ」という用語は、電界効果トランジスタの少なくともチャネル領域が、主として、単結晶半導体材料ではない電界効果トランジスタを意味することを意図される。１つの実施形態において、ＴＦＴのチャネル領域は、ａ−Ｓｉ、多結晶シリコン、またはそれらの組み合わせを含む。
本願明細書において使用する場合、「備える（ｃｏｍｐｒｉｓｅｓ）」、「備える（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、「有する（ｈａｓ）」、「有する（ｈａｖｉｎｇ）」という用語、またはそれらの任意の他の変形語は、非排他的包含物に及ぶことを意図される。例えば、要素のリストを含む方法、プロセス、物品、または装置は、必ずしもそれらの要素のみに限定されるものではなく、特にリストに上げられていない他の要素や、このような方法、プロセス、物品、または装置に固有の他の要素を含んでもよい。さらに、対比的に特記されていなければ、「または（ｏｒ）」は、「包含的論理和」をさすものであって、「排他的論理和」ではない。例えば、条件ＡまたはＢは、以下の任意のものによって満たされ、すなわち、Ａが真であって（または存在し）、Ｂが偽である（または存在せず）場合、Ａが偽であって（または存在せず）、Ｂが真である（または存在する）場合、およびＡおよびＢの両方が真である（または存在する）場合である。
さらに、明確にする目的と、本願明細書に記載する実施形態の範囲の一般的な意味を与えるために、「ａ」または「ａｎ」がさす１つまたは複数の冠詞を記載するために、「ａ」または「ａｎ」の使用が用いられる。したがって、本願明細書は、「ａ」または「ａｎ」が使用される場合は常に１つまたは少なくとも１つを含むように読み取られるべきであり、単数は、反対の意味が特記されていない限り、複数も含む。
「ＸはＡ、Ｂ、およびＣから選択される」という表現は、「Ｘは、Ａ、Ｂ、およびＣからなる群から選択される」という表現と同等であり、ＸがＡであり、またはＸがＢであり、またはＸがＣであることを意味することを意図される。「Ｘは、１からｎから選択される」という表現は、Ｘが１であり、またはＸが２であり、．．．、またはＸがｎであることを意味することを意図される。
特に定義しない限り、本願明細書において使用するすべての専門用語および科学用語は、本発明が該当する当業者によって一般に理解されているものと同じ意味を有する。本願明細書に記載するものと同様または同等の方法および材料が、本発明を実施またはテストするさいに使用されうるが、以下に、適切な方法および材料について記載する。本願明細書において言及するすべての刊行物、特許出願、特許、および他の参考文献の内容全体は、参照により本願明細書に援用されたものとする。不一致がある場合、定義を含む本願明細書を優先する。さらに、材料、方法、および例は、例示的なものにすぎず、限定を意図したものではない。
元素の周期表の列に対応する族番号は、（非特許文献１）に見られる「新表記」法を用いる。
本願明細書に記載しない点に関して、特定の材料、処理行為、および回路に関する多くの詳細は、従来のものであって、有機発光ディスプレイ、光検出器、半導体、マイクロエレクトロニクス回路分野内の教科書および他の情報源において見受けられるであろう。放射線放出要素、ピクセル、サブピクセル、およびピクセルおよびサブピクセル回路に関する詳細は、放射線感知要素および回路の詳細を述べる前に対処されるであろう。
（２．回路図）
電子デバイスが、ピクセルアレイを含む。ピクセルの各々は、図３に示すように、回路３００を含みうる。１つの実施形態において、回路３００は、ピクセル回路である。別の実施形態において、電子デバイスは、単色ディスプレイを含み、したがって、各ピクセルは、１つの回路３００を含む。さらなる別の実施形態において、電子デバイスは、３つのサブピクセルを含むフルカラーディスプレイを含む。サブピクセルの各々は、１つの回路３００を含む。簡潔にするために、図３の回路が、ピクセルまたはサブピクセルに対して使用されているかどうかにかかわらず、本願明細書で使用する場合、ピクセル回路という用語は、ピクセルまたはサブピクセルの駆動回路をさす。
回路３００は、選択ユニット３２２を含む。選択ユニット３２２は、選択ライン（「ＳＬ」）３６２に接続された制御端子と、データライン（「ＤＬ」）３６４に接続された第１の端子と、ノード３２５で、データ保持ユニット３２４の第１の端子、駆動トランジスタ３２６の第１のゲート電極、およびスイッチ３４２の第１の端子に接続された第２の端子とを含む。ＳＬ３６２は、選択ユニット３２２に制御信号を供給し、ＤＬ３６４は、選択ユニット３２２が作動されると、データ保持ユニット３２４に送られるデータ信号を供給する。１つの実施形態において、選択ユニット３２２は、スイッチを含む。さらに特定の実施形態において、スイッチは、電界効果トランジスタを含んでもよく、そのゲート電極がＳＬ３６２に接続され、第１のソース／ドレイン領域がＤＬ３６４に接続され、第２のソース／ドレイン領域がデータ保持ユニット３２４に接続される。他の実施形態において、他のトランジスタ（ＪＦＥＴおよびバイポーラトランジスタを含む）、スイッチ、またはそれらの任意の組み合わせが、選択ユニット３２２内に使用されてもよい。さらなる他の実施形態において、選択ユニット３２２内に、より多くの、または異なる電子コンポーネントが使用されうる。
回路３００はまた、データ保持ユニット３２４を含む。データ保持ユニット３２４は、第１の端子および第２の端子を含む。データ保持ユニット３２４の第１の端子は、ノード３２５に接続される。データ保持ユニット３２４の第２の端子は、ノード３２７で、駆動トランジスタ３２６の第１のソース／ドレイン領域、電子コンポーネント３２８の第１の電極、およびスイッチ３４２の第１の端子に接続される。データ保持ユニット３２４の第２の端子は、Ｖddライン３６８にも結合される。１つの特定の実施形態において、データ保持ユニット３２４は、容量性電子コンポーネントを備える。容量性電子コンポーネントの第１の電極が、ノード３２５に接続され、容量性電子コンポーネントの第２の電極が、ノード３２７に接続される。別の実施形態において（図示せず）、任意の劣化抑制ユニットが、データ保持ユニット３２４および電源ラインの少なくとも１つ（例えば、Ｖssライン３６６、Ｖddライン３６８、またはその両方）に接続されてもよい。
回路３００は、駆動トランジスタ３２６をさらに含む。駆動トランジスタ３２６は、第１のゲート電極と、第２のゲート電極と、第１のソース／ドレイン領域と、第２のソース／ドレイン領域とを含む。駆動トランジスタの第２のゲート電極は、信号ライン（「ＴＧ」）３８４に接続される。駆動トランジスタ３２６の第１のソース／ドレイン領域は、ノード３２７に接続され、駆動トランジスタ３２６の第２のソース／ドレイン領域は、Ｖddライン３６８に接続される。別の実施形態において（図示せず）、駆動トランジスタ３２６は、任意の劣化抑制ユニットに接続される。
回路３００は、電子コンポーネント３２８をさらに含む。電子コンポーネント３２８は、第１の電極と、Ｖssライン３６６に接続された第２の電極とを含む。１つの実施形態において、第１の電極は陽極であり、第２の電極は陰極である。別の実施形態において、電子コンポーネント３２８は、ＯＬＥＤなどの有機放射線放出電子コンポーネントである。回路３００の残りは、電子コンポーネント３２８を駆動するために可変電流源を供給するのに十分に適したものである。したがって、電子コンポーネント３２８の代わりに、またはそれとともに、電流駆動される１つまたは複数の電子コンポーネントが使用されてもよい。１つまたは複数の電子コンポーネントが、ダイオードを含んでも、含まなくてもよいことに留意されたい。
１つの実施形態において、伝導経路が、駆動トランジスタ３２６および電子コンポーネント３２８を含み、駆動トランジスタ３２６は、ＶddおよびＶssライン３６８および３６６間の唯一のトランジスタである。さらに詳しく言えば、駆動トランジスタ３２６の第１および第２のソース／ドレイン領域は、ＶddおよびＶssライン３６８および３６６間の伝導経路に沿って存在する。
回路３００は、スイッチ３４２をさらに含む。スイッチ３４２は、ＳＬ３６２に結合された制御端子と、ノード３２７に接続された第１の端子と、電圧基準（「Ｖref」）ライン３８２に接続された第２の端子とを含む。ＳＬ３６２は、スイッチ３４２に制御信号を供給し、Ｖrefライン３８２は、ノード３２７に電圧を供給する。特定の実施形態において、Ｖrefライン３８２は、ＤＬ３６２に接続されないため、ノード３２７で電圧が調節されているときに同時にピクセルにデータが書き込まれうる。さらなる別の実施形態において、基準電圧ラインは、スイッチ３４２が閉じられると、著しい電流が電子コンポーネント３２８を流れないような電圧にあるように構成される。１つの実施形態において、スイッチ３４２は、電界効果トランジスタを含み、そのゲート電極は、ＳＬ３６２に結合され、第１のソース／ドレイン領域が、ノード３２７に接続され、第２のソース／ドレイン領域が、Ｖrefライン３８２に接続される。１つの特定の実施形態において、スイッチ３４２の制御端子は、ＳＬ３６２に接続される。他の実施形態において、他のトランジスタ（ＪＦＥＴおよびバイポーラトランジスタを含む）、スイッチ、またはそれらの任意の組み合わせが、スイッチ３４２内に使用されてもよい。さらなる他の実施形態において、スイッチ３４２内に、より多くの、または異なる電子コンポーネントが使用されうる。
１つの実施形態において、選択ユニット３２２、データ保持ユニット３２４、電子コンポーネント３２８、駆動トランジスタ３２６、およびスイッチ３４２のすべては、図３に示すように、アレイ内に存在してもよい。別の実施形態において、電子コンポーネント３２８以外の、回路３００内の電子コンポーネントおよびユニットの任意のものまたはすべてが、アレイの外側に存在してもよい。
信号ライン３８４は、以下にさらに詳細に記載するピクセルまたはサブピクセルの動作に応じて、負の電圧、正の電圧、またはゼロボルトであってもよい。Ｖrefライン３８２は、スイッチ３４２がオフのとき、負の電圧、正の電圧、ゼロボルト、または電気的に浮動であってもよい。スイッチ３４２がオンのとき、Ｖrefライン３８２は、１つの実施形態において、Ｖssライン３６６の電圧と等しいか、または低い電圧にある。別の実施形態において、Ｖrefライン３８２は、回路３００が動作しているとき、常に実質的に一定の電圧にある。さらなる別の実施形態において、アレイ内のすべての選択されていない選択ライン（すなわち、作動している（データが書き込まれている）選択ライン以外の選択ライン）が、Ｖrefに維持されても、維持されなくてもよい。
駆動トランジスタ３２６、選択ユニット３２２、スイッチ３４２、またはそれらの任意の組み合わせは、電界効果トランジスタを含みうる。図３に示すような回路３００において、すべてのトランジスタは、ｎチャネルトランジスタである。選択ユニット３２２、スイッチ３４２、またはそれらの組み合わせのｎチャネルトランジスタの任意の１つまたは複数を、任意の１つまたは複数のｐチャネルトランジスタと取り替えることもできる。１つの特定の実施形態において、選択ユニット３２２およびスイッチ３４２内の電界効果トランジスタは、同じ型である（両方がｎチャネルまたはｐチャネル、両方がエンハンスメント型またはデプリーション型）ため、ＳＬ３６２の信号は、選択ユニット３２２およびスイッチ３４２内の電界トランジスタを同時にオンまたはオフにする。
図４に、別の回路４００を示す。回路４００は、回路３００に類似しているが、スイッチ４４２が、スイッチ３４２と実質的に反対のモードで動作する。１つの特定の実施形態において、スイッチ３４２のｎチャネルトランジスタが、スイッチ４４２のｐチャネルトランジスタに取り替えられる。スイッチ３４２は、ＳＬ３６２に結合されるが、インバータ４６２が、ＳＬ３６２とスイッチ４４２との間に存在する。この実施形態において、インバータ４６２の入力端子が、ＳＬ３６２に接続され、インバータ４６２の出力端子が、スイッチ４４２の制御端子に接続される。インバータ４６２により、ＳＬ３６２上の同じ信号が、選択ユニット３２２およびスイッチ４４２の両方をオンにし、または選択ユニット３２２およびスイッチ４４２の両方をオフにすることができる。１つの実施形態において、インバータ４６２は、従来のものであり、アレイ内または各ピクセルまたはサブピクセル内に設置されても、設置されなくてもよい。
（３．タイミング図）
図５のタイミング図に対して、回路３００の動作について記載する。回路３００は、書込み部分および放射部分（保持（露出）部分とも呼ぶ）を含むように動作されうる。図５に示されていないが、しきい値調節部分が不要であるが、任意である。図５は、１つの非制限的実施形態による回路３００の部分に対して、電圧、信号（例えば、０または１）、および電流を有するタイミング図を含む。この実施形態において、アレイは、３２０行を有する。書込み部分は、１／３２０であり、またはフレーム時間のおよそ０．３％であり、これは、フレーム時間の半分より著しく少ない。放射部分は、実質的に、フレーム時間の残りの部分であるか、またはフレーム時間の９９％より大きい。書込み部分中、電子コンポーネント３２８は、著しい量の放射線を放出しない。例えば、電子コンポーネント３２８がＯＬＥＤであれば、電子コンポーネント３２８は、電子コンポーネント３２８の標的の発光波長またはスペクトルで放射線を放出しない。
１つの実施形態において、Ｖssライン３６６、Ｖddライン３６８、およびＶrefライン３８２上の電圧は、実質的に一定である。Ｖssライン３６６、Ｖddライン３６８、およびＶrefライン３８２に使用される実際の電圧は重要ではないが、それらの電圧間の差は重大でありうる。特定の実施形態において、Ｖddライン３６８とＶssライン３６６にかかる電圧間の電圧差は、およそ５〜２０ボルトの範囲であり、Ｖrefライン３８２は、以下のような範囲の電圧を有する。
Figure 2008522440
Ｖth-ec328は、電子コンポーネント３２８のしきい値電圧である。１つの実施形態において、Ｖrefは、放射部分中、ノード３２７でおよそＶth-ec328〜最大電圧でありうる。特定の実施形態において、Ｖth-ec328は、およそ２〜２．５Ｖの範囲のものであり（その範囲を下回ると、電子コンポーネント３２８を著しい電流が流れず、放射線放出が起こらない）、ノード３２７は、およそ６Ｖに達してもよい。したがって、Ｖrefは、Ｖssを上回るおよそ２．５Ｖ〜Ｖssを下回るおよそ６Ｖの範囲のものでありうる。放射部分中の特定の実施形態において、Ｖrefは、およそＶss＋２．５Ｖ〜−（Ｖdd−Ｖss）／２ボルトの範囲のものである。
１つの実施形態において、ＳＬ３６２は、電子デバイス内のピクセルの行に対応するいくつかの選択ラインの１つである。特定の実施形態において、ライン３８２は、先行する（ｎ−１）行または後続する（ｎ＋１）行の選択ラインなど、隣接するピクセル行に沿って選択ラインに接続される。この実施形態において、隣接する選択されていない選択ラインの電圧は、Ｖrefである。例えば、書込み部分中に選択された選択ラインの走査パルスは、およそ＋２０Ｖであってもよく、同じ書込み部分中の選択されていない選択ラインは、およそ−５Ｖである。したがって、１つの実施形態において、フレーム時間中（およそ１６．６５ミリ秒長）、各選択ラインは、およそ５２マイクロ秒間でおよそ＋２０Ｖ（オン状態、書込み部分）にあり、およそ１６．６ミリ秒の間、およそ−５Ｖ（オフ状態、放射部分）にある。他の実施形態において、他の電圧、およびフレーム時間の長さ、オン状態、およびオフ状態が使用されてもよい。本願明細書において、回路を達成するための例示的な物理レイアウトについて以下に記載する。
書込み部分中、ＳＬ３６２が作動され（図５に示すように「１」）、ＤＬ３６４上の信号を選択ユニット３２２に流す。ノード３２５にかかる電圧は、ＤＬ３６４にかかる電圧と実質的に同じになる。ＳＬ３６２はまた、スイッチ３４２に制御信号を供給する。ノード３２７にかかる電圧は、Ｖrefライン３８２にかかる電圧と実質的に同じになる。ノード３２７は、書込み部分の終わりまでＶrefと実質的に同じ電圧を有し、１つの実施形態において、その電圧は、負の電圧であってもよい。データ保持ユニット３２４の端子の両端の電圧差は、ノード３２５および３２７間の電圧差であり、これは、ＤＬ３６４およびＶrefライン３８２にかかる電圧間の差によって近似されうる。ＴＧ３８４上の信号は、駆動トランジスタ３２６をオフにする負の電圧にされる。したがって、書込み部分中、Ｖddライン３６８とＶssライン３６６との間には、実質的に電流が流れない。１つの実施形態において、書込み部分中、電子コンポーネント３２８には実質的に電流が流れない。
放射部分中、ＳＬ３６２は、動作停止され（図５に示すように「０」）、したがって、選択ユニット３２２およびスイッチ３４２は、オフにされる。１つの特定の実施形態において、ＳＬ３６２は、放射部分中、実質的にＶrefにある。ＴＧ３８４上の信号は、ゼロボルトまたは正の電圧にされ、駆動トランジスタ３２６をオンにする。Ｖddライン３６８から、駆動トランジスタ３２６および電子コンポーネント３２８を通って、Ｖssライン３６６に電流が流れる。電子コンポーネント３２８は、駆動トランジスタ３２６の第１および第２のゲート電極の一方または両方にかかる電圧に応じた強度で、放射線を放出しうる。１つの実施形態において、ノード３２７にかかる電圧は、駆動トランジスタ３２６がオンにされると上昇する。データ保持ユニット３２４の端子間の電圧は、書込み期間の終わりのときの電圧と実質的に同じままである。ノード３２５および３２７の電圧は、電子コンポーネント３２８の電極の両端にかかる電圧に対応する値によって上昇する。このようにして、電子コンポーネント３２８の発光強度は、電子コンポーネント３２８の電極間の前の電圧に関係なく、Ｖdataによって決定される。
回路３００を使用するピクセルの動作は、追加のフレーム時間の間に書込み部分と放射部分との間を交互にすることによって持続しうる。
回路４００の動作は、実質的に同じである。インバータ４６２は、選択ユニット３２２がオンになる時間と、スイッチ４４２がオンになる時間との間に遅延を生じさせることもある。しかしながら、この遅延は、数ナノ秒にすぎず、１つの実施形態において、およそ５２マイクロ秒であることもある書込み部分と比較した場合、問題にならない（例えば、書込み部分の０．３％未満）。
別の実施形態において、駆動トランジスタ３２６内のゲート誘電体層の一方または両方内に捕捉された状態になることもある電荷を除去するために、しきい値電圧調節手順が実行されうる。２００４年７月１６日に出願されたマシュー・スティーブンソン（Ｍａｔｔｈｅｗ Ｓｔｅｖｅｎｓｏｎ）らによる「並列伝導経路を含む回路および並列伝導経路を含む電子デバイスの動作方法（Ｃｉｒｃｕｉｔｓ Ｉｎｃｌｕｄｉｎｇ Ｐａｒａｌｌｅｌ Ｃｏｎｄｕｃｔｉｏｎ Ｐａｔｈｓ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｏｐｅｒａｔｉｎｇ ａｎ Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｖｉｃｅ Ｉｎｃｌｕｄｉｎｇ Ｐａｒａｌｌｅｌ Ｃｏｎｄｕｃｔｉｏｎ Ｐａｔｈｓ）」という発明の名称の米国特許公報（特許文献１）、および２００４年７月１６日に出願されたジニング・チェン（Ｚｈｉｎｉｎｇ Ｃｈｅｎ）らによる「電子コンポーネントの駆動回路および回路を有する電子デバイスの動作方法（Ｃｉｒｃｕｉｔ Ｆｏｒ Ｄｒｉｖｉｎｇ ａｎ Ｅｌｅｃｔｒｏｎｉｃ Ｃｏｍｐｏｎｅｎｔ ａｎｄ Ｍｅｔｈｏｄ ｏｆ Ｏｐｅｒａｔｉｎｇ ａｎ Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｖｉｃｅ Ｈａｖｉｎｇ ｔｈｅ Ｃｉｒｃｕｉｔ）」という発明の名称の米国特許公報（特許文献２）に、例示的なしきい値電圧手順についてより詳細に記載されており、また、両文献は、本願明細書の譲受人に譲渡されたものである。
（４．ダブルゲートＴＦＴ）
駆動トランジスタ３２６は、図３に示すように、ダブルゲート薄膜トランジスタ（「ＴＦＴ」）である。図６〜図１４は、駆動トランジスタ３２６および電子コンポーネント３２８の一部分を形成するさいに使用される例示的なプロセスシーケンスを示す。図６は、電子デバイスの基板６００の一部分の断面図を示す。基板は、剛性または可撓性のものでありえ、有機材料、無機材料、または有機および無機材料の両方からなる１つまたは複数の層を含んでもよい。１つの実施形態において、基板は、基板６００に入射する放射線の少なくとも７０％が、基板を透過できる透明材料を含む。
基板６００を覆って、黒色層６２２および第１のゲート電極６２４が形成される。１つの実施形態において、黒色層６２２および第１のゲート電極６２４は、従来の堆積および任意のパターニングシーケンスを使用して形成されうる。例えば、黒色層６２２および第１のゲート電極６２４の層は、ステンシルマスクを使用してパターン化された層として堆積されうる。別の実施形態において、黒色層６２２および第１のゲート電極６２４の層は、基板６００を覆って連続して堆積されてもよく、黒色層６２２および第１のゲート電極６２４は、従来のリソグラフィープロセスを使用してパターン化されてもよい。さらなる別の実施形態において、黒色層６２２は、基板６００の実質的にすべてを覆って形成されてもよく、第１のゲート電極６２４は、黒色層６２２を覆ってパターン化された層として堆積されてもよい。第１のゲート電極６２４は、第１のゲート電極６２４によって覆われていない黒色層６２２の部分を除去するためのエッチングステップ中に、ハードマスクとして作用しうる。別の実施形態において、黒色層６２２は、省略されてもよく、第１のゲート電極６２４は、基板６００の表面上に形成されてもよい。本願明細書を読み終わった後、当業者であれば、黒色層６２２および第１のゲート電極６２４を形成するさいに多くの他の技術が使用されてもよいことを理解するであろう。
黒色層６２２により、周囲光条件下で使用する場合、電子デバイスのコントラスト比を高くすることができる。２００４年５月７日に出願されたガング・ユ（Ｇａｎｇ Ｙｕ）らによる「黒色格子を有する有機電子デバイスを備えるアレイおよびその形成プロセス（Ａｒｒａｙ Ｃｏｍｐｒｉｓｉｎｇ Ｏｒｇａｎｉｃ Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｖｉｃｅｓ Ｗｉｔｈ ａ Ｂｌａｃｋ Ｌａｔｔｉｃｅ ａｎｄ Ｐｒｏｃｅｓｓ Ｆｏｒ Ｆｏｒｍｉｎｇ ｔｈｅ Ｓａｍｅ）」という発明の名称の米国特許公報（特許文献３）に、黒色層の材料および厚みについてさらに詳細に記載されている。
第１のゲート電極６２４は、周期表の４族〜６族、８族、および１０〜１４族、またはそれらの任意の組み合わせから選択された少なくとも１つの元素を含む１つまたは複数の層を含んでもよい。１つの実施形態において、第１のゲート電極６２４は、Ｃｕ、Ａｌ、Ａｇ、Ａｕ、Ｍｏ、またはそれらの任意の組み合わせを含みうる。別の実施形態において、第１のゲート電極６２４が２つ以上の層を含む場合、それらの層のうちの１つの層が、Ｃｕ、Ａｌ、Ａｇ、Ａｕ、Ｍｏ、またはそれらの任意の組み合わせを含みえ、別の層が、Ｍｏ、Ｃｒ、Ｔｉ、Ｒｕ、Ｔａ、Ｗ、Ｓｉ、またはそれらの任意の組み合わせを含みうる。元素金属またはそれらの合金の任意のものの代わりに、またはそれらとともに、伝導性金属酸化物、伝導性金属窒化物、またはそれらの組み合わせが使用されてもよいことに留意されたい。１つの実施形態において、第１のゲート電極の厚みは、およそ１００〜５００ｎｍの範囲のものである。１つの実施形態において、その厚みは、およそ３００ｎｍである。
第１のゲート誘電体層７２２、第１の半導体層７４２、および第２の半導体層７４４が、図７に示すように、基板６００および第１のゲート電極６２４を覆って連続して形成される。第１のゲート誘電体層７２２、第１の半導体層７４２、および第２の半導体層７４４の各々は、従来の堆積技術を用いて形成されうる。
第１のゲート誘電体層７２２は、二酸化珪素、アルミナ、酸化ハフニウム、窒化珪素、窒化アルミニウム、酸窒化珪素、半導体業界で使用されているような別の従来のゲート誘電体材料、またはそれらの任意の組み合わせを含む１つまたは複数の層を含みうる。別の実施形態において、第１の誘電体層７２２の厚みは、およそ５０〜５０００ｎｍの範囲のものである。
第１および第２の半導体層７４２および７４４の各々は、電子コンポーネントで半導体として従来使用されていた１つまたは複数の材料を含みうる。１つの実施形態において、第１の半導体層７４２、第２の半導体層７４４、またはそれらの両方が、アモルファスシリコン（ａ−Ｓｉ）、低温ポリシリコン（ＬＴＰＳ）、連続粒界結晶シリコン（ＣＧＳ）、またはそれらの任意の組み合わせとして形成（例えば、堆積）される。別の実施形態において、第１の半導体層７４２、第２の半導体層７４４、またはそれらの両方に、他の１４族元素（例えば、炭素、ゲルマニウム）が単独で、または組み合わせて（シリコンあり、またはシリコンなし）が使用されてもよい。さらなる他の実施形態において、第１および第２の半導体層７４２および７４４は、ＩＩＩ〜Ｖ（１３族〜１５族）半導体（例えば、ＧａＡｓ、ＩｎＰ、ＧａＡｌＡｓなど）、ＩＩ〜ＶＩ（２族〜１６族または１２族〜１６族）半導体（例えば、ＣｄＴｅ、ＣｄＳｅ、ＣｄＺｎＴｅ、ＺｎＳｅ、ＺｎＴｅなど）、またはそれらの任意の組み合わせを含む。
１つの実施形態において、第１の半導体層７４２は、唯一の半導体材料としてシリコンを含み、第２の半導体層７４４は、Ｇｅ、シリコンゲルマニウム（「ＳｉＧｅ」）、炭化珪素（「ＳｉＣ」）、またはシリコン単独とは異なるか、またはシリコンと混合された別の半導体材料を含む。第１および第２の半導体層７４２および７４４内の材料が異なる重要性は、以下、パターン化シーケンス中に関する本願明細書の記載において明らかになるであろう。
第１の半導体層７４２は、およそ１×１０18ａｔｏｍｓ／ｃｍ3以下の濃度で、例えば、ｐ型ドーパントでアンドープまたはドープされる。第２の半導体層７４４は、第１の半導体層７４２より高い濃度で、ｎ型またはｐ型ドーパントを含む。１つの実施形態において、第２の半導体層７４４は、引き続き形成された金属含有構造とのオーム接触を形成するためにｎ+またはｐ+ドープされる。別の実施形態において、第２の半導体層７４４内のドーパント濃度は、１×１０19ａｔｏｍｓ／ｃｍ3未満であり、引き続き形成された金属含有構造と接触したときに、ショットキー接触が形成される。従来のｎ型ドーパント（リン、ヒ素、アンチモンなど）またはｐ型ドーパント（ホウ素、ガリウム、アルミニウムなど）が使用されうる。このようなドーパントは、堆積中に混和され、または別のドーピングシーケンス（例えば、注入およびアニール）中に添加されうる。第１および第２の半導体層７４２および７４４は、従来の堆積およびドーピング技術を用いて形成される。１つの実施形態において、第１の半導体層７４２の厚みは、およそ１００〜２５０ｎｍの範囲のものであり、第２の半導体層７４４の厚みは、およそ１０〜１００ｎｍの範囲のものである。本願明細書を読み終わった後、当業者であれば、駆動トランジスタ３２６の所望の電子特性を達成するために、他の厚みが使用されてもよいことを理解するであろう。
第１および第２の半導体層７４２および７４４は、図８に示すように、従来のリソグラフィー技術を用いてパターン化される。図８に形成された構造は、一対のエッジ８２２および８２４を有する。第１および第２の半導体層７４２および７４４が、エッジ８２２および８２４の各々で共通境界であることに留意されたい。別の実施形態において、第１および第２の半導体層７４２および７４４は、図８に示すように、パターン化された第１および第２の半導体層７４２および７４４を形成するために、ステンシルマスクを使用してパターン化された層として堆積される。
第１および第２のソース／ドレインコンタクト構造９２２および９２４は、第１のゲート誘電体層７２２の部分、および第１および第２の半導体層７４２および７４４の部分を覆って形成される。第１および第２のソース／ドレインコンタクト構造９２２および９２４は、従来の技術を用いて形成されうる。１つの実施形態において、第１および第２のソース／ドレインコンタクト構造９２２および９２４を形成するために、堆積動作中に、ステンシルマスクが使用されてもよい。別の実施形態において、第１および第２のソース／ドレインコンタクト構造９２２および９２４は、基板６００の実質的にすべてを覆って１つまたは複数の層を堆積し、層をパターン化するための従来のリソグラフィー技術を用いることによって形成される。第１のゲート電極６２４に関して記載した材料および厚みの任意のものが、第１および第２のソース／ドレインコンタクト構造９２２および９２４に使用されてもよい。
電子デバイスの平面図で見ると、第１および第２のソース／ドレインコンタクト構造９２２および９２４間に、第２の半導体層７４４の露出部分が存在する。１つの実施形態において、第１および第２のソース／ドレインコンタクト構造９２２および９２４間の間隔は、使用するデザインルールのほぼ最小寸法である。１つの実施形態において、４ミクロンデザインルールが使用される場合、９２２および９２４での第１および第２のソース／ドレインコンタクト間の間隔は、およそ４ミクロンである。別の実施形態において、第１および第２のソース／ドレインコンタクト構造９２２および９２４間の間隔は、デザインルールの最小寸法より大きい。本願明細書を読み終わった後、当業者であれば、特定のトランジスタデザインの必要性または要求を最良に満たすドレインおよびソースコンタクト間の間隔を選択することができるであろう。
次いで、第２の半導体層７４４の露出部分は、図１０に示すように、開口部１００２を形成するように除去される。この実施形態において、ドレインおよびソースコンタクト構造９２２および９２４は、第２の半導体層７４４の露出部分を除去するときに使用されるハードマスクの一部である。したがって、駆動トランジスタ３２６に対するチャネル領域は、ソース／ドレインコンタクト構造９２２および９２４に自己整合される。エッチは、ウェットまたはドライエッチ技術を用いて実行されてもよい。１つの実施形態において、使用するエッチャントにより、第２の半導体層７４４を、第１および第２のソース／ドレインコンタクト構造９２２および９２４に対して選択的に除去（すなわち、より高いレートでエッチング）することができる。
１つの実施形態において、第２の半導体層７４４の露出部分を除去するために、ドライエッチング技術を実行することによって、ハロゲン含有プラズマが使用されてもよい。供給ガスは、フッ素含有ガスなどのハロゲン含有ガスを含みうる。ハロゲン含有ガスは、式ＣaＦbＨcを有するフルオロカーボンでありえ、式中、ａは１または２であり、ｂは少なくとも１であり、ａが１であれば、ｂ＋ｃは４であり、ａが２であれば、ｂ＋ｃは４または６である。別の実施形態において、フッ素含有ガスは、Ｆ2、ＨＦ、ＳＦ6、ＮＦ3、フッ素含有ハロゲン間化合物（ＣｌＦ、ＣｌＦ3、ＣｌＦ5、ＢｒＦ3、ＢｒＦ5、およびＩＦ5）、またはそれらの任意の混合物を含みうる。別の実施形態において、ハロゲン含有ガスは、Ｃｌ2、ＨＣｌ、ＢＣｌ3を含む塩素含有ガス、塩素含有ハロゲン間化合物（ＣｌＦ、ＣｌＦ3、およびＣｌＦ5）、またはそれらの任意の混合物である。さらなる別の実施形態において、ハロゲン含有化合物は、Ｂｒ2、ＨＢｒ、ＢＢｒ3を含む臭素含有ガス、臭素含有ハロゲン間化合物（ＢｒＦ3およびＢｒＦ5）、またはそれらの任意の混合物である。さらなる別の実施形態において、ハロゲン含有ガスは、Ｉ2、ＨＩ、またはそれらの任意の混合物を含むヨウ素含有ガスである。さらなる実施形態において、ハロゲン含有ガスは、この段落に記載するガスの任意の混合物である。
供給ガスは、Ｏ2、Ｏ3、Ｎ2Ｏなどの１つまたは複数の酸素含有ガス、または半導体業界内の酸素プラズマを作り出すために従来使用されている他の酸素含有ガスを含みうる。供給ガスはまた、１つまたは複数の不活性ガス（例えば、希ガス、Ｎ2、ＣＯ2、またはそれらの任意の組み合わせ）を含みうる。
エッチは、エッチチャンバ内で実行されうる。エッチ中、圧力は、およそ７．５〜５０００ｍＴｏｒｒの範囲のものである。これらの圧力で、供給ガスは、およそ１０〜１０００標準立方センチメートル毎分（「ｓｃｃｍ」）の範囲のレートで流れてもよい。別の実施形態において、圧力は、およそ１００〜５００ｍＴｏｒｒの範囲のものであってもよく、供給ガスは、およそ１００〜５００ｓｃｃｍの範囲のレートで流れてもよい。電圧および電力は、プラズマを発生するために印加されてもよい。電力は、典型的に、基板の表面積の線形関数または線形近似関数である。したがって、電力密度（単位基板面積当たりの電力）が与えられる。電圧は、およそ１０〜１０００Ｖの範囲のものであり、電力密度は、およそ１０〜５０００ｍＷ／ｃｍ2の範囲のものである。１つの実施形態において、電圧は、およそ２０〜３００Ｖの範囲のものであってもよく、電力密度は、およそ５０〜５００ｍＷ／ｃｍ2の範囲のものであってもよい。
エッチは、時限エッチとして、または時限オーバーエッチ付きの終点検出を用いて実行されてもよい。第１および第２の半導体層７４２および７４４が、主としてシリコンであれば、時限エッチが使用されてもよい。第１および第２の半導体層７４２および７４４に異種材料が使用されれば、終点検出が使用されてもよい。例えば、１つの実施形態において、第２の半導体層７４４が、シリコンゲルマニウムを含めば、第１の半導体層７４２が露出された状態になった後、終点検出は、エッチチャンバからの流出物にあるゲルマニウムの不在に基づいたものであってもよい。別の実施形態において、第２の半導体層７４４が、ゲルマニウムを含むが、シリコンをほとんど含まなければ、第１の半導体層７４２が露出された後、終点検出は、エッチチャンバからの流出物内のシリコンの存在に基づいたものであってもよい。エッチングがより低速に生じる場合、基板６００のエリアから第２の半導体層７４４の部分が確実に除去されるように、時限オーバーエッチが使用されてもよい。１つの実施形態において、第２の半導体層７４４と、第１の半導体層７４２およびエッチングプラズマに露出された電子デバイスの他の部分との選択性を高めるために、エッチ中の電力密度は、オーバーエッチ中に低減されてもよい。
選択されたウェット化学エッチャントは、部分的に、第２の半導体層７４４の組成、およびエッチ中に露出される電子デバイスの他の部分に基づいたものになる。１つの実施形態において、エッチャントは、塩基（例えば、ＫＯＨ、水酸化テトラメチルアンモニウムなど）、または酸化剤（例えば、ＨＮＯ3）およびＨＦの組み合わせを含みうる。典型的に、ウェット化学エッチングには、時限エッチが使用される。
エッチングの完了後、第１の半導体層７４２がまったく除去されなくてもよいし、その一部が除去されてもよい。１つの実施形態において、第１の半導体層７４２のおよそ５０ｎｍ以下が除去される。
プロセスのこの時点で、第１および第２のソース／ドレイン構造１０２２および１０２４が形成される。第１のソース／ドレイン構造１０２２は、第１のソース／ドレインコンタクト構造９２２および第２の半導体層７４４の下地部分を含む。第２のソース／ドレイン構造１０２４は、第２のソース／ドレインコンタクト構造９２４および第２の半導体層７４４の下地部分を含む。
１つの実施形態において、選択ユニット３２２およびスイッチ３４２は、電界効果トランジスタを含む。プロセスのこの時点で、選択ユニット３２２およびスイッチ３４２のトランジスタが形成されるが、図１０には示していない。
図１１に示すように、第１のゲート誘電体層７２２、第１のソース／ドレインコンタクト構造９２２、第２のソース／ドレインコンタクト構造９２４、および第１の半導体層７４２を覆って、第２のゲート誘電体層１１２２が形成される。第２のゲート誘電体層１１２２は、第１のゲーツ誘電体層７２２に対して前述したように、１つまたは複数の材料を含有してもよい任意の１つまたは複数の層を含んでもよい。１つの実施形態において、第２のゲート誘電体層の厚みは、およそ５０〜５００ｎｍの範囲のものである。別の実施形態において、第１および第２のゲート誘電体層７２２および１１２２は、互いに比較すると、実質的に同じ組成および厚みを有する。別の実施形態において、第１および第２のゲート誘電体層７２２および１１２２は、互いに比較すると、異なる組成、厚み、または組成および厚みを有する。
図１１に示すように、第２のゲート誘電体層１１２２を覆って、第２のゲート電極１１２４が形成される。１つの実施形態において、第２のゲート電極１１２４は、第１のソース／ドレインコンタクト構造９２２、第２のソース／ドレインコンタクト構造９２４、および第１の半導体層７４２の部分を覆う。第２のゲート電極１１２４は、第１のゲート電極７２４に関して記載したような従来の技術の任意の１つまたは複数を用いて形成されうる。第１および第２のゲート電極７２４および１１２４は、同じまたは異なる技術を用いて形成されうる。第２のゲート電極１１２４は、１つまたは複数の層を含んでもよく、第１のゲート電極６２４に関して記載したような材料の任意の１つまたは複数を含んでもよい。この厚みは、第１のゲート電極６２４に関して前述した範囲のものであってもよい。別の実施形態において、第１および第２のゲート電極６２４および１１２４は、互いと比較すると、実質的に同じ組成および厚みを有する。別の実施形態において、第１および第２のゲート電極６２４および１１２４は、互いと比較すると、異なる組成、厚み、または組成および厚みを有する。１つの実施形態において、第２のゲート電極１１２４の層は、ピクセルから放出される放射線に不透明であるため、駆動トランジスタ３２６のチャネル領域を覆い、放射線放出ピクセルからの放射線が、駆動トランイスタ３２６のチャネル領域に到達しないようにするために、放射線遮蔽層を形成する。
図１２は、図１１に示すように、駆動トランジスタ３２６の一部分の拡大図を含む。駆動トランジスタ３２８のチャネル領域１２４２は、第１および第２のソース／ドレイン構造１０２２および１０２４間にある第１の半導体層７４２の領域である。この実施形態において、チャネル領域１２４２は、図１２に示すような物理チャネル長さ１２０２を有する。第２のゲート電極１１２４は、図１２の矢印で表された寸法によって示されているような有効ゲート幅１２２２および物理ゲート幅１２２４を有する。
１つの実施形態において、物理チャネル長さ１２０２は、有効ゲート幅１２２２より２ミクロン以下長いだけである。別の実施形態において、物理チャネル長さ１２０２は、有効ゲート幅１２２２と、第２のゲート誘電体層１１２２の厚みの２倍とをほぼ合わせたものである。さらなる別の実施形態において、物理チャネル長さ１２０２と有効ゲート幅１２２２との間の差は、ＴＦＴの設計に用いたデザインルールの最小寸法の２倍未満である。さらなる実施形態において、物理チャネル長さ１２０２は、ＴＦＴの設計に用いたデザインルールの最小寸法の２倍以下である。さらなる実施形態において、物理チャネル長さ１２４２は、物理ゲート幅１２２４より短い。
図１３に示すように、基板６００を覆って、絶縁層１３２２が形成される。絶縁層１３２２は、第１のゲート誘電体層７２２に関して記載した材料の１つまたは複数からなる１つまたは複数の層を含みうる。１つの実施形態において、絶縁層１３２２の厚みは、およそ１００〜５０００ｎｍの範囲のものである。絶縁層１３２２は、従来の堆積技術、スピンコーティング技術、または印刷技術を用いて形成されうる。
第１のソース／ドレイン構造１０２２の一部分を露出するために、絶縁層１３２２および第２のゲート誘電体層１１２２を通って、コンタクト開口部１３２４が形成される。図１３に示すように、電子コンポーネント３２８の第１の電極１３４２が、コンタクト開口部内に形成され、駆動トランジスタ３２８から離れて基板６００の一部分を覆って延在する。第１の電極１３４２は、従来のＯＬＥＤの陽極に従来使用されていた１つまたは複数の材料からなる１つまたは複数の層を含んでもよい。第１の電極１３４２は、従来の堆積技術を用いて、または従来の堆積およびパターン化シーケンスによって形成されうる。
１つの実施形態において、第１の電極１３４２は、引き続き形成された有機活性層から放出または応答される放射線の少なくとも７０％を伝達する。１つの実施形態において、第１の電極１３４２の厚みは、およそ１００〜２００ｎｍの範囲のものである。放射線が、第１の電極１３４２を通って伝達される必要がなければ、この厚みは、より大きくてもよく、例えば、最大１０００ｎｍ、またはそれよりもさらに厚くしてもよい。
次いで、図１４に示すように、基板６００を覆って、有機層１４３０および第２の電極１４４２が形成される。有気層１４３０は、１つまたは複数の層を含んでもよい。有機層１４３０は、有機活性層１４３４を含み、任意に、電荷注入層、電荷輸送層、電荷阻止層、またはそれらの任意の組み合わせの任意の１つまたは複数を含んでもよい。任意の電荷注入層、電荷輸送層、電荷阻止層、またはそれらの任意の組み合わせは、有機活性層１４３４と第１の電極１３４２との間、有機活性層１４３４と第２の電極１４４２との間、またはそれらの組み合わせに存在してもよい。１つの実施形態において、正孔輸送層１４３２が、第１の電極１３４２と有機活性層１４３４との間に存在する。有機層１４３０の形成は、ＯＬＥＤに有機層を形成するさいに使用される任意の１つまたは複数の従来の技術を用いて実行される。正孔輸送層１４３２の厚みは、およそ５０〜２００ｎｍの範囲のものであり、有機活性層１４３４の厚みは、およそ５０〜１００ｎｍの範囲のものである。１つの実施形態において、アレイには、有機活性層が１つしか使用されない。別の実施形態において、異なる有機活性層は、アレイの異なる部分において使用されてもよい。
第２の電極１４４２は、従来のＯＬＥＤの陰極に対して使用される１つまたは複数の材料からなる１つまたは複数の層を含む。第２の電極１４４２は、１つまたは複数の従来の堆積技術、または従来の堆積およびリソグラフィー技術を用いて形成される。１つの実施形態において、第２の電極１４４２の厚みは、およそ１００〜５０００ｎｍの範囲のものである。特定の実施形態において、第２の電極１４４２は、アレイに共通の陰極でありうる。
任意の数の前述した層または追加の層を用いて、図１４に示していない他の回路が形成されてもよい。図示していないが、アレイの外側に存在してもよい周辺エリア（図示せず）に回路を可能にするように、追加の絶縁層および配線レベルが形成されてもよい。このような回路は、行または列デコーダ、ストローブ（例えば、行アレイストローブ、列アレイストローブ）、またはセンスアンプを含んでもよい。他の形態として、このような回路は、図１４に示す任意の層の形成前、形成中、または形成後に形成されてもよい。１つの実施形態において、第２の電極１４４２は、Ｖssライン３６６の一部であり、第２のソース／ドレインコンタクト構造９２４は、Ｖddライン３６８の一部である。１つの実施形態において、第１のゲート電極６２４は、選択ユニット３２２の第２の端子およびデータ保持ユニット３２４の第１の端子に接続され、第２のゲート電極１１２４は、ＴＧ３８４の一部である。
実質的に完成したデバイスを形成するために、アレイの外側の場所（図示せず）で、基板６００に、乾燥剤（図示せず）付きの蓋（図示せず）が取り付けられる。第２の電極１４４２と乾燥剤との間に、ギャップが存在しても、存在しなくてもよい。蓋および乾燥剤に使用される材料および取付けプロセスは、従来のものである。
（５．他の物理レイアウトの考察）
Ｖrefの接続は、多数の異なる方法で与えられてもよい。１つの実施形態において、スイッチ３４２の端子は、ライン３８２を通って直流電圧に接続される。ライン３８２は、選択ライン３４２と同じ層を用いて、バスラインとして与えられうる。１つの特定の実施形態において、ライン３８２の長さは、選択ライン３６２の長さに実質的に平行である。別の実施形態において、スイッチ３４２の端子は、Ｖssライン３６６に接続される。１つの特定の実施形態において、第２の電極１４４２を形成する前に、スイッチ３４２（図示せず）の第２の端子の一部またはそれに接続された第１のソース／ドレインコンタクト構造９２２の一部分を露出するために、有機層１４３０、絶縁層１３２２、および第２のゲート誘電体層１１２２を通って、開口部が形成されうる。開口部は、半導体業界において知られている従来のリソグラフィープロセスを用いて形成されうる。次いで、第２の電極１４４２の層が形成され、開口部内に延在し、スイッチ３４２の第２の端子と接触する。この特定の実施形態において、開口内に存在する第２の電極１４４２の層の部分は、図３に示すように、ライン３８２を形成する。
さらなる別の実施形態において、異なる行に沿って隣接するピクセルの選択ラインに、同様のコンタクトが作られてもよい。図１５および図１６は、このような接続を達成するための特定のレイアウトの電子デバイスのアレイ内の平面図を示す。図１５は、第１および第２の半導体層７４４および７４２が堆積されパターン化された後の電子デバイスを含む。点線１５００は、２つのピクセルの境界のしるしである。点線１５００の下方で、選択ライン３６２は、該当ピクセルの選択ラインであるが、点線１５００上方のピクセルのものではない。選択ライン３６２は、選択ライン３６２にコンタクトを作ることができるようにする部分１５６２を有し、その部分の１つを図１５に示す。点線１５００の上方に、伝導性部分１５４４は、図１５に示すように、該当ピクセルの異なる選択ライン（図示せず）に接続されるが、選択ライン３６２には接続されない。この特定の実施形態において、伝導性部分１５４４は、スイッチ３４２内のトランジスタのゲート電極である。
１つの実施形態において、選択ライン３６２および伝導性部分１５４４は、第１のゲート電極６２４（図１５に図示せず）と同時に形成される。別の実施形態において、選択ライン３６２、伝導性部分１５４４、および第１の電極６２４の任意の１つまたは複数は、異なる時に形成されてもよく、同一または異なる組成を有してもよい。図１５に図示していないが、第１のゲート誘電体層７２２は、前述したように形成され、部分１５６２を含む選択ライン３６２および伝導性部分１５４４を覆う。第１および第２の半導体層７４２および７４４は、前述したように、第１のゲート誘電体層７２２上にわたって形成される。第１および第２の半導体層７４２および７４４の部分１５４２は、スイッチ３４２のトランジスタが形成される場所に相当し、第１および第２の半導体層７４２および７４４の部分１５２６は、駆動トランジスタ３２６が形成される場所に相当する。
第１および第２のソース／ドレインコンタクト構造９２２および９２４が形成される前、選択ライン３６２に沿って部分１５６２を露出するために、開口部（図示せず）が形成されてもよい。第１および第２のソース／ドレインコンタクト構造９２２および９２４が形成されると、別のコンタクト構造が形成され、ライン３８２に相当する。コンタクト構造１６４４は、選択ライン３６２の部分１５６２、およびスイッチ３４２の第２の端子である第２の半導体層７４４の一部分の１つと接触する。ソース／ドレインコンタクト構造９２２、９２４とライン３８２との間にある第２の半導体層７４４の部分は、前述したように、第１の半導体層７４２の下地部分を露出するようにエッチされる。このようにして、ライン３８２は、ピクセルの隣接する行の選択ラインに接続される。
選択されていない選択ライン３６２が、Ｖrefに配置され、選択された選択ライン３６２は、選択された選択ライン３６２の選択トランジスタ３２２およびスイッチ３４２をオンにするのに十分な電圧を有する。選択された選択ライン３６２が選択されていない状態である場合、その電圧は、Ｖrefに変えられる。選択されていない選択ライン３６２の１つが、選択された状態になると、その電圧は、新しく選択された選択ライン３６２の選択トランジスタ３２２およびスイッチ３４２をオンにするのに十分な値に変えられる。
本願明細書を読み終わった後、当業者であれば、他の多くの物理レイアウトが可能であることを理解するであろう。すべての考えうる物理レイアウトおよび実施例を挙げるのはほぼ不可能である。したがって、多くの異なる物理レイアウトおよび実施例は、本発明の範囲から逸脱するものではない。
（６．他の実施形態）
ダブルゲートＴＦＴだけではなく、他のＴＦＴが、他の用途に向けて形成されうる。１つの実施形態において、薄膜トランジスタが、ダブルゲートＴＦＴではなく、シングルオーバーゲートＴＦＴでありうる。この特定の実施形態において、第１の黒色層６２２、第１のゲート電極６２４、および第１のゲート誘電体層７２２は不要である。基板６００上に第１の半導体層７４２を堆積することで形成を開始しうる。別の実施形態において、第１の半導体層７４２からの周囲光の反射の可能性を低減してコントラスト比を高めるために、第１の半導体層７４２を形成する前に、第１の黒色層６２２が形成されてもよい。
（６．他の実施形態）
上述した実施形態は、単色およびフルカラーディスプレイを含むＡＭＯＬＥＤディスプレイに非常に適したものである。それでも、本願明細書に記載する概念は、他のタイプの放射線放出電子コンポーネントに使用されうる。他の放射線放出電子コンポーネントは、受動型マトリックスディスプレイ、光パネル、およびＩＩＩ〜ＶまたはＩＩ−ＶＩ系無機放射線放出コンポーネントを含む無機ＬＥＤを含みうる。１つの実施形態において、放射線放出電子コンポーネントは、可視光スペクトル内の放射線を放出してもよく、別の実施形態において、放射線放出電子コンポーネントは、可視光スペクトル外の放射線（例えば、ＵＶまたはＩＲ）を放出してもよい。
別の実施形態において、本願明細書に記載する概念は、他のタイプの電子デバイスに及ぶものであってもよい。１つの実施形態において、センサアレイが、放射線反応性電子コンポーネントのアレイを含んでもよい。１つの実施形態において、異なる放射線反応性電子コンポーネントが、同一または異なる活性材料を有してもよい。これらの活性材料の反応は、時間の経過とともに変化してもよい。さらに、センサアレイのいくつかが、異なる波長、異なる放射強度、またはそれらの組み合わせを受ける異なる部分を有してもよい。放射線放出電子コンポーネントを有する電子デバイスと同様に、放射線反応性電子コンポーネントを有する電子デバイスの寿命は、より長い耐用寿命を有することもある。
アレイ内の異なるサブピクセルが、電源ラインまたは基準電圧ラインに対して異なる電圧を有してもよい。例えば、フルカラーディスプレイの場合、すべての青色発光コンポーネントは、Ｖdd-blue、Ｖss-blue、およびＶref-blueを有してもよく、すべての緑色発光コンポーネントは、Ｖdd-green、Ｖss-green、およびＶref-green、およびすべての赤色発光コンポーネントは、Ｖdd-red、Ｖss-red、およびＶref-redを有してもよい。Ｖdd-blue、Ｖdd-green、およびＶdd-redの各々は、互いと比較すると同一または異なるものであってもよい。Ｖss-blue、Ｖss-green、およびＶss-redの各々は、互いと比較すると同一または異なるものであってもよい。Ｖref-blue、Ｖref-green、およびＶref-redの各々は、互いと比較すると同一または異なるものであってもよい。本願明細書を読み終わった後、当業者であれば、特定の用途において使用される実際の電圧を決定可能であろう。
電子コンポーネントへの放射線または電子コンポーネントからの放射線が、基板（「ボトムエミッション」）または蓋（「トップエミッション）を通って伝達されてもよい。陰極が陽極と比較して基板により近い位置になるように、第１および第２の電極の位置を逆転させることもできる。
ウェル構造や陰極セパレータなどの基板構造（図示せず）が、第１の電極１３４２の後と、有機層１４３０の前に形成されてもよい。基板構造は、フッ素化や、基板構造の表面への界面活性剤の添加などの表面処理を受けても受けなくてもよい。このような基板構造は、電子コンポーネント３２８からの放射線の強度を低減させるために、またはその強度が、回路３００内のトランジスタに実質的に到達しないように、黒色層を含んでも含まなくてもよい。
（７．利点）
いくつかの実施形態において、チャネル領域１２４２は、ソース、ドレイン、およびトップゲート電極構造が同時に形成される他のダブルゲートＴＦＴデザインと比較すると、著しく短いものでありうる。他のデザインにおいて、チャネル領域は、デザインルールの最小寸法の少なくとも３倍の物理チャネル長さを有する。４ミクロンデザインルールの場合、物理チャネル長さは、およそ１２ミクロンである。４ミクロンデザインルールを用いた従来のダブルゲートＴＦＴのトップゲート電極の幅は、およそ４ミクロンであり、チャネル領域を覆って中央に置かれる。したがって、従来のダブルゲートＴＦＴにおいて、チャネル領域のほとんど（およそ２／３）が、トップゲート電極によって覆われない。チャネル長さが余分に長いと、駆動トランジスタを通る抵抗が増大し、駆動トランジスタのサイズが大きくなり、ボトムエミッションディスプレイの口径比が低下する。したがって、本願明細書に記載する実施形態を用いた駆動トランジスタ３２６は、従来のトランジスタデザインを用いた場合と同等か、またはそれよりも高い発光強度を維持したまま、小型化、口径比の増加、および電力消費量の低下を図ることができる。
回路３００では、回路１００と比較すると、フレーム時間の実質的に大部分の間、ピクセルまたはサブピクセルをオンにすることができる。各ピクセルまたはサブピクセルに対して、その電子コンポーネント３２８は、ＳＬ３６４が選択ユニット３２２およびスイッチ３４２を作動している時間だけオフであり、その時間は、比較的ほんのわずかな時間である。回路１００と異なり、電子コンポーネント３２８を流れる電流は、より小さいにもかかわらず、ユーザである人が回路３００を有するディスプレイを見たときの発光強度は同じでありうる。電流が小さくなるほど、電力要求および発熱量が低減するため、有機層１４３０内の有機活性層の劣化率が下がり、捕捉電荷が第１のゲート誘電体層７２２内に蓄積するレートが低下し、電子デバイスの信頼性および寿命が高まる。
概要または例において上述した作業のすべてが必要なわけではなく、特定の作業の一部分が不要なこともあり、上述したものに加えて、さらなる作業が実行されてもよいことに留意されたい。さらに、作業の各々を挙げた順序は、必ずしもそれらが実行される順序ではない。本願明細書を読み終わった後、当業者であれば、特定の需要または要求に合わせて使用可能である作業を決定可能であろう。
前述した記載において、特定の実施形態を参照しながら本発明について記載してきた。しかしながら、当業者であれば、特許請求の範囲に示す本発明の範囲から逸脱することなく、さまざまな修正および変更が可能であることを理解するであろう。したがって、本願明細書および図面は、制限的な意味ではなく、例示的なものとしてみなされるべきであり、このような修正はすべて、本発明の範囲内に含まれると意図される。
任意の１つまたは複数の利益、１つまたは複数の他の利点、１つまたは複数の問題に対する１つまたは複数の解決策、またはそれらの任意の組み合わせを、１つまたは複数の特定の実施形態に関して上述してきた。しかしながら、任意の利益、利点、または解決策を生じさせる、またはより顕著な状態にさせうる利益、利点、問題への解決策、または任意の要素は、任意またはすべての請求項の重要な、必要な、または必須の特徴または要素として解釈されるべきではない。簡潔にするために、１つの実施形態の文脈に記載されている本発明のさまざまな特徴は、別々に与えられても、または任意のサブコンビネーションで与えられてもよい。さらに、ある範囲に言及されている値の参照は、その範囲内のあらゆる値を含む。
ピクセル回路の回路図。 図１の回路において駆動トランジスタとして使用可能な従来のダブルゲートＴＦＴの一部分の断面図。 電子デバイスにおいて使用するためのスイッチを含む回路図。 別の回路の回路図。 電子デバイスにおいて使用するためのスイッチを含む回路のタイミング図。 本発明の１つの実施形態により形成されたＴＦＴの断面図。 本発明の１つの実施形態により形成されたＴＦＴの断面図。 本発明の１つの実施形態により形成されたＴＦＴの断面図。 本発明の１つの実施形態により形成されたＴＦＴの断面図。 本発明の１つの実施形態により形成されたＴＦＴの断面図。 本発明の１つの実施形態により形成されたＴＦＴの断面図。 本発明の１つの実施形態により形成されたＴＦＴの断面図。 本発明の１つの実施形態により形成されたＴＦＴの断面図。 本発明の１つの実施形態により形成されたＴＦＴの断面図。 ある選択ラインに接続されたピクセルに関連付けられたスイッチの端子が、異なる選択ラインに接続される、異なる選択ラインに接続された隣接するピクセルの平面図。 ある選択ラインに接続されたピクセルに関連付けられたスイッチの端子が、異なる選択ラインに接続される、異なる選択ラインに接続された隣接するピクセルの平面図。

Claims (20)

  1. ＴＦＴであって、
    基板と、
    前記基板を覆い、一部分が前記ＴＦＴのチャネル領域である第１の半導体層と、
    前記第１の半導体層を覆う第１のソース／ドレイン構造と、
    前記第１の半導体層を覆い、前記第１のソース／ドレイン構造から間隔を置いて設けられた第２のソース／ドレイン構造とを備え、前記ＴＦＴの平面図を見たとき、前記第１のソース／ドレイン構造と前記第２のソース／ドレイン構造との間にチャネル領域があり、
    前記チャネル領域および前記第１および第２のソース／ドレイン構造を覆う第１のゲート誘電体層と、
    前記第１のゲート誘電体層を覆う第１のゲート電極とを備えることを特徴とする、ＴＦＴ。
  2. 前記基板と前記第１の半導体層との間にある第２のゲート電極と、
    前記第２のゲート電極と前記チャネル領域との間にある第２のゲート誘電体層とをさらに備えることを特徴とする請求項１に記載のＴＦＴ。
  3. 黒色層をさらに備え、前記黒色層が、前記基板と前記第２のゲート電極との間にあることを特徴とする請求項２に記載のＴＦＴ。
  4. 前記チャネル領域が、物理チャネル長さを有し、
    前記物理チャネル長さが、前記ＴＦＴの設計に用いたデザインルールの許容最小寸法の２倍以下であることを特徴とする請求項１に記載のＴＦＴ。
  5. 前記第１および第２のソース／ドレイン構造の各々が、
    金属含有層と、
    第２の半導体層とを含み、前記第２のゲート電極に隣接した前記第２の半導体層のエッジが、前記金属含有層のエッジと実質的に共通境界であることを特徴とする請求項１に記載のＴＦＴ。
  6. 前記第２の半導体層が、ｎ+またはｐ+ドープされた領域を含むことを特徴とする請求項５に記載のＴＦＴ。
  7. 前記第１の半導体層がシリコンを含み、
    前記第２の半導体層が、ある材料を含み、その第１の材料が、ＳｉＧｅ、ＳｉＣ、またはＧｅであり、
    前記第１の半導体層が、前記材料を含まないことを特徴とする請求項５に記載のＴＦＴ。
  8. 前記第１および第２のソース／ドレイン構造の各々が、第２の半導体層を含むことを特徴とする請求項１に記載のＴＦＴ。
  9. 請求項１に記載のＴＦＴを備えることを特徴とする電子デバイス。
  10. 前記電子デバイスが、前記ＴＦＴに結合された電子コンポーネントを備え、前記電子コンポーネントが、有機活性層を備えることを特徴とする請求項９に記載の電子デバイス。
  11. ＴＦＴを形成する方法であって、
    基板上に第１の半導体層を形成するステップと、
    前記第１の半導体層上に第２の半導体層を形成するステップと、
    前記第１および第２の半導体層をパターン化するステップと、
    前記第１および第２の半導体層上に第１および第２の金属含有構造を形成するステップとを含み、前記第１および第２の金属含有構造が、互いに間隔を置いて設けられ、平面図を見たとき、前記第１および第２の金属含有構造間に、前記第２の半導体層の部分があり、
    前記第２の半導体層の前記部分を除去するステップと、
    前記第１の半導体層を覆い、前記第１および第２の金属含有構造間にある部分を含む第１のゲート電極を形成するステップとを含むことを特徴とする、方法。
  12. 平面図を見たとき、前記第１および第２の金属含有構造間にある前記第１の半導体層の部分が、前記ＴＦＴのチャネル領域であり、
    前記チャネル領域が、物理チャネル長さを有し、
    前記物理チャネル長さが、前記ＴＦＴの設計に用いたデザインルールの許容最小寸法の２倍以下であることを特徴とする請求項１１に記載の方法。
  13. 前記第２の半導体層の露出部分を除去した後、前記第１の半導体層上に第１のゲート誘電体層を形成するステップをさらに含むことを特徴とする請求項１１に記載の方法。
  14. 前記第１の半導体層を形成する前に、前記基板上に第２のゲート電極を形成するステップと、
    前記第１の半導体層を形成する前に、前記第２のゲート電極上に第２のゲート誘電体層を形成するステップとをさらに含むことを特徴とする請求項１３に記載の方法。
  15. 前記第２のゲート電極を形成する前に、黒色層を形成するステップをさらに含むことを特徴とする請求項１４に記載の方法。
  16. 前記第１のゲート誘電体層が、前記第１および第２の金属含有構造を覆うことを特徴とする請求項１３に記載の方法。
  17. 前記第２の半導体層が、前記第１の半導体層と比較して高いドーパンド濃度を有することを特徴とする請求項１１に記載の方法。
  18. 前記第１の半導体層がシリコンを含み、
    前記第２の半導体層が、ある材料を含み、その第１の材料が、ＳｉＧｅ、ＳｉＣ、またはＧｅであり、
    前記第１の半導体層が、前記材料を含まないことを特徴とする請求項１１に記載の方法。
  19. 前記第２のゲート電極を形成した後、前記基板上に有機活性層を形成するステップをさらに含むことを特徴とする請求項１１に記載の方法。
  20. 前記第１の半導体層を形成するステップが、ａ−Ｓｉ層、ＣＧＳ層、ＬＴＰＳ層、またはそれらの組み合わせを堆積するステップを含むことを特徴とする請求項１１に記載の方法。
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