KR101291862B1 - 박막 트랜지스터 및 이를 형성하는 프로세스 - Google Patents

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Abstract

TFT는 기판 및 이 기판 상부에 있는 제1 반도체층을 포함한다. 제1 반도체층의 일부분은 TFT의 채널 영역이다. TFT는 또한 제1 반도체층 상부에 있는, 서로 떨어져 있는 제1 및 제2 소스/드레인 구조도 포함한다. TFT의 평면도에서 볼 때, 채널 영역은 제1 소스/드레인 구조와 제2 소스/드레인 구조 사이에 있다. TFT는 또한 채널 영역과 제1 및 제2 소스/드레인 구조 상부에 있는 게이트 유전체층, 및 제1 게이트 유전체층 상부에 있는 게이트 전극을 포함한다. TFT를 형성하는 프로세스는 제1 및 제2 반도체층 상부에 제1 및 제2 소스/드레인 구조를 형성하는 단계를 포함한다. 이 프로세스는 또한 제1 및 제2 소스/드레인 구조 사이에 있는 제2 반도체층의 일부분을 제거하는 단계를 포함한다. 게이트 유전체층 및 게이트 전극은 서로 떨어져 있는 제1 및 제2 소스/드레인 구조 내에 형성된다.
트랜지스터, 반도체, TFT, OLED, AMOLED, 소스, 드레인, 게이트

Description

박막 트랜지스터 및 이를 형성하는 프로세스{THIN-FILM TRANSISTORS AND PROCESSES FOR FORMING THE SAME}
본 발명은 일반적으로 트랜지스터에 관한 것으로서, 보다 상세하게는, 박막 트랜지스터(TFT) 및 TFT를 형성하는 프로세스에 관한 것이다.
유기 전자 장치를 비롯한 전자 장치는 계속하여 일상 생활에서 더 광범위하게 사용되고 있다. 유기 전자 장치의 예는 유기 발광 다이오드(Organic Light-Emitting Diode, OLED)를 포함한다. 활성 매트릭스(Active Matrix) OLED(AMOLED) 디스플레이는 각각이 그 자신의 픽셀 회로를 갖는 픽셀들을 포함한다. 아주 많은 수의 픽셀 회로가 제안되어 있다. 기본적인 회로 설계는 2-트랜지스터, 1-커패시터(2T-1C) 설계를 포함한다. 이 트랜지스터는 n-채널, p-채널 또는 이들의 조합일 수 있다. 한쪽 트랜지스터는 선택 트랜지스터이고, 다른쪽 트랜지스터는 구동 트랜지스터이다. 일반적으로, 트랜지스터는 TFT이다. TFT 및 유기 활성층은 시간에 따라 열화된다.
이 열화를 보상하기 위해 제안되어 있는 한가지 픽셀 설계는 구동 트랜지스터와 직렬로 연결되는 다른 트랜지스터를 추가하는 것을 포함한다. 어떤 예에서, n-채널 트랜지스터가 사용되는 경우, 추가의 트랜지스터는 그의 드레인 영역이 Vdd 전원 라인에 연결되어 있고 그의 소스 영역이 구동 트랜지스터의 드레인 영역에 연결되어 있다. 구동 트랜지스터의 소스 영역은 OLED의 애노드에 연결되어 있고, OLED의 캐소드는 Vss 전원 라인에 연결되어 있다. 온되어 있는 동안에도, 추가의 트랜지스터는 구동 트랜지스터 및 OLED를 통하는 전도 경로에 저항을 부가한다. 부가된 저항은 전력 소모를 증가시키며 OLED의 방출 세기의 증가없이 소산되어야 하는 더 많은 열을 발생한다.
도 1은 픽셀 회로(100)를 나타낸 것이다. 이 픽셀 회로(100)는 선택 트랜지스터(102), 커패시터(104), 구동 트랜지스터(106) 및 OLED(108)를 포함하며, 이들은 2T-1C 픽셀 회로와 유사하게 구성되어 있다. 노드(105)는 선택 트랜지스터(102)와 구동 트랜지스터(106) 사이에 있다. 구동 트랜지스터(106)는 이중 게이트 트랜지스터(double-gated transistor)이고, 제3 트랜지스터(122)는 그의 드레인이 노드(107)에 연결되어 있다. 선택 라인(142) 및 데이터 라인(144)은 선택 트랜지스터(102)에 연결되어 있다. 신호 라인(162, 164)은 제3 트랜지스터(122)에 연결되어 있다. 선택 트랜지스터(102) 및 제3 트랜지스터(122)가 서로 개별적으로 턴온 및 턴오프되어야만 하기 때문에, 선택 라인(142) 및 신호 라인(164)은 서로 연결 또는 결합되어 있지 않다. 상부 게이트(top gate)(166)는 구동 트랜지스터(106)에 연결되어 있다. Vdd, Vss, 및 신호 라인(162)에 대한 전압은 거의 일정한 전압에 있다. 예를 들어, Vdd는 대략 +13V이고, Vss는 대략 -5V이며, 신호 라인(162)은 대략 -12V에 있다.
도 2는 도 1의 회로(100)에서 사용될 수 있는 종래의 이중 게이트 TFT(200)의 일부분의 단면도이다. 이중 게이트 TFT는 기판(202), 제1 게이트 전극(224), 제1 게이트 유전체층(226), 제1 반도체층(242), 제2 반도체층(244), 제2 게이트 유전체층(246), 제2 게이트 전극(260), 제1 소스/드레인 접점 구조(262), 및 제2 소스/드레인 접점 구조(264)를 포함한다. 제2 게이트 전극(260) 및 제1 및 제2 소스/드레인 접점 구조(262, 264)는 거의 동시에 형성된다. 제2 게이트 전극(260) 및 이 전극과 소스/드레인 접점 구조(262, 264) 각각 사이의 공간들 각각의 폭은 전자 장치를 설계하는 데 사용되는 설계 규칙을 위반하지 않고서는 최소 치수보다 좁을 수 없다. 따라서, 소스 접점 구조(262)와 드레인 접점 구조(264) 사이의 거리는 설계 규칙에 의해 허용되는 최소 치수의 적어도 3배이다.
제2 게이트 유전체층(246)은 제2 반도체층(244)을 형성하기 이전에 증착되고 패터닝된다. 또한, 제2 반도체층(244) 및 절연층(280)은 제2 게이트 전극(260)을 형성하기 이전에 형성되고 패터닝된다. 전자 장치의 설계는 일반적으로 패터닝된 층들 간의 어떤 오정렬을 참작한다.
여러가지 설계 고려사항은 설계 규칙에 부합하는 것 및 어떤 오정렬을 참작하는 것(즉, 오정렬 허용오차)을 포함하며, 채널 영역(284)의 물리적 채널 길이(282)는 일반적으로 설계 규칙의 최소 치수의 적어도 3배이다. 설계 규칙에 의해 허용되는 최소 치수가 4 마이크로미터인 경우, 물리적 채널 길이(282)는, 더 길지 않다면, 적어도 12 마이크로미터이다. 예를 들어, 4-마이크로미터 설계 규칙을 사용하는 종래의 이중 게이트 TFT에 대한 상부 게이트 전극의 폭은 대략 4 마이크로미터이고, 채널 영역 상부에 그 중심이 오게 된다. 따라서, 종래의 이중 게이트 TFT에서, 채널 영역의 대부분(대략 2/3)은 상부 게이트 전극으로 덮이지 않는다.
비교적 큰 물리적 채널 길이는 구동 트랜지스터(126)를 통해 전류가 흐를 때 비교적 큰 저항을 갖는다. 전자 소자(108)를 구동하는 데 더 적은 전류가 이용가능하다. 따라서, 원하는 방출 세기를 달성하는 데 더 많은 전력이 필요하게 될 수 있다. 증가된 전력은 구동 트랜지스터(126)에 의한 더 많은 열의 발생을 가져온다. 비교적 큰 채널 영역은 구동 트랜지스터(126)가 얼마나 작게 제조될 수 있는지를 제한한다. 따라서, OLED의 개구율이 필요하게 되는 것보다 더 작을 수 있다. 더 높은 전력 소모, 더 많은 열 발생, 및 더 작은 개구율은 바람직하지 않다.
TFT는 기판 및 상기 기판 상부에 있는 제1 반도체층을 포함한다. 상기 제1 반도체층의 일부분은 상기 TFT의 채널 영역이다. TFT는 또한 상기 제1 반도체층 상부에 있는 제1 소스/드레인 구조, 및 상기 제1 반도체층 상부에 있고 상기 제1 소스/드레인 구조로부터 떨어져 있는 제2 소스/드레인 구조를 포함한다. 상기 TFT의 평면도로부터 볼 때, 상기 채널 영역은 상기 제1 소스/드레인 구조와 상기 제2 소스/드레인 구조 사이에 있다. TFT는 또한 상기 채널 영역과 상기 제1 및 제2 소스/드레인 구조 상부에 있는 제1 게이트 유전체층, 및 상기 제1 게이트 유전체층 상부에 있는 제1 게이트 전극을 포함한다.
TFT를 형성하는 프로세스는, 기판 상부에 제1 반도체층을 형성하는 단계, 상기 제1 반도체층 상부에 제2 반도체층을 형성하는 단계, 상기 제1 및 제2 반도체층을 패터닝하는 단계, 및 상기 제1 및 제2 반도체층 상부에 제1 및 제2 소스/드레인 구조를 형성하는 단계를 포함한다. 상기 제1 및 제2 소스/드레인 구조는 서로 떨어져 있으며, 평면도로부터 볼 때, 상기 제2 반도체층의 일부분은 상기 제1 및 제2 소스/드레인 구조 사이에 있다. 이 프로세스는 또한 상기 제2 반도체층의 상기 일부분을 제거하는 단계, 및 상기 제1 및 제2 소스/드레인 구조 사이에서 상기 제1 반도체층 상부에 있는 일부분을 포함하는 제2 게이트 전극을 형성하는 단계를 포함한다.
상기한 개괄적인 설명 및 이하의 상세한 설명은 단지 예시적이고 설명을 위한 것이며, 첨부된 청구항들에 정의된 본 발명을 제한하는 것이 아니다.
도 1은 픽셀 회로에 대한 회로도.
도 2는 도 1의 회로에서 구동 트랜지스터로서 사용될 수 있는 종래의 이중 게이트 TFT의 일부분의 단면도.
도 3 및 도 5는 전자 장치에서 사용하기 위한 스위치를 포함하는 회로 및 회로에 대한 타이밍도.
도 4는 대안의 회로에 대한 회로도.
도 6 내지 도 14는 본 발명의 일 실시예에 따라 형성된 TFT의 단면도.
도 15 및 도 16은 서로 다른 선택 라인에 연결되어 있는 인접한 픽셀들의 평면도(하나의 선택 라인에 연결된 픽셀과 연관되어 있는 스위치의 단자는 다른 선택 라인에 연결되어 있음).
본 발명은 첨부 도면에 제한이 아닌 예로서 도시되어 있다.
당업자라면 도면들 내의 구성요소가 간단함 및 명확함을 위해 도시되어 있으며 일정한 비율로 도시되어 있는 것은 아니라는 것을 잘 알 것이다. 예를 들어, 도면들에서의 구성요소들 중 어떤 것의 크기는, 본 발명의 실시예들의 이해를 증진시키는 데 도움을 주기 위해, 다른 구성요소에 대해 확대되어 있을 수 있다.
TFT는 기판 및 이 기판 상부에 있는 제1 반도체층을 포함한다. 제1 반도체층의 일부분은 TFT의 채널 영역이다. 이 TFT는 또한 제1 반도체층 상부에 있는 제1 소스/드레인 구조, 제1 반도체층 상부에 있고 제1 소스/드레인 구조로부터 떨어져 있는 제2 소스/드레인 구조를 포함한다. TFT의 평면도로부터 볼 때, 채널 영역은 제1 소스/드레인 구조와 제2 소스/드레인 구조 사이에 있다. 이 TFT는 또한 채널 영역과 제1 및 제2 소스/드레인 구조 상부에 있는 제2 게이트 유전체층, 및 제2 게이트 유전체층 상부에 있는 제2 게이트 전극을 포함한다.
다른 실시예에서, 이 TFT는 기판과 제1 반도체층 사이에 있는 제1 게이트 전극, 및 제1 게이트 전극과 채널 영역 사이에 있는 제1 게이트 유전체층을 더 포함한다. 보다 구체적인 실시예에서, 이 TFT는 블랙층(black layer)을 더 포함하며, 이 블랙층은 기판과 제1 게이트 전극 사이에 있다. 또다른 실시예에서, 채널 영역은 물리적 채널 길이를 갖는다. 이 물리적 채널 길이는 TFT를 설계하는 데 사용되는 설계 규칙에 의해 허용되는 최소 치수의 2배를 넘지 않는다.
다른 실시예에서, 제1 및 제2 소스/드레인 구조 각각은, 소스/드레인 접점 구조, 및 제2 반도체층을 포함한다. 제2 게이트 전극에 인접한 제2 반도체층의 가장자리는 소스/드레인 접점 구조의 가장자리와 거의 경계를 접하고(coterminous) 있다. 보다 구체적인 실시예에서, 제2 반도체층은 n+ 또는 p+ 도핑된 영역을 포함한다. 다른 보다 구체적인 실시예에서, 제1 반도체층은 실리콘을 포함하고, 제2 반도체층은 물질 - 이 제1 물질은 SiGe, SiC 또는 Ge임 - 을 포함하며, 제1 반도체층은 이 물질을 포함하지 않는다. 또다른 실시예에서, 제1 및 제2 소스/드레인 구조 각각은 제2 반도체층을 포함한다.
다른 실시예에서, 전자 장치는 TFT를 포함한다. 보다 구체적인 실시예에서, 전자 장치는 TFT에 연결된 전자 소자를 포함하며, 이 전자 소자는 유기 활성층을 포함한다.
TFT를 형성하는 프로세스는, 기판 상부에 제1 반도체층을 형성하는 단계, 제1 반도체층 상부에 제2 반도체층을 형성하는 단계, 제1 및 제2 반도체층을 패터닝하는 단계, 및 제1 및 제2 반도체층 상부에 제1 및 제2 소스/드레인 구조를 형성하는 단계를 포함한다. 제1 및 제2 소스/드레인 구조는 서로 떨어져 있으며, 평면도로부터 볼 때, 제2 반도체층의 일부분은 제1 및 제2 소스/드레인 구조 사이에 있다. 이 프로세스는 또한 제2 반도체층의 일부분을 제거하는 단계, 및 제1 및 제2 소스/드레인 구조 사이에서 제1 반도체층 상부에 있는 일부분을 포함하는 제2 게이트 전극을 형성하는 단계를 포함한다.
다른 실시예에서, 평면도로부터 볼 때, 제1 및 제2 소스/드레인 구조 사이에 있는 제1 반도체층의 일부분은 TFT에 대한 채널 영역이다. 이 채널 영역은 물리적 채널 길이를 가지며, 이 물리적 채널 길이는 TFT를 설계하는 데 사용되는 설계 규칙에 의해 허용되는 최소 치수의 2배를 넘지 않는다.
또다른 실시예에서, 이 프로세스는 제2 반도체층의 노출된 일부분을 제거한 후에 제1 반도체층 상부에 제2 게이트 유전체층을 형성하는 단계를 더 포함한다. 보다 구체적인 실시예에서, 이 프로세스는 제1 반도체층을 형성하기 이전에 기판 상부에 제1 게이트 전극을 형성하는 단계, 및 제1 반도체층을 형성하기 이전에 제1 게이트 전극 상부에 제1 게이트 유전체층을 형성하는 단계를 더 포함한다. 다른 보다 구체적인 실시예에서, 이 프로세스는 제1 게이트 전극을 형성하기 이전에 블랙층을 형성하는 단계를 더 포함한다. 다른 구체적인 실시예에서, 제2 게이트 유전체층은 상기 제1 및 제2 소스/드레인 구조 상부에 있다.
다른 실시예에서, 제2 반도체층은 제1 반도체층에 비해 더 높은 도펀트 농도를 갖는다. 또다른 실시예에서, 제1 반도체층은 실리콘을 포함하고, 제2 반도체층은 물질 - 이 제1 물질은 SiGei, SiC 또는 Ge임 - 을 포함하며, 제1 반도체층은 이 물질을 포함하지 않는다. 또다른 실시예에서, 이 프로세스는 제2 게이트 전극을 형성한 후에 기판 상부에 유기 활성층을 형성하는 단계를 더 포함한다. 다른 실시예에서, 제1 반도체층을 형성하는 단계는 a-Si(amorphous Si, 비정질 Si) 층, CGS(continuous grain Si, 연속 결정립 Si) 층, LTPS(low-temperature polysilicon, 저온 폴리실리콘) 층, 또는 이들의 조합을 증착하는 단계를 포함한다.
이 상세한 설명은 먼저 용어의 정의 및 해설을 기술하고, 뒤이어서 회로도, 타이밍도, TFT 제조 및 구조, 다른 물리적 레이아웃 고려사항, 다른 실시예, 그리고 마지막으로 이점에 대해 기술한다.
1. 용어의 정의 및 해설
이하에 기술되는 실시예들의 상세를 언급하기 이전에, 몇몇 용어들에 대해 정의하거나 해설한다. 용어 "비정질 실리콘(amorphous silicon, a-Si)"은 구별가능한 결정 구조를 갖지 않는 실리콘으로 된 하나 이상의 층을 의미하기 위한 것이다.
용어 "어레이", "주변 회로" 및 "원격 회로"는 전자 장치의 서로 다른 영역 또는 구성요소를 의미하기 위한 것이다. 예를 들어, 어레이는 질서있는 배치 내의(보통 열 및 행으로 지정됨) 픽셀들, 셀들 또는 다른 구조들을 포함할 수 있다. 어레이 내의 픽셀들, 셀들 또는 다른 구조들은, 어레이와 동일 기판 상에 있지만 어레이 자체 외부에 있을 수 있는 주변 회로에 의해 로컬적으로 제어될 수 있다. 원격 회로는 일반적으로 주변 회로로부터 멀리 떨어져 있으며 (일반적으로 주변 회로를 통해) 어레이로 신호를 전송하거나 어레이로부터 신호를 수신할 수 있다. 원격 회로는 또한 어레이와 무관한 기능을 수행할 수 있다. 원격 회로는 어레이를 갖는 기판 상에 있을 수도 그렇지 않을 수도 있다.
용어 "블랙층(black layer)"은 목표 파장 또는 스펙트럼에서 방사의 대략 10%를 넘지 않는 것만을 투과시키는 층을 의미하기 위한 것이다.
용어 "용량성 전자 소자"는 회로도에 도시될 때 커패시터로서 기능하도록 구 성된 전자 소자를 의미하기 위한 것이다. 용량성 전자 소자의 예는 커패시터 또는 트랜지스터 구조를 포함한다.
용어 "전하 캐리어"는, 전자 소자 또는 회로와 관련하여, 전하의 최소 단위를 의미하기 위한 것이다. 전하 캐리어는 n-형 전하 캐리어(예를 들어, 전자 또는 마이너스로 대전된 이온), p-형 전하 캐리어(예를 들어, 정공 또는 플러스 대전된 이온), 또는 이들의 임의의 조합을 포함할 수 있다.
용어 "채널 영역"은 전계 효과 트랜지스터의 소스/드레인 영역 사이에 있는 영역을 의미하기 위한 것이며, 전계 효과 트랜지스터의 게이트 전극을 통한 이 채널 영역의 바이어싱은 소스/드레인 영역 사이의 캐리어의 흐름 또는 캐리어의 결핍에 영향을 준다.
용어 "회로"는 전체적으로, 적당한 전위(들)에 적절히 연결되어 그 전위를 공급받을 때, 기능을 수행하는 전자 소자의 집합체를 의미하기 위한 것이다. 유기 전자 소자에 대한 TFT 구동 회로는 회로의 예이다.
용어 "전도 경로"는 전하 캐리어가 흐를 수 있는 회로의 부분을 의미하기 위한 것이다. 트랜지스터의 소스/드레인 영역은 전도 경로를 따라 있는데, 그 이유는 트랜지스터가 온일 때, 전자, 정공 또는 둘다가 이들 사이에서 흐를 수 있기 때문이다. 유의할 점은 게이트 전극이 이러한 전도 경로를 따라 있지 않다는 것이며, 그 이유는 전하 캐리어가 트랜지스터의 게이트 유전체층을 통과할 수 없기 때문이다.
용어 "연결된"은, 전자 소자, 회로 또는 그의 일부분과 관련하여, 2개 이상 의 전자 소자, 회로 또는 적어도 하나의 전자 소자 및 적어도 하나의 회로의 임의의 조합이 이들 간에 임의의 중간 전자 소자를 갖지 않는다는 것을 의미하기 위한 것이다. 기생 저항, 기생 커패시턴스, 또는 둘다는 이 정의의 목적상 전자 소자인 것으로 간주되지 않는다. 일 실시예에서, 전자 소자들은 이들이 서로 전기적으로 단락되어 거의 동일한 전압에 있을 때 연결되어 있다. 유의할 점은 전자 소자들 간에 광 신호가 전송될 수 있게 해주기 위해 이러한 전자 소자들이 광 섬유 라인을 사용하여 서로 연결될 수 있다는 것이다.
용어 "CGS"(continuous grain silicon, 연속 결정립 실리콘)는 개개의 결정이 전계 효과 트랜지스터의 채널 길이에 평행한 방향으로 배향되어 있는 유형의 폴리실리콘을 의미하기 위한 것이다. 배향된 결정은 전하가 결정립계(grain boundary)를 만나게 되는 빈도수를 감소시키며, 그 결과 랜덤하게 배향된 폴리실리콘 채널에 비해 채널 영역의 전체 이동도가 더 높게 된다.
용어 "경계를 접하는(coterminous)"은 동일한 또는 일치하는 경계를 갖는 것을 의미하기 위한 것이다.
용어 "결합된"은, 신호(예를 들어, 전류, 전압, 또는 광 신호)가 한쪽에서 다른쪽으로 전송될 수 있도록, 2개 이상의 전자 소자, 회로, 시스템 또는 (1) 적어도 하나의 전자 소자, (2) 적어도 하나의 회로, 또는 (3) 적어도 하나의 시스템의 임의의 조합의 연결, 접속 또는 결합을 의미하기 위한 것이다. "결합된"의 비제한적인 예는 전자 소자(들), 회로(들), 또는 스위치(들)(예를 들어, 트랜지스터(들))가 이들 사이에 연결되어 있는 전자 소자(들)나 회로(들) 간의 직접 연결을 포함할 수 있다.
용어 "데이터 홀더 유닛(data holder unit)"은 적어도 일시적으로 데이터를 보유하도록 구성되어 있는 전자 소자 또는 전자 소자의 집합체를 의미하기 위한 것이다. 이미지 홀더 유닛은 데이터 홀더 유닛의 일례이고, 여기서 데이터는 이미지의 적어도 일부분에 대응한다.
용어 "데이터 라인"은 정보를 포함하는 하나 이상의 신호를 전송하는 주기능을 갖는 신호 라인을 의미하기 위한 것이다.
용어 "유효 게이트 폭"은 전계 효과 트랜지스터의 게이트 유전체층(들)에 의해서만 채널 영역으로부터 분리되어 있는 도체의 일부분의 폭을 의미하기 위한 것이다. 일 실시예에서, 유효 게이트 폭은 도체의 물리적 폭과 동일하며, 다른 실시예에서, 유효 게이트 폭은 도체의 물리적 폭의 전체가 아닌 일부이다.
용어 "전자 소자"는 전기 기능을 수행하는 회로의 최저 레벨 단위를 의미하기 위한 것이다. 전자 소자는 트랜지스터, 다이오드, 저항, 커패시터, 인덕터, 기타 등등을 포함할 수 있다. 전자 소자는 기생 저항(예를 들어, 배선의 저항) 또는 기생 커패시턴스(예를 들어, 도체들 간의 커패시터가 의도되지 않거나 임시적인 경우 서로 다른 전자 소자에 연결된 2개의 도체 사이의 용량성 결합)를 포함하지 않는다.
용어 "전자 장치"는 전체적으로, 적당한 전압(들)에 적절히 연결되어 그 전압을 공급받을 때, 기능을 수행하는 회로, 유기 전자 소자, 또는 이들의 조합을 의미하기 위한 것이다. 전자 장치는 시스템을 포함하거나 그의 일부일 수 있다. 전 자 장치의 예는 디스플레이, 센서 어레이, 컴퓨터 시스템, 항공 전자 시스템, 자동차, 셀룰러 전화, 다른 소비자 또는 산업 전자 제품, 기타 등등을 포함한다.
용어 "전계 효과 트랜지스터"는 그의 전류 전달 특성이 게이트 전극에서의 전압에 의해 영향을 받는 트랜지스터를 의미하기 위한 것이다. 전계 효과 트랜지스터는 접합(junction) 전계 효과 트랜지스터(JFET) 또는 금속-절연체-반도체(metal-insulator-semiconductor) 전계 효과 트랜지스터(MISFET)[금속-산화물-반도체 전계 효과 트랜지스터(MOSFET), 금속-질화물-산화물-반도체(MNOS) 전계 효과 트랜지스터, 기타 등등을 포함함]를 포함한다. 전계 효과 트랜지스터는 n-채널(채널 영역 내에 n-형 캐리어가 흐름) 또는 p-채널(채널 영역 내에 p-형 캐리어가 흐름)일 수 있다. 전계 효과 트랜지스터는 증가 모드(enhancement-mode) 트랜지스터(채널 영역이 트랜지스터의 소스/드레인 영역과 비교하여 다른 전도성 유형을 가짐) 또는 공핍 모드(depletion-mode) 트랜지스터(트랜지스터의 채널 및 소스/드레인 영역이 동일한 전도성 유형을 가짐)일 수 있다.
용어 "인버터"는 2개의 이진 상태(0 또는 1, 로우 또는 하이, 거짓 또는 참, 기타 등등) 중 하나로 입력 신호를 수신하고 정반대 상태로 출력 신호를 생성하는 회로를 의미하기 위한 것이다.
용어 "LTPS"(low-temperature polysilicon, 저온 폴리실리콘)는 550℃보다 크지 않은 온도에서 증착 또는 프로세싱되는 하나 이상의 폴리실리콘층을 의미하기 위한 것이다. LTPS를 형성하는 프로세스의 한 예는 SLS(Sequential Lateral Solidification, 순차 측면 고상화)이며, 여기서 수정된 ELC(excimer laser crystallization, 엑시머 레이저 결정화) 프로세스는 보다 큰 크기의 배향된 결정립을 형성하는 데 사용되고, 그 결과 LTPS를 형성하는 종래의 ELC 기술과 비교하여 전하 캐리어의 더 높은 이동도가 얻어진다.
용어 "n+ 도핑된" 또는 "p+ 도핑된"은, 물질, 층, 또는 영역과 관련하여, 금속 함유 물질 또는 층이 이러한 도핑된 물질, 층 또는 영역과 접촉할 때, 이러한 물질, 층 또는 영역이 오옴 접점(ohmic contact)을 형성할 수 있도록 충분한 양의 n-형 또는 p-형 도펀트를 포함하는 이러한 물질, 층 또는 영역을 의미하기 위한 것이다. 일 실시예에서, n+ 도핑된 영역은 적어도 1x1019개의 마이너스 대전된 캐리어/cm3를 갖는다.
용어 "유기 활성층"은 하나 이상의 유기층을 의미하기 위한 것이며, 이들 유기 활성층 중 적어도 하나는, 그것만으로 또는 다른 물질과 접촉하고 있을 때, 정류 접합(rectifying junction)을 형성할 수 있다.
용어 "유기 전자 장치"는 하나 이상의 반도체층 또는 반도체 물질을 포함하는 장치를 의미하기 위한 것이다. 유기 전자 장치는, (1) 전기 에너지를 방사로 변환하는 장치(예를 들어, 발광 다이오드, 발광 다이오드 디스플레이, 다이오드 레이저, 또는 조명 패널(lighting panel)), (2) 전자 프로세스를 사용하여 신호를 검출하는 장치(예를 들어, 광검출기, 광전도 셀(photoconductive cell), 광저항기, 광스위치, 광트랜지스터, 광튜브, 적외선(IR) 검출기, 또는 바이오센서), (3) 방사를 전기 에너지로 변환하는 장치(예를 들어, 광기전력 장치 또는 태양 전지), (4) 하나 이상의 유기 반도체층을 포함하는 하나 이상의 전자 소자를 포함하는 장치(예를 들어, 트랜지스터 또는 다이오드), 또는 항목 (1) 내지 (4)에서의 장치들의 임의의 조합을 포함하지만, 이에 한정되는 것은 아니다.
용어 "물리적 채널 길이"는 트랜지스터의 소스/드레인 영역 간의 실제 거리를 의미하기 위한 것이다.
용어 "물리적 게이트 폭"은 트랜지스터의 게이트 전극의 실제 폭을 의미하기 위한 것이다.
용어 "픽셀"은 하나의 전자 소자에 대응하는 어레이의 일부분과, 있는 경우, 그 특정의 하나의 전자 소자에 전용되어 있는 그의 대응하는 전자 소자(들)를 의미하기 위한 것이다. 일 실시예에서, 픽셀은 OLED 및 그의 대응하는 픽셀 구동 회로를 갖는다. 유의할 점은, 본 명세서에서 사용되고 있는 픽셀이, 이들 용어가 당업자들에 의해 본 명세서 이외에서 사용되고 있는 바와 같이, 픽셀 또는 서브픽셀일 수 있다는 것이다.
용어 "픽셀 회로"는 픽셀 내의 회로를 의미하기 위한 것이다. 일 실시예에서, 픽셀 회로는 디스플레이 또는 센서 어레이에서 사용될 수 있다.
용어 "픽셀 구동 회로"는 단지 하나의 픽셀에 대한 신호(들)를 제어하는 픽셀 또는 서브픽셀 어레이 내의 회로를 의미하기 위한 것이다. 유의할 점은 전체 픽셀이 아니라 단지 하나의 서브픽셀에 대한 신호(들)을 제어하는 구동 회로가, 본 명세서에서 사용되는 바와 같이, 여전히 픽셀 구동 회로라고 말해진다는 것이다.
용어 "폴리실리콘"은 랜덤하게 배향된 결정으로 이루어진 실리콘층을 의미하 기 위한 것이다.
용어 "전원 공급 라인"은 전력을 전송하는 주된 기능을 갖는 신호 라인을 의미하기 위한 것이다.
용어 "방사 방출 소자(radiation-emitting component)"는, 적당히 바이어스될 때, 목표 파장 또는 파장 스펙트럼에서 방사를 방출하는 전자 소자를 의미하기 위한 것이다. 이 방사는 가시광 스펙트럼 내에 또는 가시광 스펙트럼 밖에(자외선(UV) 또는 적외선(IR)) 있을 수 있다. 발광 다이오드는 방사 방출 소자의 일례이다.
용어 "방사 반응 소자(radiation-responsive component)"는 목표 파장 또는 파장 스펙트럼에서 방사를 감지하거나 다른 방식으로 그에 반응할 수 있는 전자 소자를 의미하기 위한 것이다. 방사는 가시광 스펙트럼 내에 또는 가시광 스펙트럼 밖에(UV 또는 IR) 있을 수 있다. IR 센서 및 광기전력 셀은 광 감지 소자의 일례이다.
용어 "정류 접합"은, 한 유형의 전하 캐리어가 한쪽 방향으로 그 접합을 통해 반대쪽 방향과 비교하여 더 용이하게 흐르는, 반도체층 내의 접합 또는 반도체 층과 다른 물질 간의 계면에 의해 형성되는 접합을 의미하기 위한 것이다. pn 접합은 다이오드로서 사용될 수 있는 정류 접합의 일례이다.
용어 "기준 전압 라인"은 기준 전압을 제공하는 주된 기능을 갖는 신호 라인을 의미하기 위한 것이다.
용어 "스캔 라인"은 그의 활성화가 시간의 함수로서 행해지는 선택 라인을 의미하기 위한 것이다.
용어 "반도체"는 그 안에 또는 이러한 물질이 다른 물질(예를 들어, 금속 함유 물질)과 접촉하고 있을 때 형성되는 정류 접합을 포함하거나 가질 수 있는 물질을 의미하기 위한 것이다.
용어 "선택 라인"은, 특정의 신호 라인이 활성화될 때, 하나 이상의 전자 소자, 하나 이상의 회로, 또는 이들의 임의의 조합을 활성화시키는 데 사용되는 하나 이상의 신호를 전송하는 주된 기능을 갖는 일련의 신호 라인 내의 그 특정의 신호 라인을 의미하기 위한 것이며, 일련의 신호 라인 내의 다른 신호 라인과 연관된 다른 전자 소자(들), 회로(들) 또는 이들의 임의의 조합은 그 특정의 신호 라인이 활성화될 때 활성화되지 않는다. 일련의 신호 라인 내의 신호 라인은 시간의 함수로서 활성화될 수 있거나 활성화되지 않을 수 있다.
용어 "선택 유닛"은 선택 라인 상의 신호에 의해 제어되는 하나 이상의 전자 소자, 하나 이상의 회로, 또는 이들의 조합을 의미하기 위한 것이다.
용어 "신호"는 전류, 전압, 광 신호, 또는 이들의 임의의 조합을 의미하기 위한 것이다. 신호는 전원으로부터의 전압 또는 전류일 수 있거나, 그것만으로 또는 다른 신호(들)과 조합하여, 데이터 또는 다른 정보를 나타낼 수 있다. 광 신호는 펄스, 세기, 또는 이들의 조합에 기초할 수 있다. 신호는 거의 일정할 수 있거나(예를 들어, 전원 전압) 시간에 따라 변할 수 있다(예를 들어, 온에 대한 하나의 전압 및 오프에 대한 다른 전압).
용어 "신호 라인"은 그를 통해 하나 이상의 신호가 전송될 수 있는 라인을 의미하기 위한 것이다. 전송되는 신호는 거의 일정하거나 변할 수 있다. 신호 라인은 제어 라인, 데이터 라인, 스캔 라인, 선택 라인, 전원 라인, 또는 이들의 임의의 조합을 포함할 수 있다. 유의할 점은 신호 라인이 하나 이상의 주요 기능을 할 수 있다는 것이다.
용어 "상당한 양의 방사(significant amount of radiation)"는, 당업자가 방사가 방출되고 있는 것으로 판정하기에 충분한, 충분히 검출가능한 양의 방사를 의미한다. 예를 들어, 전자 소자(328)가 OLED인 경우, 상당한 양의 방사는 전자 소자(328)의 목표 방출 파장 또는 스펙트럼에서 전자 소자(328)로부터 방출되어야 하는 최저 설계 방사 세기를 나타낸다. 보다 구체적으로는, 전자 소자가 256 레벨의 세기를 위해 설계되어 있는 경우, 최대 설계 세기의 1/256은 상당한 양의 방사에 대한 하한을 나타낸다.
용어 "상당한 전류"는 전자 소자가 그의 의도된 기능에서 동작되기에 충분한 전류량을 의미한다. 예를 들어, 전자 소자가 OLED인 경우, 상당한 전류는 OLED로 하여금 OLED의 목표 방출 파장 또는 스펙트럼에서 검출가능한 양의 방사를 방출하게 하는 데 충분한 전류량이다. 전자 소자를 통한 누설 전류는 본 명세서의 목적상 상당한 전류가 아니다.
용어 "소스/드레인 영역"은 전하 캐리어를 채널 영역에 주입시키거나 채널 영역으로부터 전하 캐리어를 받는 전계 효과 트랜지스터의 영역을 의미하기 위한 것이다. 소스/드레인 영역은, 전계 효과 트랜지스터를 통하는 전류의 흐름에 따라, 소스 영역 또는 드레인 영역을 포함할 수 있다. 소스/드레인 영역은 전류가 전계 효과 트랜지스터를 통해 한쪽 방향으로 흐를 때 소스 영역으로서 기능할 수 있고, 전류가 전계 효과 트랜지스터를 통해 반대쪽 방향으로 흐를 때 드레인 영역으로서 기능할 수 있다.
용어 "스위치"는 회로도에 도시될 때 스위치로서 동작하도록 구성된 하나 이상의 전자 소자를 의미하기 위한 것이다. 스위치의 예는 다이오드 및 트랜지스터 구조, 기계적(예를 들어, 수동) 스위치, 전자 기계적 스위치(예를 들어, 릴레이), 기타 등등을 포함한다. 일 실시예에서, 스위치는 전류가 흐르는 단자 및 스위치를 통해 흐르는 전류가 흐를 수 있게 해주거나 그 전류를 조정하거나 또는 전류가 스위치를 통해 흐르지 못하게 하는 데 사용될 수 있는 컨트롤을 포함한다.
용어 "박막 트랜지스터", 즉 "TFT"는 전계 효과 트랜지스터의 적어도 채널 영역이 대체로 단결정 반도체 물질이 아닌 전계 효과 트랜지스터를 의미하기 위한 것이다. 일 실시예에서, TFT의 채널 영역은 a-Si, 다결정 실리콘, 또는 이들의 조합을 포함한다.
본 명세서에서 사용되는 바와 같이, 용어 "포함한다", "포함하는", "구비한다", "구비하는", "갖는다", "갖는" 또는 이들의 임의의 다른 변형은 비배타적인 포함(non-exclusive inclusion)을 포괄하기 위한 것이다. 예를 들어, 일련의 구성요소들을 포함하는 방법, 프로세스, 물품, 또는 장치는 반드시 그 구성요소들만으로 한정되는 것이 아니며, 명시적으로 열거되어 있지 않거나 이러한 방법, 프로세스, 물품 또는 장치에 본질적인 다른 구성요소들을 포함할 수 있다. 게다가, 명시적으로 달리 언급하지 않는 한, "또는"은 포함적 논리합(inclusive or)을 말하며, 배타적 논리합(exclusive or)을 말하지 않는다. 예를 들어, 조건 A 또는 B는 이하의 것, A가 참(또는 존재)이고 B가 거짓(또는 부존재)인 것, A가 거짓(또는 부존재)이고 B가 참(또는 존재)인 것, 및 A와 B 둘다가 참(또는 존재)인 것 중 임의의 것에 의해 만족된다.
게다가, 명백함을 위해, 본 명세서에 기술된 실시예들의 범위에 대한 일반적인 의미를 제공하기 위해, "단수 관형사"의 사용은 "단수 관형사"가 언급하는 하나 이상의 물품을 기술하는 데 이용된다. 따라서, 본 명세서에서 "단수 관형사"가 사용될 때마다 하나 또는 적어도 하나를 포함하는 것으로 읽혀져야만 하며, 다른 방식으로 정반대를 의미하는 것임이 명백하지 않는 한, 단수도 복수를 포함한다.
구문 "X가 A, B 및 C로부터 선택된다"는 구문 "X가 A, B 및 C로 이루어지는 그룹으로부터 선택된다"와 등가이고, X는 A이거나 X는 B이거나 X는 C임을 의미하기 위한 것이다. 구문 "X는 1 내지 n으로부터 선택된다"는 X는 1이거나 X는 2이거나... X는 n임을 의미하기 위한 것이다.
다른 방식으로 정의되지 않는 한, 본 명세서에서 사용되는 모든 기술 및 과학 용어는 본 발명이 속하는 기술 분야의 당업자에 의해 통상적으로 이해되는 바와 동일한 의미를 갖는다. 본 명세서에 기술된 것과 유사하거나 동등한 방법 및 물질이 본 발명의 실시 또는 테스트에서 사용될 수 있지만, 적당한 방법 및 물질이 이하에 기술되어 있다. 본 명세서에서 언급되는 모든 간행물, 특허 출원, 특허, 및 다른 참조 문헌은 인용함으로써 그 전체 내용이 본 명세서에 포함된다. 상충되는 경우, 정의들을 포함하는 본 명세서가 우선한다. 게다가, 물질, 방법 및 예은 단 지 예시적인 것이며 제한하려는 것이 아니다.
원소들의 주기율표에서의 열에 대응하는 족(group) 번호는 CRC Handbook of Chemistry and Physics, 81판(2000년)에 있는 "새 표기법(New Notation)" 관례를 사용한다.
본 명세서에 기술되지 않은 경우, 특정의 물질, 프로세싱 동작, 및 회로에 관한 많은 상세가 종래의 것이며, 유기 발광 디스플레이, 광검출기, 반도체 및 마이크로 전자 회로 분야 내의 교과서 및 다른 소스에서 찾아볼 수 있다. 방사 방출 요소, 픽셀, 서브픽셀, 및 픽셀 및 서브픽셀 회로에 관한 상세는 방사 감지 요소 및 회로의 상세로 넘어가기 이전에 언급될 것이다.
2. 회로도
전자 장치는 픽셀 어레이를 포함한다. 픽셀들 각각은 도 3에 나타낸 회로(300)를 포함할 수 있다. 일 실시예에서, 회로(300)는 픽셀 회로이다. 다른 실시예에서, 전자 장치는 단색 디스플레이를 포함하며, 따라서 각각의 픽셀은 하나의 회로(300)를 포함한다. 또다른 실시예에서, 전자 장치는 3개의 서브픽셀을 포함하는 완전 컬러 디스플레이를 포함한다. 서브픽셀 각각은 하나의 회로(300)를 포함한다. 간단함을 위해, 도 3의 회로가 픽셀에 대해 사용되는지 서브픽셀에 대해 사용되는지에 상관없이, 용어 '픽셀 회로'는, 본 명세서에서 사용되는 바와 같이, 픽셀 또는 서브픽셀에 대한 구동 회로를 말한다.
회로(300)는 선택 유닛(322)을 포함한다. 선택 유닛(322)은 선택 라인(SL)(362)에 연결된 제어 단자, 데이터 라인(DL)(364)에 연결된 제1 단자, 및 노 드(325)에서 데이터 홀더 유닛(324)의 제1 단자, 구동 트랜지스터(326)의 제1 게이트 전극 및 스위치(342)의 제1 단자에 연결된 제2 단자를 포함한다. SL(362)은 선택 유닛(322)에 대한 제어 신호를 제공하고, DL(364)은 선택 유닛(322)이 활성화될 때 데이터 홀더 유닛(324)으로 전달될 데이터 신호를 제공한다. 일 실시예에서, 선택 유닛(322)은 스위치를 포함한다. 보다 구체적인 실시예에서, 스위치는 전계 효과 트랜지스터를 포함할 수 있으며, 여기서 그의 게이트 전극은 SL(362)에 연결되어 있고, 제1 소스/드레인 영역은 DL(364)에 연결되어 있으며, 제2 소스/드레인 영역은 데이터 홀더 유닛(324)에 연결되어 있다. 다른 실시예들에서, 다른 트랜지스터(JFET 및 바이폴러 트랜지스터를 포함함), 스위치, 또는 이들의 임의의 조합은 선택 유닛(322) 내에서 사용될 수 있다. 또다른 실시예들에서, 더 많은 또는 다른 전자 소자(들)가 선택 유닛(322) 내에서 사용될 수 있다.
회로(300)는 또한 데이터 홀더 유닛(324)을 포함한다. 데이터 홀더 유닛(324)은 제1 단자 및 제2 단자를 포함한다. 데이터 홀더 유닛(324)의 제1 단자는 노드(325)에 연결되어 있다. 데이터 홀더 유닛(324)의 제2 단자는, 노드(327)에서, 구동 트랜지스터(326)의 소스/드레인 영역, 전자 소자(328)의 제1 전극, 및 스위치(342)의 제1 단자에 연결되어 있다. 데이터 홀더 유닛(324)의 제2 단자는 또한 Vdd 라인(368)에 연결되어 있다. 한 특정 실시예에서, 데이터 홀더 유닛(324)은 용량성 전자 소자를 포함한다. 용량성 전자 소자의 제1 전극은 노드(325)에 연결되어 있고, 용량성 전자 소자의 제2 전극은 노드(327)에 연결되어 있다. 대체 실시예(도시 생략)에서, 선택적인 열화 방지 유닛(anti-degradation unit)이 데이터 홀더 유닛(324) 및 전원 라인들 중 적어도 하나(예를 들어, Vss 라인(366), Vdd 라인(368) 또는 둘다)에 연결될 수 있다.
회로(300)는 구동 트랜지스터(326)를 더 포함한다. 구동 트랜지스터(326)는 제1 게이트 전극, 제2 게이트 전극, 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 포함한다. 구동 트랜지스터의 제2 게이트 전극은 신호 라인(TG)(384)에 연결되어 있다. 구동 트랜지스터(326)의 제1 소스/드레인 영역은 노드(327)에 연결되어 있고, 구동 트랜지스터(326)의 제2 소스/드레인 영역은 Vdd 라인(368)에 연결되어 있다. 대체 실시예(도시 생략)에서, 구동 트랜지스터(326)는 선택적인 열화 방지 유닛에 연결되어 있다.
회로(300)는 또한 전자 소자(328)를 더 포함한다. 전자 소자(328)는 제1 전극 및 Vss 라인(366)에 연결된 제2 전극을 포함한다. 일 실시예에서, 제1 전극은 애노드이고, 제2 전극은 캐소드이다. 다른 실시예에서, 전자 소자(328)는 OLED 등의 유기 방사 방출 전자 소자다. 회로(300)의 나머지는 전자 소자(328)를 구동하기 위해 가변 전류 소스를 제공하는 데 아주 적합하게 되어 있다. 따라서, 전류 구동되는 하나 이상의 전자 소자가 전자 소자(328) 대신에 또는 그와 함께 사용될 수 있다. 유의할 점은 하나 이상의 전자 소자가 다이오드를 포함하거나 포함하지 않을 수 있다는 것이다.
일 실시예에서, 전도 경로는 구동 트랜지스터(326) 및 전자 소자(328)를 포 함하고, 구동 트랜지스터(326)는 Vdd 라인(368)과 Vss 라인(366) 간의 유일한 트랜지스터이다. 보다 구체적으로는, 구동 트랜지스터(326)의 제1 및 제2 소스/드레인 영역은 Vdd 라인(368)과 Vss 라인(366) 간의 전도 경로를 따라서 있다.
회로(300)는 또한 스위치(342)를 더 포함한다. 스위치(342)는 SL(362)에 연결된 제어 단자, 노드(327)에 연결된 제1 단자, 및 전압 기준(Vref) 라인(382)에 연결된 제2 단자를 포함한다. SL(362)은 스위치(342)에 제어 신호를 제공하고, Vref 라인(382)은 노드(327)에 전압을 제공한다. 특정 실시예에서, Vref 라인(382)은 DL(362)에 연결되어 있고, 따라서 노드(327)에서의 전압이 조정되고 있는 것과 동시에 데이터가 픽셀에 기록될 수 있다. 또다른 실시예에서, 기준 전압 라인은 스위치(342)가 닫힐 때 전자 소자(328)를 통해 상당한 전류가 흐르지 않도록 하는 전압에 있도록 구성되어 있다. 일 실시예에서, 스위치(342)는 전계 효과 트랜지스터를 포함하며, 여기서 그의 게이트 전극은 SL(362)에 연결되어 있고, 제1 소스/드레인 영역은 노드(327)에 연결되어 있으며, 제2 소스/드레인 영역은 Vref 라인(382)에 연결되어 있다. 일 실시예에서, 스위치(342)의 제어 단자는 SL(362)에 연결되어 있다. 다른 실시예들에서, 다른 트랜지스터(JFET 및 바이폴라 트랜지스터를 포함함), 스위치, 또는 이들의 임의의 조합이 스위치(342) 내에 사용될 수 있다. 또다른 실시예들에서, 더 많은 또는 다른 전자 소자(들)가 스위치(342) 내에 사용될 수 있다.
일 실시예에서, 선택 유닛(322), 데이터 홀더 유닛(324), 전자 소자(328), 구동 트랜지스터(326), 및 스위치(342) 모두는, 도 3에 나타낸 바와 같이, 어레이 내에 있을 수 있다. 다른 실시예에서, 전자 소자(328) 이외의, 회로(300) 내의 전자 소자 및 유닛 중 임의의 것 또는 그 모두는 어레이 외부에 있을 수 있다.
신호 라인(384)은 이하에서 보다 상세히 기술하게 될 픽셀 또는 서브픽셀의 동작에 따라 마이너스 전압, 플러스 전압, 또는 0 볼트에 있을 수 있다. Vref 라인(382)은 마이너스 전압, 플러스 전압, 0 볼트에 있거나, 스위치(342)가 오프되어 있을 때 전기적 부유 상태에 있을 수 있다. 스위치(342)가 온일 때, Vref 라인(382)은, 일 실시예에서, Vss 라인(366)의 전압보다 작거나 같은 전압에 있다. 다른 실시예에서, Vref 라인(382)은 회로(300)가 동작 중일 때 항상 거의 일정한 전압에 있다. 또다른 실시예에서, 어레이 내의 모든 비선택된 선택 라인(즉, 활성인(데이터가 기록 중인) 선택 라인(들) 이외의 선택 라인들)은 Vref에 유지되거나 유지되지 않을 수 있다.
구동 트랜지스터(326), 선택 유닛(322), 스위치(342) 또는 이들의 임의의 조합은 전계 효과 트랜지스터를 포함할 수 있다. 도 3에 나타낸 회로(300)에서, 모든 트랜지스터는 n-채널 트랜지스터이다. 선택 유닛(322), 스위치(342) 또는 이들의 조합에 대한 n-채널 트랜지스터 중 임의의 하나 이상은 임의의 하나 이상의 p-채널 트랜지스터로 교체될 수 있다. 한 특정 실시예에서, 선택 유닛(322) 및 스위 치(342) 내의 전계 효과 트랜지스터는 동일한 유형이며(둘다 n-채널 또는 p-채널, 둘다 증가 모드 또는 공핍 모드), 그에 따라 SL(362) 상의 신호는 선택 유닛(322) 및 스위치(342) 내의 전계 효과 트랜지스터를 동시에 턴온 또는 턴오프시킨다.
대안의 회로(400)가 도 4에 도시되어 있다. 회로(400)는 회로(300)와 유사하지만, 스위치(442)는 스위치(342)와 실질적으로 정반대인 모드에서 동작한다. 한 특정 실시예에서, 스위치(342)의 n-채널 트랜지스터는 스위치(442)에서 p-채널 트랜지스터로 대체된다. 스위치(342)는 SL(362)에 결합되어 있지만, 인버터(462)가 SL(362)과 스위치(442) 사이에 있다. 이 실시예에서, 인버터(462)의 입력 단자는 SL(362)에 연결되어 있고, 인버터(462)의 출력 단자는 스위치(442)의 제어 단자에 연결되어 있다. 인버터(462)는 SL(362) 상의 동일 신호로 하여금 선택 유닛(322) 및 스위치(442) 둘다를 턴온시키거나 선택 유닛(322) 및 스위치(442) 둘다를 턴오프시킬 수 있게 해준다. 일 실시예에서, 인버터(462)는 종래의 것이며, 어레이 내부에 또는 각각의 픽셀이나 서브픽셀 내부에 위치하거나 위치하지 않을 수 있다.
3. 타이밍도
회로(300)의 동작이 도 5의 타이밍도와 관련하여 설명된다. 회로(300)는 기록 부분과 방사 부분[홀딩(노출) 부분(holding(exposure) portion)이라고도 함]을 포함하도록 구성될 수 있다. 도 5에 나타내어져 있지 않지만, 문턱값 조정 부분(threshold-adjust portion)은 필수적인 것이 아니라 선택적인 것이다. 도 5는 하나의 비제한적인 실시예에 따른 회로(300)의 부분들에 대한 전압, 신호(예를 들어, 0 또는 1), 및 전류를 갖는 타이밍도이다. 이 실시예에서, 어레이는 320개 행을 갖는다. 기록 부분은 프레임 시간의 1/320 또는 대략 0.3%이며, 이는 프레임 시간의 1/2보다 상당히 더 작다. 방사 부분은 거의 프레임 시간의 나머지 부분 또는 프레임 시간의 99%보다 크다. 기록 부분 동안에, 전자 소자(328)는 상당한 양의 방사를 방출하지 않는다. 예를 들어, 전자 소자(328)가 OLED인 경우, 전자 소자(328)는 전자 소자(328)의 목표 방출 파장 또는 스펙트럼에서 방사를 방출하지 않는다.
일 실시예에서, Vss 라인(366), Vdd 라인(368), 및 Vref 라인(382) 상의 전압은 거의 일정하다. Vss 라인(366), Vdd 라인(368), 및 Vref 라인(382)에 사용되는 실제 전압은 중요하지 않지만, 전압들 간의 차이는 중요할 수 있다. 특정 실시예에서, Vdd 라인(368)과 Vss 라인(366) 간의 전압차는 대략 5 내지 20 볼트의 범위에 있으며, Vref 라인(382)은 이하의 범위에 있는 전압을 갖는다.
Figure 112007048505722-pct00001
내지
Figure 112007048505722-pct00002
볼트
Figure 112007048505722-pct00003
는 전자 소자(328)의 문턱 전압이다. 일 실시예에서, Vref는 방사 부분 동안에 대략
Figure 112007048505722-pct00004
내지 노드(327)에서의 최대 전압일수 있다. 특정 실시예에서,
Figure 112007048505722-pct00005
는 대략 2 내지 2.5 볼트의 범위(이 이하에서는 상당한 전류가 전자 소자(328)를 통해 흐르지 않으며 방사 방출이 일어나지 않음)에 있으며, 노 드(327)는 대략 6V에 이를 수 있다. 따라서, Vref는 Vss보다 대략 2.5V 높은 것부터 Vss보다 대략 6V 낮은 것의 범위에 있을 수 있다. 특정 실시예에서, 방사 부분 동안에, Vref는 대략 Vss + 2.5V 내지 -(Vdd-Vss)/2 볼트의 범위에 있다.
일 실시예에서, SL(362)은 전자 장치 내의 픽셀들의 행에 대응하는 몇개의 선택 라인 중 하나이다. 특정 실시예에서, 라인(382)은, 이전의 (n-1) 행 또는 그 다음 (n+1) 행에 대한 선택 라인 등, 인접한 픽셀행을 따라 있는 선택 라인에 연결되어 있다. 이 실시예에서, 인접한 비선택된 선택 라인에서의 전압은 Vref이다. 예를 들어, 기록 부분 동안의 선택된 선택 라인에 대한 스캔 펄스는 대략 +20V일 수 있고, 동일한 기록 부분 동안의 비선택된 선택 라인은 대략 -5V이다. 따라서, 일 실시예에서, 프레임 시간(대략 16.65 ms 길이임) 동안에, 각각의 선택 라인은 대략 52 마이크로초 동안 대략 +20V(온 상태, 기록 부분)에 있고 대략 16.6 ms 동안 대략 -5V(오프 상태, 방사 부분)에 있다. 다른 실시예들에서, 다른 전압, 프레임 시간 길이, 온 상태 및 오프 상태가 사용될 수 있다. 이 회로를 달성하는 예시적인 물리적 레이아웃에 대해 본 명세서에서 나중에 기술된다.
기록 부분 동안에, SL(362)은 활성화되고(도 5에서 나타낸 "1") DL(364) 상의 신호가 선택 유닛(322)을 통과할 수 있게 해준다. 노드(325) 상의 전압은 DL(364) 상의 전압과 거의 같게 된다. SL(362)은 또한 스위치(342)에 대한 제어 신호를 제공한다. 노드(327) 상의 전압은 Vref 라인(382) 상의 전압과 거의 같게 된다. 노드(327)는 기록 부분의 끝에서 Vref와 거의 동일한 전압을 가지며, 이 전압은, 일 실시예에서, 마이너스 전압일 수 있다. 데이터 홀더 유닛(324)의 단자들 양단의 전압차는 노드(325)와 노드(327) 간의 전압차이며, 이 전압차는 DL(364) 상의 전압과 Vref 라인(382) 상의 전압 간의 차이와 비슷할 수 있다. TG(384) 상의 신호는 마이너스 전압으로 되고, 이는 구동 트랜지스터(326)를 턴오프시킨다. 따라서, 기록 부분 동안에 Vdd 라인(368)과 Vss 라인(366) 사이에 거의 전류가 흐르지 않는다. 일 실시예에서, 기록 부분 동안에 전자 소자(328)를 통해 전류가 흐르지 않는다.
방사 부분 동안에, SL(362)은 비활성화되고(도 5에 도시된 "0"), 따라서 선택 유닛(322) 및 스위치(342)는 턴오프된다. 한 특정 실시예에서, SL(362)은 방사 부분 동안에 거의 Vref에 있다. TG(384)에서의 신호는 0 볼트 또는 플러스 전압으로 되고, 이는 구동 트랜지스터(326)를 턴온시킨다. 전류가 Vdd 라인(368)으로부터 구동 트랜지스터(326) 및 전자 소자(328)를 통해 Vss 라인(366)으로 흐른다. 전자 소자(328)는 구동 트랜지스터(326)의 제1 및 제2 게이트 전극 중 하나 또는 둘다에서의 전압의 함수인 세기로 방사를 방출한다. 일 실시예에서, 구동 트랜지스터(326)가 턴온될 때 노드(327)에서의 전압은 증가한다. 데이터 홀딩 유닛(324)의 단자들 간의 전압은 기록 기간의 끝에서의 전압과 거의 동일한 채로 있다. 노드(325, 327)에서의 전압은 전자 소자(328)의 전극 양단의 전압에 대응하는 값만큼 증가한다. 전자 소자(328)의 방출 세기는 따라서 전자 소자(328)의 전극들 간의 이전의 전압에 무관하게, Vdata에 의해 결정된다.
회로(300)를 사용하는 픽셀의 동작은 부가적인 프레임 시간에 대한 기록 부분과 방사 부분을 번갈아 가면서 계속된다.
회로(400)의 동작은 거의 동일하다. 인버터(462)는 선택 유닛(322)이 턴온하는 시간과 스위치(442)가 턴온되는 시간 간의 지연을 야기할 수 있다. 그렇지만, 이 지연은 몇 나노초에 불과하며, 기록 부분(일 실시예에서, 대략 52 마이크로초일 수 있음)과 비교하여 사소한 것이다(예를 들어, 기록 부분의 0.3% 미만임).
다른 실시예에서, 구동 트랜지스터(326) 내의 게이트 유전체층 중 하나 또는 둘다 내에 포획될 수 있는 전하를 제거하기 위해 문턱 전압 조정 절차가 수행될 수 있다. 예시적인 문턱 전압 절차는 2004년 7월 16일자로 출원된 발명의 명칭이 "병렬 전도 경로를 포함하는 회로(Circuits Including Parallel Conduction Paths)"인 Matthew Stevenson 등의 미국 특허 출원 제10/892,992호, 및 2004년 7월 16일자로 출원된 발명의 명칭이 "전자 소자를 구동하는 회로 및 이 회로를 갖는 전자 장치를 동작시키는 방법(Circuit For Driving an Electronic Component and Method of Operating an Electronic Device Having the Circuit)"인 Zhining Chen 등의 미국 특허 출원 제10/893,211호에 보다 상세히 기술되어 있으며, 이 둘다는 본 출원의 현재 양수인에게 양도되어 있다.
4. 이중 게이트 TFT
도 3에 나타낸 구동 트랜지스터(326)는 이중 게이트 박막 트랜지스터(TFT)이다. 도 6 내지 도 14는 구동 트랜지스터(326) 및 전자 소자(328)의 일부분을 형성하는 데 사용되는 예시적인 프로세스 시퀀스를 나타낸 것이다. 도 6은 전자 장치의 기판(600)의 일부분의 단면도를 나타낸 것이다. 기판은 강성(rigid) 또는 가요성(flexible)일 수 있으며, 유기 물질, 무기 물질, 또는 유기 물질과 무기 물질 둘다의 하나 이상의 층을 포함할 수 있다. 일 실시예에서, 기판은 기판(600)에 입사하는 방사의 적어도 70%가 투과될 수 있게 해주는 투명한 물질을 포함할 수 있다.
블랙층(622) 및 제1 게이트 전극(624)은 기판(600) 상부에 형성된다. 일 실시예에서, 블랙층(622) 및 제1 게이트 전극(624)은 종래의 증착 및 선택적인 패터닝 시퀀스를 사용하여 형성될 수 있다. 예를 들어, 블랙층(622) 및 제1 게이트 전극(624)에 대한 층들은 스텐실 마스크(stencil mask)를 사용하여 패터닝된 층들로서 증착될 수 있다. 다른 실시예에서, 블랙층(622) 및 제1 게이트 전극(624)에 대한 층들은 기판(600) 상부에 순차적으로 증착될 수 있고, 블랙층(622) 및 제1 게이트 전극(624)은 종래의 리쏘그라피 프로세스를 사용하여 패터닝될 수 있다. 또다른 실시예에서, 블랙층(622)은 기판(600)의 거의 전부의 상부에 형성될 수 있으며, 제1 게이트 전극(624)은 블랙층(622)의 상부에 패터닝된 층으로서 증착될 수 있다. 제1 게이트 전극(624)은 제1 게이트 전극(624)에 의해 덮여 있지 않은 블랙층(622)의 일부분을 제거하기 위해 에칭 단계 동안에 하드 마스크(hard mask)로서 기능할 수 있다. 다른 실시예에서, 블랙층(622)은 생략될 수 있으며, 제1 게이트 전극(624)은 기판(600)의 표면 상에 형성될 수 있다. 본 명세서를 읽어본 후에, 당 업자라면 블랙층(622) 및 제1 게이트 전극(624)을 형성하는 데 많은 다른 기술들이 사용될 수 있다는 것을 잘 알 것이다.
블랙층(622)은, 주변광 조건에서 사용될 때, 전자 장치의 개선된 콘트라스트 비(contrast ratio)를 가능하게 해준다. 블랙층의 물질 및 두께는 2004년 5월 7일자로 출원된 발명의 명칭이 "블랙 격자를 갖는 유기 전자 장치를 포함하는 어레이 및 이를 형성하는 프로세스(Array Comprising Organic Electronic Devices With a Black Lattice and Process For Forming the Same)"인 Gang Yu 등의 미국 특허 출원 제10/840,807호에 보다 상세히 기술되어 있다.
제1 게이트 전극(624)은 주기율표의 4족 내지 6족, 8족, 10족 내지 14족으로부터 선택된 적어도 하나의 원소를 포함하는 하나 이상의 층을 포함할 수 있다. 일 실시예에서, 제1 게이트 전극(624)은 Cu, Al, Ag, Au, Mo, 또는 이들의 임의의 조합을 포함할 수 있다. 다른 실시예에서, 제1 게이트 전극(624)이 2개 이상의 층을 포함하는 경우, 그 층들 중 하나는 Cu, Al, Ag, Au, Mo, 또는 이들의 임의의 조합을 포함할 수 있으며, 다른 층은 Mo, Cr, Ti, Ru, Ta, W, Si, 또는 이들의 임의의 조합을 포함할 수 있다. 유의할 점은 전도성 금속 산화물(들), 전도성 금속 질화물(들), 또는 이들의 조합이 원소 금속 또는 이들의 합금 중 임의의 것 대신에 또는 그와 함께 사용될 수 있다. 일 실시예에서, 제1 게이트 전극은 대략 100 내지 500 nm 범위의 두께를 갖는다. 일 실시예에서, 이 두께는 대략 300 nm이다.
제1 게이트 유전체층(722), 제1 반도체층(742), 및 제2 반도체층(744)은, 도 7에 나타낸 바와 같이, 기판(600) 및 제1 게이트 전극(624) 상부에 순차적으로 형 성된다. 제1 게이트 유전체층(722), 제1 반도체층(742), 및 제2 반도체층(744) 각각은 종래의 증착 기술을 사용하여 형성될 수 있다.
제1 게이트 유전체층(722)은 이산화실리콘, 알루미나, 이산화하프늄, 실리콘 질화물, 알루미늄 질화물, 실리콘 산질화물, 반도체 기술 분야에서 사용되는 다른 종래의 게이트 유전체 물질, 또는 이들의 임의의 조합을 포함하는 하나 이상의 층을 포함할 수 있다. 다른 실시예에서, 제1 유전체층(722)의 두께는 대략 50 내지 5000 nm의 범위에 있다.
제1 및 제2 반도체층(742, 744) 각각은 전자 소자에서 반도체로서 종래에 사용되는 하나 이상의 금속을 포함할 수 있다. 일 실시예에서, 제1 반도체층(742), 제2 반도체층(744), 또는 둘다는 비정질 실리콘(a-Si), LTPS(low-temperature polysilicon, 저온 폴리실리콘), CGS(continuous grain silicon, 연속 결정립 실리콘), 또는 이들의 조합으로서 형성된다(예를 들어, 증착된다). 다른 실시예에서, 다른 14족 원소들(예를 들어, 탄소, 게르마늄)은, 그것만으로 또는 조합하여(실리콘을 갖거나 갖지 않음), 제1 반도체층(742), 제2 반도체층(744) 또는 둘다에 대해 사용될 수 있다. 또다른 실시예들에서, 제1 및 제2 반도체층(742, 744)은 III-V(13족-15족) 반도체(예를 들어, GaAs, InP, GaAlAs, 기타 등등), II-VI(2족-16족 또는 12족-16족) 반도체(예를 들어, CdTe, CdSe, CdZnTe, ZnSe, ZnTe, 기타 등등), 또는 이들의 임의의 조합을 포함한다.
일 실시예에서, 제1 반도체층(742)은 유일한 반도체 물질로서 실리콘을 포함하고, 제2 반도체층(744)은 Ge, 실리콘 게르마늄(SiGe), 실리콘 카바이드(SiC), 또 는 실리콘 이외의 다른 반도체 물질(단독 또는 실리콘과 혼합됨)을 포함한다. 제1 및 제2 반도체층(742, 744) 내의 다른 물질의 중요성은 나중에 본 명세서의 패터닝 시퀀스 동안에 명백하게 될 것이다.
제1 반도체층(742)은 도핑되어 있지 않거나, 예를 들어, 대략 1x1018 원자/cm3보다 크지 않은 농도로 p-형 도펀트로 도핑되어 있다. 제2 반도체층(744)은 제1 반도체층(742)보다 큰 농도로 n-형 또는 p-형 도펀트를 포함한다. 일 실시예에서, 제2 반도체층(744)은 차후에 형성되는 소스/드레인 구조와의 오옴 접점을 형성하기 위해 n+ 또는 p+ 도핑된다. 다른 실시예에서, 제2 반도체층(744) 내의 도펀트 농도는 1x1019 원자/cm3보다 작으며, 차후에 형성되는 소스/드레인 구조와 접촉될 때 쇼트키 접점(Schottky contact)이 형성된다. 종래의 n-형 도펀트(인, 비소, 안티몬, 기타 등등) 또는 p-형 도펀트(붕소, 갈륨, 알루미늄, 기타 등등)이 사용될 수 있다. 이러한 도펀트는 증착 동안에 포함되거나 별도의 도핑 시퀀스(예를 들어, 주입 및 어닐링) 동안에 부가될 수 있다. 제1 및 제2 반도체층(742, 744)은 종래의 증착 및 도핑 기술을 사용하여 형성된다. 일 실시예에서, 제1 반도체층(742)의 두께는 대략 100 내지 250 nm 범위에 있으며, 제2 반도체층(744)의 두께는 대략 10 내지 100 nm 범위에 있다. 본 명세서를 읽어본 후에, 당업자라면 구동 트랜지스터(326)의 원하는 전자적 특성을 달성하기 위해 다른 두께들이 사용될 수 있다는 것을 잘 알 것이다.
제1 및 제2 반도체층(742, 744)은, 종래의 리쏘그라피 기술을 사용하여, 도 8에 나타낸 바와 같이 패터닝된다. 도 8에 형성된 구조는 한쌍의 가장자리(822, 824)를 갖는다. 유의할 점은 제1 및 제2 반도체층(742, 744)이 가장자리(822, 824) 각각에서 경계를 접하고(coterminous) 있다는 것이다. 다른 실시예에서, 제1 및 제2 반도체층(742, 744)은, 도 8에 나타낸 바와 같이, 패터닝된 제1 및 제2 반도체층(742, 744)을 형성하기 위해 스텐실 마스크를 사용하여 패터닝된 층으로서 증착된다.
제1 및 제2 소스/드레인 접점 구조(922, 924)는 제1 게이트 유전체층(722)과 제1 및 제2 반도체층(742, 744)의 일부분 상부에 형성된다. 제1 및 제2 소스/드레인 접점 구조(922, 924)는 종래의 기술을 사용하여 형성될 수 있다. 일 실시예에서, 스텐실 마스크는 제1 및 제2 소스/드레인 접점 구조(922, 924)를 형성하기 위해 증착 동작 동안에 사용될 수 있다. 다른 실시예에서, 제1 및 제2 소스/드레인 접점 구조(922, 924)는 기판(600)의 거의 전부의 상부에 하나 이상의 층을 증착하고 그 층(들)을 패터닝하기 위해 종래의 리쏘그라피 기술을 사용함으로써 형성된다. 제1 게이트 전극(624)과 관련하여 기술된 물질들및 두께들 중 임의의 것이 제1 및 제2 소스/드레인 접점 구조(922, 924)에 대해 사용될 수 있다.
전자 장치의 평면도로부터 볼 때, 제2 반도체층(744)의 노출된 부분은 제1 및 제2 소스/드레인 접점 구조(922, 924) 사이에 있다. 일 실시예에서, 제1 및 제2 소스/드레인 접점 구조(922, 924) 사이의 간격은 대략 사용되는 설계 규칙에 대한 최소 치수이다. 일 실시예에서, 4-마이크로미터 설계 규칙이 사용될 때, 제1 및 제2 소스/드레인 접점 구조(922, 924) 간의 공간은 대략 4 마이크로미터이다. 다른 실시예에서, 제1 및 제2 소스/드레인 접점 구조(922, 924) 간의 공간은 설계 규칙에 대한 최소 치수보다 더 크다. 본 명세서를 읽어본 후에, 당업자라면 특정의 트랜지스터 설계의 요구사항 또는 요망사항을 가장 잘 만족시키는 드레인 및 소스 접점 사이의 간격을 선택할 수 있을 것이다.
제2 반도체층(744)의 노출된 부분은 이어서, 도 10에 나타낸 바와 같이, 개구부(1002)를 형성하기 위해 제거된다. 이 실시예에서, 드레인 및 소스 접점 구조(922, 924)는 제2 반도체층(744)의 노출된 부분을 제거할 때 사용되는 하드 마스크의 일부이다. 따라서, 구동 트랜지스터(326)에 대한 채널 영역은 소스/드레인 접점 구조(922, 924)에 맞춰 자기 정렬된다. 습식 또는 건식 에칭 기술을 사용하여 에칭이 수행될 수 있다. 일 실시예에서, 사용되는 에칭제는 제2 반도체층(744)이 제1 및 제2 소스/드레인 접점 구조(922, 924)와 관련하여 선택적으로 제거(즉, 더 높은 비율로 에칭)될 수 있게 해준다.
일 실시예에서, 제2 반도체층(744)의 노출된 부분을 제거하기 위해 건식 에칭 기술을 수행함으로써 할로겐 함유 플라즈마가 사용될 수 있다. 피드 가스(feed gas)는 불소 함유 가스 등의 할로겐 함유 가스를 포함할 수 있다. 할로겐 함유 가스는 화학식 CaFbHc를 갖는 플루오르화탄소일 수 있으며, 여기서 a는 1 또는 2이고, b는 적어도 1이며, a가 1인 경우 b+c는 4이고 a가 2인 경우 b+c는 4 또는 6이다. 다른 실시예에서, 불소 함유 가스는 F2, HF, SF6, NF3, 불소 함유 할로겐간 화합물(interhalogen)(ClF, ClF3, ClF5, BrF3, BrF5, IF5), 또는 이들의 임의의 혼합물을 포함할 수 있다. 다른 실시예에서, 할로겐 함유 가스는 Cl2, HCl, BCl3, 염소 함유 할로겐간 화합물(ClF, ClF3, ClF5), 또는 이들의 임의의 혼합물을 포함하는 염소 함유 가스이다. 또다른 실시예에서, 할로겐 함유 가스는 Br2, HBr, BBr3, 브롬 함유 할로겐간 화합물(BrF3, BrF5), 또는 이들의 임의의 혼합물을 포함하는 브롬 함유 가스이다. 또다른 실시예에서, 할로겐 함유 가스는 I2, HI, 또는 이들의 임의의 혼합물을 포함하는 요오드 함유 가스이다. 또다른 실시예에서, 할로겐 함유 가스는 본 단락에서 기술된 가스들의 임의의 혼합물이다.
피드 가스는 O2, O3, N2O, 또는 반도체 기술 분야에서 산소 플라즈마를 생성하는 데 종래에 사용되는 다른 산소 함유 가스 등의 임의의 하나 이상의 산소 함유 가스를 포함할 수 있다. 피드 가스는 또한 하나 이상의 불활성 가스(예를 들어, 희가스(noble gas), N2, CO2, 또는 이들의 임의의 조합)를 포함할 수 있다.
에칭 챔버(etch chamber) 내에서 에칭이 수행될 수 있다. 에칭 동안에, 압력은 대략 7.5 내지 5000 mTorr 범위에 있다. 이들 압력에서, 피드 가스(들)는 대략 10 내지 1000 sccm(standard cubic centimeters per minute) 범위의 속도로 흐를 수 있다. 다른 실시예에서, 압력은 대략 100 내지 500 mTorr 범위에 있을 수 있으며, 피드 가스(들)는 대략 100 내지 500 sccm 범위의 속도로 흐를 수 있다. 플라즈마를 생성하기 위해 전압 및 전력이 인가될 수 있다. 전력은 일반적으로 기판의 표면적의 선형 함수 또는 거의 선형인 함수이다. 따라서, 전력 밀도(기판 단 위 면적당 전력)가 주어진다. 전압은 대략 10 내지 1000 V 범위에 있으며, 전력 밀도는 대략 10 내지 5000 mW/cm2 범위에 있다. 일 실시예에서, 전압은 대략 20 내지 300 V 범위에 있을 수 있으며, 전력 밀도는 대략 50 내지 500 mW/cm2 범위에 있을 수 있다.
타임드 에칭(timed etch)으로서 또는 타임드 오버에칭(timed overetch)을 갖는 종단점 검출(endpoint detection)을 사용하여, 에칭이 수행될 수 있다. 제1 및 제2 반도체층(742, 744)이 대부분 실리콘인 경우, 타임드 에칭이 사용될 수 있다. 제1 및 제2 반도체층(742, 744)에 다른 물질이 사용되는 경우, 종단점 검출이 사용될 수 있다. 예를 들어, 일 실시예에서, 제2 반도체층(744)이 실리콘 게르마늄을 포함하는 경우, 종단점 검출은 제1 반도체층(742)이 노출된 후에 에칭 챔버로부터의 폐기물에 게르마늄이 존재하지 않는 것에 기초할 수 있다. 다른 실시예에서, 제2 반도체층(744)이 게르마늄을 포함하고 실리콘이 거의 없는 경우, 종단점 검출은 제1 반도체층(742)이 노출된 후에 에칭 챔버로부터의 폐기물 내에 실리콘이 존재하는 것에 기초할 수 있다. 에칭이 보다 느리게 일어나는 경우 제2 반도체층(744)의 일부분이 기판(600)의 영역으로부터 확실이 제거되도록 하기 위해 타임드 오버에칭이 사용될 수 있다. 일 실시예에서, 제1 반도체층(742) 및 에칭 플라즈마에 노출된 전자 장치의 다른 부분에 대한 제2 반도체층(744)의 선택성을 향상시키기 위해 에칭 동안의 전력 밀도가 오버에칭 동안에 감소될 수 있다.
선택된 습식 화학적 에칭제는 부분적으로 제2 반도체층(744) 및 에칭 동안에 노출된 전자 장치의 다른 부분의 조성에 기초한다. 일 실시예에서, 에칭제는 염기(예를 들어, KOH, 테트라메틸 암모늄 수산화물, 기타 등등) 또는 산화제(예를 들어, HNO3)와 HF의 조합을 포함할 수 있다. 타임드 에칭은 일반적으로 습식 화학적 에칭에 사용된다.
에칭이 완료된 후에, 제1 반도체층(742)의 일부가 제거될 수 있거나 전혀 제거되지 않을 수 있다. 일 실시예에서, 제1 반도체층(742)의 대략 50 nm만이 제거된다.
프로세스의 이 시점에서, 제1 및 제2 소스/드레인 구조(1022, 1024)가 형성된다. 제1 소스/드레인 구조(1022)는 제1 소스/드레인 접점 구조(922) 및 그 아래에 있는 제2 반도체층(744)의 일부분을 포함한다. 제2 소스/드레인 구조(1024)는 제2 소스/드레인 접점 구조(924) 및 그 아래에 있는 제2 반도체층(744)의 일부분을 포함한다.
일 실시예에서, 선택 유닛(322) 및 스위치(342)는 전계 효과 트랜지스터를 포함한다. 프로세스의 이 시점에서, 선택 유닛(322) 및 스위치(342)에 대한 트랜지스터가 형성되지만, 도 10에 도시되어 있지 않다.
제2 게이트 유전체층(1122)은, 도 11에 나타낸 바와 같이, 제1 게이트 유전체층(722), 제1 소스/드레인 접점 구조(922), 제2 소스/드레인 접점 구조(924), 및 제1 반도체층(742) 상부에 형성된다. 제2 게이트 유전체층(1122)은, 제1 게이트 유전체층(722)과 관련하여 이전에 기술한 바와 같이, 하나 이상의 물질을 포함할 수 있는 임의의 하나 이상의 층들을 포함할 수 있다. 일 실시예에서, 제2 게이트 유전체층은 대략 50 내지 500 nm 범위의 두께를 갖는다. 다른 실시예에서, 제1 및 제2 게이트 유전체층(722, 1122)은 서로와 비교하여 거의 동일한 조성 및 두께를 갖는다. 다른 실시예에서, 제1 및 제2 게이트 유전체층(722, 1122)은 서로와 비교하여 서로 다른 조성, 두께, 또는 조성 및 두께를 갖는다.
제2 게이트 전극(1124)은, 도 11에 나타낸 바와 같이, 제2 게이트 유전체층(1122) 상부에 형성된다. 일 실시예에서, 제2 게이트 전극(1124)은 제1 소스/드레인 접점 구조(922), 제2 소스/드레인 접점 구조(924), 및 제1 반도체층(742)의 일부분 상부에 있다. 제1 게이트 전극(624)와 관련하여 기술된 바와 같이, 종래의 기술 중 임의의 하나 이상을 사용하여 제2 게이트 전극(1124)이 형성될 수 있다. 제1 및 제2 게이트 전극(624, 1124)은 동일한 또는 서로 다른 기술을 사용하여 형성될 수 있다. 제2 게이트 전극(1124)은 하나 이상의 층들을 포함할 수 있고 또 제1 게이트 전극(624)과 관련하여 기술된 물질들 중 임의의 하나 이상을 포함할 수 있다. 두께는 제1 게이트 전극(624)과 관련하여 상기한 범위에 있을 수 있다. 다른 실시예에서, 제1 및 제2 게이트 전극(624, 1124)은 서로와 비교하여 거의 동일한 조성 및 두께를 갖는다. 다른 실시예에서, 제1 및 제2 게이트 전극(624, 1124)은 서로와 비교하여 서로 다른 조성, 두께, 또는 조성 및 두께를 갖는다. 일 실시예에서, 제2 게이트 전극(1124)에 대한 층(들)은 픽셀(들)로부터 방출되는 방사에 불투명하며, 따라서 구동 트랜지스터(326)의 채널 영역을 덮고 또 방사 방출 픽셀(들)로부터의 방사가 구동 트랜지스터(326)의 채널 영역에 도달하지 못하도록 하는 데 도움을 주기 위한 방사 차폐층을 형성한다.
도 12는 도 11에 나타낸 구동 트랜지스터(326)의 일부분의 확대도를 나타낸 것이다. 구동 트랜지스터(326)에 대한 채널 영역(1242)은 제1 및 제2 소스/드레인 구조(1022, 1024) 사이에 있는 제1 반도체층(742)의 영역이다. 이 실시예에서, 채널 영역(1242)은 도 12에 나타낸 바와 같이 물리적 채널 길이(1202)를 갖는다. 제2 게이트 전극(1124)은 도 12에 화살표 치수로 나타낸 바와 같이 유효 게이트 폭(1222) 및 물리적 게이트 폭(1224)을 갖는다.
일 실시예에서, 물리적 채널 길이(1202)는 유효 게이트 폭(1222)보다 겨우 2 마이크로미터 더 크다. 다른 실시예에서, 물리적 채널 길이(1202)는 대략 유효 게이트 폭(1222) + 제2 게이트 유전체층(1122)의 두께의 2배이다. 또다른 실시예에서, 물리적 채널 길이(1202)와 유효 게이트 폭(1222) 간의 차이는 TFT를 설계하는 데 사용되는 설계 규칙의 최소 치수의 2배보다 작다. 다른 실시예에서, 물리적 채널 길이(1202)는 TFT를 설계하는 데 사용되는 설계 규칙의 최소 치수의 2배를 넘지 않는다. 또다른 실시예에서, 물리적 채널 길이(1242)는 물리적 게이트 폭(1224)보다 작다.
도 13에 나타낸 바와 같이, 기판(600) 상부에 절연층(1322)이 형성된다. 절연층(1322)은 제1 게이트 유전체층(722)과 관련하여 기술된 물질들 중 하나 이상의 하나 이상의 층들을 포함할 수 있다. 일 실시예에서, 절연층(1322)은 대략 100 내지 5000 nm 범위의 두께를 갖는다. 절연층(1322)은 종래의 증착 기술, 스핀 코팅 기술, 또는 인쇄 기술을 사용하여 형성될 수 있다.
제1 소스/드레인 구조(1022)의 일부분을 노출시키기 위해 절연층(1322) 및 제2 게이트 유전체층(1122)을 통해 접점 개구부(contact opening)(1324)가 형성된다. 전자 소자(328)에 대한 제1 전극(1342)은 접점 개구부 내에 형성되고, 도 13에 나타낸 바와 같이, 구동 트랜지스터(326)로부터 멀리 떨어져 기판(600)의 일부분 상에 뻗어 있다. 제1 전극(1342)은 종래의 OLED에서 애노드에 종래에 사용되는 하나 이상의 물질의 하나 이상의 층들을 포함할 수 있다. 제1 전극(1342)은 종래의 증착 기술을 사용하여 또는 종래의 증착 및 패터닝 시퀀스에 의해 형성될 수 있다.
일 실시예에서, 제1 전극(1342)은 차후에 형성되는 유기 활성층(들)로부터 방출되거나 그에 의해 반응되는 방사의 적어도 70%를 투과시킨다. 일 실시예에서, 제1 전극(1342)의 두께는 대략 100 내지 200 nm 범위에 있다. 방사가 제1 전극(1342)을 통해 투과될 필요가 없는 경우, 이 두께는 최대 1000 nm 또는 훨씬 더 두꺼운 것 등과 같이 더 클 수 있다.
이어서, 유기층(1430) 및 제2 전극(1442)이, 도 14에 나타낸 바와 같이, 기판(600) 상부에 형성된다. 유기층(1430)은 하나 이상의 층을 포함할 수 있다. 유기층(1430)은 유기 활성층(1434)을 포함하고, 선택적으로 전하 주입층, 전하 이송층, 전하 차단층, 또는 이들의 임의의 조합 중 임의의 하나 이상을 포함할 수 있다. 선택적인 전하 주입층, 전하 이송층, 전하 차단층, 또는 이들의 임의의 조합은 유기 활성층(1434)와 제1 전극(1342) 사이에, 유기 활성층(1434)와 제2 전극(1442) 사이에, 또는 이들의 조합에 있을 수 있다. 일 실시예에서, 정공 이송층(1432)은 제1 전극(1342)과 유기 활성층(1434) 사이에 있다. 유기층(1430)의 형성은 OLED에서 유기층을 형성하는 데 사용되는 임의의 하나 이상의 종래의 기술을 사용하여 수행된다. 정공 이송층(1432)은 대략 50 내지 200 nm 범위의 두께를 가지며, 유기 활성층(1434)은 대략 50 내지 100 nm 범위의 두께를 갖는다. 일 실시예에서, 어레이에 단지 하나의 유기 활성층이 사용된다. 다른 실시예에서, 어레이의 서로 다른 부분에 서로 다른 유기 활성층이 사용될 수 있다.
제2 전극(1442)은 종래의 OLED에서 캐소드에 사용되는 하나 이상의 물질들의 하나 이상의 층들을 포함한다. 제2 전극(1442)은 하나 이상의 종래의 증착 또는 종래의 증착 및 리쏘그라피 기술을 사용하여 형성된다. 일 실시예에서, 제2 전극(1442)은 대략 100 내지 5000 nm 범위의 두께를 갖는다. 특정 실시예에서, 제2 전극(1442)은 어레이에 대한 공통 캐소드일 수 있다.
도 14에 나타내지 않은 다른 회로는 임의의 수의 상기한 또는 부가적인 층들을 사용하여 형성될 수 있다. 도시되어 있지는 않지만, 어레이 밖에 있을 수 있는 주변 영역(도시되지 않음)에 회로를 고려하기 위해 부가적인 절연층(들) 및 상호연결층(들)이 형성될 수 있다. 이러한 회로는 행 또는 열 디코더, 스트로브(예를 들어, 행 어레이 스트로브, 열 어레이 스트로브), 또는 감지 증폭기(sense amplifier)를 포함할 수 있다. 다른 대안으로서, 이러한 회로는 도 14에 나타낸 임의의 층들의 형성 이전에, 동안에 또는 이후에 형성될 수 있다. 일 실시예에서, 제2 전극(1442)은 Vss 라인(266)의 일부이고, 제2 소스/드레인 접점 구조(924)는 Vdd 라인(368)의 일부이다. 일 실시예에서, 제1 게이트 전극(624)은 선택 유닛(322)의 제2 단자 및 데이터 홀더 유닛(324)의 제1 단자에 연결되어 있으며, 제2 게이트 전극(1124)은 TG(384)의 일부이다.
실질적으로 완성된 장치를 형성하기 위해 어레이 외부의 위치(도시 생략)에 건조제(도시 생략)를 갖는 덮개(도시 생략)가 기판(600)에 부착되어 있다. 제2 전극(1442)과 건조제 사이에 간극이 있거나 없을 수 있다. 덮개 및 건조제에 사용되는 물질 및 부착 프로세스는 종래의 것이다.
5. 다른 물리적 레이아웃 고려사항
Vref를 위한 연결은 다수의 서로 다른 방식으로 구현될 수 있다. 일 실시예에서, 스위치(342)의 단자는 라인(382)을 통해 직류 전압에 연결되어 있다. 라인(382)은 선택 라인(342)과 동일한 층(들)을 사용하여 버스 라인으로서 구현될 수 있다. 한 특정 실시예에서, 라인(382)의 길이는 선택 라인(362)의 길이에 거의 평행하다. 다른 실시예에서, 스위치(342)의 단자는 Vss 라인(366)에 연결되어 있다. 한 특정 실시예에서, 제2 전극(1442)을 형성하기 이전에, 스위치(342)의 제2 단자의 일부이거나 그에 연결되어 있는 제1 소스/드레인 접점 구조(922)의 일부분을 노출시키기 위해, 유기층(1430), 절연층(1322), 및 제2 게이트 유전체층(1122)을 통해 개구부가 형성될 수 있다(도시되지 않음). 반도체 기술 분야에 공지된 종래의 리쏘그라피 프로세스를 사용하여 개구부가 형성될 수 있다. 이어서, 제2 전극(1442)에 대한 층(들)이 형성되고 개구부 내로 연장되어 스위치(342)의 제2 단자 와 접촉한다. 이 특정 실시예에서, 개구부 내에 있는 제2 전극(1442)의 층(들)의 일부분은 도 3에 나타낸 바와 같이 라인(382)을 형성한다.
또다른 실시예에서, 서로 다른 행을 따라 인접한 픽셀의 라인들을 선택하기 위해 유사한 접촉이 이루어질 수 있다. 도 15 및 도 16은 이러한 연결을 달성하기 위해 특정의 레이아웃에 대한 전자 장치의 어레이 내에서의 평면도를 나타낸 것이다. 도 15는 제1 및 제2 반도체층(744, 742)이 증착되고 패터닝된 후의 전자 장치를 나타낸 것이다. 점선(1500)은 2개의 픽셀 간의 경계를 표시한다. 점선(1500) 아래에서, 선택 라인(362)은 그 픽셀에 대한 선택 라인이고 점선(1500) 위쪽의 픽셀에 대한 선택 라인이 아니다. 선택 라인(362)은 선택 라인(362)에 접촉할 수 있게 해주는 부분들(1562)(그 중 하나가 도 15에 도시되어 있음)을 갖는다. 점선(1500) 위쪽에서, 전도성 부분(1544)은 그 픽셀에 대한 다른 선택 라인(도시 생략)에 연결되고 도 15에 나타낸 선택 라인(362)에 연결되지 않는다. 이 특정 실시예에서, 전도성 부분(1544)은 스위치(342) 내의 트랜지스터에 대한 게이트 전극이다.
일 실시예에서, 선택 라인(362) 및 전도성 부분(1544)은 제1 게이트 전극(624)(도 15에 도시하지 않음)과 동시에 형성된다. 다른 실시예에서, 선택 라인(362), 전도성 부분(1544) 및 제1 전극(624) 중 임의의 하나 이상이 서로 다른 때에 형성될 수 있으며, 동일한 또는 서로 다른 조성을 가질 수 있다. 도 15에 도시하지 않았지만, 제1 게이트 유전체층(722)은 상기한 바와 같이 형성되고 부분들(1562)을 포함하는 선택 라인(362) 및 전도성 부분(1544) 상부에 있다. 제1 및 제2 반도체층(742, 744)은 상기한 바와 같이 제1 게이트 유전체층(722) 상부에 형성된다. 제1 및 제2 반도체층(742, 744)의 부분(1542)은 스위치(342)에 대한 트랜지스터가 형성되는 위치에 대응하고, 제1 및 제2 반도체층(742, 744)의 부분(1526)은 구동 트랜지스터(326)가 형성되는 위치에 대응한다.
제1 및 제2 소스/드레인 접점 구조(922, 924)가 형성되기 이전에, 선택 라인(362)을 따라 부분들(1562)을 노출시키기 위해 개구부(도시되지 않음)가 형성된다. 제1 및 제2 소스/드레인 접점 구조(922, 924)가 형성될 때, 다른 접점 구조가 형성되고 라인(382)에 대응한다. 접점 구조(1644)는 선택 라인(362)의 부분들(1562) 중 하나 및 스위치(342)의 제2 단자인 제2 반도체층(744)의 부분과 접촉한다. 소스/드레인 접점 구조(922, 924) 사이에 있는 제2 반도체층(722)의 부분 및 라인(382)은, 상기한 바와 같이, 그 아래에 있는 제1 반도체층(742)의 부분들을 노출시키기 위해 에칭된다. 이와 같이, 라인(382)은 인접한 픽셀열에 대한 선택 라인에 연결된다.
비선택된 선택 라인(362)은 Vref에 있고, 선택된 선택 라인(362)은 선택된 선택 라인(362)에 대한 선택 트랜지스터(322) 및 스위치(342)를 턴온시키기에 충분한 전압을 갖는다. 선택된 선택 라인(362)이 비선택될 때, 그의 전압은 Vref로 변화된다. 비선택된 선택 라인들(362) 중 하나가 선택될 때, 그의 전압은 새로 선택된 선택 라인(362)에 대한 선택 트랜지스터(322) 및 스위치(342)를 턴온시키기에 충분한 값으로 변화된다.
본 명세서를 읽어본 후에, 당업자라면 많은 다른 물리적 레이아웃이 가능하다는 것을 잘 알 것이다. 모든 생각할 수 있는 물리적 레이아웃 및 구현을 열거하는 것은 거의 불가능하다. 따라서, 많은 서로 다른 물리적 레이아웃 및 구현은 본 발명의 범위를 벗어나지 않는다.
6. 다른 실시예
단지 이중 게이트 TFT만이 아니라 다른 TFT도 다른 응용을 위해 형성될 수 있다. 일 실시예에서, 박막 트랜지스터는 이중 게이트 TFT가 아니라 단일 상부-게이트 TFT(single over-gated TFT)일 수 있다. 이 특정 실시예에서, 제1 블랙층(622), 제1 게이트 전극(624), 및 제1 게이트 유전체층(722)은 필요하지 않다. 형성은 기판(600) 상부에 제1 반도체층(742)을 증착하는 것으로 시작할 수 있다. 다른 실시예에서, 제1 블랙층(622)은 제1 반도체층(742)으로부터의 주변광의 잠재적 반사를 감소시켜 콘트라스트비를 향상시키기 위해 제1 반도체층(742)을 형성하기 이전에 형성될 수 있다.
상기한 실시예들은 단색 및 완전 컬러 디스플레이를 포함하는 AMOLED 디스플레이에 아주 적합하다. 여전히, 본 명세서에 기술된 개념들은 다른 유형의 방사 방출 전자 소자에 사용될 수 있다. 다른 방사-방출 전자 소자는 수동 매트릭스 디스플레이, 조명 패널, 및 III-V 또는 II-VI-기반 무기 방사-방출 소자를 비롯한 무기 LED를 포함할 수 있다. 일 실시예에서, 방사 방출 전자 소자는 가시광 스펙트럼 내의 방사를 방출할 수 있으며, 다른 실시예에서, 방사 방출 전자 소자는 가시광 스펙트럼 밖의 방사를 방출할 수 있다(예를 들어, UV 또는 IR).
다른 실시예에서, 본 명세서에 기술된 개념들은 다른 유형의 전자 장치들로 확장될 수 있다. 일 실시예에서, 센서 어레이는 방사 반응 전자 소자의 어레이를 포함할 수 있다. 일 실시예에서, 서로 다른 방사 반응 전자 소자들이 동일한 또는 서로 다른 활성 물질을 가질 수 있다. 이들 활성 물질의 반응은 시간에 따라 변할 수 있다. 게다가, 센서 어레이의 일부는 다른 파장, 다른 방사 세기 또는 이들의 조합을 받는 다른 부분을 가질 수 있다. 방사 방출 전자 소자를 갖는 전자 장치와 유사하게, 방사-반응 전자 소자를 갖는 전자 장치의 수명은 더 긴 유용한 수명을 가질 수 있다.
어레이 내의 서로 다른 서브픽셀은 전원 라인 또는 기준 전압 라인에 대해 서로 다른 전압을 가질 수 있다. 예를 들어, 완전 컬러 디스플레이에서, 모든 청색 발광 소자는 Vdd - blue, Vss - blue 및 Vref - blue를 가질 수 있으며, 모든 녹색 발광 소자는 Vdd-green, Vss - green 및 Vref - green를 가질 수 있고, 모든 적색 발광 소자는 Vdd - red, Vss - red 및 Vref - red를 가질 수 있다. Vdd - blue, Vdd - green 및 Vdd - red 각각은 서로와 비교하여 동일하거나 서로 다를 수 있다. Vss - blue, Vss - green 및 Vss - red 각각은 서로와 비교하여 동일하거나 서로 다를 수 있다. Vref - blue, Vref - green 및 Vref - red 각각은 서로와 비교하여 동일하거나 서로 다를 수 있다. 본 명세서를 읽어본 후에, 당업자라면 특정의 응용에서 사용될 실제 전압을 결정할 수 있다.
전자 소자로의/로부터의 방사는 기판을 통해("하부 방사") 또는 덮개를 통 해("상부 방사") 투과될 수 있다. 캐소드(들)이 애노드(들)와 비교하여 기판에 더 가깝도록 제1 및 제2 전극의 위치는 반대로 될 수 있다.
웰 구조 또는 캐소드 분리막(cathode separator) 등의 기판 구조(도시 생략)가 제1 전극(1342) 이후 유기층(1430) 이전에 형성될 수 있다. 기판 구조는 플루오르화(fluorination) 또는 계면 활성제를 기판 구조의 표면에 부가하는 것 등의 표면 처리를 받을 수 있거나 받지 않을 수 있다. 이러한 기판 구조는 전자 소자(328)로부터의 방사의 세기를 감소시키거나 그 방사가 회로(300) 내의 트랜지스터에 실질적으로 도달하지 못하도록 하기 위해 블랙층을 포함하거나 포함하지 않을 수 있다.
7. 이점
어떤 실시예들에서, 채널 영역(1242)은 소스, 드레인, 및 상부 게이트 구조가 동시에 형성되는 다른 이중 게이트 TFT 설계와 비교하여 상당히 더 짧을 수 있다. 다른 설계에서, 채널 영역은 설계 규칙의 최소 치수의 적어도 3배인 물리적 채널 길이를 갖는다. 4-마이크로미터 설계 규칙의 경우, 물리적 채널 길이는 대략 12 마이크로미터이다. 4-마이크로미터 설계 규칙을 사용하는 종래의 이중 게이트 TFT에 대한 상부 게이트 전극의 폭은 대략 4 마이크로미터이고, 채널 영역의 상부에 그 중심이 있다. 따라서, 종래의 이중 게이트 TFT에서, 채널 영역의 대부분(대략 2/3)은 상부 게이트 전극에 의해 덮이지 않는다. 추가의 채널 길이는 구동 트랜지스터를 통한 저항을 증가시키고 구동 트랜지스터(326)의 크기를 증가시키며 하부 방출 디스플레이에 대한 개구율(aperture ratio)을 감소시킨다. 따라서, 본 명세서에 기술된 실시예를 사용하는 구동 트랜지스터(326)는 더 작을 수 있으며, 그에 따라 개구율을 증가시키고, 전력 소모를 감소시키는 반면, 방사 세기를 종래의 트랜지스터 설계를 사용하는 것보다 더 높거나 그와 동일하게 유지한다.
회로(300)는 회로(100)와 비교하여 프레임 시간의 상당히 더 큰 부분 동안에 픽셀 또는 서브픽셀을 온으로 되게 할 수 있다. 각각의 픽셀 또는 서브픽셀에 대해, 그의 전자 소자(328)는 SL(364)이 선택 유닛(322) 및 스위치(342)를 활성화시키는 시간(프레임 시간의 비교적 작은 부분임) 동안에만 오프된다. 회로(100)와 달리, 전자 소자(328)를 통하는 전류는 더 낮을 수 있으며, 여전히 회로(300)를 갖는 디스플레이의 사람 사용자가 보는 것과 동일한 방출 세기를 달성할 수 있다. 더 낮은 전류는 전력 요건 및 열 발생을 감소시키며, 따라서 유기층(1430) 내의 유기 활성층의 열화율을 떨어뜨리고, 포획된 전하가 제1 게이트 유전체층(722) 내에 축적되는 속도를 감소시키며, 전자 장치의 신뢰성 및 수명을 향상시킨다.
유의할 점은 예들에 대한 일반적인 설명에서 상기한 동작들 전부가 요구되는 것은 아니라는 것, 특정 동작의 일부분이 필요하지 않을 수 있다는 것, 및 상기한 것 이외에 추가적인 동작이 수행될 수 있다는 것이다. 게다가, 동작들 각각이 열거되는 순서가 꼭 이들이 수행되는 순서는 아니다. 본 명세서를 읽어본 후에, 당업자라면 그의 특정의 요구사항 또는 요망사항을 위해 어느 동작이 사용될 수 있는지를 결정할 수 있을 것이다.
상기의 명세서에서, 본 발명은 특정 실시예와 관련하여 기술되었다. 그렇지 만, 당업자라면 여러가지 수정 및 변경이 이하의 청구항들에 기술된 본 발명의 범위를 벗어나지 않고 행해질 수 있다는 것을 잘 알 것이다. 따라서, 본 명세서 및 도면은 제한적인 의미가 아니라 예시적인 의미로 보아야 하며, 모든 이러한 수정은 본 발명의 범위 내에 포함되는 것으로 보아야 한다.
임의의 하나 이상의 이점, 하나 이상의 다른 장점, 하나 이상의 문제점에 대한 하나 이상의 해결 방안, 또는 이들의 조합은 하나 이상의 특정 실시예와 관련하여 상기되어 있다. 그렇지만, 이들 이점(들), 장점(들), 문제점(들)에 대한 해결 방안(들), 또는 임의의 이점, 장점 또는 해결 방안을 가져올 수 있거나 보다 두드러지게 할 수 있는 임의의 구성요소(들)이 임의의 또는 모든 청구항의 중요한, 필수의 또는 필요불가결한 특징 또는 구성요소인 것으로 해석되어서는 안된다. 간략함을 위해, 단일의 실시예와 관련하여 기술된 본 발명의 여러가지 특징들은 또한 개별적으로 또는 임의의 서브컴비네이션으로 제공될 수 있다. 게다가, 범위로 언급된 값들에 대한 참조는 그 범위 내의 모든 값을 포함한다.

Claims (20)

  1. TFT로서,
    기판,
    상기 기판 위에 놓여 있는 제1 반도체층 - 상기 제1 반도체층의 일부분은 상기 TFT의 채널 영역이고, 상기 제1 반도체층은 실리콘을 포함함 -,
    상기 제1 반도체층 위에 놓여 있는 제1 소스/드레인 구조,
    상기 제1 반도체층 위에 놓여 있으며 상기 제1 소스/드레인 구조로부터 떨어져 있는 제2 소스/드레인 구조 - 상기 TFT를 평면도로 봤을 때, 상기 채널 영역은 상기 제1 소스/드레인 구조와 상기 제2 소스/드레인 구조 사이에 있고, 상기 제1 및 제2 소스/드레인 구조 각각은 소스/드레인 접점 구조 및 제2 반도체층을 포함하며, 제2 게이트 전극에 인접한 상기 제2 반도체층의 에지(edge)는 상기 소스/드레인 접점 구조의 에지와 경계를 접하고(coterminous)있고, 상기 제2 반도체층은 SiGe, SiC 또는 Ge인 물질을 포함하고, 상기 제1 반도체층은 상기 물질을 포함하지 않음 - ;
    상기 채널 영역과 상기 제1 및 제2 소스/드레인 구조 위에 놓여 있는 제2 게이트 유전체층, 및
    상기 제2 게이트 유전체층 위에 놓여 있는 제2 게이트 전극
    을 포함하는 TFT.
  2. 제1항에 있어서, 상기 기판과 상기 제1 반도체층 사이에 있는 제1 게이트 전극, 및
    상기 제1 게이트 전극과 상기 채널 영역 사이에 있는 제1 게이트 유전체층을 더 포함하는 TFT.
  3. 제2항에 있어서, 블랙층(black layer)을 더 포함하며,
    상기 블랙층은 상기 기판과 상기 제1 게이트 전극 사이에 있는 TFT.
  4. 제1항에 있어서, 상기 채널 영역은 물리적 채널 길이를 가지며,
    상기 물리적 채널 길이는 상기 TFT를 설계하는 데 사용되는 설계 규칙에 의해 허용되는 최소 치수의 2배를 넘지 않는 TFT.
  5. 삭제
  6. 제1항에 있어서, 상기 제2 반도체층은 n+ 또는 p+ 도핑된 영역을 포함하는 TFT.
  7. 삭제
  8. 제1항에 있어서, 상기 제1 및 제2 소스/드레인 구조 각각은 제2 반도체층을 포함하는 TFT.
  9. 제1항의 TFT를 포함하는 전자 장치.
  10. 제9항에 있어서, 상기 전자 장치는 상기 TFT에 연결된 전자 소자를 포함하며,
    상기 전자 소자는 유기 활성층을 포함하는 전자 장치.
  11. TFT를 형성하는 프로세스로서,
    기판 위에 제1 반도체층을 형성하는 단계,
    상기 제1 반도체층 위에 제2 반도체층을 형성하는 단계 - 상기 제1 반도체층은 실리콘을 포함하고,
    상기 제2 반도체층은 SiGe, SiC 또는 Ge인 물질을 포함하고,
    상기 제1 반도체층은 상기 물질을 포함하지 않음 - ,
    상기 제1 및 제2 반도체층을 패터닝하는 단계,
    상기 제1 및 제2 반도체층 위에 제1 및 제2 소스/드레인 구조를 형성하는 단계 - 상기 제1 및 제2 소스/드레인 구조는 서로 떨어져 있으며, 평면도로 봤을 때, 상기 제2 반도체층의 일부분은 상기 제1 및 제2 소스/드레인 구조 사이에 있음 -,
    상기 제2 반도체층의 상기 일부분을 제거하는 단계, 및
    상기 제1 및 제2 소스/드레인 구조 사이에서 상기 제1 반도체층 위에 놓여 있는 일부분을 포함하는 제2 게이트 전극을 형성하는 단계
    를 포함하는 TFT 형성 프로세스.
  12. 제11항에 있어서, 평면도로 봤을 때, 상기 제1 및 제2 소스/드레인 구조 사이에 있는 상기 제1 반도체층의 일부분은 상기 TFT에 대한 채널 영역이고,
    상기 채널 영역은 물리적 채널 길이를 가지며,
    상기 물리적 채널 길이는 상기 TFT를 설계하는 데 사용되는 설계 규칙에 의해 허용되는 최소 치수의 2배를 넘지 않는 TFT 형성 프로세스.
  13. 제11항에 있어서, 상기 제2 반도체층의 노출된 일부분을 제거한 후에 상기 제1 반도체층 위에 제2 게이트 유전체층을 형성하는 단계를 더 포함하는 TFT 형성 프로세스.
  14. 제13항에 있어서, 상기 제1 반도체층을 형성하기 전에 상기 기판 위에 제1 게이트 전극을 형성하는 단계, 및
    상기 제1 반도체층을 형성하기 전에 상기 제1 게이트 전극 위에 제1 게이트 유전체층을 형성하는 단계를 더 포함하는 TFT 형성 프로세스.
  15. 제14항에 있어서, 상기 제1 게이트 전극을 형성하기 전에 블랙층을 형성하는 단계를 더 포함하는 TFT 형성 프로세스.
  16. 제13항에 있어서, 상기 제2 게이트 유전체층은 상기 제1 및 제2 소스/드레인 구조 위에 놓여 있는 TFT 형성 프로세스.
  17. 제11항에 있어서, 상기 제2 반도체층은 상기 제1 반도체층에 비해 더 높은 도펀트 농도(dopant concentration)를 갖는 TFT 형성 프로세스.
  18. 삭제
  19. 제11항에 있어서, 상기 제2 게이트 전극을 형성한 후에 상기 기판 위에 유기 활성층을 형성하는 단계를 더 포함하는 TFT 형성 프로세스.
  20. 제11항에 있어서, 상기 제1 반도체층을 형성하는 단계는 a-Si 층, CGS 층, LTPS 층, 또는 이들의 조합물을 증착하는 단계를 포함하는 TFT 형성 프로세스.
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Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007043493A1 (en) * 2005-10-14 2007-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7791172B2 (en) 2007-03-19 2010-09-07 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device
KR100873705B1 (ko) 2007-06-22 2008-12-12 삼성모바일디스플레이주식회사 유기전계발광표시장치 및 그의 제조방법
KR101492626B1 (ko) * 2008-01-15 2015-02-12 엘지디스플레이 주식회사 유기전계발광표시장치
KR101512818B1 (ko) * 2008-02-01 2015-05-20 삼성전자주식회사 산화물 반도체 트랜지스터 및 그 제조방법
US8586979B2 (en) * 2008-02-01 2013-11-19 Samsung Electronics Co., Ltd. Oxide semiconductor transistor and method of manufacturing the same
EP2086013B1 (en) * 2008-02-01 2018-05-23 Samsung Electronics Co., Ltd. Oxide semiconductor transistor
KR101671544B1 (ko) 2008-11-21 2016-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 표시 장치 및 전자 기기
US9401431B2 (en) * 2009-04-21 2016-07-26 Cbrite Inc. Double self-aligned metal oxide TFT
KR101476817B1 (ko) 2009-07-03 2014-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터를 갖는 표시 장치 및 그 제작 방법
TWI528527B (zh) 2009-08-07 2016-04-01 半導體能源研究所股份有限公司 半導體裝置及半導體裝置之製造方法
WO2011027649A1 (en) * 2009-09-02 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a transistor, and manufacturing method of semiconductor device
KR102480780B1 (ko) * 2009-09-16 2022-12-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 이의 제조 방법
CN113903796A (zh) * 2009-10-16 2022-01-07 株式会社半导体能源研究所 逻辑电路和半导体器件
CN112447130A (zh) 2009-10-21 2021-03-05 株式会社半导体能源研究所 显示装置和包括显示装置的电子设备
KR20120091243A (ko) * 2009-10-30 2012-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20120099475A (ko) 2009-12-04 2012-09-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR102198144B1 (ko) * 2009-12-28 2021-01-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치와 반도체 장치
KR102581069B1 (ko) 2010-02-05 2023-09-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제조 방법
US8624239B2 (en) * 2010-05-20 2014-01-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101281463B1 (ko) 2010-07-06 2013-07-03 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 그를 이용한 액정표시장치
DE112011102837B4 (de) 2010-08-27 2021-03-11 Semiconductor Energy Laboratory Co., Ltd. Speichereinrichtung und Halbleitereinrichtung mit Doppelgate und Oxidhalbleiter
KR101804359B1 (ko) 2010-12-06 2017-12-05 삼성디스플레이 주식회사 박막 트랜지스터 및 유기 발광 표시 장치
US9024317B2 (en) 2010-12-24 2015-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit, method for driving the same, storage device, register circuit, display device, and electronic device
FR2977372B1 (fr) * 2011-06-30 2015-12-18 Soc Fr Detecteurs Infrarouges Sofradir Procede pour la realisation d'un detecteur de rayonnement electro-magnetique et detecteur obtenu par ce procede
US20140061869A1 (en) * 2012-08-31 2014-03-06 Shelby F. Nelson Electronic element including dielectric stack
TWI809225B (zh) * 2013-05-16 2023-07-21 日商半導體能源研究所股份有限公司 半導體裝置
TWI688102B (zh) * 2013-10-10 2020-03-11 日商半導體能源研究所股份有限公司 半導體裝置
US9449994B2 (en) * 2014-02-25 2016-09-20 Lg Display Co., Ltd. Display backplane having multiple types of thin-film-transistors
US9595546B2 (en) 2014-02-25 2017-03-14 Lg Display Co., Ltd. Display backplane and method of fabricating the same
WO2015130082A1 (ko) * 2014-02-25 2015-09-03 엘지디스플레이 주식회사 디스플레이 백플레인 및 이의 제조 방법
US10651252B2 (en) * 2014-03-26 2020-05-12 International Business Machines Corporation Vertically integrated active matrix backplane
KR102276118B1 (ko) 2014-11-28 2021-07-13 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치
US10147823B2 (en) * 2015-03-19 2018-12-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102392007B1 (ko) * 2015-05-04 2022-05-02 삼성디스플레이 주식회사 박막트랜지스터 및 이를 포함하는 표시 장치
US9773919B2 (en) * 2015-08-26 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
SG10201701689UA (en) 2016-03-18 2017-10-30 Semiconductor Energy Lab Semiconductor device, semiconductor wafer, and electronic device
US11362215B2 (en) * 2018-03-30 2022-06-14 Intel Corporation Top-gate doped thin film transistor
CN108766349B (zh) * 2018-06-19 2021-03-23 京东方科技集团股份有限公司 像素电路及其驱动方法、阵列基板、显示面板
TWI774330B (zh) * 2021-04-21 2022-08-11 友達光電股份有限公司 閘極驅動裝置及顯示面板

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0653506A (ja) * 1991-11-11 1994-02-25 Gold Star Co Ltd 薄膜トランジスタ
JPH09162412A (ja) * 1995-12-08 1997-06-20 Nec Corp 薄膜トランジスタおよび薄膜トランジスタアレイ
US5793072A (en) * 1996-02-28 1998-08-11 International Business Machines Corporation Non-photosensitive, vertically redundant 2-channel α-Si:H thin film transistor

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2572379B2 (ja) * 1986-07-31 1997-01-16 株式会社日立製作所 薄膜トランジスタの製造方法
US5079606A (en) * 1989-01-26 1992-01-07 Casio Computer Co., Ltd. Thin-film memory element
US5017983A (en) * 1989-08-03 1991-05-21 Industrial Technology Research Institute Amorphous silicon thin film transistor with a depletion gate
US5318919A (en) * 1990-07-31 1994-06-07 Sanyo Electric Co., Ltd. Manufacturing method of thin film transistor
DE4192351T (ko) * 1990-10-05 1992-10-08
US5461250A (en) * 1992-08-10 1995-10-24 International Business Machines Corporation SiGe thin film or SOI MOSFET and method for making the same
JPH0682830A (ja) * 1992-08-31 1994-03-25 Dainippon Printing Co Ltd アクティブマトリックス液晶表示装置およびその製造方法
JP3761918B2 (ja) * 1994-09-13 2006-03-29 株式会社東芝 半導体装置の製造方法
KR970062775A (ko) * 1996-02-03 1997-09-12 구자홍 액정표시소자의 블랙매트릭스 및 그 제조방법
GB2326019A (en) * 1997-06-03 1998-12-09 Philips Electronics Nv Thin film transistor
US6426532B1 (en) * 1998-06-30 2002-07-30 Sharp Kabushiki Kaisha Semiconductor device and method of manufacture thereof
US6335539B1 (en) * 1999-11-05 2002-01-01 International Business Machines Corporation Method for improving performance of organic semiconductors in bottom electrode structure
JP3394483B2 (ja) * 1999-11-16 2003-04-07 鹿児島日本電気株式会社 薄膜トランジスタ基板およびその製造方法
TW494447B (en) * 2000-02-01 2002-07-11 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
JP2001284592A (ja) * 2000-03-29 2001-10-12 Sony Corp 薄膜半導体装置及びその駆動方法
EP1488454B1 (en) * 2001-02-16 2013-01-16 Ignis Innovation Inc. Pixel driver circuit for an organic light emitting diode
JP2002353424A (ja) * 2001-03-23 2002-12-06 Seiko Epson Corp 基板装置の製造方法及び基板装置、電気光学装置の製造方法及び電気光学装置、並びに電子機器
US6566198B2 (en) * 2001-03-29 2003-05-20 International Business Machines Corporation CMOS structure with non-epitaxial raised source/drain and self-aligned gate and method of manufacture
US6734636B2 (en) * 2001-06-22 2004-05-11 International Business Machines Corporation OLED current drive pixel circuit
US6639246B2 (en) * 2001-07-27 2003-10-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5028723B2 (ja) * 2001-08-16 2012-09-19 奇美電子股▲ふん▼有限公司 薄膜トランジスタ、該薄膜トランジスタの製造方法、該薄膜トランジスタを含むアレイ基板、表示装置および該表示装置の駆動方式
EP1367659B1 (en) * 2002-05-21 2012-09-05 Semiconductor Energy Laboratory Co., Ltd. Organic field effect transistor
US6673661B1 (en) * 2002-12-20 2004-01-06 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned method for forming dual gate thin film transistor (TFT) device
US7612749B2 (en) * 2003-03-04 2009-11-03 Chi Mei Optoelectronics Corporation Driving circuits for displays
US20040256978A1 (en) * 2003-05-27 2004-12-23 Gang Yu Array comprising organic electronic devices with a black lattice and process for forming the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0653506A (ja) * 1991-11-11 1994-02-25 Gold Star Co Ltd 薄膜トランジスタ
JPH09162412A (ja) * 1995-12-08 1997-06-20 Nec Corp 薄膜トランジスタおよび薄膜トランジスタアレイ
US5793072A (en) * 1996-02-28 1998-08-11 International Business Machines Corporation Non-photosensitive, vertically redundant 2-channel α-Si:H thin film transistor

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