JPH01253965A - 薄膜トランジスタアレイの製造方法 - Google Patents
薄膜トランジスタアレイの製造方法Info
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- JPH01253965A JPH01253965A JP63081759A JP8175988A JPH01253965A JP H01253965 A JPH01253965 A JP H01253965A JP 63081759 A JP63081759 A JP 63081759A JP 8175988 A JP8175988 A JP 8175988A JP H01253965 A JPH01253965 A JP H01253965A
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- 239000010409 thin film Substances 0.000 title claims abstract description 18
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 44
- 239000010408 film Substances 0.000 claims abstract description 39
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims abstract description 11
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims abstract description 9
- 239000004065 semiconductor Substances 0.000 claims abstract description 7
- 238000010438 heat treatment Methods 0.000 claims description 11
- 230000005669 field effect Effects 0.000 abstract description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 3
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 abstract description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 abstract description 2
- 239000011810 insulating material Substances 0.000 abstract 1
- 239000004973 liquid crystal related substance Substances 0.000 description 10
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、例えば液晶表示装置のスイッチング素子、フ
ォトセンサー素子等に用いられる薄膜トランジスタの製
造方法に係わり、特にアモルファスシリコン薄膜トラン
ジスタのしきい値電圧、電界効果易動度の改善ができ、
安定したデバイス特性を得ることのできる薄膜トランジ
スタアレイの製造方法に関するものである。
ォトセンサー素子等に用いられる薄膜トランジスタの製
造方法に係わり、特にアモルファスシリコン薄膜トラン
ジスタのしきい値電圧、電界効果易動度の改善ができ、
安定したデバイス特性を得ることのできる薄膜トランジ
スタアレイの製造方法に関するものである。
〈発明の技術的背景とその課題〉
アモルファスシリコンを半導体とする１ｌｌｌ）ランジ
スタは液晶デイスプレィのスイッチング素子として、す
でに実用化されている。このスイッチング素子としての
アモルファスシリコン薄膜トランジスタは、そのデバイ
ス特性としてしきい値電圧（ｖｔｈ）、電界効果易動度
（μ１．ア）が必要である。
スタは液晶デイスプレィのスイッチング素子として、す
でに実用化されている。このスイッチング素子としての
アモルファスシリコン薄膜トランジスタは、そのデバイ
ス特性としてしきい値電圧（ｖｔｈ）、電界効果易動度
（μ１．ア）が必要である。
つまり、液晶デイスプレィパネルで、駆動表示する場合
、トランジスタのしきい値電圧が小さければ、液晶の立
ち上りがより低い電圧で可能となり、駆動による消費電
力が低減され、又電界効果易動度が大きければ、液晶の
立ち上がり速度が高（なり駆動が容易となる。
、トランジスタのしきい値電圧が小さければ、液晶の立
ち上りがより低い電圧で可能となり、駆動による消費電
力が低減され、又電界効果易動度が大きければ、液晶の
立ち上がり速度が高（なり駆動が容易となる。
従来アモルファスシリコン薄膜トランジスタのしきい値
電圧、電界効果易動度は、絶縁層と半導体層の界面のス
トレスの低減や、絶縁層、半導体のトラップ準位の低減
によって改善されてきたが、十分に満足するものではな
かった。又駆動時のしきい値電圧のシフトも大きな問題
となっていて、これがダイナミック駆動の液晶表示装置
の誤動作にもつながっていた。
電圧、電界効果易動度は、絶縁層と半導体層の界面のス
トレスの低減や、絶縁層、半導体のトラップ準位の低減
によって改善されてきたが、十分に満足するものではな
かった。又駆動時のしきい値電圧のシフトも大きな問題
となっていて、これがダイナミック駆動の液晶表示装置
の誤動作にもつながっていた。
〈課題を解決するための手段〉
本発明は、アモルファスシリコン薄膜トランジスタアレ
イの製造方法であって、プラズマＣＶＤ法で作製する半
導体層アモルファスシリコン膜の基板温度を１８０℃〜
３００℃の間にすることで、アモルファスシリコン薄膜
トランジスタのデバイス特性であるしきい値電圧および
電界効果易動度を可変することができる薄膜トランジス
タアレイの製造方法である。
イの製造方法であって、プラズマＣＶＤ法で作製する半
導体層アモルファスシリコン膜の基板温度を１８０℃〜
３００℃の間にすることで、アモルファスシリコン薄膜
トランジスタのデバイス特性であるしきい値電圧および
電界効果易動度を可変することができる薄膜トランジス
タアレイの製造方法である。
〈発明の詳細な
説明の製造方法の実施例を第１面および第３面を用いて
詳細に説明する。製造工程は第３面（ａ）に示すように
、石英ガラス等の透明基板１上に、Ｃｒ、 Ｔｉ等の金
属により、ゲート電極パターン２、及びＩＴＯ等の透明
導電膜からなる液晶表示装置のための画素電極用透明電
極パターン３を作成する。
詳細に説明する。製造工程は第３面（ａ）に示すように
、石英ガラス等の透明基板１上に、Ｃｒ、 Ｔｉ等の金
属により、ゲート電極パターン２、及びＩＴＯ等の透明
導電膜からなる液晶表示装置のための画素電極用透明電
極パターン３を作成する。
次に第３図（ｂ）に示す様にプラズマＣＶ［ｌ装置を用
いて下層から順に窒化シリコン、酸化シリコン、酸化タ
ンタル等の絶縁体よりなるゲート絶縁膜４、アモルファ
スシリコン膜５、オーミックコンタクト層となるｎ０ア
モルファスシリコン膜６を連続に堆積する０次に直ちに
第３図（Ｃ）に示すようにｎ゛アモルファスシリコン膜
６上にソース電極、ドレイン電極相当部および配線相当
部分にＣｒ％Ａ１、Ｔｉ、 Ｎｉ等の金属又はＩＴＯ等
の透明導電膜により、ｎ°アモルファスシリコン膜保護
膜１０を形成する。
いて下層から順に窒化シリコン、酸化シリコン、酸化タ
ンタル等の絶縁体よりなるゲート絶縁膜４、アモルファ
スシリコン膜５、オーミックコンタクト層となるｎ０ア
モルファスシリコン膜６を連続に堆積する０次に直ちに
第３図（Ｃ）に示すようにｎ゛アモルファスシリコン膜
６上にソース電極、ドレイン電極相当部および配線相当
部分にＣｒ％Ａ１、Ｔｉ、 Ｎｉ等の金属又はＩＴＯ等
の透明導電膜により、ｎ°アモルファスシリコン膜保護
膜１０を形成する。
続いて第３図（ｄ）に示す様にアモルファスシリコンＴ
ＰＴを動作させる。島状部分（以下アイランドと記す）
、およびソース・ドレイン配線相当部分により除去し、
チャネル部付近をアイランドにする。さらに第３図（ｅ
）に示す様に画素電極用透明電極３上にドレイン電極と
のコンタクトを取るためにスルーホール３０をエツチン
グにより形成する。
ＰＴを動作させる。島状部分（以下アイランドと記す）
、およびソース・ドレイン配線相当部分により除去し、
チャネル部付近をアイランドにする。さらに第３図（ｅ
）に示す様に画素電極用透明電極３上にドレイン電極と
のコンタクトを取るためにスルーホール３０をエツチン
グにより形成する。
その後、第３図（ｆ）に示すようにソース配線電極１１
、ドレイン配線電極１２を、ＡＩ、Ｃｒ、等の金属又は
ＩＴＯ等の透明導電膜により被覆、パターニングして作
成する。この時、スルホール３０を介して、ドレイン電
極に相当するｎ１アモルファスシリコン層保Ｓ！膜１０
と、画素電橋用透明電極３が接続される。
、ドレイン配線電極１２を、ＡＩ、Ｃｒ、等の金属又は
ＩＴＯ等の透明導電膜により被覆、パターニングして作
成する。この時、スルホール３０を介して、ドレイン電
極に相当するｎ１アモルファスシリコン層保Ｓ！膜１０
と、画素電橋用透明電極３が接続される。
次に第３図（ｇ：Ｉに示すようにアモルファスシリコン
ＴＰＴのチャネル部３１上のｎ０アモルファスシリコン
膜をエツチングし除去し、最後に第３図（ハ）に示すよ
うにプラズマＣＶＤ装置により窒化ジルコン膜又は酸化
シリコン膜等を被覆するかあるいは、ＰＳＧ膜等をコー
ティングした後にバターニングしてアモルファスシリコ
ンＴＰＴ （第１図）を完成する。
ＴＰＴのチャネル部３１上のｎ０アモルファスシリコン
膜をエツチングし除去し、最後に第３図（ハ）に示すよ
うにプラズマＣＶＤ装置により窒化ジルコン膜又は酸化
シリコン膜等を被覆するかあるいは、ＰＳＧ膜等をコー
ティングした後にバターニングしてアモルファスシリコ
ンＴＰＴ （第１図）を完成する。
この工程の中のアモルファスシリコンＴＰＴの半導体層
であるアモルファスシリコン膜５のプラズマＣＶＤ法に
よる作製において、基板温度を１８０℃〜３００℃の間
とする。
であるアモルファスシリコン膜５のプラズマＣＶＤ法に
よる作製において、基板温度を１８０℃〜３００℃の間
とする。
その後、望ましくは、完成したアモルファスシリコンＴ
ＦＴを２００℃以上３５０℃以下の温度で、加熱処理を
行う。
ＦＴを２００℃以上３５０℃以下の温度で、加熱処理を
行う。
〈発明の作用〉
以上の様な工程でアモルファスシリコンＴＦＴアレイを
作成すると、アモルファスシリコン膜５の基板温度を変
化させることにより、しきい値電圧（Ｖｔｈ）と電界効
果易動度（μ、、）を可変可能である。第２図に示した
ように基板温度が３２０℃から２３０℃（７）間テｖｔ
ｈが３．５（Ｖ） 〜１．５ｍまで可変でき、μＦＥＴ
もすべて０．８（ｃ＋ｊ／ＶＳ）以上と良好である。
作成すると、アモルファスシリコン膜５の基板温度を変
化させることにより、しきい値電圧（Ｖｔｈ）と電界効
果易動度（μ、、）を可変可能である。第２図に示した
ように基板温度が３２０℃から２３０℃（７）間テｖｔ
ｈが３．５（Ｖ） 〜１．５ｍまで可変でき、μＦＥＴ
もすべて０．８（ｃ＋ｊ／ＶＳ）以上と良好である。
又、以上の様な工程で作成したアモルファスシリコンＴ
ＦＴアレイを２００℃以上３５０″Ｃ以下の温度で加熱
すると、表１に示したように、ゲート電極に直流電圧２
０ （Ｖ）を２時間印加後のｖｔｈのシフトを加熱前の
２．２４ｍ から、加熱後には、０．９３（Ｖ）に抑え
ることができる。
ＦＴアレイを２００℃以上３５０″Ｃ以下の温度で加熱
すると、表１に示したように、ゲート電極に直流電圧２
０ （Ｖ）を２時間印加後のｖｔｈのシフトを加熱前の
２．２４ｍ から、加熱後には、０．９３（Ｖ）に抑え
ることができる。
〈発明の効果〉
以上のように、しきい値電圧（Ｖｔｈ）、電界効果易動
度（μ２．Ｔ）が可変であると、ＴＦＴａ、晶パネル駆
動時に最適のＴＰＴ特性を選択しＴＦＴアレイの作製が
可能である。
度（μ２．Ｔ）が可変であると、ＴＦＴａ、晶パネル駆
動時に最適のＴＰＴ特性を選択しＴＦＴアレイの作製が
可能である。
又、アモルファスシリコンＴＦＴアレイのｖｔｈ のシ
フトの抑えることができれば、ＴＰＴ液晶パネルの長時
間の駆動による画素特性の劣化を低減させＴＰＴ液晶表
示パネルの信頼性が向上する。
フトの抑えることができれば、ＴＰＴ液晶パネルの長時
間の駆動による画素特性の劣化を低減させＴＰＴ液晶表
示パネルの信頼性が向上する。
以下に本発明による実施例を示す。
〈実施例１〉
低膨張ガラス（コーニング７０５９ ）上にＣｒを用い
たゲート電極及びＩＴＯを用いた画素電極をパターニン
グした基板を作製し、プラズマＣＶＤ装置を用いて、ア
モルファスシリコン膜の基板温度を３２０℃１２６０’
Ｃ，２３０℃１２００”Ｃの５点として、窒化シリコン
膜（３０００人）、アモルファスシリコン膜（５０００
人）、ｎ゛ア７モルフアスシリコン膜００人）の順に連
続に成膜した０次にプラズマＣＶＤ装置から取り出した
直後に直ちにＣｒを２０００人の厚みでスパッタリング
法により成膜した後、ウェットエツチングにより所定の
パターン化を行ない、ｎ１アモルファスシリコン層保護
膜を形成した０次にドライエツチングにより、アモルフ
ァスシリコンＴＦＴのチャネル部周辺を島状にしてｎ゛
ア７モルフアスシリコン膜−ト絶縁膜を残し、他のソー
ス・ドレイン電極配線相当部下部を除いた部分にはゲー
ト絶縁膜のみが残るようにする。その後、ＩＴＯ画素画
素上にスルホールをドライエツチングにより形成し、さ
らにＡＩを電子ビーム蒸着装置により３０００人蒸着０
、ソース・ドレイン配線電極をパターニングする。そし
て、アイランド上のソース・ドレイン電極をマスクとし
て、ドライエツチングによりｎ０アモルファスシリコン
膜の削除ヲ行ない、直ちにパッシベーション膜である窒
化トリコン膜５０００人をプラズマＣＶＤ装置を用いて
成膜し、その後ドライエツチングによりパターニングし
た。このようにして作製したアモルファスシリコンＴＦ
Ｔを２５０℃１時間加熱処理後Ｖｔｈ（Ｌきい値電圧）
、μ１．．（電界効果易動度）を測定した所、表２およ
び第２図に示した通り、アモルファスシリコン膜の基板
温度をかえることにより、種々のりｔｈ 、μ、、ヲも
つアモルファスシリコンＴＰＴの作製ができた。
たゲート電極及びＩＴＯを用いた画素電極をパターニン
グした基板を作製し、プラズマＣＶＤ装置を用いて、ア
モルファスシリコン膜の基板温度を３２０℃１２６０’
Ｃ，２３０℃１２００”Ｃの５点として、窒化シリコン
膜（３０００人）、アモルファスシリコン膜（５０００
人）、ｎ゛ア７モルフアスシリコン膜００人）の順に連
続に成膜した０次にプラズマＣＶＤ装置から取り出した
直後に直ちにＣｒを２０００人の厚みでスパッタリング
法により成膜した後、ウェットエツチングにより所定の
パターン化を行ない、ｎ１アモルファスシリコン層保護
膜を形成した０次にドライエツチングにより、アモルフ
ァスシリコンＴＦＴのチャネル部周辺を島状にしてｎ゛
ア７モルフアスシリコン膜−ト絶縁膜を残し、他のソー
ス・ドレイン電極配線相当部下部を除いた部分にはゲー
ト絶縁膜のみが残るようにする。その後、ＩＴＯ画素画
素上にスルホールをドライエツチングにより形成し、さ
らにＡＩを電子ビーム蒸着装置により３０００人蒸着０
、ソース・ドレイン配線電極をパターニングする。そし
て、アイランド上のソース・ドレイン電極をマスクとし
て、ドライエツチングによりｎ０アモルファスシリコン
膜の削除ヲ行ない、直ちにパッシベーション膜である窒
化トリコン膜５０００人をプラズマＣＶＤ装置を用いて
成膜し、その後ドライエツチングによりパターニングし
た。このようにして作製したアモルファスシリコンＴＦ
Ｔを２５０℃１時間加熱処理後Ｖｔｈ（Ｌきい値電圧）
、μ１．．（電界効果易動度）を測定した所、表２およ
び第２図に示した通り、アモルファスシリコン膜の基板
温度をかえることにより、種々のりｔｈ 、μ、、ヲも
つアモルファスシリコンＴＰＴの作製ができた。
ｏ Ｖｔｈ ： （Ｖ） ｔｔｙｔｔ ：（ｃｄ
／Ｖｓｅｃ）０加熱条件（２５０’Ｃ１１時間） ｏ ＤＣ電圧２０（Ｖ）、２時間 ｏ Ｖｔｈ ： （Ｖ） ｕｒｔｔ ：（ｃ４／Ｖ
ｓｅｃ）０加熱条件（２５０’Ｃ，１時間） 〈実施例２〉 実施例１と同様に作製したアモルファスシリコン薄膜ト
ランジスタで、大気中２５０’Ｃで１時間加熱前、加熱
後の試料をゲート電極に直流電圧２０Ｖで、２時間印加
し、しきい値電圧（Ｖｔｈ）のシフトを測定した。その
結果は表１に示すように、加熱前の試料Ｎｏ、１はＤＣ
印加前後で２．２４ （Ｖ）であるが、加熱後の試料Ｎ
ｏ、２はＤＣ印加前後で０．９３ｍ とシフト量が少
ない、加熱処理により、経時変化の少ない良好なアモル
ファスシリコン薄膜トランジスタアレイの作製が可能と
なった。
／Ｖｓｅｃ）０加熱条件（２５０’Ｃ１１時間） ｏ ＤＣ電圧２０（Ｖ）、２時間 ｏ Ｖｔｈ ： （Ｖ） ｕｒｔｔ ：（ｃ４／Ｖ
ｓｅｃ）０加熱条件（２５０’Ｃ，１時間） 〈実施例２〉 実施例１と同様に作製したアモルファスシリコン薄膜ト
ランジスタで、大気中２５０’Ｃで１時間加熱前、加熱
後の試料をゲート電極に直流電圧２０Ｖで、２時間印加
し、しきい値電圧（Ｖｔｈ）のシフトを測定した。その
結果は表１に示すように、加熱前の試料Ｎｏ、１はＤＣ
印加前後で２．２４ （Ｖ）であるが、加熱後の試料Ｎ
ｏ、２はＤＣ印加前後で０．９３ｍ とシフト量が少
ない、加熱処理により、経時変化の少ない良好なアモル
ファスシリコン薄膜トランジスタアレイの作製が可能と
なった。
第１図は、本発明の製造方法により得られる薄膜トラン
ジスタアレイの一例を示す断面図であり、第２図は本発
明のｉ膜トランジスタアレイのアモルファスシリコン薄
膜トランジスタの静特性のアモルファスシリコン膜作製
の基板温度依存性を示したグラフ図であり、第３図（ａ
）〜（５）は本発明薄膜トランジスタアレイの製造方法
の一実施例を工程順に示す説明図である。 １・・・透明基板 ２・・・ゲート電極３・・・画素
電極用透明電極 ４・・・ゲート絶縁膜 ５・・・アモルファスシリコン膜 ６・・・ｎ“アモルファスシリコン膜 ９・・・［Ｎ！ｌＩ（ハンシベーシヲン膜）１０・・・
ｎ３アモルファスシリコン層保護膜１１・・・ソースミ
ｔ掻１２・・・ドレイン電極第１図 第２図 第 ３ 図
ジスタアレイの一例を示す断面図であり、第２図は本発
明のｉ膜トランジスタアレイのアモルファスシリコン薄
膜トランジスタの静特性のアモルファスシリコン膜作製
の基板温度依存性を示したグラフ図であり、第３図（ａ
）〜（５）は本発明薄膜トランジスタアレイの製造方法
の一実施例を工程順に示す説明図である。 １・・・透明基板 ２・・・ゲート電極３・・・画素
電極用透明電極 ４・・・ゲート絶縁膜 ５・・・アモルファスシリコン膜 ６・・・ｎ“アモルファスシリコン膜 ９・・・［Ｎ！ｌＩ（ハンシベーシヲン膜）１０・・・
ｎ３アモルファスシリコン層保護膜１１・・・ソースミ
ｔ掻１２・・・ドレイン電極第１図 第２図 第 ３ 図
Claims (2)
- （１）半導体アモルファスシリコン膜をプラズマＣＶＤ
法で作製し、かつその際の基板温度を１８０℃〜３００
℃の範囲に設定することを特徴とする薄膜トランジスタ
アレイの製造方法。 - （２）アモルファスシリコン薄膜トランジスタ構築後に
２００℃以上３５０℃以下で加熱処理を行う請求項（１
）に記載の薄膜トランジスタアレイの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63081759A JPH01253965A (ja) | 1988-04-01 | 1988-04-01 | 薄膜トランジスタアレイの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63081759A JPH01253965A (ja) | 1988-04-01 | 1988-04-01 | 薄膜トランジスタアレイの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01253965A true JPH01253965A (ja) | 1989-10-11 |
Family
ID=13755375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63081759A Pending JPH01253965A (ja) | 1988-04-01 | 1988-04-01 | 薄膜トランジスタアレイの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01253965A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03220529A (ja) * | 1990-01-25 | 1991-09-27 | Nec Corp | アクティブマトリックス液晶ディスプレイの製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56135968A (en) * | 1980-03-27 | 1981-10-23 | Canon Inc | Amorphous silicon thin film transistor and manufacture thereof |
| JPS62299080A (ja) * | 1986-06-18 | 1987-12-26 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1988
- 1988-04-01 JP JP63081759A patent/JPH01253965A/ja active Pending
Patent Citations (2)
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03220529A (ja) * | 1990-01-25 | 1991-09-27 | Nec Corp | アクティブマトリックス液晶ディスプレイの製造方法 |
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