JPS5916378A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体装置火に詳しくは薄膜半導体を用いた薄
膜トランジスタ（以下ＴＰＴという）に関する。

ＴＰＴは例えばＸ−Ｙマトリックス１駆動表示装置ある
いは長尺イメージセンサのスイッチ素子としてその実用
化が長らく要望されて来た。近年シランのグロー放電分
解その他の方法により製膜される非晶質シリコン（以下
ａ−ｓｉという）は、キャップ中の周圧準位密度が小さ
く、且つ比較的化学的に安定で、膜質の再現性、均一性
が良いことから、例えば前記した用途等に用いるＴＰＴ
素子用半導体材料として有望視されてきた。最近ではゲ
ート絶縁膜に窒化シリコン、窒化、酸化／リコン、酸化
ンリコン等を用いたａ−３ｉＴＦＴ素子では、１０ｖ内
外又はそれ以下のゲート電圧で十分にトランジスタのオ
ン・オフ制御が可能となり、その工業的応用の可能性が
極めて濃厚となって来た。しかしながら、前記した例え
ばＸ−Ｙマトリックス表示装置等には数千から数１０万
個のＴＰＴが集積して使用されねばならず、これら多数
の素子のうち１ケでも動作不良があれは、その装置は使
用不能とされざるを得ない宿命を担っている。

一方これらのＴＰＴではゲート絶縁膜には気相からの堆
積薄膜が用いられる。これらの薄膜には基板上のゴミそ
の他の原因により、平均的堆積膜厚に比べて薄く電気的
耐圧の低い部分が発生しがちである。この最低のゲート
耐圧を有する素子が設剖値を満すならば装置は使用に供
し得る。しかし、設計値以上のゲート電圧が静電気その
他の理由によシ印加された場合、まず最低耐圧を有する
素子が破壊され、装置全体が使用不能となる。

本発明は前記したＴＰＴに於て、ゲート絶縁膜の破壊を
防止し得る構造を容易に実現することを目的とするもの
で、信号処理用のＴＰＴとケート保護用のＴＰＴを簡便
に一体化した構造を提供するものである。

以下実施例を用いて本発明を説明する。

〔実施例１〕 □錨もそへ、。オ、え［ｌｉ）□体装置。ヵ、。

実施例の概略を示す。第１図はその平面図を、第２図は
第１図１−１′線断面図を、第３図はその等価回路図を
示す。本実施例の装置は以下のようにして製作した。ガ
ラス基板１の一主面上に蒸着されたＣｒ薄膜よりゲート
電極２，３．４を選択的に形成する。その後ゲート電極
２．３．４及び基板１を被覆するように絶縁膜５として
酸化ンリコン膜を３００ｎｍ、半導体薄膜６としてａ−
８ｉ膜を４ｏｏｎｍプラズマＣＶＤ法により連続して堆
積した。続いてＡ５を約５００ｎｍ蒸着し、ソース又は
ドレインとなる電極７，８，９，１０．１１を選択形成
した。

ドレイン電極８にて構成されるＴＰＴがゲートに信号が
入力されドレインより出力信号がとり出される信号処理
用の主トランジスタＴｒ１である。そしてその右方の部
分が主ゲート電極２上のゲート絶縁膜の破損を防止する
ためにもうけられた保護用のトランジスタＴｒ２　、　
Ｔｒ３である。第３図の回路図に示すように主トランジ
スタＴｒ＋のゲート電極２と保護用トランジスタＴｒ２
のゲート電極４及びドレイン電極９は接続されている。

更にＴｒ２のソース電極１０はＴｒ３のドレイン電極と
なり、このドレイン電極１０とゲート電極３が接続され
Ｔｒｘのソース電極１１はアースされている。

第４図に保護トランジスタＴｒ３のゲート電圧ＶＧ対ド
レイン電流ｉＤ特性をｎ−チャンネル飽和ドレイン電流
ｉＤＳで規格化して示す。図に於てＶｏ（４−）側でｉ
Ｄが急増する電圧を閾値電圧ｖＴとすれば、図の特性で
は３ｖＴ程度のゲート電圧印加Ｔｒ＋のゲートに対する
入力端２ａから見た回路のインピーターンスばＶ６：２
ＶＴ’１では太きいが、ｖＧ〉２ｖＴとなると急激に低
下し、ゲート電極２に過大な電圧が印加されるのを防止
することができた。

第４図の特性例を考慮すると、保護トランジスタを３段
に接続すれば、Ｔｒ＋を十分に飽和電流１で駆動でき、
且つ、飽和電流を与えるゲート電圧以上ではゲート回路
の入力インビダンスは急激に減少する。この様に保護ト
ランジスタの接続段数は必袈に応じて増減すれば良い。

以上ではケートに過大な正電圧が印加されるのを防止す
る機能について述べたが、第４図の特性から明らかなよ
うにａ−３ｉＴＦＴはゲートに負電圧が印加された場合
にも、ｐ−チャンネル動作による電流を流し得る。従っ
て例えば第３図のような構成により、正負の過大ゲート
電圧に対してゲート保護の機能を発揮できる。

〔実施例２〕 第６図は本発明の第２の実施例の装置、即ちａ−３ｉＴ
ＦＴによりＸ、Ｙマトリックス駆動液晶表示装置を製作
した例の回路図を示す。図に於て２１．２２．２３はｎ
チャンネル動作のみを示す保護トランジスタ、３１　．
３２，４１　．４２はマトリックスの各要素に配置され
たＴＦＴ、３１ａ。

３２ａ　、４１　ａ　、４２ａは液晶を、５１，５２゜
５３はゲートパスラインを、６５，５６．５７はソース
パスラインを、６０Ｕ電源を示す０本装置のトランジス
タアレーは次のようにして製作した。先ずガラス基板上
に透明電導膜（酸化インジューム・錫）を蒸着しこれを
所望の絵素パターンに形成する。次にＭＯを蒸着し、こ
れより各要素トランジスタのゲート電極及びゲートパス
ラインを形成した。次にゲート絶縁膜として窒化シリコ
ンを、半導体薄膜としてａ、ｓｉをプラズマＣＶＤ法に
より連続してそれぞれ４００ｎｍ及び５ｏｏｎｍ堆積し
、その後ａ、ｓｉ膜を所望部位を除きフォトエツチング
法により除去した。史に窒化シリコン膜の一部を同じく
除去し、コンタクトウィンドウを形成した。その後ソー
ス・ドレイン電極及びゲートパスラインの取出し電極を
Ａβ蒸着膜のパタニングにより形成することにより、保
護トランジスタ２１，２２．２３を有するＴＰＴアレー
が完成する。このＴＰＴアレー〇付設されたガラス基板
と、対向する透明電極を付着させたガラス基板との間に
液晶を挾持して、７トリノクス駆動液晶表示パネルが完
成する。

第６図には上記のように窒化シリコン膜をゲート絶縁膜
として用いたａ−３ｉＴＦＴのトレイン電圧ＶＤ−１■
印加時のゲート電圧ｖＧ対トレイン電流の関係を示す。

図のように本構造のトランジスタはｖＧ＞Ｏで良好なｎ
−チャンネル型電導を示す。一方図示した負ゲート電圧
の範囲では顕著なｐ−チャンネル電導を示さないが、負
の高いゲート電圧に対してばｐ−チャンネル電導を示す
ことが確認された。このトランジスタのゲートを第５図
に示したように、ドレイン（第５図の信号パスラインを
ソース・バスと呼んだので便宜上、こ悦ように定義する
。）に接続した形で構成される塙護トランジスタ２１，
２２．２３を各ゲートバス５１，５２．’５３に接続し
た場合、ゲートパスラインに印加された負の電圧は第６
図のｎ−チャンネル電導特性により減衰し、過大負電圧
から各要素トランジスタを保護する。

一部ゲートバスに加えられた正電圧が特に高くない場合
（０〈■ｏく２０〜３０ｖ）保護トラン／メタのｐチャ
ンネル電導は顕著でなく、ゲートバス６１．５２．５３
に加えられたゲート電圧は減衰することなく各要素トラ
ンジスタ（３１゜３．２，４１．４２等）のゲートに印
加され、各要素トランジスタを十分にオンすることがで
きる。

更に過大正電圧が印加されれば、保護トランジスタ２１
，２２．２３のｐ−チャンネル電導が動き、要素トラン
ジスタのゲート電圧を低下させることができる。

以上説明したように本発明では、保護トランジスタの作
製は各要素トランジスタの製作工程と全く同じ工程で同
時に可能であり、且つ各侠素トラ＼ンンスタの過大ゲー
ト電圧が印加されるのを防止−：できた。こうして特に
工程数を増やすことなく、保護トランジスタをアレー中
に作シ込むことができ、アレーの各要素トランジスタの
ゲ〜ｌ・絶縁膜破損を防止することができ、ＴＰＴを大
規模に集積したＴＦＴアレーを歩留ｐ良ぐ料作すること
が可能となった。

以上本発明をプラズマＣＶＤ法で堆積したａ、５ｉＴＦ
Ｔを用いた半導体装置を例に説明したが、本発明は単に
ａ、ｓｉ　Ｔ　Ｆ　Ｔにのみ限定されるものではなく、
微結晶シリコン、多結晶シリコンその他の非単結晶性半
導体を用いたＴＰＴに適用できる。

更にゲート絶縁膜としても酸化シリコンや窒化シリコン
に限られないのは当然である。

【図面の簡単な説明】

第１図は本発明の第１の実施例にかかるＴＰＴの概略平
面図、第２図は第１図の１−１′線断面図、第３図は第
１の実施例の等価回路図、第４図は第１の実施例装置の
保護トランジスタＴｉｓのゲート電圧対ドレイン電流ｉ
Ｄ特性を飽和ドレイン電流ｉＤＳで規格化して示す図、
第６図は本発明の第２の実施例にかかるマトリックス駆
動液晶表示装置の概略回路図、第６図は第５図に示す本
発明の第２の実施例装置の保護トランジスタのゲート電
圧対ドレイン電流の関係を示す図である。 Ｔｒ＋・・・・・・信号用トランジスタ、Ｔｒ２．　Ｔ
ｒｓ・・・・保護トランジスタ、２，３．４・・・・・
・ゲート電極、３　、８　、９　、１０　、１１−・・
−・ソース、ドレイン７Ｅ極、２１，２２．２３・・・
・・ｎ−チャンネル動作保護トランジスタ、３１　．３
２，４１．４２・・ｎチャンネル動作要素トランジスタ
、３１ａ、３２ａ。 ４１ａ、４２ａ・・・・・・液晶、５１．５２．６３　
　　・ゲートバス、６１５．５６．５７　・・・ソース
ハス、６０・・・・・・電源。

Claims (2)

【特許請求の範囲】
1. （１）絶縁性基板の一生面上に選択的に形成された第１
   ．第２の電極と、前記第１．第２の電極に密着して形成
   された絶縁膜と、前記絶縁膜の前パ 記載１．第２の電極と接する面の反体制の面に密着して
   形成された半導体薄膜と、前記半導体薄膜と接して前記
   第１の電極の両側に選択的に形成された第３．第４の電
   極と、前記半導体薄膜と接して前記第２の電極の両側に
   選択的に形成された第５．第６の電極とを有するととも
   に、前記第１．第２の電極及び前記第６又は第６の電極
   が電気的に接続されていることを特徴とする半導体装置
   。
2. （２）第１．第２の電極が絶縁ゲート電界効果薄膜トラ
   ンジスタのゲート電極を構成し、絶縁膜が前記トランジ
   スタのゲート絶縁膜を構成し、第３．第５の電極がソー
   ス又はトレイン電極　、はソース電極を構成し、前記第
   １又は第２の電極をゲート電極とするトランジスタのど
   ちらか一方をゲート保護トランジスタとする特許請求の
   範囲第１項に記載の半導体装置。 （３ン　　半導体薄膜が、非晶質、微結晶質あるいは多
   結晶シリコンである特許請求の範囲第１項に記載の半導
   体装置。