JPS62214669A - 自己整合型非晶質シリコン薄膜トランジスタ及びその製造方法 - Google Patents
自己整合型非晶質シリコン薄膜トランジスタ及びその製造方法Info
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- JPS62214669A JPS62214669A JP5754486A JP5754486A JPS62214669A JP S62214669 A JPS62214669 A JP S62214669A JP 5754486 A JP5754486 A JP 5754486A JP 5754486 A JP5754486 A JP 5754486A JP S62214669 A JPS62214669 A JP S62214669A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は自己整合型非晶質８ｉ薄膜トランジスタ及びそ
の製造方法に関する。
の製造方法に関する。
（従来の技術）
近年液晶フラットディスプレイ、あるいは長尺イメージ
センサの駆動デバイスとして使われる薄膜トランジスタ
の研究開発が盛んに行なわれている。
センサの駆動デバイスとして使われる薄膜トランジスタ
の研究開発が盛んに行なわれている。
フラットパネルディスプレイの画品質向上やイメージセ
／すの高速化のために、ゲート金属、ソース・ドレイン
電極間容量の低減された自己整合型薄膜トランジスタが
強く望まれている。
／すの高速化のために、ゲート金属、ソース・ドレイン
電極間容量の低減された自己整合型薄膜トランジスタが
強く望まれている。
液晶ポケットカラーテレビ（電子通信学会、を子デバイ
ス研究会技術報告、ＥＤ−８４−７０（１９８４））、
また、この自己整合型薄膜トランジスタは、トランジス
タ形成時の目合せ精度を軽減できるため、上記大面積デ
バイスを形成するときには有用な素子でちゃ、特に非晶
質シリコンを用いた自己整合型薄膜トランジスタは、非
晶質シリコンが低温形成で大面積に形成できる。また、
抵抗率が高くオーｙ （ＯＦＦ’）電流が小さい等の利
点を有するため特に強く開発を急がれている。
ス研究会技術報告、ＥＤ−８４−７０（１９８４））、
また、この自己整合型薄膜トランジスタは、トランジス
タ形成時の目合せ精度を軽減できるため、上記大面積デ
バイスを形成するときには有用な素子でちゃ、特に非晶
質シリコンを用いた自己整合型薄膜トランジスタは、非
晶質シリコンが低温形成で大面積に形成できる。また、
抵抗率が高くオーｙ （ＯＦＦ’）電流が小さい等の利
点を有するため特に強く開発を急がれている。
第３図（ｄＪには従来例の非晶質シリコンを用いた自己
整合型薄膜トランジスタの断面図を示す。
整合型薄膜トランジスタの断面図を示す。
（電子通信学会技術研究報告、 ｖｏｌ ３８ 、Ｎｎ
ｌ ６ ＬＥＤ８３−７０ページ４７−５２） この構造の薄膜トランジスタの製造工程を第３図（ａ）
〜（ｄ）に示す。まず、第３図（ａ）に示すよ５に、ガ
ラス基板１５にゲート金属を形成し、バターニングし、
ゲート金属１６を形成する。この上にゲート絶縁膜１７
、非晶質シリコン膜１８を順次形成し、所望の大きさに
パターニングする。この上に７オトレジスト１９を塗布
し、ガラス基板側から紫外光２０を照射することにより
、フォトレジスト１９ｔ−感光させる。この時ゲート電
極１６がマスクとなってゲート電極１６上のフォトレジ
スト１９は感光しない。紫外光２０の感光時間は、紫外
光２０が非晶質シリコン１８を透過する割合によって変
わるが、２０分以上の露光時間が必要である。これを現
象すると第３図（ｂＪに示す様にゲート電極１６の直上
のみにレジスト１９が残る。
ｌ ６ ＬＥＤ８３−７０ページ４７−５２） この構造の薄膜トランジスタの製造工程を第３図（ａ）
〜（ｄ）に示す。まず、第３図（ａ）に示すよ５に、ガ
ラス基板１５にゲート金属を形成し、バターニングし、
ゲート金属１６を形成する。この上にゲート絶縁膜１７
、非晶質シリコン膜１８を順次形成し、所望の大きさに
パターニングする。この上に７オトレジスト１９を塗布
し、ガラス基板側から紫外光２０を照射することにより
、フォトレジスト１９ｔ−感光させる。この時ゲート電
極１６がマスクとなってゲート電極１６上のフォトレジ
スト１９は感光しない。紫外光２０の感光時間は、紫外
光２０が非晶質シリコン１８を透過する割合によって変
わるが、２０分以上の露光時間が必要である。これを現
象すると第３図（ｂＪに示す様にゲート電極１６の直上
のみにレジスト１９が残る。
次に、第３図（ｃ）に示すように、この上に註型非晶質
シリコン膜２１を形成し、次に、ソース・ドレイン１Ｊ
ｔｆ！用金属２２を蒸着する。次に、フォトレジストに
よるり７トオ７による不要なｎ＋非非晶質シリコ腹膜２
１およびソース・ドレイン電極用金属２２ｆｔ取除けば
第３図（ｄ）のように自己整合型非晶質Ｓｉ薄膜トラン
ジスタが完成する。
シリコン膜２１を形成し、次に、ソース・ドレイン１Ｊ
ｔｆ！用金属２２を蒸着する。次に、フォトレジストに
よるり７トオ７による不要なｎ＋非非晶質シリコ腹膜２
１およびソース・ドレイン電極用金属２２ｆｔ取除けば
第３図（ｄ）のように自己整合型非晶質Ｓｉ薄膜トラン
ジスタが完成する。
一方弁晶質シリコン膜を用い表面をレーザ光を用いて多
結晶化し、この多結晶化膜を用いた多結晶８ｉ薄膜トラ
ンジスタも開発されている。（第４６回応用物理学会学
術講演会予稿集２ａ−ＺＡ−３ｐ７ｏ４１９８５年）第
４図に上記多結晶Ｓｉ薄膜ト２ンジスタの構造を示す。
結晶化し、この多結晶化膜を用いた多結晶８ｉ薄膜トラ
ンジスタも開発されている。（第４６回応用物理学会学
術講演会予稿集２ａ−ＺＡ−３ｐ７ｏ４１９８５年）第
４図に上記多結晶Ｓｉ薄膜ト２ンジスタの構造を示す。
これはガラス基板２５上に形成された非晶質シリコン膜
２６ｆ：レーザ光を用いてその表面を多結晶化した多結
晶膜２７を用いた薄膜トランジスタであシ、ソース・ド
レイン領域２８は多結晶シリコン薄膜にイオン注入して
形成される。したがってこの方法においても通常のＳｉ
ＭＯＳＦＥＴと類似の自己整合型薄膜トランジスタが
比較的簡単に形成し９る〇 （発明が解決しようとする問題点） しかしながら第３図（ａ）〜（ｄ）に示した上記方法の
薄膜トランジスタは、液晶ディスプレイやイメージセン
サ用ＴＰＴプレイとしてはオフ（ＯＦＦ）電流が小さく
特性的には満足できるものの、紫外光による露光時間が
長く、また、ｎ＋＋晶質シリコン膜とソース・ドレイン
電極のリフトオフ工程が難かしく、歩どまシ低下を来し
生産的に問題があるＯ また、第４図に示した薄膜トランジスタは、多結晶Ｓｉ
であるため、抵抗率がそれほど大きくなくまた。多結晶
８ｉの接合も非晶質Ｓｉの接合に比較して十分ではない
ためオフ電流が１〜５Ｘ１ＯＡと比較的大きく前記デバ
イス応用としては不十分であった。
２６ｆ：レーザ光を用いてその表面を多結晶化した多結
晶膜２７を用いた薄膜トランジスタであシ、ソース・ド
レイン領域２８は多結晶シリコン薄膜にイオン注入して
形成される。したがってこの方法においても通常のＳｉ
ＭＯＳＦＥＴと類似の自己整合型薄膜トランジスタが
比較的簡単に形成し９る〇 （発明が解決しようとする問題点） しかしながら第３図（ａ）〜（ｄ）に示した上記方法の
薄膜トランジスタは、液晶ディスプレイやイメージセン
サ用ＴＰＴプレイとしてはオフ（ＯＦＦ）電流が小さく
特性的には満足できるものの、紫外光による露光時間が
長く、また、ｎ＋＋晶質シリコン膜とソース・ドレイン
電極のリフトオフ工程が難かしく、歩どまシ低下を来し
生産的に問題があるＯ また、第４図に示した薄膜トランジスタは、多結晶Ｓｉ
であるため、抵抗率がそれほど大きくなくまた。多結晶
８ｉの接合も非晶質Ｓｉの接合に比較して十分ではない
ためオフ電流が１〜５Ｘ１ＯＡと比較的大きく前記デバ
イス応用としては不十分であった。
本発明の目的は、上述した非晶質シリコン薄膜トランジ
スタの製造におけるリフトオフ工程を含まず、簡単に自
己整合が行なえ、また、オフ電流の小さい自己整合型非
晶質シリコン薄膜トランジスタ及びその製造方法を提供
することにある。
スタの製造におけるリフトオフ工程を含まず、簡単に自
己整合が行なえ、また、オフ電流の小さい自己整合型非
晶質シリコン薄膜トランジスタ及びその製造方法を提供
することにある。
（問題点を解決するための手段）
本発明の第１の発明の自己整合型非晶質シリコン薄膜ト
ランジスタは、絶縁性基板上に形成された島状の非晶質
シリコン膜と、該非晶質シリコン膜に設けられたソース
・ドレイン領域と、該ソース・ドレイン領域の間の部分
の非晶質シリコン膜上に設けられた第１の絶縁膜と、該
第１の絶縁膜上に設けられたゲート電極と、前記ソース
・ドレイン領域の一部を除く全表面を被覆した第２の絶
縁膜と、前記ソース−ドレイン領域と電気的接触を形成
せしめるように設けられたソース・ドレイン電極からな
る自己整合型非晶質シリコン薄膜トランジスタにおいて
、前記ソース−ドレイン領域に少なくとも多結晶化シリ
コン層が含まれ、該多結晶化シリコン層がソース−ドレ
イン電極と電気的に接触して構成される。
ランジスタは、絶縁性基板上に形成された島状の非晶質
シリコン膜と、該非晶質シリコン膜に設けられたソース
・ドレイン領域と、該ソース・ドレイン領域の間の部分
の非晶質シリコン膜上に設けられた第１の絶縁膜と、該
第１の絶縁膜上に設けられたゲート電極と、前記ソース
・ドレイン領域の一部を除く全表面を被覆した第２の絶
縁膜と、前記ソース−ドレイン領域と電気的接触を形成
せしめるように設けられたソース・ドレイン電極からな
る自己整合型非晶質シリコン薄膜トランジスタにおいて
、前記ソース−ドレイン領域に少なくとも多結晶化シリ
コン層が含まれ、該多結晶化シリコン層がソース−ドレ
イン電極と電気的に接触して構成される。
また、本発明の第２の発明の自己整合型非晶質シリコン
薄膜トランジスタの製造方法は、絶縁性基板上に非晶質
シリコン膜を形成する工程と、該非晶質シリコン膜を島
状にエツチングする工程と、第１の絶縁膜およびゲート
金ＩＩ４を形成する工程と、該第１の絶縁膜とゲート金
属をエツチング加工して該非晶質シリコン膜上にゲート
絶縁膜、ゲート電極を形成する工程と、該ゲート電極を
マスクとして、不純物を非晶質シリコン中にドープする
ことによりソース・ドレイン領域を形成する工程と、５
００Ωｍより短波長光を照射することによりソース・ド
レイン領域の表面を多結晶化する工程と、少なくとも該
ソース・ドレイン領域と前記ゲート電極をおおうように
第２の絶縁膜を形成する工程と、ソース・ドレイン領域
上の第２の絶縁膜に穴を開けた後ソース・ドレイン電極
用金属を形成し、エツチング加工して、ソース・ドレイ
ン電極を形成し、該ソース・ドレイン電極と多結晶化し
たソース・ドレイン領域の表面との電気的接触をさせる
工程とを含んで構成される。
薄膜トランジスタの製造方法は、絶縁性基板上に非晶質
シリコン膜を形成する工程と、該非晶質シリコン膜を島
状にエツチングする工程と、第１の絶縁膜およびゲート
金ＩＩ４を形成する工程と、該第１の絶縁膜とゲート金
属をエツチング加工して該非晶質シリコン膜上にゲート
絶縁膜、ゲート電極を形成する工程と、該ゲート電極を
マスクとして、不純物を非晶質シリコン中にドープする
ことによりソース・ドレイン領域を形成する工程と、５
００Ωｍより短波長光を照射することによりソース・ド
レイン領域の表面を多結晶化する工程と、少なくとも該
ソース・ドレイン領域と前記ゲート電極をおおうように
第２の絶縁膜を形成する工程と、ソース・ドレイン領域
上の第２の絶縁膜に穴を開けた後ソース・ドレイン電極
用金属を形成し、エツチング加工して、ソース・ドレイ
ン電極を形成し、該ソース・ドレイン電極と多結晶化し
たソース・ドレイン領域の表面との電気的接触をさせる
工程とを含んで構成される。
（作用）
第１図に示した本発明の第１の発明は、ソース・ドレイ
ン領域はゲート電極と自己整合的に形成されておシ、こ
のためソース・ドレイン領域とゲート金属の重な多容量
はほとんどなく、重な多容量のバラツキは無視できる様
になり、液晶ディスプレイの高画品質化や、トランジス
タスイッチによる雑音が低下し、イメージセンサのＳ／
Ｎ向上と高速化が期待される。
ン領域はゲート電極と自己整合的に形成されておシ、こ
のためソース・ドレイン領域とゲート金属の重な多容量
はほとんどなく、重な多容量のバラツキは無視できる様
になり、液晶ディスプレイの高画品質化や、トランジス
タスイッチによる雑音が低下し、イメージセンサのＳ／
Ｎ向上と高速化が期待される。
トランジスタオン（ＯＮ）時にはチャネルとソース・ド
レイン電極は、多結晶化された低抵抗のソース・ドレイ
ン領域と接続されるため、比較的抵抗の高い非晶質８ｉ
ンース・ドレイン領域（１０３Ω−ｃＩｒＬ）のみの場
合におこりやすいオン電流低下はない。また、チャネル
部とソース・ドレイン領域は多結晶シリコンと非晶質シ
リコンの接合を利用するため、非晶質シリコンの高抵抗
性と、結晶粒径が非晶質Ｓｉ中にはないためオフ電流が
増加しない。このため、高いオン、オフ比を有する事が
期待される。
レイン電極は、多結晶化された低抵抗のソース・ドレイ
ン領域と接続されるため、比較的抵抗の高い非晶質８ｉ
ンース・ドレイン領域（１０３Ω−ｃＩｒＬ）のみの場
合におこりやすいオン電流低下はない。また、チャネル
部とソース・ドレイン領域は多結晶シリコンと非晶質シ
リコンの接合を利用するため、非晶質シリコンの高抵抗
性と、結晶粒径が非晶質Ｓｉ中にはないためオフ電流が
増加しない。このため、高いオン、オフ比を有する事が
期待される。
また、第２図に示す本発明の第２の発明において、自己
整合は、第２図（ｂ）に示すようにゲート電極４．また
はレジスト９ｔ−マスクにしてイオン注入１０する事に
よ）行なわれるため、リフトオフ工程は含まれず歩どま
ル低下のない自己整合型非晶質シリコン薄膜トランジス
タの製造方法が得られる。
整合は、第２図（ｂ）に示すようにゲート電極４．また
はレジスト９ｔ−マスクにしてイオン注入１０する事に
よ）行なわれるため、リフトオフ工程は含まれず歩どま
ル低下のない自己整合型非晶質シリコン薄膜トランジス
タの製造方法が得られる。
（実施例）
次に、本発明の実施例について図面を参照して説明する
。第１図は本発明の第１の発明の一実施例の断面図、第
２図（ａ）〜（ｄ）は本発明の第２の発明を説明するた
めに工程順に示した素子の断面図である。第１図および
第２図（ａ）〜（ｄ）を用いて本発明の詳細な説明する
。
。第１図は本発明の第１の発明の一実施例の断面図、第
２図（ａ）〜（ｄ）は本発明の第２の発明を説明するた
めに工程順に示した素子の断面図である。第１図および
第２図（ａ）〜（ｄ）を用いて本発明の詳細な説明する
。
まず、第２図（ａ）に示すように、非晶質シリコン薄膜
２をグロー放電分解法を用いてＳｉＨ４を分解し２５０
℃に加熱したガラス基板１上に１００ ＯＡ堆積させる
。続いて、非晶質シリコンを島状にエツチングした後、
この上にＳｉＮｘ膜３をＳｉＨ４とＮＨ，のグロー放電
分解法によ＃）２５００Ａ堆積する。
２をグロー放電分解法を用いてＳｉＨ４を分解し２５０
℃に加熱したガラス基板１上に１００ ＯＡ堆積させる
。続いて、非晶質シリコンを島状にエツチングした後、
この上にＳｉＮｘ膜３をＳｉＨ４とＮＨ，のグロー放電
分解法によ＃）２５００Ａ堆積する。
さらにゲート電極用としてＭＯＯ４０１５０ＯＡ堆積す
る。
る。
次に、第２図（ｂ）に示すように、フォトレジスト９を
スビンコートシ、通常のフォトリソグラフィ工程により
フォトレジスト９″Ｉｋエツチングし島状にする。その
後フォトレジスト９ｔ−マスクにして、ＭＯＯ４０、Ｓ
ｉＮｘ膜３をエラテンブレそれぞれゲート電極４、ゲー
ト絶縁膜３とする。さらにフォトレジスト９またけ、Ｍ
ｏゲート金Ｊ６４４をマスクにしてイオン注入によりリ
ン（ト）イオン１０を４０〜１２０ｋｅＶ、５Ｘ１０”
ｃｍ−”打ち込み、自己整合的にソース・ドレイン領域
５を形成する。
スビンコートシ、通常のフォトリソグラフィ工程により
フォトレジスト９″Ｉｋエツチングし島状にする。その
後フォトレジスト９ｔ−マスクにして、ＭＯＯ４０、Ｓ
ｉＮｘ膜３をエラテンブレそれぞれゲート電極４、ゲー
ト絶縁膜３とする。さらにフォトレジスト９またけ、Ｍ
ｏゲート金Ｊ６４４をマスクにしてイオン注入によりリ
ン（ト）イオン１０を４０〜１２０ｋｅＶ、５Ｘ１０”
ｃｍ−”打ち込み、自己整合的にソース・ドレイン領域
５を形成する。
次に、第２図（Ｃ）に示すように、フォトレジスト９を
除去し、波長３０８ｎｍの紫外レーザ光１１を１００〜
３００ｍＪ／ｊで照射し、ソース・ドレイン領域５の表
面を多結晶化し、多結晶化されたソース・ドレイン領域
６を形成する。
除去し、波長３０８ｎｍの紫外レーザ光１１を１００〜
３００ｍＪ／ｊで照射し、ソース・ドレイン領域５の表
面を多結晶化し、多結晶化されたソース・ドレイン領域
６を形成する。
次に、第２図（ｄｌに示すように、第２の絶縁膜７とし
て５ｉｆｔをスパッタ法で４００ＯＡ形成しＳｉｎ。
て５ｉｆｔをスパッタ法で４００ＯＡ形成しＳｉｎ。
の一部分に穴をあけた後、ソース・ドレイン金属として
Ｃｒを１５０ＯＡ形成した後、フォトリングラフィ工程
により島状にエツチングし、ソース−ドレイン電極８を
形成し、多結晶シリコンソース・ドレイン領域６と電気
的に接触させる。このようにして第１図の自己整合型非
晶質シリコン薄膜トランジスタは形成させる。
Ｃｒを１５０ＯＡ形成した後、フォトリングラフィ工程
により島状にエツチングし、ソース−ドレイン電極８を
形成し、多結晶シリコンソース・ドレイン領域６と電気
的に接触させる。このようにして第１図の自己整合型非
晶質シリコン薄膜トランジスタは形成させる。
以上によシ形成された本実施例は、絶縁性基板１上に形
成された島状の非晶質シリコン膜２と、該非晶質シリコ
ン膜２に設けられたソースΦドレイン領域５と、該ソー
ス・ドレイン領域５の間の部分の非晶質シリコン膜上に
設けられた第１の絶縁膜のゲート絶縁膜３と、該ゲート
絶縁膜３上に設けられたゲート電極４と、前記ソース・
ドレイン領域５の一部を除く全表面を被覆した第２の絶
縁膜７と、前記ソース・ドレイン領域と電気的接触を形
成せしめるように設けられたソース・ドレイン電極８か
らなる自己整合型非晶質シリコン薄膜トランジスタにお
いて、前記ソース・ドレイン領域５に少なくとも多結晶
化シリコン層６が台筐れ、該多結晶化シリコン層６がソ
ース・ドレイン電極８と電気的に接触した構造となって
いる。
成された島状の非晶質シリコン膜２と、該非晶質シリコ
ン膜２に設けられたソースΦドレイン領域５と、該ソー
ス・ドレイン領域５の間の部分の非晶質シリコン膜上に
設けられた第１の絶縁膜のゲート絶縁膜３と、該ゲート
絶縁膜３上に設けられたゲート電極４と、前記ソース・
ドレイン領域５の一部を除く全表面を被覆した第２の絶
縁膜７と、前記ソース・ドレイン領域と電気的接触を形
成せしめるように設けられたソース・ドレイン電極８か
らなる自己整合型非晶質シリコン薄膜トランジスタにお
いて、前記ソース・ドレイン領域５に少なくとも多結晶
化シリコン層６が台筐れ、該多結晶化シリコン層６がソ
ース・ドレイン電極８と電気的に接触した構造となって
いる。
なお１本実施例ではリン（Ｐ）イオンを打ち込み、十
〇 ソース・ドレイン領域を形成しているが、ホウ累（
Ｂ）イオン等を打ち込むことによりｐ＋ソース・ドレイ
ン領域を形成することも可能である。
Ｂ）イオン等を打ち込むことによりｐ＋ソース・ドレイ
ン領域を形成することも可能である。
（発明の効果）
以上説明したように、本発明の製造方法においては、そ
の工程の中には、リフトオ７工程が含まれていないため
、従来例と比べて歩どまシ良く、自己整合型非晶質シリ
コン薄膜トランジスタが形成できる。また、第１図の構
造から分かる様に、ゲート絶縁膜の下は１０９〜１０１
０Ω−備の非晶質シリコンであシ、また、多結晶化され
たソース・ドレイン領域と非晶質シリコンとの接合によ
ジオ７抵抗が高くなる。実際に形成した本発明の薄膜ト
ランジスタでは、チャネル幅４０μｍ、チャネル長１０
μｍにおいて、ソース・ドレイン間にＩＯＶ印加した時
のオフ電流がＩ Ｘ １０−”Ａ以下と非常に小さい。
の工程の中には、リフトオ７工程が含まれていないため
、従来例と比べて歩どまシ良く、自己整合型非晶質シリ
コン薄膜トランジスタが形成できる。また、第１図の構
造から分かる様に、ゲート絶縁膜の下は１０９〜１０１
０Ω−備の非晶質シリコンであシ、また、多結晶化され
たソース・ドレイン領域と非晶質シリコンとの接合によ
ジオ７抵抗が高くなる。実際に形成した本発明の薄膜ト
ランジスタでは、チャネル幅４０μｍ、チャネル長１０
μｍにおいて、ソース・ドレイン間にＩＯＶ印加した時
のオフ電流がＩ Ｘ １０−”Ａ以下と非常に小さい。
また、オン電流もゲート電圧１５Ｖ印加時に２〜４Ｘ１
０ Ａと従来例の薄膜トランジスタと体色ない値が得
られ、多結晶化したソース・ドレイン領域の低抵抗性に
よる効果があられれているものと思われる。したがって
、自己整合的にソース・ドレイン領域を形成できる本発
明のトランジスタを用いる事により歩どまり良くイメー
ジセ／すの高速化や液晶フラットパネルディスプレイの
高画質化が得られる。
０ Ａと従来例の薄膜トランジスタと体色ない値が得
られ、多結晶化したソース・ドレイン領域の低抵抗性に
よる効果があられれているものと思われる。したがって
、自己整合的にソース・ドレイン領域を形成できる本発
明のトランジスタを用いる事により歩どまり良くイメー
ジセ／すの高速化や液晶フラットパネルディスプレイの
高画質化が得られる。
第１図は本発明の第１の発明の一実施例の断面図、第２
図（ａ）〜（ｄ）は本発明の第２の発明の一実施例を説
明するために工程順に示した素子断面図、第３図（ａ）
〜（ｄ）は、従来例の自己整合型非晶質シリコン薄膜ト
ランジスタの製造方法を説明するために工程順に示した
素子断面図、第４図は多結晶化シリコン膜を用いた従来
の自己整合型薄膜トランジスタの断面図である。 １．１５．２５・・・ガラス基板、２，１８，２６・・
・非晶質シリコン膜、３．１７．２９・・・ゲート絶縁
膜、４，１６゜３０・・・ゲート電極、５．２１ ソ
ース・ドレイン領域、６．２８・・・多結晶化されたソ
ース・ドレイン領域（多結晶化シリコン層）、７・・・
第２の絶縁膜、８．２２．３１・・・ソース・ドレイン
”ｍ＆、９．１９−・フォトレジスト、２７・・・多結
晶化シリコン膜。 代理人 弁理士 内 原 音 ′￥Ｊ ２図 筋３図 ｉｔ ／７ 箭３ 図 筋４図
図（ａ）〜（ｄ）は本発明の第２の発明の一実施例を説
明するために工程順に示した素子断面図、第３図（ａ）
〜（ｄ）は、従来例の自己整合型非晶質シリコン薄膜ト
ランジスタの製造方法を説明するために工程順に示した
素子断面図、第４図は多結晶化シリコン膜を用いた従来
の自己整合型薄膜トランジスタの断面図である。 １．１５．２５・・・ガラス基板、２，１８，２６・・
・非晶質シリコン膜、３．１７．２９・・・ゲート絶縁
膜、４，１６゜３０・・・ゲート電極、５．２１ ソ
ース・ドレイン領域、６．２８・・・多結晶化されたソ
ース・ドレイン領域（多結晶化シリコン層）、７・・・
第２の絶縁膜、８．２２．３１・・・ソース・ドレイン
”ｍ＆、９．１９−・フォトレジスト、２７・・・多結
晶化シリコン膜。 代理人 弁理士 内 原 音 ′￥Ｊ ２図 筋３図 ｉｔ ／７ 箭３ 図 筋４図
Claims (2)
- （１）絶縁性基板上に形成された島状の非晶質シリコン
膜と、該非晶質シリコン膜に設けられたソース・ドレイ
ン領域と、該ソース・ドレイン領域の間の部分の非晶質
シリコン膜上に設けられた第１の絶縁膜と、該第１の絶
縁膜上に設けられたゲート電極と、前記ソース・ドレイ
ン領域の一部を除く全表面を被覆した第２の絶縁膜と前
記ソース・ドレイン領域と電気的接触を形成せしめるよ
うに設けられたソース・ドレイン電極からなる自己整合
型非晶質シリコン薄膜トランジスタにおいて、前記ソー
ス・ドレイン領域に少なくとも多結晶化シリコン層が含
まれ、該多結晶化シリコン層がソース・ドレイン電極と
電気的に接触していることを特徴とする自己整合型非晶
質シリコン薄膜トランジスタ。 - （２）絶縁性基板上に非晶質シリコン膜を形成する工程
と、該非晶質シリコン膜を島状にエッチングする工程と
、第１の絶縁膜およびゲート金属を形成する工程と、該
第１の絶縁膜とゲート金属をエッチング加工して該非晶
質シリコン膜上にゲート絶縁膜、ゲート電極を形成する
工程と、該ゲート電極をマスクとして不純物を非晶質シ
リコン中にドープすることによりソース・ドレイン領域
を形成する工程と、５００ｎｍより短波長光を照射する
ことによりソース・ドレイン領域の表面を多結晶化する
工程と、少なくとも該ソース・ドレイン領域と前記ゲー
ト電極をおおうように第２の絶縁膜を形成する工程と、
ソース・ドレイン領域上の第２の絶縁膜に穴を開けた後
ソース・ドレイン電極用金属を形成し、エッチング加工
して、ソース・ドレイン電極を形成し、該ソース・ドレ
イン電極と多結晶化したソース・ドレイン領域の表面と
の電気的接触をさせる工程とを含むことを特徴とする自
己整合型非晶質シリコン薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5754486A JPS62214669A (ja) | 1986-03-14 | 1986-03-14 | 自己整合型非晶質シリコン薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5754486A JPS62214669A (ja) | 1986-03-14 | 1986-03-14 | 自己整合型非晶質シリコン薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62214669A true JPS62214669A (ja) | 1987-09-21 |
Family
ID=13058707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5754486A Pending JPS62214669A (ja) | 1986-03-14 | 1986-03-14 | 自己整合型非晶質シリコン薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62214669A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0521794A (ja) * | 1991-02-04 | 1993-01-29 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型電界効果半導体装置およびその作製方法 |
| JPH05114724A (ja) * | 1991-08-26 | 1993-05-07 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型半導体装置およびその作製方法 |
| US5242507A (en) * | 1989-04-05 | 1993-09-07 | Boston University | Impurity-induced seeding of polycrystalline semiconductors |
| JPH06244200A (ja) * | 1991-03-06 | 1994-09-02 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型電界効果半導体装置およびその作製方法 |
| JPH08242003A (ja) * | 1995-12-22 | 1996-09-17 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型電界効果半導体装置およびその作製方法 |
| JPH08250748A (ja) * | 1995-12-22 | 1996-09-27 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型電界効果半導体装置およびその作製方法 |
| US5917225A (en) * | 1992-03-05 | 1999-06-29 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect transistor having specific dielectric structures |
| US6013928A (en) * | 1991-08-23 | 2000-01-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having interlayer insulating film and method for forming the same |
| US6147375A (en) * | 1992-02-05 | 2000-11-14 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS582073A (ja) * | 1981-06-29 | 1983-01-07 | Sony Corp | 電界効果型トランジスタ |
| JPS60245174A (ja) * | 1984-05-18 | 1985-12-04 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型電界効果半導体装置の作製方法 |
-
1986
- 1986-03-14 JP JP5754486A patent/JPS62214669A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS582073A (ja) * | 1981-06-29 | 1983-01-07 | Sony Corp | 電界効果型トランジスタ |
| JPS60245174A (ja) * | 1984-05-18 | 1985-12-04 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型電界効果半導体装置の作製方法 |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5242507A (en) * | 1989-04-05 | 1993-09-07 | Boston University | Impurity-induced seeding of polycrystalline semiconductors |
| JPH0521794A (ja) * | 1991-02-04 | 1993-01-29 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型電界効果半導体装置およびその作製方法 |
| JPH06244200A (ja) * | 1991-03-06 | 1994-09-02 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型電界効果半導体装置およびその作製方法 |
| US6013928A (en) * | 1991-08-23 | 2000-01-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having interlayer insulating film and method for forming the same |
| JPH05114724A (ja) * | 1991-08-26 | 1993-05-07 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型半導体装置およびその作製方法 |
| US5962870A (en) * | 1991-08-26 | 1999-10-05 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect semiconductor devices |
| US6331723B1 (en) | 1991-08-26 | 2001-12-18 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device having at least two transistors having LDD region in one pixel |
| US6147375A (en) * | 1992-02-05 | 2000-11-14 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device |
| US6476447B1 (en) | 1992-02-05 | 2002-11-05 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device including a transistor |
| US5917225A (en) * | 1992-03-05 | 1999-06-29 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect transistor having specific dielectric structures |
| JPH08242003A (ja) * | 1995-12-22 | 1996-09-17 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型電界効果半導体装置およびその作製方法 |
| JPH08250748A (ja) * | 1995-12-22 | 1996-09-27 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型電界効果半導体装置およびその作製方法 |
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