JPH0622246B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH0622246B2 JPH0622246B2 JP62183921A JP18392187A JPH0622246B2 JP H0622246 B2 JPH0622246 B2 JP H0622246B2 JP 62183921 A JP62183921 A JP 62183921A JP 18392187 A JP18392187 A JP 18392187A JP H0622246 B2 JPH0622246 B2 JP H0622246B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は薄膜トランジスタの製造方法に関し、特に自己
整合型薄膜トランジスタの製造方法に関する。
整合型薄膜トランジスタの製造方法に関する。
近年液晶フラットディスプレイ，あるいは長じゃくイメ
ージセンサの駆動デバイスとして使われる薄膜トランジ
スタの研究開発が盛んに行われている。
ージセンサの駆動デバイスとして使われる薄膜トランジ
スタの研究開発が盛んに行われている。
フラットディスプレイの画品質向上やイメージセンサの
高速化のために、ゲート金属，ソース・ドレイン間容量
の低減された自己整合型薄膜トランジスタが強く望まれ
ている（例えば、電子通信学会電子デバイス研究会技術
報告、第ＥＤ−８７−７０巻、１９８４年）。
高速化のために、ゲート金属，ソース・ドレイン間容量
の低減された自己整合型薄膜トランジスタが強く望まれ
ている（例えば、電子通信学会電子デバイス研究会技術
報告、第ＥＤ−８７−７０巻、１９８４年）。
また、この自己整合型薄膜トランジスタはトランジスタ
形成時の目合わせ精度を軽減できるため、上述の大面積
デバイスを形成するときには有用な素子であり、特に非
晶質シリコンを用いた自己整合型薄膜トランジスタは、
非晶質シリコンが低温形成で大面積に形成できることや
抵抗が高く、オフ電流が小さい等の利点を有するため特
に強くその開発を急がれている。
形成時の目合わせ精度を軽減できるため、上述の大面積
デバイスを形成するときには有用な素子であり、特に非
晶質シリコンを用いた自己整合型薄膜トランジスタは、
非晶質シリコンが低温形成で大面積に形成できることや
抵抗が高く、オフ電流が小さい等の利点を有するため特
に強くその開発を急がれている。
第２図（ａ）〜（ｄ）は、従来の自己整合型薄膜トラン
ジスタの製造方法を説明するための工程順に配置したト
ランジスタチップの断面図である。
ジスタの製造方法を説明するための工程順に配置したト
ランジスタチップの断面図である。
まず、第２図（ａ）に示すように、ガラス基板１０にゲ
ート金属を形成し、パターニングし、ゲート電極１１を
形成する。この上にゲート絶縁膜１２、非晶質シリコン
膜１３を順次形成し、所定の大きさにパターニングす
る。この上にホトレジスト膜１５を塗布し、ガラス基板
側から紫外光１６を照射することによりホトレジスト膜
１５を感光させる。このとき、ゲート電極がマスクとな
ってゲート金属上のホトレジスト膜１５は感光しない。
これを現像すると、第２図（ｂ）に示すようにゲート金
属の直上のみにホトレジスト膜が残る。次に第２図
（ｃ）に示すように、この上にｎ＋型非晶質シリコン膜
およびソース、ドレイン用電極金属をリフトオフして取
除けば第２図（ｄ）のように自己整合型非晶質トランジ
スタが完成する。
ート金属を形成し、パターニングし、ゲート電極１１を
形成する。この上にゲート絶縁膜１２、非晶質シリコン
膜１３を順次形成し、所定の大きさにパターニングす
る。この上にホトレジスト膜１５を塗布し、ガラス基板
側から紫外光１６を照射することによりホトレジスト膜
１５を感光させる。このとき、ゲート電極がマスクとな
ってゲート金属上のホトレジスト膜１５は感光しない。
これを現像すると、第２図（ｂ）に示すようにゲート金
属の直上のみにホトレジスト膜が残る。次に第２図
（ｃ）に示すように、この上にｎ＋型非晶質シリコン膜
およびソース、ドレイン用電極金属をリフトオフして取
除けば第２図（ｄ）のように自己整合型非晶質トランジ
スタが完成する。
上述した従来の薄膜トランジスタの製造方法は、ドレイ
ンの形成にｎ＋型非晶質シリコン膜及び金属膜のリフト
オフ工程を含んでいるため再現性が悪く歩留りが低いと
いう欠点がある。
ンの形成にｎ＋型非晶質シリコン膜及び金属膜のリフト
オフ工程を含んでいるため再現性が悪く歩留りが低いと
いう欠点がある。
本発明の薄膜トランジスタの製造方法は、所定の波長範
囲の光を透過する絶縁性基板上に所定形状の導電性パタ
ーンからなるゲート電極を形成する工程と、前記ゲート
電極を覆うように第1の透明絶縁膜及び非晶質シリコン
膜を順次に形成する工程と、前記非晶質シリコン膜を前
記ゲート電極上方とその近傍を覆う島状にパターニング
する工程と、第2の透明絶縁膜を被覆したのちホトレジ
スト膜を塗布し前記ゲート電極をマスクとして縁切絶縁
性基板側から露光して前記第2の透明絶縁膜を前記ゲー
ト電極に対応した形状にパターニングする工程と、前記
第2の透明絶縁膜と前記ホトレジスト膜との2層膜または
前記第2の透明絶縁膜をマスクとして前記非晶質シリコ
ン膜に選択的に不純物として導入してソース領域及びド
レイン領域を形成する工程と、所定の金属膜もしくは合
金膜を全面に被着した後前記ソース領域及びドレイン領
域のそれぞれの表面部に形成されたシリサイド膜を残し
て末反応の前記金属膜もしくは合金膜をパターニングす
ることにより前記第2の透明絶縁膜と重ならないように
前記第2の透明絶縁膜とそれぞれ分離されたソース電極
及びドレイン電極を形成する工程とを含んでいる。
囲の光を透過する絶縁性基板上に所定形状の導電性パタ
ーンからなるゲート電極を形成する工程と、前記ゲート
電極を覆うように第1の透明絶縁膜及び非晶質シリコン
膜を順次に形成する工程と、前記非晶質シリコン膜を前
記ゲート電極上方とその近傍を覆う島状にパターニング
する工程と、第2の透明絶縁膜を被覆したのちホトレジ
スト膜を塗布し前記ゲート電極をマスクとして縁切絶縁
性基板側から露光して前記第2の透明絶縁膜を前記ゲー
ト電極に対応した形状にパターニングする工程と、前記
第2の透明絶縁膜と前記ホトレジスト膜との2層膜または
前記第2の透明絶縁膜をマスクとして前記非晶質シリコ
ン膜に選択的に不純物として導入してソース領域及びド
レイン領域を形成する工程と、所定の金属膜もしくは合
金膜を全面に被着した後前記ソース領域及びドレイン領
域のそれぞれの表面部に形成されたシリサイド膜を残し
て末反応の前記金属膜もしくは合金膜をパターニングす
ることにより前記第2の透明絶縁膜と重ならないように
前記第2の透明絶縁膜とそれぞれ分離されたソース電極
及びドレイン電極を形成する工程とを含んでいる。
ゲート電極をマスクとして背面露光により作られた第２
の透明絶縁膜をマスクとして不純物の導入を行ないソー
ス領域、ドレイン領域を形成することにより自己整合型
の薄膜トランジスタが形成される為、従来のホトレジス
ト膜を利用したリフトオフ工程によるものと比べて安定
にデバイス形成が可能になる。又、本発明におけるプロ
セスにおいては非晶質半導体薄膜を島状に形成した後第
２の透明絶縁膜を形成する為、第２の透明絶縁膜をゲー
ト電極とほぼ同一形状にエッチングし、パターン化する
時に第１の透明絶縁膜が完全にエッチングされてしまう
危険が少なくなる。
の透明絶縁膜をマスクとして不純物の導入を行ないソー
ス領域、ドレイン領域を形成することにより自己整合型
の薄膜トランジスタが形成される為、従来のホトレジス
ト膜を利用したリフトオフ工程によるものと比べて安定
にデバイス形成が可能になる。又、本発明におけるプロ
セスにおいては非晶質半導体薄膜を島状に形成した後第
２の透明絶縁膜を形成する為、第２の透明絶縁膜をゲー
ト電極とほぼ同一形状にエッチングし、パターン化する
時に第１の透明絶縁膜が完全にエッチングされてしまう
危険が少なくなる。
さらに、ソース、ドレイン電極のパターニングにはゲー
ト電極とソース、ドレイン電極のパターンが重ならなく
てもよいため目合わせ精度は厳しくなく、大面積デバイ
スに適した薄膜トランジスタの製造方法といえる。
ト電極とソース、ドレイン電極のパターンが重ならなく
てもよいため目合わせ精度は厳しくなく、大面積デバイ
スに適した薄膜トランジスタの製造方法といえる。
次に本発明の実施例について図面を参照して説明する。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めに工程順に示したトランジスタチップの断面図であ
る。
めに工程順に示したトランジスタチップの断面図であ
る。
まず、第１図（ａ）に示すように、絶縁性基板として紫
外線に対して透明なガラス基板１０上に、ゲート金属と
してクロミウムを厚さ１００ｎｍ蒸着し所定形状にパタ
ーニングしてゲート電極１１を形成する。次に、ゲート
絶縁膜となる第１の透明絶縁膜１６としてＳｉＮｘ膜を
厚さ３００ｎｍ、非晶質半導体層として非晶質シリコン
膜１３を厚さ５０ｎｍを、それぞれＳｉＨ４とＮＨ３混
合ガス及びＳｉＨ４ガスを用いてプラズマＣＶＤ法によ
り形成した後、非晶質シリコン膜１３をドライエッチン
グ法により島状ににパターン化する。続いて第１図
（ｂ）に示すように、ＳｉＨ４とＮ２Ｏを用いてプラズ
マＣＶＤ法により、第２の透明絶縁膜１４として、Ｓｉ
Ｏ２膜を厚さ１００ｎｍ形成する。次にホトレジスト膜
１５をコーティングした後、ガラス基板側から紫外光を
用いて露光する。これによりゲート電極１１上部以外の
ホトレジスト膜が感光する。この時の露光時間は非晶質
シリコン膜１３の厚さで異なるが２００ｎｍの厚さで１
〜２分、５００ｎｍの厚さで約３分、１０００ｎｍの厚
さで約１０分であった。この後ホトレジスト膜を現像し
た後、第１図（ｃ）に示すように、１％の弗酸で第２の
透明絶縁膜１４であるＳｉＯ２膜をゲート電極とほぼ同
一形状にエッチングした。この第２の透明絶縁膜１４と
してここではＳＩＯ２膜を用いているが、ＳｉＮｘでも
使用可能である。但し、第１の透明絶縁膜１２とのエッ
チング選択比が小さくなるので注意を要する。
外線に対して透明なガラス基板１０上に、ゲート金属と
してクロミウムを厚さ１００ｎｍ蒸着し所定形状にパタ
ーニングしてゲート電極１１を形成する。次に、ゲート
絶縁膜となる第１の透明絶縁膜１６としてＳｉＮｘ膜を
厚さ３００ｎｍ、非晶質半導体層として非晶質シリコン
膜１３を厚さ５０ｎｍを、それぞれＳｉＨ４とＮＨ３混
合ガス及びＳｉＨ４ガスを用いてプラズマＣＶＤ法によ
り形成した後、非晶質シリコン膜１３をドライエッチン
グ法により島状ににパターン化する。続いて第１図
（ｂ）に示すように、ＳｉＨ４とＮ２Ｏを用いてプラズ
マＣＶＤ法により、第２の透明絶縁膜１４として、Ｓｉ
Ｏ２膜を厚さ１００ｎｍ形成する。次にホトレジスト膜
１５をコーティングした後、ガラス基板側から紫外光を
用いて露光する。これによりゲート電極１１上部以外の
ホトレジスト膜が感光する。この時の露光時間は非晶質
シリコン膜１３の厚さで異なるが２００ｎｍの厚さで１
〜２分、５００ｎｍの厚さで約３分、１０００ｎｍの厚
さで約１０分であった。この後ホトレジスト膜を現像し
た後、第１図（ｃ）に示すように、１％の弗酸で第２の
透明絶縁膜１４であるＳｉＯ２膜をゲート電極とほぼ同
一形状にエッチングした。この第２の透明絶縁膜１４と
してここではＳＩＯ２膜を用いているが、ＳｉＮｘでも
使用可能である。但し、第１の透明絶縁膜１２とのエッ
チング選択比が小さくなるので注意を要する。
次に第２の透明絶縁膜１４をマスクにして（必要なやホ
トレジスト膜を残したまま）不純物原子として燐を非晶
質シリコン膜中に導入しソース、ドレイン領域１７ａ，
１７ｂを形成した。不純物の導入方法としてはイオン注
入により燐を５ｘ１０15cm-2、４０ｋＶで非晶質シリコ
ン膜中に打込んだ。続いて第１図（ｄ）に示すように、
ソース、ドレイン電極用の金属膜１９としてクロミウム
膜を厚さ１５０ｎｍ蒸着する。このとき、ソース、ドレ
イン領域の非晶質シリコン酸とクロミウムの間にはシリ
サイド膜２０が形成されるが、確実にシリサイドを形成
する為には１５０℃、２０分間アニールするとよい。こ
の時のシリサイド膜の抵抗は約１０ｋオームと低抵抗で
あった。その後、第１図（ｅ）に示すように、金属膜１
９をパターニングすることにより不要なソース、ドレイ
ン電極用金属を除去し、ソース電極２１ａ，ドレイン電
極２１ｂを形成して薄膜トランジスタが完成される。こ
の場合、クロミウムをエッチングするときにはシリサイ
ドはエッチングされないようエッチング方法を選ぶとよ
い。この時、ソース、ドレイン電極２１ａ，２１ｂ間の
長さはゲート電極長より大きくてよく、例えば、ゲート
電極長１０μｍ（チャネル長）に対しソース、ドレイン
間長２５μｍとする。
トレジスト膜を残したまま）不純物原子として燐を非晶
質シリコン膜中に導入しソース、ドレイン領域１７ａ，
１７ｂを形成した。不純物の導入方法としてはイオン注
入により燐を５ｘ１０15cm-2、４０ｋＶで非晶質シリコ
ン膜中に打込んだ。続いて第１図（ｄ）に示すように、
ソース、ドレイン電極用の金属膜１９としてクロミウム
膜を厚さ１５０ｎｍ蒸着する。このとき、ソース、ドレ
イン領域の非晶質シリコン酸とクロミウムの間にはシリ
サイド膜２０が形成されるが、確実にシリサイドを形成
する為には１５０℃、２０分間アニールするとよい。こ
の時のシリサイド膜の抵抗は約１０ｋオームと低抵抗で
あった。その後、第１図（ｅ）に示すように、金属膜１
９をパターニングすることにより不要なソース、ドレイ
ン電極用金属を除去し、ソース電極２１ａ，ドレイン電
極２１ｂを形成して薄膜トランジスタが完成される。こ
の場合、クロミウムをエッチングするときにはシリサイ
ドはエッチングされないようエッチング方法を選ぶとよ
い。この時、ソース、ドレイン電極２１ａ，２１ｂ間の
長さはゲート電極長より大きくてよく、例えば、ゲート
電極長１０μｍ（チャネル長）に対しソース、ドレイン
間長２５μｍとする。
本実施例においては、第１の透明絶縁膜としてＳｉＮ
ｘ、第２の透明絶縁膜としてＳｉＯｘを使用したが、Ｓ
ｉＯｘ，ＳｉＮｘ，ＴａＯｘ等透明絶縁膜ならば使用可
能である。また形成法においてもスパッタ法、光ＣＶＤ
法等使用可能である。また、ソース、ドレイン電極用金
属としては、クロミウムの他、ニッケル、モリブデン、
パラヂウム等でもよく、クロミウム−アルミニウム、ク
ロミニウム−ニッケル、ニッケル−金、等の積層構造、
または合金でもよい。
ｘ、第２の透明絶縁膜としてＳｉＯｘを使用したが、Ｓ
ｉＯｘ，ＳｉＮｘ，ＴａＯｘ等透明絶縁膜ならば使用可
能である。また形成法においてもスパッタ法、光ＣＶＤ
法等使用可能である。また、ソース、ドレイン電極用金
属としては、クロミウムの他、ニッケル、モリブデン、
パラヂウム等でもよく、クロミウム−アルミニウム、ク
ロミニウム−ニッケル、ニッケル−金、等の積層構造、
または合金でもよい。
以上説明した様に、本発明薄膜トランジスタの製造方法
においては、その工程の中に、リフトオフ工程が含まれ
ていない為、従来例と比べて歩留りよく自己整合型薄膜
トランジスタを形成することができる。
においては、その工程の中に、リフトオフ工程が含まれ
ていない為、従来例と比べて歩留りよく自己整合型薄膜
トランジスタを形成することができる。
また、ゲート電極と自己整合的に形成されたソース、ド
レイン領域とシリサイド膜のためにチャネル部とソー
ス、ドレイン電極が低抵抗でつながる。実際に形成され
た薄膜トランジスタでは、チャネル幅４０μｍ、チャネ
ル長１０μｍの素子において、ソース、ドレイン間に１
０Ｖ、ゲート電圧に１５Ｖ印加したオン電流は２〜４×
１０-6Ａ、移動度０．２〜０．４cm２／Ｖ・ｓｅｃと非
晶質シリコントランジスタとして十分な特性を有してお
り、またオフ電流も２〜８×１０-12Ａと十分小さく、
液晶ディスプレイやイメージセンサに使えることが明ら
かになった。
レイン領域とシリサイド膜のためにチャネル部とソー
ス、ドレイン電極が低抵抗でつながる。実際に形成され
た薄膜トランジスタでは、チャネル幅４０μｍ、チャネ
ル長１０μｍの素子において、ソース、ドレイン間に１
０Ｖ、ゲート電圧に１５Ｖ印加したオン電流は２〜４×
１０-6Ａ、移動度０．２〜０．４cm２／Ｖ・ｓｅｃと非
晶質シリコントランジスタとして十分な特性を有してお
り、またオフ電流も２〜８×１０-12Ａと十分小さく、
液晶ディスプレイやイメージセンサに使えることが明ら
かになった。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めの工程順に配置したトランジスタチップの断面図、第
２図（ａ）〜（ｄ）は、従来例を説明するための工程順
に配置したトランジスタチップの断面図である。 １０……ガラス基板、１１……ゲート電極、１２……第
１の透明絶縁膜、１３……非晶質シリコン膜、１４……
第２の透明絶縁膜、１５……ホトレジスト膜、１６……
紫外光、１７ａ……ソース領域、１７ｂ……ドレイン領
域、１８……リンイオン、１９……金属膜、２０……シ
リサイド膜、２１ａ……ソース電極、２１ｂ……ドレイ
ン電極、２２……ｎ＋型非晶質シリコン膜。
めの工程順に配置したトランジスタチップの断面図、第
２図（ａ）〜（ｄ）は、従来例を説明するための工程順
に配置したトランジスタチップの断面図である。 １０……ガラス基板、１１……ゲート電極、１２……第
１の透明絶縁膜、１３……非晶質シリコン膜、１４……
第２の透明絶縁膜、１５……ホトレジスト膜、１６……
紫外光、１７ａ……ソース領域、１７ｂ……ドレイン領
域、１８……リンイオン、１９……金属膜、２０……シ
リサイド膜、２１ａ……ソース電極、２１ｂ……ドレイ
ン電極、２２……ｎ＋型非晶質シリコン膜。
Claims (1)
- 【請求項１】所定の波長範囲の光を透過する絶縁性基板
上に所定形状の導電性パターンからなるゲート電極を形
成する工程と、前記ゲート電極を覆うように第1の透明
絶縁膜及び非晶質シリコン膜を順次に形成する工程と、
前記非晶質シリコン膜を前記ゲート電極上方にその近傍
を覆う島状にパターニングする工程と、第2の透明絶縁
膜を被覆したのちホトレジスト膜を塗布し前記ゲート電
極をマスクとして前記絶縁性基板側から露光して前記第
2の透明絶縁膜を前記ゲート電極に対応した形状にパタ
ーニングする工程と、前記第2の透明絶縁膜と前記ホト
レジスト膜との2層膜または前記第2の透明絶縁膜をマス
クとして前記非晶質シリコン膜に選択的に不純物を導入
してソース領域及びドレイン領域を形成する工程と、所
定の金属膜もしくは合金膜を全面に披着した後前記ソー
ス領域及びドレイン領域のそれぞれの表面部に形成され
たシリサイド膜を残して末反応の前記金属膜もしくは合
金膜をパターニングすることにより前記第2の透明絶縁
膜と重ならないように前記第2の透明絶縁膜とそれぞれ
分離されたソース電極及びドレイン電極を形成する工程
とを含むことを特徴とする薄膜トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62183921A JPH0622246B2 (ja) | 1987-07-22 | 1987-07-22 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62183921A JPH0622246B2 (ja) | 1987-07-22 | 1987-07-22 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6427271A JPS6427271A (en) | 1989-01-30 |
| JPH0622246B2 true JPH0622246B2 (ja) | 1994-03-23 |
Family
ID=16144141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62183921A Expired - Lifetime JPH0622246B2 (ja) | 1987-07-22 | 1987-07-22 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0622246B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0391932A (ja) * | 1989-09-04 | 1991-04-17 | Canon Inc | 半導体装置の製造方法 |
| KR100292974B1 (ko) * | 1990-11-15 | 2001-09-17 | 핫토리 쥰이치 | 반도체장치와그제조방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58168278A (ja) * | 1982-03-30 | 1983-10-04 | Toshiba Corp | 薄膜トランジスタの製造方法 |
| JPS59210670A (ja) * | 1983-05-16 | 1984-11-29 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| FR2566186B1 (fr) * | 1984-06-14 | 1986-08-29 | Thomson Csf | Procede de fabrication d'au moins un transistor a effet de champ en couche mince et transistor obtenu par ce procede |
| JPH0719890B2 (ja) * | 1985-04-26 | 1995-03-06 | 日本電気株式会社 | 薄膜トランジスタの製造方法 |
| JPS62205664A (ja) * | 1986-03-06 | 1987-09-10 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法 |
-
1987
- 1987-07-22 JP JP62183921A patent/JPH0622246B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6427271A (en) | 1989-01-30 |
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Legal Events
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