JPH0622246B2 - 薄膜トランジスタの製造方法 - Google Patents

薄膜トランジスタの製造方法

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JPH0622246B2
JPH0622246B2 JP18392187A JP18392187A JPH0622246B2 JP H0622246 B2 JPH0622246 B2 JP H0622246B2 JP 18392187 A JP18392187 A JP 18392187A JP 18392187 A JP18392187 A JP 18392187A JP H0622246 B2 JPH0622246 B2 JP H0622246B2
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JP
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transparent insulating
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節夫 金子
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日本電気株式会社
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    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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    • H01L29/7866Non-monocrystalline silicon transistors
    • H01L29/78663Amorphous silicon transistors
    • H01L29/78666Amorphous silicon transistors with normal-type structure, e.g. with top gate

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は薄膜トランジスタの製造方法に関し、特に自己
整合型薄膜トランジスタの製造方法に関する。

〔従来の技術〕

近年液晶フラットディスプレイ,あるいは長じゃくイメ
ージセンサの駆動デバイスとして使われる薄膜トランジ
スタの研究開発が盛んに行われている。

フラットディスプレイの画品質向上やイメージセンサの
高速化のために、ゲート金属,ソース・ドレイン間容量
の低減された自己整合型薄膜トランジスタが強く望まれ
ている(例えば、電子通信学会電子デバイス研究会技術
報告、第ED−87−70巻、1984年)。

また、この自己整合型薄膜トランジスタはトランジスタ
形成時の目合わせ精度を軽減できるため、上述の大面積
デバイスを形成するときには有用な素子であり、特に非
晶質シリコンを用いた自己整合型薄膜トランジスタは、
非晶質シリコンが低温形成で大面積に形成できることや
抵抗が高く、オフ電流が小さい等の利点を有するため特
に強くその開発を急がれている。

第2図(a)〜(d)は、従来の自己整合型薄膜トラン
ジスタの製造方法を説明するための工程順に配置したト
ランジスタチップの断面図である。

まず、第2図(a)に示すように、ガラス基板10にゲ
ート金属を形成し、パターニングし、ゲート電極11を
形成する。この上にゲート絶縁膜12、非晶質シリコン
膜13を順次形成し、所定の大きさにパターニングす
る。この上にホトレジスト膜15を塗布し、ガラス基板
側から紫外光16を照射することによりホトレジスト膜
15を感光させる。このとき、ゲート電極がマスクとな
ってゲート金属上のホトレジスト膜15は感光しない。
これを現像すると、第2図(b)に示すようにゲート金
属の直上のみにホトレジスト膜が残る。次に第2図
(c)に示すように、この上にn型非晶質シリコン膜
およびソース、ドレイン用電極金属をリフトオフして取
除けば第2図(d)のように自己整合型非晶質トランジ
スタが完成する。

〔発明が解決しようとする問題点〕

上述した従来の薄膜トランジスタの製造方法は、ドレイ
ンの形成にn型非晶質シリコン膜及び金属膜のリフト
オフ工程を含んでいるため再現性が悪く歩留りが低いと
いう欠点がある。

〔問題点を解決するための手段〕

本発明の薄膜トランジスタの製造方法は、所定の波長範
囲の光を透過する絶縁性基板上に所定形状の導電性パタ
ーンからなるゲート電極を形成する工程と、前記ゲート
電極を覆うように第1の透明絶縁膜及び非晶質シリコン
膜を順次に形成する工程と、前記非晶質シリコン膜を前
記ゲート電極上方とその近傍を覆う島状にパターニング
する工程と、第2の透明絶縁膜を被覆したのちホトレジ
スト膜を塗布し前記ゲート電極をマスクとして縁切絶縁
性基板側から露光して前記第2の透明絶縁膜を前記ゲー
ト電極に対応した形状にパターニングする工程と、前記
第2の透明絶縁膜と前記ホトレジスト膜との2層膜または
前記第2の透明絶縁膜をマスクとして前記非晶質シリコ
ン膜に選択的に不純物として導入してソース領域及びド
レイン領域を形成する工程と、所定の金属膜もしくは合
金膜を全面に被着した後前記ソース領域及びドレイン領
域のそれぞれの表面部に形成されたシリサイド膜を残し
て末反応の前記金属膜もしくは合金膜をパターニングす
ることにより前記第2の透明絶縁膜と重ならないように
前記第2の透明絶縁膜とそれぞれ分離されたソース電極
及びドレイン電極を形成する工程とを含んでいる。

〔作用〕

ゲート電極をマスクとして背面露光により作られた第2
の透明絶縁膜をマスクとして不純物の導入を行ないソー
ス領域、ドレイン領域を形成することにより自己整合型
の薄膜トランジスタが形成される為、従来のホトレジス
ト膜を利用したリフトオフ工程によるものと比べて安定
にデバイス形成が可能になる。又、本発明におけるプロ
セスにおいては非晶質半導体薄膜を島状に形成した後第
2の透明絶縁膜を形成する為、第2の透明絶縁膜をゲー
ト電極とほぼ同一形状にエッチングし、パターン化する
時に第1の透明絶縁膜が完全にエッチングされてしまう
危険が少なくなる。

さらに、ソース、ドレイン電極のパターニングにはゲー
ト電極とソース、ドレイン電極のパターンが重ならなく
てもよいため目合わせ精度は厳しくなく、大面積デバイ
スに適した薄膜トランジスタの製造方法といえる。

〔実施例〕

次に本発明の実施例について図面を参照して説明する。

第1図(a)〜(e)は本発明の一実施例を説明するた
めに工程順に示したトランジスタチップの断面図であ
る。

まず、第1図(a)に示すように、絶縁性基板として紫
外線に対して透明なガラス基板10上に、ゲート金属と
してクロミウムを厚さ100nm蒸着し所定形状にパタ
ーニングしてゲート電極11を形成する。次に、ゲート
絶縁膜となる第1の透明絶縁膜16としてSiNx膜を
厚さ300nm、非晶質半導体層として非晶質シリコン
膜13を厚さ50nmを、それぞれSiHとNH
合ガス及びSiHガスを用いてプラズマCVD法によ
り形成した後、非晶質シリコン膜13をドライエッチン
グ法により島状ににパターン化する。続いて第1図
(b)に示すように、SiHとNOを用いてプラズ
マCVD法により、第2の透明絶縁膜14として、Si
膜を厚さ100nm形成する。次にホトレジスト膜
15をコーティングした後、ガラス基板側から紫外光を
用いて露光する。これによりゲート電極11上部以外の
ホトレジスト膜が感光する。この時の露光時間は非晶質
シリコン膜13の厚さで異なるが200nmの厚さで1
〜2分、500nmの厚さで約3分、1000nmの厚
さで約10分であった。この後ホトレジスト膜を現像し
た後、第1図(c)に示すように、1%の弗酸で第2の
透明絶縁膜14であるSiO膜をゲート電極とほぼ同
一形状にエッチングした。この第2の透明絶縁膜14と
してここではSIO膜を用いているが、SiNxでも
使用可能である。但し、第1の透明絶縁膜12とのエッ
チング選択比が小さくなるので注意を要する。

次に第2の透明絶縁膜14をマスクにして(必要なやホ
トレジスト膜を残したまま)不純物原子として燐を非晶
質シリコン膜中に導入しソース、ドレイン領域17a,
17bを形成した。不純物の導入方法としてはイオン注
入により燐を5x1015cm-2、40kVで非晶質シリコ
ン膜中に打込んだ。続いて第1図(d)に示すように、
ソース、ドレイン電極用の金属膜19としてクロミウム
膜を厚さ150nm蒸着する。このとき、ソース、ドレ
イン領域の非晶質シリコン酸とクロミウムの間にはシリ
サイド膜20が形成されるが、確実にシリサイドを形成
する為には150℃、20分間アニールするとよい。こ
の時のシリサイド膜の抵抗は約10kオームと低抵抗で
あった。その後、第1図(e)に示すように、金属膜1
9をパターニングすることにより不要なソース、ドレイ
ン電極用金属を除去し、ソース電極21a,ドレイン電
極21bを形成して薄膜トランジスタが完成される。こ
の場合、クロミウムをエッチングするときにはシリサイ
ドはエッチングされないようエッチング方法を選ぶとよ
い。この時、ソース、ドレイン電極21a,21b間の
長さはゲート電極長より大きくてよく、例えば、ゲート
電極長10μm(チャネル長)に対しソース、ドレイン
間長25μmとする。

本実施例においては、第1の透明絶縁膜としてSiN
x、第2の透明絶縁膜としてSiOxを使用したが、S
iOx,SiNx,TaOx等透明絶縁膜ならば使用可
能である。また形成法においてもスパッタ法、光CVD
法等使用可能である。また、ソース、ドレイン電極用金
属としては、クロミウムの他、ニッケル、モリブデン、
パラヂウム等でもよく、クロミウム−アルミニウム、ク
ロミニウム−ニッケル、ニッケル−金、等の積層構造、
または合金でもよい。

〔発明の効果〕

以上説明した様に、本発明薄膜トランジスタの製造方法
においては、その工程の中に、リフトオフ工程が含まれ
ていない為、従来例と比べて歩留りよく自己整合型薄膜
トランジスタを形成することができる。

また、ゲート電極と自己整合的に形成されたソース、ド
レイン領域とシリサイド膜のためにチャネル部とソー
ス、ドレイン電極が低抵抗でつながる。実際に形成され
た薄膜トランジスタでは、チャネル幅40μm、チャネ
ル長10μmの素子において、ソース、ドレイン間に1
0V、ゲート電圧に15V印加したオン電流は2〜4×
10-6A、移動度0.2〜0.4cm/V・secと非
晶質シリコントランジスタとして十分な特性を有してお
り、またオフ電流も2〜8×10-12Aと十分小さく、
液晶ディスプレイやイメージセンサに使えることが明ら
かになった。

【図面の簡単な説明】

第1図(a)〜(e)は本発明の一実施例を説明するた
めの工程順に配置したトランジスタチップの断面図、第
2図(a)〜(d)は、従来例を説明するための工程順
に配置したトランジスタチップの断面図である。 10……ガラス基板、11……ゲート電極、12……第
1の透明絶縁膜、13……非晶質シリコン膜、14……
第2の透明絶縁膜、15……ホトレジスト膜、16……
紫外光、17a……ソース領域、17b……ドレイン領
域、18……リンイオン、19……金属膜、20……シ
リサイド膜、21a……ソース電極、21b……ドレイ
ン電極、22……n型非晶質シリコン膜。

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】所定の波長範囲の光を透過する絶縁性基板
    上に所定形状の導電性パターンからなるゲート電極を形
    成する工程と、前記ゲート電極を覆うように第1の透明
    絶縁膜及び非晶質シリコン膜を順次に形成する工程と、
    前記非晶質シリコン膜を前記ゲート電極上方にその近傍
    を覆う島状にパターニングする工程と、第2の透明絶縁
    膜を被覆したのちホトレジスト膜を塗布し前記ゲート電
    極をマスクとして前記絶縁性基板側から露光して前記第
    2の透明絶縁膜を前記ゲート電極に対応した形状にパタ
    ーニングする工程と、前記第2の透明絶縁膜と前記ホト
    レジスト膜との2層膜または前記第2の透明絶縁膜をマス
    クとして前記非晶質シリコン膜に選択的に不純物を導入
    してソース領域及びドレイン領域を形成する工程と、所
    定の金属膜もしくは合金膜を全面に披着した後前記ソー
    ス領域及びドレイン領域のそれぞれの表面部に形成され
    たシリサイド膜を残して末反応の前記金属膜もしくは合
    金膜をパターニングすることにより前記第2の透明絶縁
    膜と重ならないように前記第2の透明絶縁膜とそれぞれ
    分離されたソース電極及びドレイン電極を形成する工程
    とを含むことを特徴とする薄膜トランジスタの製造方
    法。
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