KR20050068163A - ２마스크를 적용한 액정표시소자 제조방법 - Google Patents

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Abstract

본 발명은 액정표시소자의 제조방법에 관한 것으로써, 특히 2 마스크를 적용하여 액정표시소자를 제조하는 방법에 관한 것이다. 기판 상에 제 1 마스크를 적용하여 화소전극과 소오스 전극을 형성하는 단계, 상기 화소전극 상에 반도체층, 절연층, 도전층을 연속 형성하고 제 2 마스크를 적용하여 액티브층과 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 것으로 액정표시소자를 제조하는 공정을 획기적으로 줄일 수 있다.

Description

２마스크를 적용한 액정표시소자 제조방법{FABRICATION METHOD OF LIQUID CRYSTAL DISPLAY DEVICE USING 2 MASK}
본 발명은 폴리실리콘 액정표시소자의 제조방법에 관한 것으로, 특히 2 마스크를 적용하여 박막트랜지스터(Thin Film Transistor; TFT)를 제조함으로써 사용되는 마스크 수를 감소시킨 액정표시소자(Liquid Crystal Display; LCD)의 제조방법에 관한 것이다.
최근 영상표시장치에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube; CRT)을 대체하는 경량 박막형 평판표시장치(Flat Panel Display; FPD)에 대한 연구 및 상업화가 활발하게 이루어지고 있다. 특히, 이러한 평판표시장치 중 액정표시장치는 액정의 광학적 이방성을 이용하여 이미지를 표현하는 장치로서, 해상도와 컬러표시 및 화질 등에서 우수하여 노트북이나 데스크탑 모니터 등에 적용되고 있다.
상기 액정표시장치는 크게 제 1 기판인 컬러필터(color filter) 기판과 제 2 기판인 어레이(array) 기판 및 상기 컬러필터 기판과 어레이 기판 사이에 형성된 액정층(liquid crystal layer)으로 구성된다.
상기 액정표시장치의 스위칭소자로는 일반적으로 박막트랜지스터를 사용하며, 상기 박막트랜지스터의 채널층으로 비정질 실리콘(amorphous silicon) 또는 다결정 실리콘(polycrystalline silicon)을 사용할 수 있다.
한편, 상기 액정표시장치의 제조공정은 기본적으로 박막트랜지스터를 포함하는 어레이 기판의 제작에 다수의 마스크 공정(즉, 포토리소그래피(photolithography) 공정)을 필요로 하므로 생산성 면에서 상기 마스크 공정의 수를 줄이는 방법이 요구되고 있다.
도 1은 일반적인 액정표시장치의 어레이 기판 일부를 나타내는 평면도로써, 실제의 액정표시장치에서는 N개의 게이트 라인과 M개의 데이터 라인이 교차하여 N×M개의 화소가 존재하지만 설명을 간단하게 하기 위해 도면에는 단지 하나의 화소만을 나타내었다.
도면에 도시된 바와 같이, 상기 어레이 기판(10)은 화소영역 위에 형성된 화소전극(18), 상기 기판(10) 위에 종횡으로 배열된 게이트 라인(16)과 데이터 라인(17), 그리고 상기 게이트 라인(16)과 데이터 라인(17)의 교차영역에 형성된 스위칭소자인 박막트랜지스터로 이루어 진다.
상기 박막트랜지스터는 게이트 라인(16)에 연결된 게이트전극(21), 데이터 라인(17)에 연결된 소오스 전극(22) 및 화소전극(18)에 연결된 드레인 전극(23)으로 구성된다. 또한, 상기 박막트랜지스터는 게이트전극(21)과 소오스/드레인 전극(22, 23)의 절연을 위한 제 1 절연막(미도시)과 제 2 절연막(미도시) 및 상기 게이트전극(21)에 공급되는 게이트 전압에 의해 소오스 전극(22)과 드레인 전극(23) 간에 전도채널(conductive channel)을 형성하는 액티브층(24)을 포함한다.
이 때, 상기 제 1 절연막과 제 2 절연막에 형성된 제 1 콘택홀(40a)을 통해 상기 소오스 전극(22)은 액티브층(24)의 소오스영역과 전기적으로 접속하며 상기 드레인 전극(23)은 액티브층(24)의 드레인영역과 전기적으로 접속하게 된다. 또한, 상기 드레인 전극(23) 위에는 제 2 콘택홀(40b)이 형성된 제 3 절연막(미도시)이 있어, 상기 제 2 콘택홀(40b)을 통해 상기 드레인 전극(23)과 화소전극(18)이 전기적으로 접속되게 된다.
이하, 도 2a 내지 도 2g를 참조하여 종래의 액정표시소자의 제조공정을 자세히 설명한다.
도 2a 내지 도 2g는 도 1에 도시된 액정표시소자의 I-I'선에 따른 제조공정을 나타내는 수순도이다.
먼저, 도 2a에 도시된 바와 같이, 유리와 같은 투명 기판(10) 위에 포토리소그래피 공정을 이용하여 폴리실리콘으로 이루어진 액티브층(24)을 형성한다.
다음으로, 도 2b에 도시된 바와 같이, 상기 액티브층(24)이 형성된 기판(10) 전면에 차례대로 제 1 절연막(15a)과 도전성 금속막(30)을 증착한다.
다음으로, 도 2c에 도시된 바와 같이, 포토리소그래피 공정을 이용하여 상기 도전성 금속막(30)을 패터닝함으로써 상기 액티브층(24) 위에 제 1 절연막(15a)이 개재된 게이트전극(21)을 형성한다.
이후, 상기 게이트전극(21)을 마스크로 적용하여 상기 액티브층(24)의 소정영역에 p+ 또는 n+의 고농도의 불순물 이온을 주입하여 소오스/드레인영역(24a, 24b)을 형성한다. 상기 소오스/드레인영역(24a, 24b)은 소오스/드레인 전극과의 오믹-콘택(ohmic contact)을 위해 형성한다.
다음으로, 도 2d에 도시된 바와 같이, 상기 게이트전극(21)이 형성된 기판(10) 전면에 층간 절연막으로써 제 2 절연막(15b)을 증착한 후 포토리소그래피 공정을 통해 상기 제 1 절연막(15a)과 제 2 절연막(15b)을 일부 제거하여 소오스/드레인영역(24a, 24b)과 소오스/드레인 전극 간의 전기적 접속을 위한 제 1 콘택홀(40a)을 형성한다.
이 후, 도 2e에 도시된 바와 같이, 도전성 금속을 기판(10) 전면에 증착한 후 포토리소그래피 공정을 이용하여 상기 제 1 콘택홀(40a)을 통해 소오스영역(24a)과 연결되는 소오스 전극(22) 및 드레인영역(24b)과 연결되는 드레인 전극(23)을 형성한다. 이 때, 상기 소오스 전극(22)을 구성하는 도전성 금속의 일부는 연장되어 데이터 라인(17)을 구성하게 된다.
다음으로, 도 2f에 도시된 바와 같이, 상기 기판(10) 전면에 아크릴(Acryl)과 같은 유기절연막인 제 3 절연막(15c)을 증착한 후 포토리소그래피 공정을 이용하여 드레인 전극(23)의 일부를 노출시키는 제 2 콘택홀(40b)을 형성한다.
마지막으로, 도 2g에 도시된 바와 같이, 상기 제 3 절연막(15c)이 형성된 기판(10) 전면에 인듐-틴-옥사이드(Indium Tin Oxide; ITO)와 같은 투명 도전성 물질을 증착한 후 포토리소그래피 공정을 이용하여 상기 제 2 콘택홀(40b)을 통해 드레인 전극(23)과 연결되는 화소전극(18)을 형성한다.
상기한 바와 같이 폴리실리콘 박막트랜지스터를 포함하는 액정표시소자의 제조에는 액티브 패턴, 게이트전극, 제 1 콘택홀, 소오스/드레인 전극, 제 2 콘택홀 및 화소전극 등을 패터닝하는데 포토리소그래피 공정을 필요로 한다.
상기 포토리소그래피 공정은 마스크에 그려진 패턴(pattern)을 박막이 증착된 기판 위에 전사시켜 원하는 패턴을 형성하는 일련의 공정으로 감광액 도포, 노광, 현상 공정 등 다수의 공정으로 이루어져 있다. 그 결과, 다수의 포토리소그래피 공정은 생산 수율을 떨어뜨리며 형성된 박막트랜지스터에 결함이 발생될 확률을 높이게 하는 등 문제점이 있었다.
특히, 패턴을 형성하기 위하여 설계된 마스크는 매우 고가이어서, 공정에 적용되는 마스크수가 증가하면 액정표시장치의 제조비용이 이에 비례하여 상승하는 문제점이 있었다.
본 발명은 상기한 문제점을 해결하고자 폴리실리콘 박막트랜지스터를 적용하는 액정표시소자를 제조하는데 적용되는 마스크 수를 줄이고자 하는 것을 목적으로 한다. 또한, 제조공정에 적용되는 마스크 수를 줄이므로써 제조비용을 감소시키고 수율을 향상시키는 것을 목적으로 한다.
상기 목적을 이루기 위하여 본 발명의 액정표시소자 제조방법은 기판상에 화소전극 및 도전층을 연속하여 형성하는 단계; 상기 도전층상에 제 1 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 마스크로 적용하여 소오스 전극 형성부, 채널형성부 및 화소전극을 형성하는 단계; 상기 기판 전면에 반도체층, 절연층 및 도전층을 연속하여 형성하는 단계; 상기 도전층 상에 제 2 감광막 패턴을 형성하는 단계; 상기 제 2 감광막 패턴을 적용하여 액티브층을 형성하는 단계; 상기 액티브층 상에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 한다. 특히, 본 발명은 두개의 마스크를 적용하여 박막트랜지스터를 형성하는 것을 특징으로 한다.
액정표시소자의 제조공정에서 가장 중요시 되는 것중에 하나가 박막트랜지스터 제조를 위해 적용되는 마스크 수를 줄이는 것이다.
하나의 마스크 공정에는 고가의 마스크가 필요할 뿐만 아니라, 마스크를 기판 상에 얼라인하는 공정, 노광 공정, 현상 공정, 감광막 스트립 공정 및 세정공정 등의 다수의 공정이 수반되기 때문에 박막트랜지스터 형성을 위해 하나의 마스크만 줄이더라도 공정을 크게 단축할 수 있다.
그러므로 박막트랜지스터 형성을 위하여 사용되는 마스크 수를 줄이고자 하는 노력이 계속되고 있다.
본 발명은 그 일환으로 2마스크를 적용하여 박막트랜지스터를 형성하는 방법을 제안한다.
이하, 도 3을 통하여 본 발명에 의해 형성되는 액정표시소자의 단위화소의 일부의 평면도 구조를 살펴보고, 도 4및 5를 통하여 단위화소의 스위칭 소자로써 박막트랜지스터의 제조공정을 살펴본다.
도 3에 도시된 바와 같이, 액정표시소자의 단위화소는 서로 평행하게 형성되는 다수의 게이트 라인((407b)과 상기 게이트 라인과 수직 배열되는 다수의 데이터 라인(403b)에 의해 정의된다.
상기 단위화소의 일측에는 반도체층으로 구성되는 액티브층(405a)이 형성되어 있고, 상기 액티브층(405a)은 소오스 영역에 형성되는 화소전극 물질(402a)에 의해 데이터 라인(403b)와 연결되어 있다. 상기 데이터 라인(403b)과 액티브층(405a)사이에는 소오스 전극(403a)이 형성되어 상기 데이터 라인(403b)과 액티브층(405a)을 서로 연결하고 있다.
한편, 상기 액티브층(405a)의 일측은 화소전극위에 오버랩되면서 화소전극(402)와 연결되어 있다.
또한, 상기 액티브층(405a) 상에는 절연층(미도시)이 게재된 게이트 전극(407a)이 형성되어 있고 상기 게이트 전극(407a)은 게이트 라인과 연결된다.
이하, 도 4a~4g를 통하여 본 발명의 제 1 실시 예에 의한 박막트랜지스터의 형성공정을 살펴본다.
도 4a~4g는 도 3의 절단선K-K' 을 기준으로 하여 제조공정을 설명한다.
도 4a에 도시된 바와 같이, 투명한 기판(401) 상에 화소전극(402) 형성용 투명전극(402)과 소스 전극 형성용 도전막(403)을 연속하여 형성한다.
상기 화소전극물질은 투명한 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)일 수 있으며 상기 투명전극(402)와 상기 도전막(403)과 전기적 접합특성이 우수한 투명한 전극일 수 있다.
상기 투명전극(402)은 스퍼터링 공정을 통하여 기판(401) 전면에 형성되며 상기 투명전극(402)상에 연속하여 스퍼터링 방법 등으로 도전성을 금속막등을 형성한다.
상기 도전막(403)은 소오스 전극 및 데이터 라인을 형성하기 위한 것으로, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 금(Au), 백금(Pt) 등의 금속물질을 사용할 수 있으며 도펀트가 주입되어 메탈화된 반도체층을 사용할 수도 있다.
도전층(403)이 형성되 후, 상기 도전층 상에 제 1 감광막을 도포하고 제 1 회절마스크(미도시)를 적용하여 노광공정을 실시한다.
상기 노광공정 결과, 소스 전극이 형성되는 기판상의 소스전극 형성부에는 비노광 및 일부 노광이 이루어지고, 채널이 형성되는 채널 형성부에는 완전노광이 이루어지며 화소전극이 형성될 화소전극 형성부에는 일부노광이 이루어 진다.
특히, 본 실시 예에서는 상기 소스 전극 형성부에서 비 노광되는 영역은 소오스 전극이 형성될 영역과 일치한다.
본 실시 예의 설명에서는 감광막이 노광되면 현상공정에서 제거되는 포지티브(positive) 형의 감광막을 예로 들어 설명하며 감광막의 종류는 네거티브(negative) 또는 포지티브 형일 수 있다.
또한, 본 실시 예에서는 슬릿 노광을 위하여 슬릿 형상의 패턴을 포함하는 슬릿 마스크를 적용하였으나 노광되는 광의 강도를 영역에 따라 조절할 수 있는 하프톤(half-tone)마스크를 적용할 수 도 있다.
슬릿 마스크를 적용하여 노광하고 현상한 결과, 도 4b에 도시된 바와 같이, 채널 형성부의 도전층(403)은 노출된다.
상기 슬릿 노광된 제 1 감광막 패턴(420)을 마스크로 적용하여 식각공정을 진행한다.
상기 식각 결과, 채널 영역의 도전층(403) 및 도전층 하방의 회소전극 물질층이 제거되어 상기 화소전극 물질층은 화소전극부와 소오스 전극부로 나뉘어 진다.
다음으로, 도 4c에 도시된 바와 같이, 상기 제 감광막 패턴(420)을 에싱하여 소스 전극 형성부 상에만 일정한 감광막 패턴이 남도록 한다.
상기 에싱 결과, 도 4c에 도시된 바와 같이, 소스 전극 형성부 상부에만 감광막 패턴이 남고 나머지 영역에서는 상기 도전막(403)이 노출된다.
에싱후 남은 감광막 패턴을 마스크로 적용하여 상기 도전층(403)을 식각하여 제거하고 화소전극(402)과 소오스 전극(403a)을 형성한다.
도 4d에 도시된 바와 같이, 소스 전극 형성부 상에는 상기 도전층(403)이 식각되어 형성된 소스 전극(403a)과 상기 소스 전극과 접촉하며 화소전극과 동일 물질로 구성되는 소스 전극 연장부(402a)가 형성되고, 채널 형성부에는 기판(401)이 노출되며, 화소전극 형성부에는 화소전극(402) 패턴이 형성된다.
이후, 도 4e에 도시된 바와 같이, 상기 결과물 상에 반도체층(405)을 플라즈마화학기상증착방법(Plasma Enhanced Chemical Vapor Deposition, PECVD)방법에 의해 형성할 수 있다.
상기 반도체층을 비정질의 실리콘층일 수 있으며 결정화 공정을 진행하여 결정질의 실리콘으로 바꾼다.
결정질 실리콘층을 비정질의 실리콘층에 비해 전기 이동도면에서 수십배 내지 백배 이상 빠르기 때문에 고속 동작을 요하는 스위칭 소자의 제조에 적합하다.
결정화 방법은 퍼니스(funace)에서 비정질 실리콘층을 가열하여 결정화 하는 방법, 엑시머 레이저를 사용하여 결정화 하는 방법, 고속 어닐링(RTA)방법에 의해 결정화하는 방법등이 사용될 수 있다.
상기 결정화에 앞서, 비정질의 실리콘층을 결정화 하는 과정에서 결정화되는 실리콘층 내에 포함되어 있는 수소이온을 제거하는 탈 수소화 공정을 더 진행할 수 있다.
탈 수소화 공정은 결정화 될 비정질의 실리콘층을 약 400℃에서 가열하여 수소를 제거하는 공정으로 결정화 공정 진행중에 상기 수소가 폭발하여 실리콘층을 파괴하는 현상을 미리 방지하기 위하여 행하는 공정이다.
상기 반도체층(405)의 결정화가 진행된 후에 도 4e에 도시된 바와 같이, 사이 반도체층(405) 상에 절연층(406)과 도전층(407)을 연속하여 형성한다.
상기 절연층(406)은 실리콘 산화막(SiO2), 실리콘 질화막(SiNx) 실리콘 산화막(SiO2) 및 실리콘 질화막(SiNx)의 적층 구조일 수 있으며 PECVD방법에 의해 형성될 수 있다.
상기 절연층(406)은 층간 절연층으로써 액티브층과 그 상방에 형성되는 게이트 전극을 전기적으로 분리시킨다.
또한, 상기 도전층(407)은 알루미늄 또는 몰리브덴 금속층일 수 있으며 스퍼터링 방법에 의해 소정 두께로 형성할 수 있다.
이후, 상기 도전층(407)을 형성한 다음, 상기 도전층(407)상에 제 2 감광막을 도포하고 제 2 슬릿 마스크(미도시)를 적용하여 노광공정을 진행한다.
상기 노광공정 후 현상한 결과, 상기 감광막은 패터닝되어 소스 전극 형성부 상부와 채널 형성부 상부에 각각 일정한 패턴을 형성한다. 특히, 상기 채널 형성부 상부 상에 형성되는 감광막 패턴은 부분노광부와 비 노광부에 의해 단차진 형상의 감광막 패턴이다.
상기 제 2 슬릿 마스크를 적용하여 형성된 제 2 감광막 패턴(430)을 마스크로 적용하여 상기 도전층(407)과 절연층(406)과 반도체층(405)를 식각하여 액티브층(405a)을 형성한다.
상기 도전층(407)은 습식각에 의해 효과적으로 제거될 수 있고, 상기 절연층(406) 및 반도체층(405)은 건식각에 의해 효과적으로 제거될 수 있다.
액티브층(405a)을 패터닝한 다음, 상기 제 2 감광막 패턴(430)을 에싱하여 도 4f에 도시된 바와 같이, 채널형성부 상부에 일정한 감광막 패턴(430a)이 형성되도록 한다.
상기 에싱 후 남은 감광막 패턴(430a)을 이용하여 채널 형성부 상부와 소오스 형성부 상부에 남은 도전층(407)을 더 식각하여 게이트 전극(407a)을 형성한다.
즉, 상기 제 2 슬릿 마스크를 적용하여 형성된 감광막 패턴을 이용하여 액티브층(405a)의 패터닝과 게이트 전극(407a)의 패터닝이 하나의 마스크에 의해 연속하여 이루어 질 수 있다.
다음으로 도 4g에 도시된 바와 같이, 게이트 전극(407a)을 마스크로 적용하여 상기 액티브층(405a)의 일부에 불순물 이온을 주입한다.
상기 불순물 이온은 투명전극으로 이루어지는 소스 전극 연장부(402a)와 액티브층의 컨택특성을 강화하기 위하여 액티브층(405a)의 일부를 메탈화하기 위하여 이루어 진다.
투명전극 물질이 전기이동도면에서 우수하고 결정화된 반도체층과 오믹 컨택 특성이 우수하다면 상기 불순물 이온 주입 공정은 불필요할 수 있다.
그런데 상기 소스 전극 연장부(402a)와 액티브층(405a)의 오믹 컨택 특성이 양호하지 못하거나 기대치에 못 미칠 경우, 상기 소스 전극 연장부(402a)가 직접 액티브층(405a)와 컨택되지 않는 구조의 박막트랜지스터를 본 발명의 제 2 실시 예로써 도 5a~5f를 통하여 살펴본다.
도 5에 도시된 바와 같이, 상기 제 1 실시 예에서와 같은 방법으로, 기판(401) 상에 화소전극(402) 형성용 투명전극(402)과 소스 전극 형성용 도전막(403)을 연속하여 형성한다.
상기 투명전극(402)은 스퍼터링 공정을 통하여 기판(401) 전면에 형성되며 상기 투명전극(402)상에 연속하여 스퍼터링 방법 등으로 도전성을 금속막등을 형성한다.
상기 도전막(403)은 소오스 전극 및 데이터 라인을 형성하기 위한 것으로, 구리(Cu), 알루미늄(Al), 몰리브덴(Mo), 금(Au), 백금(Pt) 등의 금속물질을 사용할 수 있으며 도펀트가 주입되어 메탈화된 반도체층을 사용할 수도 있다.
도전층(403)이 형성되 후, 상기 도전층 상에 제 1 감광막을 도포하고 제 1 회절마스크(미도시)를 적용하여 노광공정을 실시한다.
상기 노광공정 결과, 소스 전극이 형성되는 기판상의 소스전극 형성부에는 비노광이 이루어지고, 채널이 형성되는 채널 형성부에는 완전노광이 이루어지며 화소전극이 형성될 화소전극 형성부에는 비 노광 및 일부노광이 이루어진다.
본 제 2 실시 예의 설명에서는 감광막이 노광되면 현상공정에서 제거되는 포지티브(positive) 형의 감광막을 예로 들어 설명하며 감광막의 종류는 네거티브(negative) 또는 포지티브 형일 수 있다.
또한, 본 제 2 실시 예에서는 슬릿 노광을 위하여 슬릿 형상의 패턴을 포함하는 슬릿 마스크를 적용하였으나 노광되는 광의 강도를 영역에 따라 조절할 수 있는 하프톤(half-tone)마스크를 적용할 수 도 있다.
슬릿 마스크를 적용하여 노광하고 현상한 결과, 도 4b에 도시된 바와 같이, 채널 형성부의 도전층(403)은 노출된다.
상기 슬릿 노광된 제 1 감광막 패턴(420)을 마스크로 적용하여 식각공정을 진행한다.
상기 식각 결과, 채널 영역의 도전층(403) 및 도전층 하방의 회소전극 물질층이 제거되어 상기 화소전극 물질층은 화소전극부와 소오스 전극부로 나뉘어 진다.
다음으로, 도 4c에 도시된 바와 같이, 상기 제 감광막 패턴(420)을 에싱하여 소스 전극 형성부 상에만 일정한 감광막 패턴이 남도록 한다.
상기 에싱 결과, 도 4c에 도시된 바와 같이, 소스 전극 형성부 상부 및 화소전극 형성부 일부에 감광막 패턴이 남고 나머지 영역에서는 상기 도전막(403)이 노출된다.
에싱후 남은 감광막 패턴을 마스크로 적용하여 상기 화소전극 상부의 도전층(403)을 식각하여 화소전극(402)을 형성한다.
화소전극을 형성한 다음, 상기 제 1 감광막을 스트립하면 소오스 형성부와 액티브층과 화소전극이 겹쳐지는 일부 영역에만 도전층이 남게 된다.
이후 공정은 상기 제 1 실시 예와 동일하게 진행된다.
즉, 도 5d에 도시된 바와 같이, 상기 결과물 상에 반도체층(405)을 플라즈마화학기상증착방법(Plasma Enhanced Chemical Vapor Deposition, PECVD)방법에 의해 형성할 수 있다.
상기 반도체층을 비정질의 실리콘층일 수 있으며 결정화 공정을 진행하여 결정질의 실리콘으로 바꾼다.
결정질 실리콘층을 비정질의 실리콘층에 비해 전기 이동도면에서 수십배 내지 백배 이상 빠르기 때문에 고속 동작을 요하는 스위칭 소자의 제조에 적합하다.
결정화 방법은 퍼니스(funace)에서 비정질 실리콘층을 가열하여 결정화 하는 방법, 엑시머 레이저를 사용하여 결정화 하는 방법, 고속 어닐링(RTA)방법에 의해 결정화하는 방법등이 사용될 수 있다.
상기 결정화에 앞서, 비정질의 실리콘층을 결정화 하는 과정에서 결정화되는 실리콘층 내에 포함되어 있는 수소이온을 제거하는 탈 수소화 공정을 더 진행할 수 있다.
탈 수소화 공정은 결정화 될 비정질의 실리콘층을 약 400℃에서 가열하여 수소를 제거하는 공정으로 결정화 공정 진행중에 상기 수소가 폭발하여 실리콘층을 파괴하는 현상을 미리 방지하기 위하여 행하는 공정이다.
상기 반도체층(405)의 결정화가 진행된 후에 도 5d에 도시된 바와 같이, 사이 반도체층(405) 상에 절연층(406)과 도전층(407)을 연속하여 형성한다.
상기 절연층(406)은 실리콘 산화막(SiO2), 실리콘 질화막(SiNx) 실리콘 산화막(SiO2) 및 실리콘 질화막(SiNx)의 적층 구조일 수 있으며 PECVD방법에 의해 형성될 수 있다.
상기 절연층(406)은 층간 절연층으로써 액티브층과 그 상방에 형성되는 게이트 전극을 전기적으로 분리시킨다.
또한, 상기 도전층(407)은 알루미늄 또는 몰리브덴 금속층일 수 있으며 스퍼터링 방법에 의해 소정 두께로 형성할 수 있다.
이후, 상기 도전층(407)을 형성한 다음, 상기 도전층(407)상에 제 2 감광막을 도포하고 제 2 슬릿 마스크(미도시)를 적용하여 노광공정을 진행한다.
상기 노광공정 후 현상한 결과, 상기 감광막은 패터닝되어 소스 전극 형성부 상부와 채널 형성부 상부에 각각 일정한 패턴을 형성한다. 특히, 상기 채널 형성부 상부 상에 형성되는 감광막 패턴은 부분노광부와 비 노광부에 의해 단차진 형상의 감광막 패턴이다.
상기 제 2 슬릿 마스크를 적용하여 형성된 제 2 감광막 패턴(430)을 마스크로 적용하여 상기 도전층(407)과 절연층(406)과 반도체층(405)를 식각하여 액티브층(405a)을 형성한다.
상기 도전층(407)은 습식각에 의해 효과적으로 제거될 수 있고, 상기 절연층(406) 및 반도체층(405)은 건식각에 의해 효과적으로 제거될 수 있다.
액티브층(405a)을 패터닝한 다음, 상기 제 2 감광막 패턴(430)을 에싱하여 도 5e에 도시된 바와 같이, 채널형성부 상부에 일정한 감광막 패턴(430a)이 형성되도록 한다.
상기 에싱 후 남은 감광막 패턴(430a)을 마스크로 이용하여 채널 형성부 상부와 소오스 형성부 상부에 남은 도전층(407)을 더 식각하여 게이트 전극(407a)을 형성한다.
즉, 상기 제 2 슬릿 마스크를 적용하여 형성된 감광막 패턴을 이용하여 액티브층(405a)의 패터닝과 게이트 전극(407a)의 패터닝이 하나의 마스크에 의해 연속하여 이루어 질 수 있다.
상기 공정 결과 두개의 슬릿 마스크를 적용하여 형성된 박막트랜지스터 단면도 구조를 도 5f를 통하여 볼 수 있다.
게이트 전극(407a)을 형성한 다음, 액티브층(405a)의 일부에 불순물 이온을 주입하여 액티브층과 도전층의 오믹 컨택 특성을 더 강화할 수도 있다.
상기 제 2 실시 예에서는 액티브층이 직접 화소전극과 접하지 않고 도전층을 사이에 두고 접함으로써 화소전극과 액티브층의 오믹컨택 특성이 강화되는 점에서 특징이 있다.
상기에서 살펴본 바와같이, 본 발명은 화소전극을 기판 상에 제 1 층으로 형성하고 제 1 마스크를 적용하여 화소전극 및 소오스 전극을 형성하며 제 2 마스크를 적용하여 액티브층 및 게이트 전극을 형성함으로써 2마스크에 의해 박막트랜지스터를 형성할 수 있어 종래의 5 마스크 또는 4 마스크 공정에 비해 공정 수를 획기적으로 줄일 수 있어, 액정표시소자의 제조 비용을 절감할 수 있다. 또한 공정 중 발생할 수 있는 불량을 최소화 할 수 있어 양질의 액정표시소자를 제조할 수 있다.
도 1은 일반적인 액정표시장치의 어레이 기판 일부를 나타내는 평면도.
도 2a~도 2g는 도 1에 도시된 액정표시소자의 I-I'선에 따른 제조공정을 나타내는 수순도.
도 3은 본 발명의 액정표시소자의 어레이 기판 일부를 나타내는 평면도.
도 4a~4g는 본 발명의 제 1 실시 예에 의한 액정표시소자 제조공정을 나타내는 수순도.
도 5a~5f는 본 발명의 제 2 실시 예에 의한 액정표시소자 제조공정을 나타내는 수순도.
*************도면 중요부분에 대한 부호의 설명**************
401:기판 402: 화소전극
403:도전층 420,430:감광막
402a:소스 전극 연장부 405:반도체층
406:절연층 407:도전층
405a:액티브층 407a:게이트 전극

Claims (21)

  1. 기판상에 화소전극 및 제 1 도전층을 연속하여 형성하는 단계;
    상기 도전층상에 제 1 감광막 패턴을 형성하는 단계;
    상기 제 1 감광막 패턴을 마스크로 적용하여 소오스 전극 형성부, 채널 형성부 및 화소전극을 형성하는 단계;
    상기 기판 전면에 반도체층, 절연층 및 제 2 도전층을 연속하여 형성하는 단계;
    상기 제 2 도전층 상에 제 2 감광막 패턴을 형성하는 단계;
    상기 제 2 감광막 패턴을 적용하여 액티브층을 형성하는 단계;
    상기 액티브층 상에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시소자 제조방법.
  2. 제 1항에 있어서, 상기 제 1 감광막 패턴은 슬릿 마스크를 적용하고 슬릿 노광에 의해 형성되는 것을 특징으로 하는 액정표시소자 제조방법.
  3. 제 1 항에 있어서, 상기 제 1 감광막 패턴은 채널 형성부상의 제 1 도전층을 노출시키는 것을 특징으로 하는 액정표시소자 제조방법.
  4. 제 1 항에 있어서, 상기 제 1 감광막 패턴을 마스크로 적용하여 소오스 전극 형성부, 채널 형성부 및 화소전극을 형성하는 단계는
    채널 형성부의 제 1 도전층 및 화소전극을 제거하는 단계;
    상기 제 1 감광막 패턴을 에싱하는 단계;
    상기 화소전극상의 제 1 도전층을 제거하는 단계를 포함하는 것을 특징으로 하는 액정표시소자 제조방법.
  5. 제 4 항에 있어서, 상기 화소전극상의 제 1 도전층을 제거하는 단계에서 소스 전극이 더 형성되는 것을 특징으로 하는 액정표시소자 제조방법.
  6. 제 1 항에 있어서, 상기 반도체층을 형성하는 단계는
    비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층을 결정화하는 단계를 포함하는 것을 특징으로 하는 액정표시소자 제조방법.
  7. 제 1 항에 있어서, 상기 제 2 감광막 패턴은 제 2 슬릿 마스크를 적용하고 스릿 노광에 의해 형성되는 것을 특징으로 하는 액정표시소자 제조방법.
  8. 제 1 항에 있어서, 상기 제 2 감광막 패턴을 적용하여 액티브층을 형성하는 단계는
    상기 제 2 감광막 패턴을 마스크로 적용하여 상기 제 2 도전층, 절연층 및 반도체층을 제거함으로 이루어 지는 것을 특징으로 하는 액정표시소자 제조방법.
  9. 제 1 항에 있어서, 상기 게이트 전극을 형성하는 단계는
    상기 제 2 감광막을 에싱하는 단계;
    상기 제 2 도전층을 식각하는 단계를 포함하는 것을 특징으로 하는 액정표시소자 제조방법.
  10. 제 4 항에 있어서, 상기 화소전극상의 제 1 도전층을 제거하는 단계에서
    상기 화소전극 상의 제 1도전층이 완전히 제거되는 것을 특징으로 하는 액정표시소자 제조방법.
  11. 제 4 항에 있어서, 상기 화소전극상의 제 1 도전층을 제거하는 단계에서
    상기 화소전극 상의 제 1 도전층의 일부가 잔존하는 것을 특징으로 하는 액정표시소자 제조방법.
  12. 제 11항에 있어서, 상기 잔존하는 제 1 도전층은 상기 채널 형성부에 인접하는 것을 특징으로 하는 액정표시소자 제조방법.
  13. 제 1 항에 있어서, 상기 액티브층 형성단계에서 상기 액티브층은 상기 제 1 도전층을 개재하여 상기 화소전극과 연결되는 것을 특징으로 하는 액정표시소자 제조방법.
  14. 제 1항에 있어서, 상기 액티브층 상에 게이트 전극을 형성하는 단계 다음으로 상기 액티브층 상에 불순물 이온을 주입하는 것을 특징으로 하는 액정표시소자 제조방법.
  15. 기판 상에 형성되는 화소전극;
    상기 화소전극과 상부에서 오버랩되며 연결되는 액티브층;
    상기 액티브층 상에 형성되는 게이트 전극;
    상기 액티브층의 일측과 연결되는 소스 전극을 구비하는 것을 특징으로 하는 액정표시소자.
  16. 제 15 항에 있어서, 상기 소오스 전극은 소스 전극 연장부에 의해 상기 액티브층과 연결되는 것을 특징으로 하는 액정표시소자.
  17. 제 16항에 있어서, 상기 소오스 전극 연장부는 상기 화소전극과 도일한 물질인 것을 특징으로 하는 액정표시소자.
  18. 제 16항에 있어서, 상기 소스 전극은 상기 소스 전극 연장부상에 형성되는 것을 특징으로 하는 액정표시소자.
  19. 제 15항에 있어서, 상기 소스 전극 상에 절연층이 형성되고 상기 절연층 상에 상기 게이트 전극을 포함하는 게이트 라인이 형성되는 것을 특징으로 하는 액정표시소자 제조방법.
  20. 제 16항에 있어서, 상기 소스 전극 연장부 및 화소전극과 연결되는 액티브층을 메탈화된 것을 특징으로 하는 액정표시소자.
  21. 제 20항에 있어서, 상기 메탈화된 액티브층은 고농도 불순물이 주입되어 형성된 것을 특징으로 하는 액정표시소자.
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