JPH07202207A - 薄膜トランジスタを具えた電子装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 第１及び第２ゲートを有するＴＦＴをセルフ
アラインプロセスにより製造して寄生容量を低減するこ
とにある。 【構成】 第１及び第２ゲート１及び２を第１及び第２
セルフアライン工程により第１及び第２導電層２１及び
２２から形成する。第１セルフアライン工程において、
第１フォトレジスト膜２６をソース及びドレイン領域３
及び４をマスクとして露光し、これを現像し、その上に
第１導電層２１を堆積した後に、リフトオフ処理により
第１及び第２ゲートを設けるべき区域に第１導電層部分
２１ａ，２１ｂを残存させる。残存導電層部分の一部２
１ｂを除去して第１ゲート２１ａを形成した後、第２セ
ルフアライン工程を実行し、第２フォトレジスト膜２７
をソース、ドレイン及び第１ゲートをマスクとして露光
し、これを現像して第２ゲート２を構成する第２導電層
２２の区域を限定するフォトレジスト区域２７ａを形成
する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はセルフアラインフォトリ
ソグラフィ製造工程を用いて形成されたゲートを有する
薄膜電界効果トランジスタ（以後”ＴＦＴ”と言う）を
基板上に具えた電子装置を製造する方法に関するもので
ある。この装置は、例えばアクティブマトリクス液晶デ
ィスプレイ又は他のフラットパネルディスプレイ、又は
ＴＦＴを具えた他の任意のタイプの大面積電子装置、例
えば薄膜データストア又はイメージセンサとすることが
できる。

【０００２】

【従来の技術】現在、ガラス及び他の安価な絶縁基板上
にＴＦＴを具えた薄膜回路の開発が大面積電子装置に対
し大いに注目されている。アモルファス又は多結晶半導
体膜で製造されたこのようなＴＦＴは、例えば米国特許
明細書ＵＳ−Ａ−５１０３８２９号に記載されているよ
うなフラットパネルディスプレイ内のセルマトリクスの
スイッチング素子を構成することができる。最近の開発
は、例えばこのようなセルマトリクスの集積駆動回路と
同様に、（通常多結晶シリコンを用いて）ＴＦＴからな
る薄膜回路を製造し集積することにある。回路速度を増
大するためには、ＴＦＴのゲートとソース及びドレイン
との重複を避けるのが有利である。このため、製造のこ
の段階ではセルフアラインメントプロセスを用いるのが
好ましい。

【０００３】特開昭６３−４７９８１号公報には、ＴＦ
Ｔを基板上に製造するに当たり、ソース及びドレイン間
の電流を制御するゲートを、（ａ）ソース及びドレイン
の不透明領域をフォトマスクとして用いて第１フォトレ
ジスト膜を照明光により基板を通して選択的に露光する
工程、及び（ｂ）選択的に露光された第１フォトレジス
ト膜を現像してゲートの区域を限定する第１フォトレジ
スト区域を残存させる工程、を含むセルフアラインフォ
トリソグラフィ製造工程を用いて形成する方法が記載さ
れている。

【０００４】上記特開昭６３−４７９８１号公報は、ポ
ジティブ形フォトレジストを用い、これをゲート導電層
を堆積する前に露光し現像するリフトオフプロセスが
（この公報の図８に示されているように）既知であるこ
とを認めている。この公報は、このリフトオフプロセス
は歩留りが悪いと考え、工程（ａ）及び（ｂ）において
ネガティブ形フォトレジストを用い、このネガティブ形
フォトレジスト膜を設ける前に透明導電膜を堆積し、透
明導電膜からゲートを形成することによりこのようなリ
フトオフプロセスを避けることを提案している。次に現
像後に透明導電膜上に残存するフォトレジスト部分をエ
ッチングマスクとして用い、導電膜をソース及びドレイ
ン上からエッチ除去し、導電膜の残存部分でゲートを形
成する。この公報の内容は参考資料としてここに包含さ
れているものとする。

【０００５】

【発明が解決しようとする課題】しかし、本願発明者
は、このようなアプローチは、特に２以上のゲートを有
するＴＦＴの場合に、セルフアラインフォトリソグラフ
ィ製造工程を用いて形成しうるゲート構造のタイプに不
所望な制限及び制約を課すことを確かめた。本発明の目
的は、これらの制限及び制約を除去及び／又は緩和する
ことにある。

【０００６】

【課題を解決するための手段】本発明は、基板上に薄膜
電界効果トランジスタを具えた電子装置を製造するに当
たり、前記トランジスタのソース及びドレイン間の電流
を制御するゲートを、（ａ）ソース及びドレインの不透
明領域をフォトマスクとして用いて第１フォトレジスト
膜を照明光により基板を通して選択的に露光する工程、
及び（ｂ）選択的に露光された第１フォトレジスト膜を
現像してゲートの区域を限定する第１フォトレジスト区
域を残存させる工程、を含むセルフアラインフォトリソ
グラフィ製造工程を用いて形成する電子装置の製造方法
において、前記トランジスタは別々のセルフアラインフ
ォトリソグラフィ製造工程において別々の第１及び第２
導電層から形成された第１及び第２ゲートを有するもの
とし、これを製造するために、前記工程（ａ）及び
（ｂ）の第１フォトレジスト膜をポジティブ形とし、
（ｃ）工程（ｂ）にいてこの第１フォトレジスト膜の堆
積後に不透明材料の第１導電層を堆積する工程、及び
（ｄ）次いで前記第１フォトレジスト区域を除去して第
１及び第２ゲートを設けるべき区域に第１導電層の第１
区域を残存させる工程を含むリフトオフプロセスを実行
し、その後第１導電層の第１区域の一部分を工程（ｅ）
において除去して第１ゲートを形成する第１導電層の小
さい第２区域を残存させ、その後第２フォトレジスト膜
を工程（ｆ）において堆積し、次いで第２ゲートを、
（ｇ）ソース及びドレイン及び第１ゲートをフォトマス
クとして用いて第２フォトレジスト膜を照明光により基
板を通して選択的に露光する工程、及び（ｈ）選択的に
露光された第２フォトレジスト膜を現像して第２ゲート
を構成する第２導電層の区域を限定する第２フォトレジ
スト区域を残存させる工程を、を含む別のセルフアライ
ンフォトリソグラフィ製造工程により形成することを特
徴とする。

【０００７】本発明によれば、第１及び第２ゲートを互
いに及びソース及びドレインに対しセルフアライさせる
ことができる。その結果、高速ＴＦＴ回路素子を具えた
装置を製造することができる。本発明方法は（特開昭６
３−４７９８１号公報と異なり）リフトオフプロセスに
ポジティブフォトレジストを用いて第１ゲートを形成す
る。このアプローチによれば、第２ゲートの製造に課さ
れる制限及び制約が減少する。例えば、一例では、工程
（ｆ），（ｇ）及び（ｈ）の第２フォトレジスト膜は、
透明材料の第２導電層の堆積後に設けるのであれば、ネ
ガティブ形にし、第２フォトレジスト区域をエッチング
マスクとして用いてこの第２導電層から第２ゲートを形
成することができる。他の例では、工程（ｆ），（ｇ）
及び（ｈ）の第２フォトレジスト膜は、第２導電層の堆
積前に設けるのであれば、ポジティブ形にし、リフトオ
フプロセスを用いて第２銅伝送から第２ゲートを形成す
ることができる。

【０００８】特開昭６３−４７９８１号公報では、基板
上にソース及びドレインの不透明領域を形成した後であ
って、ゲートを形成するための工程（ａ）及び（ｂ）を
実施する前に、ソース及びドレイン間のチャネル領域を
与えるために半導体膜を堆積し、この半導体膜はフォト
レジストを基板を通して露光するのに使用する照明光に
対し透明にする。このようなアプローチを本発明方法に
も使用することができる。チャネル領域をこのようなア
モルファス半導体材料の膜に形成することができ、この
膜をレーザビームで結晶化させてチャネル領域用の多結
晶材料を形成することができる。

【０００９】しかし、本発明方法においては、ソース及
びドレインの不透明領域を形成する前及びゲートを形成
する工程（ａ）〜（ｈ）を実施する前に、ソース及びド
レイン間のチャネル領域を与え半導体膜を堆積すること
ができ、この半導体膜は（チャネル領域において）工程
（ａ）及び（ｇ）における照明光に対し透明にする。チ
ャネル領域はアモルファス半導体材料で形成することが
できる。しかし、この一連の製造工程は、アモルファス
半導体材料より高い移動度を有する多結晶半導体材料の
半導体膜を形成する種々のオプションが可能である。半
導体膜は多結晶シリコンとして堆積することができ、又
はアルファスシリコンとして堆積し、後に炉内の加熱又
はレーザビームにより基板上に堆積したまま多結晶シリ
コンに変換することができる。この半導体膜は、欧州特
許出願公開ＥＰ−Ａ−０５６１４６２号に記載されてい
るように、絶縁性又は半絶縁性非化学量論的半導体化合
物材料として堆積し、後にこれをレーザビームアニール
により多結晶シリコンに変換することもでき、この公報
の内容もここに含まれているものとする。

【００１０】本発明は数タイプのＴＦＴ構造を製造する
ことができる。一例では、ＴＦＴは独立にバイアスしう
る第１及び第２ゲート有する４極装置にすることができ
る。他の例では、第１及び第２ゲートの一方をＴＦＴと
関連する電位に接続してこのゲートでＴＦＴ内にフィー
ルドプレートを形成することができる。従って、例えば
第１及び第２ゲートの一方をＴＦＴのドレインに接続し
てフィールドプレートを形成することができる。本発明
ＴＦＴの更に他の例では、ソース及びドレインが半導体
膜を堆積する前に基板上に体積された第１導電型の領域
を具えるとともに半導体膜上に堆積された第２（反対）
導電型の領域を具えるものとする。この場合には、ＴＦ
Ｔは第１及び第２ゲートに供給されるバイアス電圧の極
性に応じてＮチャネル装置又はＰチャネル装置として動
作することができる。

【００１１】

【実施例】本発明を図面を参照して実施例につき詳細に
説明する。全ての図面は略図であって、一定の寸法比で
描いてなく、明瞭のために各部の相対寸法及び比率を拡
大又は縮小してある。また、種々の実施例の対応する部
分又は同一の部分は同一の符号で示してある。

【００１２】図１〜７、図８〜９、及び図１０に示す種
々の実施例により製造されるＴＦＴは大面積電子装置、
例えばＵＳ−Ａ−５１０３８２９に示されているような
フラットパネルディスプレイ、又は大面積イメージセン
サ、又はデータストアの一部を構成する。この装置は表
面上に薄膜回路、例えばＴＦＴスイッチングトランジス
タ及びＴＦＴドライブ回路が形成された基板１０を具え
る。ＵＳ−Ａ−５１０３８２９に開示されているフラッ
トパネルディスプレイの場合には、基板１０はディスプ
レイの後面板を構成する。基板１０は少なくともその上
表面部が電気的に絶縁性である。基板１０はガラス又は
他の任意の安価な絶縁材料で形成することができ、特定
の例では、ガラス基体上に二酸化シリコンの上面層を設
けたものとすることができる。最も代表的な例では、基
板１０は７００℃以下の温度、例えば約６２５℃まで耐
えことができるのみである。一般に多数の個別のＴＦＴ
を基板１０上に並べて形成し、これらのＴＦＴを基板１
０上を延在する薄膜導体パターンにより相互接続する。

【００１３】図７は図１〜７に示す製造方法を実施して
得られるＴＦＴ構造を示す。図９はこの方法の変形例に
より得られるＴＦＴ構造を示し、図８はその一製造工程
を示す。図１０はこの方法の更に他の変形例により得ら
れるＴＦＴ構造を示す。これらのトランジスタはトラン
ジスタのソース３，Ｓ及びドレイン４，Ｄ間のチャネル
領域１１ａを与える半導体材料（例えば水素化多結晶シ
リコン）のシリコン薄膜本体１１を具える。チャネル領
域１１ａは高ドープ（Ｎ＋）ソース及びドレイン領域３
及び４間の実質的に真性導電型（Ｉ）の部分とすること
ができる。トランジスタは第１ゲート（１，Ｇ１）及び
第２ゲート（２，Ｇ２）を有し、これらのゲートはチャ
ネル領域１１ａに容量結合してソース３，Ｓ及びドレイ
ン４，Ｄ間を流れる電流を制御する。第１及び第２ゲー
トはシリコン本体１１上の絶縁膜１２（例えば二酸化シ
リコン及び／又は窒化シリコン）上に設けられた金属又
は高ドープ（Ｎ＋）多結晶シリコンの電極１及び２を具
える。これらの第１及び第２ゲート１及び２はそれぞれ
第１及び第２導電層２１及び２２から別々のセルフアラ
インフォトリソグラフィ製造工程で形成する（図２及び
図５参照）。

【００１４】本発明は、これらのＴＦＴを具える電子装
置を製造するに当たり、次の工程： ａ）ソース及びドレインの不透明領域３及び４をフォト
マスクとして用いて第１フォトレジスト膜２６を照明光
３１により基板１０を通して選択的に露光する工程（例
えば図２参照）、 ｂ）選択的に露光された第１フォトレジスト膜２６を現
像してゲート１の区域を限定する第１フォトレジスト区
域２６ａを残存させる工程（例えば図３参照）、 ｃ）第１フォトレジスト膜２６の現像後に不透明材料の
第１導電層２１を堆積する工程（例えば図３参照）、 ｄ）第１フォトレジスト区域２６ａを除去して、第１及
び第２ゲート１及び２を設けるべき区域に第１導電層２
１の第１区域２１ａ及び２１ｂを残存させる工程（例え
ば図４参照）、 ｅ）第１導電層２１の第１区域の一部分２１ｂを除去し
て、第１ゲート１を形成する第１導電層２１の小さい第
２部分２１ａを残存させる工程（例えば図４参照）、 ｆ）第２フォトレジスト膜２７を設ける工程（例えば図
５参照）、 ｇ）ソース、ドレイン及び第１ゲートの不透明区域３、
４及び１をフォトマスクとして用いて第２フォトレジス
ト膜２７を照明光３２により基板１０を通して選択的に
露光する工程（例えば図５）、 ｈ）選択的に露光された第２フォトレジスト膜２７を現
像して第２ゲート２（図７又は図９又は図１０）を構成
する第２導電層２２の部分２２ａを限定する第２フォト
レジスト区域２７ａを残存させる工程（例えば図６又は
図８参照）、を有する。

【００１５】図１〜７の実施例を以下にもっと詳細に説
明する。基板１０上に形成すべき複数のＴＦＴ（図７に
はその一つのみを示す）のチャネル領域１１ａを与える
シリコンの半導体結晶膜１１を基板１０上に堆積する。
このシリコン膜は低圧化学気相成長（ＬＰＣＶＤ）法又
はプラズマエンハンスド気相成長（ＰＥＣＶＤ）法によ
り堆積することができる。ＬＰＣＶＤでは約６２０℃の
成長温度で、ＰＥＣＶＤでは約３５０℃の成長温度で多
結晶シリコン膜を基板１０上に設けることができる。こ
れより低い温度（ＬＰＣＶＤでは例えば５５０℃以下、
ＰＥＣＶＤでは２００℃と３００℃の間）ではアモルフ
ァスシリコンが成長する。このアモルファスシリコン材
料は、既知のように炉内で全体を約６００℃に加熱する
ことにより、又はレーザビームで膜を加熱することによ
り多結晶材料に結晶化することができる。

【００１６】加熱工程をＴＦＴの他の領域（即ちソース
３、ドレイン４又はゲート１及び２）を設ける前に実施
するため、成長パラメータ及び／又はその後の加熱パラ
メータを所望の結晶品質のシリコン膜が得られるように
最適に選択する自由度が得られる。得られる多結晶シリ
コン膜は一般にエネルギーバンドギャップ内に高密度の
トラップ状態を有するために真性導電型を有する。これ
らのトラップ状態は粒界及び粒子自体に存在する結晶欠
陥により生ずる。膜の厚さは０．１ミクロン（μm ）以
下、特定のＴＦＴの例では約６０ナノメートル（ｎｍ）
にすることができる。

【００１７】次に、高い燐ドーピング濃度を有するシリ
コン電極膜を既知のように化学気相成長により成長させ
る。この電極膜は十分厚くし（例えば０．１μm 以上、
即ち１００ｎｍ以上）図２及び図５の工程で使用する紫
外光３１及び３２に対し不透明にする。しかし、もっと
薄いシリコン電極膜を不透明金属皮膜とともに使用する
こともできる。次に、膜構造にフォトリソグラフィ及び
エッチングの２工程を施して図１のＴＦＴ構造本体を形
成する。これらの工程の一方において、両膜をそれらの
厚さ全体に亘って基板１０までエッチングして各ＴＦＴ
の個々の本体を形成する。他方の工程において、電極膜
をチャネル領域１１ａ上から除去してソース及びドレイ
ン領域３及び４を形成する。フォトリソグラフィ及びエ
ッチングの両工程において、ネガティブ又はポジティブ
フォトレジスト層を用いてシリコン膜上にエッチングマ
スクを形成することができる。エッチングフォトマスク
の除去後に得られる構造を図１に示す。

【００１８】次に、絶縁層６（例えば二酸化シリコン）
を既知の方法で成長させてゲート絶縁膜を形成する。こ
の絶縁層６は例えば１００〜３００ｎｍの厚さにするこ
とができる。次に、構造をポジティブフォトレジスト膜
２６で、例えば１μm の厚さまで被覆する。次に、ポジ
ティブフォトレジスト膜２６を、ソース及びドレインの
不透明領域３及び４をフォトマスクとして用いて紫外光
３１により基板１０を通して照明して選択的に露光す
る。膜領域１１ａ及び層６は光３１に対し透明である。
この製造工程を図２に示す。次に、選択的に露光された
膜２６を既知の方法で現像し、その結果として不透明領
域３及び４によりマスクされたフォトレジスト膜２６の
区域２６ａを残存させる。

【００１９】次に、第１導電層２１（例えばドープアモ
ルファスシリコン又は多結晶シリコン、又はアルミニウ
ム又はクロムのような金属）を堆積する。得られる構造
を図３に示す。導電膜２１の厚さは、例えば約１００〜
２００ｎｍ又はそれ以下にすることができる。導電膜２
１はフォトレジスト区域２６ａのエッジ部で極めて弱い
か不連続になるため、フォトレジスト区域２６ａを例え
ば溶剤により除去する際にその上の導電膜部分も除去さ
れる（リフトオフ）。導電膜２１の残存部分２１ａ及び
２１ｂを図４に示す。

【００２０】次に、工程（ｅ）を実施して、図４に破線
で示す部分２１ｂを除去する。これは、既知のようにネ
ガティブ又はポジティブフォトレジストを用いるフォト
リソグラフィ及びエッチング処理により実施することが
できる。先ずフォトレジストを図４に示す構造に上面上
に位置するフォトマスクを通して選択的に露光する。次
に選択的に露光されたフォトレジストを現像して図４の
区域２８上にフォトレジストエッチングマスクを残存さ
せる。次に構造にエッチング処理を施して部分２１ｂを
除去する。残存部分２１ａがＴＦＴの第１ゲート１を構
成する。

【００２１】次に、絶縁層７を少なくとも第１ゲート１
上に設ける。この絶縁層７はＴＦＴのゲート１及び２を
分離するものである。ゲート１がアルミニウム又はタン
タルのような金属で形成される場合には、絶縁層７はゲ
ート１の表面の陽極酸化（又は他の低温酸化）により形
成することができる。しかし、絶縁層７は図５に示すよ
うに構造上に他の絶縁層を成長させることにより形成す
ることもできる。この他の絶縁層７は例えば二酸化シリ
コンとすることができる。

【００２２】図１〜７の実施例では、第２ゲートは透明
材料からなり、その領域はネガティブフォトレジスト２
７を用いるフォトリソグラフィ及びエッチング技術によ
り限定する。この場合には、第２フォトレジスト２７を
設ける前に第２導電層２２を堆積する。この透明層２２
は例えばインジウム錫酸化物（ＩＴＯ）とすることがで
きる。

【００２３】図５に示すように、ネガティブフォトレジ
スト膜２７を紫外光３２により基板１０を通して照明し
て選択的に露光する。この露光工程において、ソース、
ドレイン及び第１ゲートの不透明領域３、４及び１がフ
ォトマスクとして作用する。膜領域１１ａ及び層６、７
及び２２はこの光３２に対し透明である。次に、選択的
に露光されたフォトレジスト膜２７を既知の方法で現像
する。ネガティブ形のフォトレジストの場合には、膜２
７の露光された部分２７ａが現像後に残存する。次にこ
れらの部分２７ａをエッチングマスクとして用いて導電
層２２にエッチング処理を施し、導電層２２をソース
３、ドレイン４及び第１ゲート１の上方から除去する。
得られる構造を図６に示す。

【００２４】次に、フォトレジスト部分２７ａを除去し
て導電膜２２の残存部分２２ａ及び２２ｂを露出させ
る。第１ゲート１及びドレイン４間の部分２２ａはＴＦ
Ｔの第２ゲートを構成する。次に、ＴＦＴ間の基板部分
上方に残存する部分２２ｂを完全に除去又はＴＦＴ間の
所望の導体パターンが得られるようエッチングする。次
に、コンタクト窓を既知の方法で絶縁層６及び７にエッ
チングし、ソース３、第１ゲート１、第２ゲート２及び
ドレイン４に接続Ｓ，Ｇ１，Ｇ２及びＤを設ける。これ
らの接続は絶縁層６及び７及び基板１０上を延在する金
属トラック（例えばアルミニウム）により形成すること
ができる。得られる構造を図７に示す。ゲート１及び２
の形成にセルフアライン製造工程を用いることによりＴ
ＦＴ構造の寄生容量が減少するため、回路動作を高速に
することができる。セルフアライメントによる高速化の
ためにＴＦＴ回路の動作周波数を約２倍にすることがで
きる。この構造ではゲート１及び２、ソース３及びドレ
イン４間の容量結合が減少するため、ＴＦＴ回路の動作
中における電圧シフト（電圧オフセット）を減少させる
ことができる。

【００２５】本発明においては多くの変更及び変形が可
能である。２つの変更を図８の中間装置構造に示してあ
る。本例では、チャネル領域１１ａを与える半導体膜を
堆積する前に、ソース及びドレインの不透明領域３及び
４を基板１０上に形成する。領域３及び４はそれぞれ金
属トラック３ｂ及び４ｂ（例えばアルミニウム又はクロ
ム）上のドープシリコン領域３ａ及び４ａを具える。半
導体膜はアモルファスシリコン膜をとすることができ、
フォトレジスト膜２６及び２７を選択的に露光する工程
（ａ）及び（ｇ）で使用する照明光３１及び３２に対し
透明にする。半導体膜は例えば２０〜６０ｎｍの厚さに
することができる。図８の実施例の第２の変更は、フォ
トレジスト膜２６及び２７が両方ともポジティブ形であ
る点にある。従って、この場合には、フォトレジスト膜
２７を層２２の堆積前に選択的に露光する。この場合に
は次いでリフトオフプロセスを用い、図８におけるフォ
トレジスト部分２７ａを除去することによりゲート２を
形成する。

【００２６】図９は図８のこの変形例により得られる特
定のＴＦＴ構造を示す。図９の実施例では、第２ゲート
をＴＦＴのフィールドプレートを形成するようにドレイ
ン４に接続してある。従って、図９のＴＦＴは独立にバ
イアス可能な単一のゲート１，Ｇを有する。ドレイン４
に接続されたこのようなフィールドプレート２を設ける
ことは、ＴＦＴを高いドレインバイアス電圧（例えば少
なくとも１５、２０又は３０ボルト以上）で動作させる
のに有利である。ゲート１及び２の形成にセルフアライ
メント工程を使用することによりＴＦＴ構造の寄生容量
が減少する。従って、図９のＴＦＴは高電圧及び高速回
路素子として動作することができる。

【００２７】図１０は本発明の他の変形例を示す。本例
では、ソース及びドレインが、半導体膜１１の堆積前に
基板１０上に形成された第１導電型（例えばＮ型）の領
域３ａ及び４ａを具え、ソース及びドレインが更に半導
体膜１１上に堆積された第２（反対）導電型（Ｐ型）の
領域８及び９を具える。次に、図２〜７又は図８及び９
の製造工程を実施し、セルフアラインフォトリソグラフ
ィ製造工程を用いて第１及び第２ゲート１及び２を形成
する。

【００２８】極めて高速の薄膜回路を図１０のＴＦＴか
ら形成することができる。図１０のＴＦＴはセルフアラ
インフォトリソグラフィ製造工程の使用により低い寄生
容量を有する。更に、図１０のＴＦＴはＰチャネルトラ
ンジスタとしても、Ｎチャネルトランジスタとしても動
作させることができる。従って、図１０のＴＦＴ構造に
よれば、ゲート１及び２を同一の極性で適切にバイアス
することによりコンプリメンタリ形のＴＦＴを具えた極
めて高速な回路を形成することができる。領域３ａ及び
８を領域４ａ及び９に対し負にバイアスすると、Ｎ型領
域３ａがＮチャネルＴＦＴのソースとして作用しうると
ともにＰ型領域９がＰチャネルＴＦＴのソースとして作
用しうる。この状態では、ゲート１及び２が負にバイア
スされるとＮチャネル装置が抑制され、図１０のＴＦＴ
はＰチャネル装置として作用する。しかし、ゲート１及
び２を正にバイアスすると、この場合にはＰチャネルＴ
ＦＴが抑制され、図１０のＴＦＴ構造はＮチャネル装置
として作用する。ソースに近接するゲート１又は２がＴ
ＦＴの能動制御ゲートを与え、ドレインに近接する他方
のゲート２又は１を同一極性の一定の高レベルにバイア
スしてフィールドプレートとして作用させ、これにより
電界軽減及び反対導電型チャネルの抑制を達成すること
ができる。Ｐ型及びＮ型の両領域に電気接続Ｓ（Ｄ）及
びＤ（Ｓ）を設けると、少数キャリアの注入によりトラ
ップされた電荷が中和されることによりＴＦＴのトラン
ジェント動作を向上させることもできる。

【００２９】本発明の以上の説明から、当業者であれば
他の種々の変更及び変形が可能である。これらの変更及
び変形にはＴＦＴ及びＴＦＴを具えた電子装置の設計、
製造及び使用において既知の他の特徴であって、本明細
書に既に記載した特徴の代わりに、又は加えて使用しう
る特徴が含まれる。特許請求の範囲は２つの特定の特徴
の組み合わせを記載しているが、本発明が解決すべき問
題の一部又は全部を解決する、しないにかかわらず、本
明細書に明示されている又は示唆されている他の新規な
特徴又は新規な特徴の組み合わせも本発明の範囲に含ま
れるものである。

【図面の簡単な説明】

【図１】本発明方法により製造されるＴＦＴ構造の一例
の一製造工程における断面図である。

【図２】本発明方法により製造されるＴＦＴ構造の一例
の一製造工程における断面図である。

【図３】本発明方法により製造されるＴＦＴ構造の一例
の次の一製造工程における断面図である。

【図４】本発明方法により製造されるＴＦＴ構造の一例
の次の一製造工程における断面図である。

【図５】本発明方法により製造されるＴＦＴ構造の一例
の次の一製造工程における断面図である。

【図６】本発明方法により製造されるＴＦＴ構造の一例
の次の一製造工程における断面図である。

【図７】本発明方法により製造されるＴＦＴ構造の一例
の断面図である。

【図８】本発明方法により製造されるＴＦＴ構造の他の
例の一製造工程における断面図である。

【図９】本発明方法により製造されるＴＦＴ構造の他の
例の断面図である。

【図１０】本発明方法により製造されるＴＦＴ構造の更
に他の例の断面図である。

【符号の説明】

１０ 基板 １１ 半導体膜 １１ａ チャネル領域 １ 第１ゲート ２ 第２ゲート ３ ソース ４ ドレイン ６ 絶縁層 ２６ 第１フォトレジスト膜 ３１ 照明光（紫外光） ２１ 第１導電層 ２６ａ 第１フォトレジスト区域 ２１ａ 第１ゲート１ ７ 絶縁層 ２２ 第２導電層 ２７ 第２フォトレジスト膜 ２７ａ 第２フォトレジスト区域 ２２ａ 第２ゲート２

Claims (7)

【特許請求の範囲】
1. 【請求項１】 基板上に薄膜電界効果トランジスタを具
   えた電子装置を製造するに当たり、前記トランジスタの
   ソース及びドレイン間の電流を制御するゲートを、 （ａ）ソース及びドレインの不透明領域をフォトマスク
   として用いて第１フォトレジスト膜を照明光により基板
   を通して選択的に露光する工程、及び （ｂ）選択的に露光された第１フォトレジスト膜を現像
   してゲートの区域を限定する第１フォトレジスト区域を
   残存させる工程、を含むセルフアラインフォトリソグラ
   フィ製造工程を用いて形成する電子装置の製造方法にお
   いて、 前記トランジスタは別々のセルフアラインフォトリソグ
   ラフィ製造工程において別々の第１及び第２導電層から
   形成された第１及び第２ゲートを有するものとし、これ
   を製造するために、前記工程（ａ）及び（ｂ）の第１フ
   ォトレジスト膜をポジティブ形とし、 （ｃ）工程（ｂ）における第１フォトレジスト膜の現像
   後に不透明材料の第１導電層を堆積する工程、及び （ｄ）次いで前記第１フォトレジスト区域を除去して第
   １及び第２ゲートを設けるべき区域に第１導電層の第１
   区域を残存させる工程を含むリフトオフプロセスを実行
   し、 その後第１導電層の第１区域の一部分を工程（ｅ）にお
   いて除去して第１ゲートを形成する第１導電層の第２小
   区域を残存させ、その後第２フォトレジスト膜を工程
   （ｆ）において堆積し、次いで第２ゲートを、 （ｇ）ソース、ドレイン及び第１ゲートをフォトマスク
   として用いて第２フォトレジスト膜を照明光により基板
   を通して選択的に露光する工程、及び （ｈ）選択的に露光された第２フォトレジスト膜を現像
   して第２ゲートを構成する第２導電層の区域を限定する
   第２フォトレジスト区域を残存させる工程を、を含む別
   のセルフアラインフォトリソグラフィ製造工程により形
   成することを特徴とする薄膜トランジスタを具えた電子
   装置の製造方法。
2. 【請求項２】 工程（ｆ），（ｇ）及び（ｈ）の第２フ
   ォトレジスト膜をネガティブ形とし、工程（ｆ）の前に
   第１ゲート上に絶縁層を設け、次いで透明材料の第２導
   電層を堆積し、前記第２フォトレジスト区域をエッチン
   グマスクとして用いて第２導電層をソース、ドレイン及
   び第１ゲートの上方から除去することを特徴とする請求
   項１記載の方法。
3. 【請求項３】 工程（ｆ），（ｇ）及び（ｈ）の第２フ
   ォトレジスト膜をポジティブ形とし、工程（ｆ）の前に
   第１ゲート上に絶縁層を設け、工程（ｈ）において第２
   フォトレジスト膜を現像した後に第２導電層を堆積し、
   次いで前記第２フォトレジスト区域を除去して第２ゲー
   トを構成する第２導電層の区域を残存させることを特徴
   とする請求項１記載の方法。
4. 【請求項４】 ソース及びドレインの不透明領域を形成
   する前及びゲートを形成する工程（ａ）〜（ｈ）を実施
   する前に、ソース及びドレイン間のチャネル領域を与え
   る半導体膜であって、工程（ａ）及び（ｇ）における照
   明光に対し透明な半導体膜を基板上に体積することを特
   徴とする請求項１〜３のいずれかに記載の方法。
5. 【請求項５】 ソース及びドレインの不透明領域を基板
   上に形成した後であって、ゲートを形成する工程（ａ）
   〜（ｈ）を実施する前に、ソース及びドレイン間のチャ
   ネル領域を与える半導体膜であって、工程（ａ）及び
   （ｇ）における照明光に対し透明な半導体膜を基板上に
   体積することを特徴とする請求項１〜３のいずれかに記
   載の方法。
6. 【請求項６】 ソース及びドレインは、半導体膜を堆積
   する前に基板上に体積された第１導電型の領域を具える
   とともに、半導体膜上に堆積された第２（反対）導電型
   の領域を具えることを特徴とする請求項４又は５記載の
   方法。
7. 【請求項７】 第１及び第２ゲートの一方を、フィール
   ドプレートを形成するようにドレインに接続することを
   特徴とする請求項１〜５のいずれかに記載の方法。