JPS62140467A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPS62140467A JPS62140467A JP28181585A JP28181585A JPS62140467A JP S62140467 A JPS62140467 A JP S62140467A JP 28181585 A JP28181585 A JP 28181585A JP 28181585 A JP28181585 A JP 28181585A JP S62140467 A JPS62140467 A JP S62140467A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明はアクティブマトリクス方式の液晶表示装置にお
ける非線形素子として用いられる薄膜トランジスタの製
造方法に関する。
ける非線形素子として用いられる薄膜トランジスタの製
造方法に関する。
〈従来の技術〉
近年、液晶を用いた大容量表示素子として、絶縁性基板
上にアモルファスシリコン（以下、ａ−３ｔという）半
導体を用いた電界効果型薄膜トランジスタ（以下、ＴＰ
Ｔという）をマトリクス状に形成したアクティブマトリ
クス表示素子が有望視されている。第２図は従来のａ−
３ｉＴＦＴの断面構造を示し、−２１はガラス基板、２
２はゲート電極、２３はゲート絶縁膜、２４はノンドー
プミー３ｉ半導体膜、２５は保護絶縁膜、２６はリンド
ープのｎ”−ａ−３ｉ膜、２７はソース電極、２８はド
レイン電極、２９は絵素電極である。
上にアモルファスシリコン（以下、ａ−３ｔという）半
導体を用いた電界効果型薄膜トランジスタ（以下、ＴＰ
Ｔという）をマトリクス状に形成したアクティブマトリ
クス表示素子が有望視されている。第２図は従来のａ−
３ｉＴＦＴの断面構造を示し、−２１はガラス基板、２
２はゲート電極、２３はゲート絶縁膜、２４はノンドー
プミー３ｉ半導体膜、２５は保護絶縁膜、２６はリンド
ープのｎ”−ａ−３ｉ膜、２７はソース電極、２８はド
レイン電極、２９は絵素電極である。
この従来の自己整合（セルフアライメント）を用いない
方法で作製されたＴＰＴにおいては、ゲ−トとソース並
びにドレインとの間の重なりによる寄生容量及びチャン
ネル部分の容量により、ＴＰＴをオン−オフするために
印加されるゲートパルスの立ち上り時と立ち下り時に液
晶セルの電位が変動し、液晶に直流電圧成分が印加され
るという欠点があった。この欠点は、単位面積当りの解
像度が増大し表示容量が大きくなる程顕著になるため、
大容量の表示素子を実現するためには解決しなければな
らない問題点である。
方法で作製されたＴＰＴにおいては、ゲ−トとソース並
びにドレインとの間の重なりによる寄生容量及びチャン
ネル部分の容量により、ＴＰＴをオン−オフするために
印加されるゲートパルスの立ち上り時と立ち下り時に液
晶セルの電位が変動し、液晶に直流電圧成分が印加され
るという欠点があった。この欠点は、単位面積当りの解
像度が増大し表示容量が大きくなる程顕著になるため、
大容量の表示素子を実現するためには解決しなければな
らない問題点である。
この解決方法のひとつとして自己整合を用いたＴＰＴの
製造方法があり、いくつかが報告されている（特開昭５
９１６３８６８．５９−８９４６８．５９−１９３７６
．５９−１９３７７゜５９−１９３７９等）。この自己
整合を用いると、ゲート、ソース、ドレイン間の重なり
を無くして寄生容量を減少できるとともに、ホトマスク
と基板とのアライメントが不要になることからチャンネ
ル幅を小さくすることができ、チャンネル部分の容量も
減少させることができる。
製造方法があり、いくつかが報告されている（特開昭５
９１６３８６８．５９−８９４６８．５９−１９３７６
．５９−１９３７７゜５９−１９３７９等）。この自己
整合を用いると、ゲート、ソース、ドレイン間の重なり
を無くして寄生容量を減少できるとともに、ホトマスク
と基板とのアライメントが不要になることからチャンネ
ル幅を小さくすることができ、チャンネル部分の容量も
減少させることができる。
〈発明が解決しようとする問題点〉
しかしながら、これまで報告された自己整合型ＴＰＴは
、ホトレジスト、無機薄膜などをステンシルとしてｎ”
−ａ−３ｉｌｌｌをリフトオフすることを必要とする
ため、次のような欠点を有している。すなわち、まず第
１に、ｎ”−ａ−５ｉ膜はプラズマＣＶＤにより形成す
るためステンプカバレージがよく、段差での切れが悪く
なり、このためこのプロセスにおける高い歩留りが得ら
れない。
、ホトレジスト、無機薄膜などをステンシルとしてｎ”
−ａ−３ｉｌｌｌをリフトオフすることを必要とする
ため、次のような欠点を有している。すなわち、まず第
１に、ｎ”−ａ−５ｉ膜はプラズマＣＶＤにより形成す
るためステンプカバレージがよく、段差での切れが悪く
なり、このためこのプロセスにおける高い歩留りが得ら
れない。
また第２に、ホトレジストをリフトオフ用ステンシルと
して用いる場合には、ホトレジストの耐熱性が低いため
、ｎ”−ａ−３ｔ膜の形成温度を十分高くとることがで
きず、良好なＴＰＴ特性が得られない。
して用いる場合には、ホトレジストの耐熱性が低いため
、ｎ”−ａ−３ｔ膜の形成温度を十分高くとることがで
きず、良好なＴＰＴ特性が得られない。
く問題点を解決するための手段〉
本発明による薄膜トランジスタの製造方法は、ガラス基
板上にパターン化したゲート電極、第１の絶縁膜、アモ
ルファスシリコン半導体膜、第２の絶縁膜並びにポジ型
レジストを順次堆積した状態で上記ガラス基板側から上
記ポジ型レジストを露光し、上記ポジ型レジストを上記
ゲート電極の上方にのみ残した状態で上記第２の絶縁膜
と上記アモルファスシリコン半導体膜をエツチングし、
上記ポジ型レジストを除去した後、パターン化したリン
ドープのｎｌ−アモルファスシリコン膜、透明導電膜並
びにネガ型レジストを堆積した状態で上記ガラス基板側
から上記ネガ型レジストを露光し、パターン化した上記
ネガ型レジストをマスクとして上記透明導電膜と上記ｎ
′″−アモルファスシリコン膜をエツチングした後、上
記透明導電膜をパターン化し、金属膜からなるソース配
線を形成することを特徴とする。
板上にパターン化したゲート電極、第１の絶縁膜、アモ
ルファスシリコン半導体膜、第２の絶縁膜並びにポジ型
レジストを順次堆積した状態で上記ガラス基板側から上
記ポジ型レジストを露光し、上記ポジ型レジストを上記
ゲート電極の上方にのみ残した状態で上記第２の絶縁膜
と上記アモルファスシリコン半導体膜をエツチングし、
上記ポジ型レジストを除去した後、パターン化したリン
ドープのｎｌ−アモルファスシリコン膜、透明導電膜並
びにネガ型レジストを堆積した状態で上記ガラス基板側
から上記ネガ型レジストを露光し、パターン化した上記
ネガ型レジストをマスクとして上記透明導電膜と上記ｎ
′″−アモルファスシリコン膜をエツチングした後、上
記透明導電膜をパターン化し、金属膜からなるソース配
線を形成することを特徴とする。
〈実施例〉
第１図は本実施例のＴＰＴの製造方法の各段階における
断面構造を示す。
断面構造を示す。
まず、ガラス基板１上にパターン化したゲート電極２、
第１の絶縁膜３、ノンドープミーＳｉ膜４、第２の絶縁
膜５を順次堆積する（第１図（ａ））。
第１の絶縁膜３、ノンドープミーＳｉ膜４、第２の絶縁
膜５を順次堆積する（第１図（ａ））。
ゲート電極２は、後の自己整合工程のために不透明金属
たとえばＡｊ２．Ｍｏ、Ｔｉ、Ｗ、Ｔａ、Ｃｒ等により
１０００〜３０００人程度の膜厚で形程度る。次いで、
プラズマＣＶＤにより、第１の絶縁膜３、ノンドープミ
ー３ｔ膜４、第２の絶縁膜５を真空を破ることなく連続
して堆積する。これらのＭ３．４．５を連続して堆積す
ることは、半導体膜４と絶縁１！！３．５との界面にお
ける不必要な界面準位の形成を防ぎ、良好なＴＰＴ特性
を得るために必要である。第１の絶縁膜３としてはたと
えば膜厚が１０００〜３０００人程度の５ｉ０２程度ｉ
Ｎｘ等を用い、第２の絶縁膜５としてはたとえば膜厚が
１０００〜７０００人程度の５ｉ０２程度ｉＮｘ等を用
いる。ａ−３ｉ半導体膜４の膜厚は、後述する裏面露光
の目的を達するためにｉｏｏ。
たとえばＡｊ２．Ｍｏ、Ｔｉ、Ｗ、Ｔａ、Ｃｒ等により
１０００〜３０００人程度の膜厚で形程度る。次いで、
プラズマＣＶＤにより、第１の絶縁膜３、ノンドープミ
ー３ｔ膜４、第２の絶縁膜５を真空を破ることなく連続
して堆積する。これらのＭ３．４．５を連続して堆積す
ることは、半導体膜４と絶縁１！！３．５との界面にお
ける不必要な界面準位の形成を防ぎ、良好なＴＰＴ特性
を得るために必要である。第１の絶縁膜３としてはたと
えば膜厚が１０００〜３０００人程度の５ｉ０２程度ｉ
Ｎｘ等を用い、第２の絶縁膜５としてはたとえば膜厚が
１０００〜７０００人程度の５ｉ０２程度ｉＮｘ等を用
いる。ａ−３ｉ半導体膜４の膜厚は、後述する裏面露光
の目的を達するためにｉｏｏ。
Å以下であることが好ましく、たとえば１００〜７００
人程度とする程 度に、ポジ型レジストをスピン塗布し、プレベータの後
、ガラス基板１側から露光し、ゲート電極２に自己整合
されパターン化したポジ型レジスト膜６を形成する（第
１図（ｂ））。
人程度とする程 度に、ポジ型レジストをスピン塗布し、プレベータの後
、ガラス基板１側から露光し、ゲート電極２に自己整合
されパターン化したポジ型レジスト膜６を形成する（第
１図（ｂ））。
続いて、ゲート電極２の上方にのみ残ったポジ型レジス
ト膜６をマスクとして第２の絶縁膜５とａ−３４半導体
膜４をエツチングしてパターン化し、その後、ポジ型レ
ジスト膜６を剥離する（第１図（Ｃ））。
ト膜６をマスクとして第２の絶縁膜５とａ−３４半導体
膜４をエツチングしてパターン化し、その後、ポジ型レ
ジスト膜６を剥離する（第１図（Ｃ））。
次に、プラズマＣＶＤによりリンをドープしたｎ”−ａ
−３ｉ膜を１００〜１０００人程度の膜厚で程度し、さ
らにこれをＴＰＴ部分を覆うようにパターン化してリン
ドープｎ”−ａ−３ｉ膜７を形成する。このリンドープ
ｎ”−ａ−３ｉ膜７の堆積時には、基板温度を２００°
Ｃ以上に高めることができる。引き続いて、全面にＩＴ
Ｏ等の透明導電膜８を堆積する（第１図（ｄ））。
−３ｉ膜を１００〜１０００人程度の膜厚で程度し、さ
らにこれをＴＰＴ部分を覆うようにパターン化してリン
ドープｎ”−ａ−３ｉ膜７を形成する。このリンドープ
ｎ”−ａ−３ｉ膜７の堆積時には、基板温度を２００°
Ｃ以上に高めることができる。引き続いて、全面にＩＴ
Ｏ等の透明導電膜８を堆積する（第１図（ｄ））。
次に、ネガ型レジストをスピン塗布し、プレベークの後
、ガラス基板１側よりネガ型レジストを露光し、ゲート
電極２に自己整合されパターン化したネガ型レジスト膜
９を形成する（第１図（ｅ））。
、ガラス基板１側よりネガ型レジストを露光し、ゲート
電極２に自己整合されパターン化したネガ型レジスト膜
９を形成する（第１図（ｅ））。
続いて、ネガ型レジスト膜９をマスクとして透明導電膜
８とｎ”−ａ−３ｉ膜７をエツチングによりパターン化
し、その後、ネガ型レジスト膜９を剥離する（第１図（
ｆ））。
８とｎ”−ａ−３ｉ膜７をエツチングによりパターン化
し、その後、ネガ型レジスト膜９を剥離する（第１図（
ｆ））。
次に、透明導電膜８を所定の形状にパターン化し、さら
に、ソース配線１０を形成する。ソース配線１０は、た
とえばＡｆ、Ａｊｌ！−３ｉ、Ｍｏ。
に、ソース配線１０を形成する。ソース配線１０は、た
とえばＡｆ、Ａｊｌ！−３ｉ、Ｍｏ。
Ｔｉ、Ｔａ、Ｗ、Ｃｒ等の金属により膜厚が１０００〜
７０００人程度で形成する程 度発明の効果〉 以上説明したように本発明においては、リフトオフ法を
用いることなく自己整合型ａ−ＳｉＴＦＴを作製するこ
とができるので、プラズマＣＶＤによりｎ”−ａ−３ｔ
膜を形成する際に基板温度を２００″ＣＪ：）、上に高
めることができ、良好なＴＰＴ特性を得ることができる
。また、ステップカバレージのよいｎ”−ａ−８ｉ膜を
リフトオフする必要がないことから、ｎ”−ａ−３ｉ膜
が段差部分で切れないことにより生じる歩留りの低下を
無くすことができる。
７０００人程度で形成する程 度発明の効果〉 以上説明したように本発明においては、リフトオフ法を
用いることなく自己整合型ａ−ＳｉＴＦＴを作製するこ
とができるので、プラズマＣＶＤによりｎ”−ａ−３ｔ
膜を形成する際に基板温度を２００″ＣＪ：）、上に高
めることができ、良好なＴＰＴ特性を得ることができる
。また、ステップカバレージのよいｎ”−ａ−８ｉ膜を
リフトオフする必要がないことから、ｎ”−ａ−３ｉ膜
が段差部分で切れないことにより生じる歩留りの低下を
無くすことができる。
第１図は本発明実施例の各段階における断面構造を示す
図、第２図は従来例の断面構造を示す図である。 １−・−ガラス基板 ２−ゲート電極 ３−第１の絶縁膜 ４−ａ −Ｓ ｉ半導体膜 ５− 第２の絶縁膜 ６−・−ポジ型レジスト膜 ７・−・リンドープｎ” −ａ−３ｉ膜８−・透明導
電膜 ９−ネガ型レジスト膜 １０・・−ソース配線
図、第２図は従来例の断面構造を示す図である。 １−・−ガラス基板 ２−ゲート電極 ３−第１の絶縁膜 ４−ａ −Ｓ ｉ半導体膜 ５− 第２の絶縁膜 ６−・−ポジ型レジスト膜 ７・−・リンドープｎ” −ａ−３ｉ膜８−・透明導
電膜 ９−ネガ型レジスト膜 １０・・−ソース配線
Claims (1)
- ガラス基板上にパターン化したゲート電極、第１の絶縁
膜、アモルファスシリコン半導体、第２の絶縁膜並びに
ポジ型レジストを順次堆積した状態で上記ガラス基板側
から上記ポジ型レジストを露光し、上記ポジ型レジスト
を上記ゲート電極の上方にのみ残した状態で上記第２の
絶縁膜と上記アモルファスシリコン半導体膜をエッチン
グし、上記ポジ型レジストを除去した後、パターン化し
たリンドープｎ＾＋−アモルファスシリコン膜、透明導
電膜並びにネガ型レジストを堆積した状態で上記ガラス
基板側から上記ネガ型レジストを露光し、パターン化し
た上記ネガ型レジストをマスクとして上記透明導電膜と
上記ｎ＾＋−アモルファスシリコン膜をエッチングした
後、上記透明導電膜をパターン化し、金属膜からなるソ
ース配線を形成することを特徴とする薄膜トランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28181585A JPS62140467A (ja) | 1985-12-13 | 1985-12-13 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28181585A JPS62140467A (ja) | 1985-12-13 | 1985-12-13 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62140467A true JPS62140467A (ja) | 1987-06-24 |
Family
ID=17644379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28181585A Pending JPS62140467A (ja) | 1985-12-13 | 1985-12-13 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62140467A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0242761A (ja) * | 1988-04-20 | 1990-02-13 | Matsushita Electric Ind Co Ltd | アクティブマトリクス基板の製造方法 |
| JPH03280436A (ja) * | 1990-03-19 | 1991-12-11 | Ind Technol Res Inst | 反転共面薄膜トランジスタ及び反転スタッガ薄膜トランジスタの製造法 |
| JPH098270A (ja) * | 1995-06-23 | 1997-01-10 | Nec Corp | 薄膜半導体装置及びその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6045066A (ja) * | 1983-08-22 | 1985-03-11 | Fujitsu Ltd | 薄膜トランジスタの製造方法 |
| JPS6097675A (ja) * | 1983-10-12 | 1985-05-31 | コミツサレ・ア・レナジイ・アトミツク | 自己整合形ゲートを備えた薄膜トランジスタの製造法 |
| JPS60170260A (ja) * | 1984-02-14 | 1985-09-03 | Fujitsu Ltd | 薄膜トランジスタの製造方法 |
-
1985
- 1985-12-13 JP JP28181585A patent/JPS62140467A/ja active Pending
Patent Citations (3)
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|---|---|---|---|---|
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| JPH098270A (ja) * | 1995-06-23 | 1997-01-10 | Nec Corp | 薄膜半導体装置及びその製造方法 |
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