JPH06333949A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH06333949A JPH06333949A JP14267493A JP14267493A JPH06333949A JP H06333949 A JPH06333949 A JP H06333949A JP 14267493 A JP14267493 A JP 14267493A JP 14267493 A JP14267493 A JP 14267493A JP H06333949 A JPH06333949 A JP H06333949A
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Abstract
(57)【要約】
【構成】 ゲート絶縁膜３上に形成される半導体薄膜
が、第１の半導体薄膜４と第２の半導体薄膜５とにより
構成される２層構造とされ、その第２の半導体薄膜５上
のｎ+ 型半導体薄膜６上にソース、ドレイン電極７ａ、
７ｂが形成され、その第２の半導体薄膜５はｎ+ 型半導
体薄膜６よりも耐エッチング性に優れる逆スタガー構造
の薄膜トランジスタの製造方法である。そのソース電極
７ａとドレイン電極７ｂを形成する前にｎ+ 型半導体薄
膜６にネガレジスト８を塗布し、そのネガレジスト８に
透明基板１の裏面側からゲート電極２をマスクとして露
光し、そのネガレジスト８の現像パターンを用いてｎ+
型半導体薄膜６のチャネル部に対応する部分をエッチン
グにより除去する。 【効果】 ゲート電極とｎ+ 型半導体薄膜とのオーバー
ラップによる寄生容量を減少させると共に均一化するこ
とができる。
が、第１の半導体薄膜４と第２の半導体薄膜５とにより
構成される２層構造とされ、その第２の半導体薄膜５上
のｎ+ 型半導体薄膜６上にソース、ドレイン電極７ａ、
７ｂが形成され、その第２の半導体薄膜５はｎ+ 型半導
体薄膜６よりも耐エッチング性に優れる逆スタガー構造
の薄膜トランジスタの製造方法である。そのソース電極
７ａとドレイン電極７ｂを形成する前にｎ+ 型半導体薄
膜６にネガレジスト８を塗布し、そのネガレジスト８に
透明基板１の裏面側からゲート電極２をマスクとして露
光し、そのネガレジスト８の現像パターンを用いてｎ+
型半導体薄膜６のチャネル部に対応する部分をエッチン
グにより除去する。 【効果】 ゲート電極とｎ+ 型半導体薄膜とのオーバー
ラップによる寄生容量を減少させると共に均一化するこ
とができる。
Description
【０００１】
【産業上の利用分野】本発明は、例えばアクティブマト
リクス方式のＬＣＤにおいて用いられる逆スタガー構造
の薄膜トランジスタの製造方法に関する。
リクス方式のＬＣＤにおいて用いられる逆スタガー構造
の薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】逆スタガー構造の薄膜トランジスタとし
て、透明基板の表面側に形成されるゲート電極と、この
ゲート電極上に形成されるゲート絶縁膜と、このゲート
絶縁膜上に不純物をドープされていない水素化非晶質シ
リコン等により形成される半導体薄膜と、この半導体薄
膜上にリン等をドープされた水素化非晶質シリコン等に
より形成されるｎ+ 型半導体薄膜と、このｎ+ 型半導体
薄膜上に形成されるソース、ドレイン電極とを備えるも
のが用いられている。
て、透明基板の表面側に形成されるゲート電極と、この
ゲート電極上に形成されるゲート絶縁膜と、このゲート
絶縁膜上に不純物をドープされていない水素化非晶質シ
リコン等により形成される半導体薄膜と、この半導体薄
膜上にリン等をドープされた水素化非晶質シリコン等に
より形成されるｎ+ 型半導体薄膜と、このｎ+ 型半導体
薄膜上に形成されるソース、ドレイン電極とを備えるも
のが用いられている。
【０００３】このような薄膜トランジスタの製造工程に
おいて、ｎ+ 型半導体薄膜はソース、ドレイン間のチャ
ネル部においてエッチングにより除去される。このエッ
チングの際に、非晶質シリコン等により形成される半導
体薄膜の一部までもがエッチングされて電子の移動度が
低下するのを防止するため、その半導体薄膜をエッチン
グストッパにより被覆することが行なわれている。
おいて、ｎ+ 型半導体薄膜はソース、ドレイン間のチャ
ネル部においてエッチングにより除去される。このエッ
チングの際に、非晶質シリコン等により形成される半導
体薄膜の一部までもがエッチングされて電子の移動度が
低下するのを防止するため、その半導体薄膜をエッチン
グストッパにより被覆することが行なわれている。
【０００４】しかし、そのようなエッチングストッパを
設けると製造工程が複雑化すると共にチャネル長が大き
くなって薄膜トランジスタが大型化する。そこで、非晶
質シリコン等により形成される半導体薄膜を２層構造に
し、その上層側の半導体薄膜をｎ+ 型半導体薄膜よりも
耐エッチング性に優れたものとすることで、エッチング
ストッパを用いることなく薄膜トランジスタを製造する
ことが提案されている（特開昭６０‐１１３９７１号公
報参照）。
設けると製造工程が複雑化すると共にチャネル長が大き
くなって薄膜トランジスタが大型化する。そこで、非晶
質シリコン等により形成される半導体薄膜を２層構造に
し、その上層側の半導体薄膜をｎ+ 型半導体薄膜よりも
耐エッチング性に優れたものとすることで、エッチング
ストッパを用いることなく薄膜トランジスタを製造する
ことが提案されている（特開昭６０‐１１３９７１号公
報参照）。
【０００５】すなわち、図２の（１）に示すように、ガ
ラス等の透明基板１０１の表面側にゲート電極１０２を
形成し、図２の（２）に示すように、そのゲート電極１
０２上にゲート絶縁膜１０３、第１の半導体薄膜１０
４、第２の半導体薄膜１０５およびｎ+ 型半導体薄膜１
０６を連続して成膜し、図２の（３）に示すように、そ
れら第１、第２およびｎ+ 型半導体薄膜１０４、１０
５、１０６の不要部分をエッチングにより除去して島状
にパターニングする。その第２の半導体薄膜１０５は不
純物を添加することでをｎ+ 型半導体薄膜１０６よりも
耐エッチング性に優れたものとする。次に、図２の
（４）に示すように、そのｎ+ 型半導体薄膜１０６上に
電極用金属薄膜１０７を成膜し、図２の（５）に示すよ
うに、その電極用金属薄膜１０７に塗布したレジスト１
０８を基板１０１の表面側からマスク１０９を介し露光
し、図２の（６）に示すように、その露光されたレジス
ト１０８を現像してチャネル部に対応する部分が除去さ
れたパターンとする。しかる後に、図２の（７）に示す
ように、そのレジストパターンを用いて電極用金属薄膜
１０７のチャネル部に対応する部分をエッチングにより
除去してソース電極１０７ａとドレイン電極１０７ｂと
を形成し、このソース電極１０７ａとドレイン電極１０
７ｂとをマスクとしてｎ+ 型半導体薄膜１０６のチャネ
ル部に対応する部分をエッチングにより除去する。
ラス等の透明基板１０１の表面側にゲート電極１０２を
形成し、図２の（２）に示すように、そのゲート電極１
０２上にゲート絶縁膜１０３、第１の半導体薄膜１０
４、第２の半導体薄膜１０５およびｎ+ 型半導体薄膜１
０６を連続して成膜し、図２の（３）に示すように、そ
れら第１、第２およびｎ+ 型半導体薄膜１０４、１０
５、１０６の不要部分をエッチングにより除去して島状
にパターニングする。その第２の半導体薄膜１０５は不
純物を添加することでをｎ+ 型半導体薄膜１０６よりも
耐エッチング性に優れたものとする。次に、図２の
（４）に示すように、そのｎ+ 型半導体薄膜１０６上に
電極用金属薄膜１０７を成膜し、図２の（５）に示すよ
うに、その電極用金属薄膜１０７に塗布したレジスト１
０８を基板１０１の表面側からマスク１０９を介し露光
し、図２の（６）に示すように、その露光されたレジス
ト１０８を現像してチャネル部に対応する部分が除去さ
れたパターンとする。しかる後に、図２の（７）に示す
ように、そのレジストパターンを用いて電極用金属薄膜
１０７のチャネル部に対応する部分をエッチングにより
除去してソース電極１０７ａとドレイン電極１０７ｂと
を形成し、このソース電極１０７ａとドレイン電極１０
７ｂとをマスクとしてｎ+ 型半導体薄膜１０６のチャネ
ル部に対応する部分をエッチングにより除去する。
【０００６】上記薄膜トランジスタの製造方法によれ
ば、第２の半導体薄膜１０５はｎ+ 型半導体薄膜１０６
よりも耐エッチング性に優れるので、ｎ+ 型半導体薄膜
１０６のエッチングの際に第１の半導体薄膜１０４がエ
ッチングされるのを防止できる。また、第２の半導体薄
膜１０５は耐エッチング性向上のために不純物を添加す
ることで電子の移動度は多少低下するが、第１の半導体
薄膜１０４は耐エッチング性向上の必要がないので電子
の移動度が低下することはないので、その第２の半導体
薄膜１０５の電子の移動度の低下を補うことができる。
ば、第２の半導体薄膜１０５はｎ+ 型半導体薄膜１０６
よりも耐エッチング性に優れるので、ｎ+ 型半導体薄膜
１０６のエッチングの際に第１の半導体薄膜１０４がエ
ッチングされるのを防止できる。また、第２の半導体薄
膜１０５は耐エッチング性向上のために不純物を添加す
ることで電子の移動度は多少低下するが、第１の半導体
薄膜１０４は耐エッチング性向上の必要がないので電子
の移動度が低下することはないので、その第２の半導体
薄膜１０５の電子の移動度の低下を補うことができる。
【０００７】
【発明が解決しようとする課題】上記従来の半導体薄膜
の製造方法においては、電極用金属薄膜１０７に塗布し
たレジスト１０８を基板１０１の表面側からマスク１０
９を介し露光するため、そのマスク１０９のゲート電極
１０２に対する位置合わせの誤差に基づき、図２の
（７）に示すように、ゲート電極１０２とｎ+ 型半導体
薄膜１０６とにオーバーラップΔＬが生じ、このオーバ
ーラップΔＬにより寄生容量が増加するという問題があ
る。
の製造方法においては、電極用金属薄膜１０７に塗布し
たレジスト１０８を基板１０１の表面側からマスク１０
９を介し露光するため、そのマスク１０９のゲート電極
１０２に対する位置合わせの誤差に基づき、図２の
（７）に示すように、ゲート電極１０２とｎ+ 型半導体
薄膜１０６とにオーバーラップΔＬが生じ、このオーバ
ーラップΔＬにより寄生容量が増加するという問題があ
る。
【０００８】本発明は、上記従来技術の問題を解決する
ことのできる薄膜トランジスタの製造方法を提供するこ
とを目的とする。
ことのできる薄膜トランジスタの製造方法を提供するこ
とを目的とする。
【０００９】
【課題を解決するための手段】本発明は、透明基板の表
面側にゲート電極を形成する工程と、このゲート電極上
にゲート絶縁膜、第１の半導体薄膜、第２の半導体薄膜
およびｎ+ 型半導体薄膜を連続して成膜する工程と、そ
れら第１、第２およびｎ+ 型半導体薄膜の不要部分を除
去して島状にパターニングする工程と、そのｎ+ 型半導
体薄膜のチャネル部に対応する部分をエッチングにより
除去する工程と、ソース電極とドレイン電極を形成する
工程とを備え、その第２の半導体薄膜はｎ+ 型半導体薄
膜よりも耐エッチング性に優れる逆スタガー構造の薄膜
トランジスタの製造方法において、ソース電極とドレイ
ン電極を形成する前にｎ+ 型半導体薄膜にネガレジスト
を塗布し、そのネガレジストに透明基板の裏面側からゲ
ート電極をマスクとして露光し、そのネガレジストの現
像パターンを用いてｎ+ 型半導体薄膜のチャネル部に対
応する部分をエッチングにより除去することを特徴とす
る。
面側にゲート電極を形成する工程と、このゲート電極上
にゲート絶縁膜、第１の半導体薄膜、第２の半導体薄膜
およびｎ+ 型半導体薄膜を連続して成膜する工程と、そ
れら第１、第２およびｎ+ 型半導体薄膜の不要部分を除
去して島状にパターニングする工程と、そのｎ+ 型半導
体薄膜のチャネル部に対応する部分をエッチングにより
除去する工程と、ソース電極とドレイン電極を形成する
工程とを備え、その第２の半導体薄膜はｎ+ 型半導体薄
膜よりも耐エッチング性に優れる逆スタガー構造の薄膜
トランジスタの製造方法において、ソース電極とドレイ
ン電極を形成する前にｎ+ 型半導体薄膜にネガレジスト
を塗布し、そのネガレジストに透明基板の裏面側からゲ
ート電極をマスクとして露光し、そのネガレジストの現
像パターンを用いてｎ+ 型半導体薄膜のチャネル部に対
応する部分をエッチングにより除去することを特徴とす
る。
【００１０】
【作用】本発明においては、ｎ+ 型半導体薄膜に塗布さ
れたネガレジストは、透明基板の裏面側からゲート電極
をマスクとして露光されるので、そのネガレジストの現
像パターンはゲート電極に対応する部分が正確に除去さ
れたものになる。そのレジストの現像パターンを用いて
ｎ+ 型半導体薄膜のチャネル部に対応する部分をエッチ
ングすることで、ゲート電極とｎ+ 型半導体薄膜とのオ
ーバーラップを減少させると共に均一化することができ
る。すなわち、半導体薄膜を２層構造にした場合におい
て、ｎ+ 型半導体薄膜のエッチング用レジストの露光を
マスクにかえてゲート電極を用いて行なうセルフアライ
メント方法を実現できる。
れたネガレジストは、透明基板の裏面側からゲート電極
をマスクとして露光されるので、そのネガレジストの現
像パターンはゲート電極に対応する部分が正確に除去さ
れたものになる。そのレジストの現像パターンを用いて
ｎ+ 型半導体薄膜のチャネル部に対応する部分をエッチ
ングすることで、ゲート電極とｎ+ 型半導体薄膜とのオ
ーバーラップを減少させると共に均一化することができ
る。すなわち、半導体薄膜を２層構造にした場合におい
て、ｎ+ 型半導体薄膜のエッチング用レジストの露光を
マスクにかえてゲート電極を用いて行なうセルフアライ
メント方法を実現できる。
【００１１】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【００１２】まず、図１の（１）に示すように、ほう珪
酸ガラス等の透明基板１の表面側に、ＳｉＯ2 等の保護
膜２１を介しゲート電極２を形成する。そのゲート電極
２は、Ｃｒ、Ｔａ、Ｍｏ、Ａｌ等を５００Å〜１５００
Å程度の厚さで堆積することで形成できる。
酸ガラス等の透明基板１の表面側に、ＳｉＯ2 等の保護
膜２１を介しゲート電極２を形成する。そのゲート電極
２は、Ｃｒ、Ｔａ、Ｍｏ、Ａｌ等を５００Å〜１５００
Å程度の厚さで堆積することで形成できる。
【００１３】次に、図１の（２）に示すように、そのゲ
ート電極２上にゲート絶縁膜３、第１の半導体薄膜４、
第２の半導体薄膜５およびｎ+ 型半導体薄膜６を連続し
て成膜する。そのゲート絶縁膜３は、ＳｉＮx 、ＳｉＯ
2 、ＴａＯx 等を２０００Å〜６０００Å程度の厚さに
堆積することで形成できる。その第１の半導体薄膜４
は、不純物をドープされていない水素化非晶質シリコン
等を１００Å〜１０００Å程度の厚さに堆積することで
形成できる。その第２の半導体薄膜５は、水素化非晶質
シリコン等を１００Å〜１０００Å程度の厚さに堆積す
ることで形成でき、また、ＳｉＣ、ＳｉＮx 等をドープ
することでｎ+ 型半導体薄膜６よりも耐エッチング性を
優れたものにできる。そのｎ+ 型半導体薄膜６は、リン
等をドープされたマイクロクリスタルシリコンや水素化
非晶質シリコン等を１００Å〜１０００Å程度の厚さに
堆積することで形成できる。
ート電極２上にゲート絶縁膜３、第１の半導体薄膜４、
第２の半導体薄膜５およびｎ+ 型半導体薄膜６を連続し
て成膜する。そのゲート絶縁膜３は、ＳｉＮx 、ＳｉＯ
2 、ＴａＯx 等を２０００Å〜６０００Å程度の厚さに
堆積することで形成できる。その第１の半導体薄膜４
は、不純物をドープされていない水素化非晶質シリコン
等を１００Å〜１０００Å程度の厚さに堆積することで
形成できる。その第２の半導体薄膜５は、水素化非晶質
シリコン等を１００Å〜１０００Å程度の厚さに堆積す
ることで形成でき、また、ＳｉＣ、ＳｉＮx 等をドープ
することでｎ+ 型半導体薄膜６よりも耐エッチング性を
優れたものにできる。そのｎ+ 型半導体薄膜６は、リン
等をドープされたマイクロクリスタルシリコンや水素化
非晶質シリコン等を１００Å〜１０００Å程度の厚さに
堆積することで形成できる。
【００１４】次に、図１の（３）に示すように、それら
第１、第２およびｎ+ 型半導体薄膜４、５、６の不要部
分をエッチングにより除去して島状にパターニングす
る。
第１、第２およびｎ+ 型半導体薄膜４、５、６の不要部
分をエッチングにより除去して島状にパターニングす
る。
【００１５】次に、図２の（４）に示すように、そのｎ
+ 型半導体薄膜６とその周囲にネガレジスト８を塗布
し、そのネガレジスト８に透明基板１の裏面側（図にお
いて下方側）からゲート電極２をマスクとして露光す
る。
+ 型半導体薄膜６とその周囲にネガレジスト８を塗布
し、そのネガレジスト８に透明基板１の裏面側（図にお
いて下方側）からゲート電極２をマスクとして露光す
る。
【００１６】次に、図２の（５）に示すように、そのネ
ガレジスト８の現像、リンス、ベークを行ない、レジス
トパターンを形成する。
ガレジスト８の現像、リンス、ベークを行ない、レジス
トパターンを形成する。
【００１７】次に、図２の（６）に示すように、そのレ
ジストパターンを用いてｎ+ 型半導体薄膜６のチャネル
部に対応する部分をエッチングし、このエッチング後に
レジスト８を除去する。
ジストパターンを用いてｎ+ 型半導体薄膜６のチャネル
部に対応する部分をエッチングし、このエッチング後に
レジスト８を除去する。
【００１８】次に、図２の（７）に示すように、そのｎ
+ 型半導体薄膜６および第２の半導体薄膜５とその周囲
部の上に電極用金属薄膜７を成膜する。その電極用金属
薄膜７は、Ｔｉ、ＭｏＳｉ等を２００Å〜１０００Å程
度の厚さに堆積したり、Ａｌを２０００Å〜６０００Å
程度の厚さに堆積することで形成できる。
+ 型半導体薄膜６および第２の半導体薄膜５とその周囲
部の上に電極用金属薄膜７を成膜する。その電極用金属
薄膜７は、Ｔｉ、ＭｏＳｉ等を２００Å〜１０００Å程
度の厚さに堆積したり、Ａｌを２０００Å〜６０００Å
程度の厚さに堆積することで形成できる。
【００１９】しかる後に、図２の（８）に示すように、
電極用金属薄膜７のチャネル部に対応する部分をエッチ
ングにより除去してソース電極７ａとドレイン電極７ｂ
とを形成する。
電極用金属薄膜７のチャネル部に対応する部分をエッチ
ングにより除去してソース電極７ａとドレイン電極７ｂ
とを形成する。
【００２０】上記薄膜トランジスタの製造方法によれ
ば、第２の半導体薄膜５はｎ+ 型半導体薄膜６よりも耐
エッチング性に優れるので、ｎ+ 型半導体薄膜６および
電極用金属薄膜７のエッチングの際に第１の半導体薄膜
４がエッチングされるのを防止できる。また、第２の半
導体薄膜５は耐エッチング性向上のために不純物を添加
することで電子の移動度は多少低下するが、第１の半導
体薄膜４は耐エッチング性向上の必要がないので電子の
移動度が低下することはないので、その第２の半導体薄
膜５の電子の移動度の低下を補うことができる。
ば、第２の半導体薄膜５はｎ+ 型半導体薄膜６よりも耐
エッチング性に優れるので、ｎ+ 型半導体薄膜６および
電極用金属薄膜７のエッチングの際に第１の半導体薄膜
４がエッチングされるのを防止できる。また、第２の半
導体薄膜５は耐エッチング性向上のために不純物を添加
することで電子の移動度は多少低下するが、第１の半導
体薄膜４は耐エッチング性向上の必要がないので電子の
移動度が低下することはないので、その第２の半導体薄
膜５の電子の移動度の低下を補うことができる。
【００２１】そして、ｎ+ 型半導体薄膜６に塗布された
ネガレジスト８は、透明基板１の裏面側からゲート電極
２をマスクとして露光されるので、そのネガレジスト８
の現像パターンはゲート電極２に対応する部分が正確に
除去されたものになる。そのレジスト８の現像パターン
を用いてｎ+ 型半導体薄膜６のチャネル部に対応する部
分をエッチングすることで、ゲート電極２とｎ+ 型半導
体薄膜６とのオーバーラップを減少させると共に均一化
することができる。これにより、ゲート電極２とｎ+ 型
半導体薄膜６とのオーバーラップによる寄生容量を減少
させると共に均一化することができる。
ネガレジスト８は、透明基板１の裏面側からゲート電極
２をマスクとして露光されるので、そのネガレジスト８
の現像パターンはゲート電極２に対応する部分が正確に
除去されたものになる。そのレジスト８の現像パターン
を用いてｎ+ 型半導体薄膜６のチャネル部に対応する部
分をエッチングすることで、ゲート電極２とｎ+ 型半導
体薄膜６とのオーバーラップを減少させると共に均一化
することができる。これにより、ゲート電極２とｎ+ 型
半導体薄膜６とのオーバーラップによる寄生容量を減少
させると共に均一化することができる。
【００２２】なお、本発明は上記実施例に限定されるも
のではない。例えば、上記実施例では第１、第２および
ｎ+ 型半導体薄膜４、５、６を島状にパターニングした
後に、ｎ+ 型半導体薄膜６のチャネル部に対応する部分
を除去したが、ｎ+ 型半導体薄膜６のチャネル部に対応
する部分を除去した後に、第１、第２およびｎ+ 型半導
体薄膜４、５、６を島状にパターニングしてもよい。
のではない。例えば、上記実施例では第１、第２および
ｎ+ 型半導体薄膜４、５、６を島状にパターニングした
後に、ｎ+ 型半導体薄膜６のチャネル部に対応する部分
を除去したが、ｎ+ 型半導体薄膜６のチャネル部に対応
する部分を除去した後に、第１、第２およびｎ+ 型半導
体薄膜４、５、６を島状にパターニングしてもよい。
【００２３】
【発明の効果】本発明の薄膜トランジスタの製造方法に
よれば、ゲート電極とｎ+ 型半導体薄膜とのオーバーラ
ップによる寄生容量を減少させると共に均一化すること
ができる。
よれば、ゲート電極とｎ+ 型半導体薄膜とのオーバーラ
ップによる寄生容量を減少させると共に均一化すること
ができる。
【図１】本発明の実施例の薄膜トランジスタの製造工程
の説明図
の説明図
【図２】従来の薄膜トランジスタの製造工程の説明図
１ 基板 ２ ゲート電極 ３ ゲート絶縁膜 ４ 第１の半導体薄膜 ５ 第２の半導体薄膜 ６ ｎ+ 型半導体薄膜 ７ａ ソース電極 ７ｂ ドレイン電極 ８ ネガレジスト
Claims (1)
- 【請求項１】 透明基板の表面側にゲート電極を形成す
る工程と、このゲート電極上にゲート絶縁膜、第１の半
導体薄膜、第２の半導体薄膜およびｎ+ 型半導体薄膜を
連続して成膜する工程と、それら第１、第２およびｎ+
型半導体薄膜の不要部分を除去して島状にパターニング
する工程と、そのｎ+ 型半導体薄膜のチャネル部に対応
する部分をエッチングにより除去する工程と、ソース電
極とドレイン電極を形成する工程とを備え、その第２の
半導体薄膜はｎ+ 型半導体薄膜よりも耐エッチング性に
優れる逆スタガー構造の薄膜トランジスタの製造方法に
おいて、ソース電極とドレイン電極を形成する前にｎ+
型半導体薄膜にネガレジストを塗布し、そのネガレジス
トに透明基板の裏面側からゲート電極をマスクとして露
光し、そのネガレジストの現像パターンを用いてｎ+ 型
半導体薄膜のチャネル部に対応する部分をエッチングに
より除去することを特徴とする薄膜トランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14267493A JPH06333949A (ja) | 1993-05-21 | 1993-05-21 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14267493A JPH06333949A (ja) | 1993-05-21 | 1993-05-21 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06333949A true JPH06333949A (ja) | 1994-12-02 |
Family
ID=15320874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14267493A Pending JPH06333949A (ja) | 1993-05-21 | 1993-05-21 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06333949A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8314032B2 (en) | 2009-08-21 | 2012-11-20 | Hitachi, Ltd. | Semiconductor device and method for manufacturing the same |
| US8519394B2 (en) | 2010-03-15 | 2013-08-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8735897B2 (en) | 2010-03-15 | 2014-05-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
-
1993
- 1993-05-21 JP JP14267493A patent/JPH06333949A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8314032B2 (en) | 2009-08-21 | 2012-11-20 | Hitachi, Ltd. | Semiconductor device and method for manufacturing the same |
| US8519394B2 (en) | 2010-03-15 | 2013-08-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US8735897B2 (en) | 2010-03-15 | 2014-05-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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