JPS59210670A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59210670A JPS59210670A JP8412883A JP8412883A JPS59210670A JP S59210670 A JPS59210670 A JP S59210670A JP 8412883 A JP8412883 A JP 8412883A JP 8412883 A JP8412883 A JP 8412883A JP S59210670 A JPS59210670 A JP S59210670A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
この発明は、ソース・ドレイン・ゲート領域全自己整合
的に７リサイド化することができるようにした半導体装
置の製造方法に関する。
的に７リサイド化することができるようにした半導体装
置の製造方法に関する。
（従来技術）
従来、絶縁ダート型電界効果トランジスタを用いた集積
回路を自己整合法で作る場合、多結晶シリコンがよく用
いられている。しかし多結晶シリコンは不純物を多量に
ドープしても比抵抗が高く高速動作の妨げとなっていた
。
回路を自己整合法で作る場合、多結晶シリコンがよく用
いられている。しかし多結晶シリコンは不純物を多量に
ドープしても比抵抗が高く高速動作の妨げとなっていた
。
（発明の目的）
この発明は、ソース・ドレイン・り゛−ト領域全自己整
合的にシリサイド化することができる半導体装置の製造
方法を提供することを目的とする。
合的にシリサイド化することができる半導体装置の製造
方法を提供することを目的とする。
（発明の構成）
この発明の半導体装置の製造方法は、半導体基板上のド
ープした多結晶シリコン膜または窒化膜上にこの多結晶
シリコン膜または窒化膜と異なる薄膜を形成し、この薄
膜を選択的にエツチングし。
ープした多結晶シリコン膜または窒化膜上にこの多結晶
シリコン膜または窒化膜と異なる薄膜を形成し、この薄
膜を選択的にエツチングし。
多結晶シリコン膜または窒化膜を酸化し、この酸化した
多結晶シリコン膜または窒化Ｍを選択的にエツチングし
てこの多結晶シリコンまたは窒化膜の側壁に酸化膜を付
着してダート電極を形成した彼全面に金属を被着するよ
うにしたものである。
多結晶シリコン膜または窒化Ｍを選択的にエツチングし
てこの多結晶シリコンまたは窒化膜の側壁に酸化膜を付
着してダート電極を形成した彼全面に金属を被着するよ
うにしたものである。
（実施例）
以下、この発明の半導体装置の製造方法の実施例につい
て説明するが、その説明に際し、絶縁ダート型電界効果
トランジスタに適用した実施例について図面を参照して
説明する。第１図ないし第６図はその一実施例の工程説
明図である。
て説明するが、その説明に際し、絶縁ダート型電界効果
トランジスタに適用した実施例について図面を参照して
説明する。第１図ないし第６図はその一実施例の工程説
明図である。
まず、第１図に示すように、Ｐ型Ｓｔ基板１の選択酸化
をおこない、厚い酸化膜３により素子分離後の表面を酸
化して厚さ５００人のシリコン酸化膜２によりダート酸
化膜を形成し、この酸化膜２上にＣＶＤ法により、３０
００Ｘの多結晶シリコン膜４を堆積させる。
をおこない、厚い酸化膜３により素子分離後の表面を酸
化して厚さ５００人のシリコン酸化膜２によりダート酸
化膜を形成し、この酸化膜２上にＣＶＤ法により、３０
００Ｘの多結晶シリコン膜４を堆積させる。
さらに、その上にＣＶＤ法によＬ ３０００式のシリ
コン酸化膜５全堆積させ、その上にレジストマスク６を
形成する。この場合、酸化膜のほかに窒化膜を用いても
よい。
コン酸化膜５全堆積させ、その上にレジストマスク６を
形成する。この場合、酸化膜のほかに窒化膜を用いても
よい。
次に、第２図に示すように、レジストマスク６をマスク
として、シリコン酸化膜５ｔ−フレオンガスプラズマで
エツチングする。
として、シリコン酸化膜５ｔ−フレオンガスプラズマで
エツチングする。
その後、第３図に示すように、酸化を行ない、多結晶シ
リコン膜４を酸化した多結晶シリコン膜４にする。この
ときマスクとなるシリコン酸化膜５の下の多結晶シリコ
ン膜４ａの部分は上の部分を除き、マスクとなるシリコ
ン酸化膜５０面積よりやや狭い面積の範囲で多結晶シリ
コン膜４のまま残る。
リコン膜４を酸化した多結晶シリコン膜４にする。この
ときマスクとなるシリコン酸化膜５の下の多結晶シリコ
ン膜４ａの部分は上の部分を除き、マスクとなるシリコ
ン酸化膜５０面積よりやや狭い面積の範囲で多結晶シリ
コン膜４のまま残る。
再び、シリコン酸化膜５をマスクとして、フレオンガス
プラズマでエツチングすると、第４図に示すように、前
記多結晶シリコン４のまま残った部分の側壁に酸化した
多結晶シリコニ′膜４ａがついた形で多結晶シリコンに
よ乏ゲート電極（４゜４ａの部分）が形成される。
プラズマでエツチングすると、第４図に示すように、前
記多結晶シリコン４のまま残った部分の側壁に酸化した
多結晶シリコニ′膜４ａがついた形で多結晶シリコンに
よ乏ゲート電極（４゜４ａの部分）が形成される。
そめ後、パ第５図に示すように、金属膜としてＴｉ模膜
７′Ｊｋ全 板１０表面および多結晶シリコン４、電極上部はＴｉと
反応し、第６図に示すように、ソース・ドレイン部分と
ｙ−上電極部分にＴ ｉ Ｓ ｉｚ ８が自己整合的に
形成される。
７′Ｊｋ全 板１０表面および多結晶シリコン４、電極上部はＴｉと
反応し、第６図に示すように、ソース・ドレイン部分と
ｙ−上電極部分にＴ ｉ Ｓ ｉｚ ８が自己整合的に
形成される。
以上説明したように、第１の実施例では金属を被着後熱
処理を行ない，シリサイド化する場合において．ダート
電極の側壁がシリサイド化されて。
処理を行ない，シリサイド化する場合において．ダート
電極の側壁がシリサイド化されて。
Ｐ−）電極とソース・ドレイン部分−１）１導通状態に
なることを防ぎ、自己整合的にソース・ドレイン・Ｐ−
）部分をシリサイド化できる。
なることを防ぎ、自己整合的にソース・ドレイン・Ｐ−
）部分をシリサイド化できる。
また、上記実施例のほかｖｐ、ｈｔｌｔ線をソース・ト
。
。
レイン領域に自己整合的にコンタクトさせることも可能
である。
である。
（発明の効果）
以上のように，この発明の半導体装置の製造方法によれ
ば、多結晶シリコン上に金属を被着させて熱処理を行な
いダート電極の側壁のシリサイド化を行なうようにした
ので、ダート・ソース・ト９レイン領域を自己整合的に
シリサイド化することができる。これにともない、電極
の比抵抗をドープ化した多結晶シリコンの場合３０Ω程
度であるのに対し、この発明では３〜８Ωと１桁小さく
することができ、素子の高速動作が可能となるものであ
る。
ば、多結晶シリコン上に金属を被着させて熱処理を行な
いダート電極の側壁のシリサイド化を行なうようにした
ので、ダート・ソース・ト９レイン領域を自己整合的に
シリサイド化することができる。これにともない、電極
の比抵抗をドープ化した多結晶シリコンの場合３０Ω程
度であるのに対し、この発明では３〜８Ωと１桁小さく
することができ、素子の高速動作が可能となるものであ
る。
第１図ないし第６図はこの発明の半導体装置の製造方法
を絶縁ダート製トランジスタに適用した実施例の製造工
程金示す断面図である。 １・・・Ｐ型Ｓｔ基板、２，５・・・シリコン酸化膜、
３・・・フィールド酸化膜、４・・・多結晶シリコン膜
、４ａ・・・酸化した多結晶シリコン膜、６・・・レジ
ストマスク、７・・・Ｔ１膜、８・・・ＴｉＳｉ，。 特許出願人 沖電気工業株式会社
を絶縁ダート製トランジスタに適用した実施例の製造工
程金示す断面図である。 １・・・Ｐ型Ｓｔ基板、２，５・・・シリコン酸化膜、
３・・・フィールド酸化膜、４・・・多結晶シリコン膜
、４ａ・・・酸化した多結晶シリコン膜、６・・・レジ
ストマスク、７・・・Ｔ１膜、８・・・ＴｉＳｉ，。 特許出願人 沖電気工業株式会社
Claims (1)
- 半導体基板上のドープした多結晶シリコン膜または窒化
膜上にこの多結晶シリコン膜または窒イヒ膜と異なる薄
膜を形成する工程と、この薄膜全選択的にエツチングす
る工程と、上記多結晶シリコン膜または窒化膜全酸化す
る工程と、この酸化した多結晶シリコン膜または窒化膜
を選択的にエツチングしてこの多結晶シリコンまたは窒
化膜の１ｍ壁に酸化膜全付層してゲート電極を形成する
工程と、金属を全面に被着する工程とを有すること全特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8412883A JPS59210670A (ja) | 1983-05-16 | 1983-05-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8412883A JPS59210670A (ja) | 1983-05-16 | 1983-05-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59210670A true JPS59210670A (ja) | 1984-11-29 |
Family
ID=13821868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8412883A Pending JPS59210670A (ja) | 1983-05-16 | 1983-05-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59210670A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6427271A (en) * | 1987-07-22 | 1989-01-30 | Nec Corp | Manufacture of thin-film transistor |
-
1983
- 1983-05-16 JP JP8412883A patent/JPS59210670A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6427271A (en) * | 1987-07-22 | 1989-01-30 | Nec Corp | Manufacture of thin-film transistor |
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