JPS582073A - 電界効果型トランジスタ - Google Patents
電界効果型トランジスタInfo
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- JPS582073A JPS582073A JP10088081A JP10088081A JPS582073A JP S582073 A JPS582073 A JP S582073A JP 10088081 A JP10088081 A JP 10088081A JP 10088081 A JP10088081 A JP 10088081A JP S582073 A JPS582073 A JP S582073A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、電界効果型トランジスタ、特に低温プロセス
で製造、可能にした非晶質半導体によるＭＯＳ ）ラン
ジスタに関する。
で製造、可能にした非晶質半導体によるＭＯＳ ）ラン
ジスタに関する。
従来のＭＯＳ）ランジスタは、基板として単結晶シリコ
ン層又は多結晶シリコン層を用いる等高温プロセスで製
造されるために、熱的に弱い例えばガラス上あるいは有
機物フィルム上に製造することは困難であった。一方、
低温プロセスで非晶質シリコンによるＭＯＳ）ランジス
タを作る場合の抵抗を下げるときである二普通は丙純物
をＣＶＤ（化学気相成長）時にドーピングし、あるいは
イオン注入によってドーピングし、熱処理して活性層）
を非晶質シリコンで構成することができないゃ本発明は
、上述□の点に鑑み、特にパルスレーずを用い□てソー
ス及びドレイン領域のみを選択的にアニールし、活性層
の非晶質半導体を変質さ嬶るこ□となく低温プロセスで
製造できるようにしたＭ０８トランジスタを提供するも
のである。
ン層又は多結晶シリコン層を用いる等高温プロセスで製
造されるために、熱的に弱い例えばガラス上あるいは有
機物フィルム上に製造することは困難であった。一方、
低温プロセスで非晶質シリコンによるＭＯＳ）ランジス
タを作る場合の抵抗を下げるときである二普通は丙純物
をＣＶＤ（化学気相成長）時にドーピングし、あるいは
イオン注入によってドーピングし、熱処理して活性層）
を非晶質シリコンで構成することができないゃ本発明は
、上述□の点に鑑み、特にパルスレーずを用い□てソー
ス及びドレイン領域のみを選択的にアニールし、活性層
の非晶質半導体を変質さ嬶るこ□となく低温プロセスで
製造できるようにしたＭ０８トランジスタを提供するも
のである。
以下、図面を用いて木兄期な説明する。 一本発明に
おいては、第１図に示すように少くとも表面が絶縁物で
ある基板、例えばガラス基板（１）上Ｋａｏｏ６以下で
形成可能なプラズマＣＶＤを用いＳｉＨ４の分解により
て非晶質シリコン層（２）を形成する。との非晶質シリ
コン層（２）上Ｋ例えば３８０Ｃの熱分解炉を利用しＣ
８４０２Ｋよるゲート絶−膜（３）を形成し、又他部に
°同様にして５ｉ０２による厚い絶縁層（４）を形成し
、そのソース及びドレイン領域に対応する部分に窓孔（
５） Ｉ （６）を形成する。又ゲート絶縁膜（３）上
Ｋ例えば金属によるグー士電極（７）を形成する。そし
て、窓孔（５）、（６）を通じて夫々イオン注入法にて
所要の不純物を打ち込み、しかる後パルスレーザ（例え
ば波長１．０６μｍ）を用いてイオン注入領域を選択的
にアニールし、ソース領域（８）及びドレイン領域（９
）を形成する。この選択アニールでソース及びドレイン
領域（８）及び（９）のみ微小な多結晶領域となり、チ
ャンネル部αＪは非晶質領域として残る。その後、両領
域（８）及び（９）にソース電極０１及びドレイン電極
αυを形成し、目的のＭＯＳトランジスタａ４を得る。
おいては、第１図に示すように少くとも表面が絶縁物で
ある基板、例えばガラス基板（１）上Ｋａｏｏ６以下で
形成可能なプラズマＣＶＤを用いＳｉＨ４の分解により
て非晶質シリコン層（２）を形成する。との非晶質シリ
コン層（２）上Ｋ例えば３８０Ｃの熱分解炉を利用しＣ
８４０２Ｋよるゲート絶−膜（３）を形成し、又他部に
°同様にして５ｉ０２による厚い絶縁層（４）を形成し
、そのソース及びドレイン領域に対応する部分に窓孔（
５） Ｉ （６）を形成する。又ゲート絶縁膜（３）上
Ｋ例えば金属によるグー士電極（７）を形成する。そし
て、窓孔（５）、（６）を通じて夫々イオン注入法にて
所要の不純物を打ち込み、しかる後パルスレーザ（例え
ば波長１．０６μｍ）を用いてイオン注入領域を選択的
にアニールし、ソース領域（８）及びドレイン領域（９
）を形成する。この選択アニールでソース及びドレイン
領域（８）及び（９）のみ微小な多結晶領域となり、チ
ャンネル部αＪは非晶質領域として残る。その後、両領
域（８）及び（９）にソース電極０１及びドレイン電極
αυを形成し、目的のＭＯＳトランジスタａ４を得る。
このよ５にパルスレーザを用いた場合には、イオン注入
領域とそれ以外の領域でのレーザ光の吸収係数の違いに
より、即ちイオン注入領域ではレーザ光の吸収が大きく
、イオン注入されない領域ではレーザ光の吸収が小さい
ことにより、イオン注入領域に対して選択アニールが＝
ｒ能となる。例えばリン（Ｐ ）を１×１０ （至）打
ち込んだとき、（３） そのイオン注入領域は０．３ Ｊ１０Ｈ２でアユーヤさ
れ、他のイオン注入されない領域は１．Ｑ Ｊ／ｃｍ２
でも変化しない。又、ゲート絶縁膜（３）上のみに金属
層をおくことにより、この金属層でレーザ光は反射し選
択アニールができる。さらに、レーザノ（ルスの時間が
短かいので、熱伝導はほとんど無視でき、下地に熱は伝
わらない勢の利点がある。第２図及び第３図は、第１図
のＭＯＳ）ランジスタａ４の靜特性図である。第３図の
曲線（りはゲート及びドレインをシヨ＝−）ｔ、た場合
、曲ｉｌ！（１）はゲート開放の場合を示す。
領域とそれ以外の領域でのレーザ光の吸収係数の違いに
より、即ちイオン注入領域ではレーザ光の吸収が大きく
、イオン注入されない領域ではレーザ光の吸収が小さい
ことにより、イオン注入領域に対して選択アニールが＝
ｒ能となる。例えばリン（Ｐ ）を１×１０ （至）打
ち込んだとき、（３） そのイオン注入領域は０．３ Ｊ１０Ｈ２でアユーヤさ
れ、他のイオン注入されない領域は１．Ｑ Ｊ／ｃｍ２
でも変化しない。又、ゲート絶縁膜（３）上のみに金属
層をおくことにより、この金属層でレーザ光は反射し選
択アニールができる。さらに、レーザノ（ルスの時間が
短かいので、熱伝導はほとんど無視でき、下地に熱は伝
わらない勢の利点がある。第２図及び第３図は、第１図
のＭＯＳ）ランジスタａ４の靜特性図である。第３図の
曲線（りはゲート及びドレインをシヨ＝−）ｔ、た場合
、曲ｉｌ！（１）はゲート開放の場合を示す。
実験によれば、ソース領域（８）及びドレイン領域は１
０８Ω全以上とい５結果が得られ、選択的アニールが達
成される。これによって得られたＭＯＳ ）ランジスタ
の特性な下記に示す。
０８Ω全以上とい５結果が得られ、選択的アニールが達
成される。これによって得られたＭＯＳ ）ランジスタ
の特性な下記に示す。
ゲート長＝ ｔμｍ
ゲート巾＝１５０μｍ
閾値電圧ｖｔｈ： ７Ｖ
相互コンダ
クタンスｇｍ： １．２μ０
上述の構成によれば、チャンネル部０が非晶質シリコン
で形成され、ソース及びドレイン領域（８）及び（９）
のみがパルスレー、ザによる選択、アニールで低抵抗化
されることにより、特性のよ、、、いＭＯＳ）ランジス
タが得られる。しかも、このＭＯＳ）ランジスタは低温
の製造プロセスで容易に製造でき、従って従来困難であ
ったガラス上あるいは有機物フィルム上にも、形成でき
る利点がある。なお、上側ではゲート絶縁膜（８ｉＱｚ
）として３８０Ｃの熱分解炉を利用したが、このゲート
絶縁膜もプラズマＣＶＤを使５ことｒよ２て全工程’１
−２００Ｃ以下のプロセスでＭＯＳ ）ランジスタを作
ることが可能である。
で形成され、ソース及びドレイン領域（８）及び（９）
のみがパルスレー、ザによる選択、アニールで低抵抗化
されることにより、特性のよ、、、いＭＯＳ）ランジス
タが得られる。しかも、このＭＯＳ）ランジスタは低温
の製造プロセスで容易に製造でき、従って従来困難であ
ったガラス上あるいは有機物フィルム上にも、形成でき
る利点がある。なお、上側ではゲート絶縁膜（８ｉＱｚ
）として３８０Ｃの熱分解炉を利用したが、このゲート
絶縁膜もプラズマＣＶＤを使５ことｒよ２て全工程’１
−２００Ｃ以下のプロセスでＭＯＳ ）ランジスタを作
ることが可能である。
上記技術は５０８）ランジスタに限ぎらず、非晶質シリ
コンと金属とのコンタクトを得る場合にも応用できる。
コンと金属とのコンタクトを得る場合にも応用できる。
一方、上述の非晶質シリコンによるＭＯＳ）９ンジスタ
は表面力〉絶縁物である基体上に形成するが、このＭＯ
Ｓ ）ランジスタの負荷として用いる。抵抗体も非晶質
シリコンを用い【形成することかできる。
は表面力〉絶縁物である基体上に形成するが、このＭＯ
Ｓ ）ランジスタの負荷として用いる。抵抗体も非晶質
シリコンを用い【形成することかできる。
例えばＭＯＳスタティックＲＡＭのメモリーセルはフリ
ップフロップ回路が用いられ、従来はＥ／Ｅ（エンハン
スメントーエンノ１ンスメン））ＭＯＳ００路”及びｌ
／Ｄ （工／／１ンスメントーデイグ−７，’−コーン
“ヨン）ＭＯ８回路が使われていたが、最近では高密度
、低消費電□力な可能に、するために高抵抗の多結晶シ
リコンを負荷素子にした抵抗負荷形ＭＯ８回路が採用さ
れつつある。しかし、多結晶シリコンで高抵抗体を作る
゛場合、多結晶シリコン膜中のトラップの数によって抵
抗値が非常にノ（ラックことか判明している。従って多
結晶シリコンによる抵抗体＆ま多結晶シリコンの生成条
件によって影響を受けるばかりでなく、製造プロセスの
途中に入る水素アニールによりてトラップの数が変化し
抵抗値が大きく変化する。特に高温アニール後の低温熱
処理によって抵抗値の変動が激しいｂ これに対して、不純物がイオン注入された非晶質シリコ
ン薄膜にて抵抗体を構成するときヲ１．上□記の熱処理
による抵抗値変動が少な〜嘔。非晶質シリコンは、膜中
のトラップの数が非常に多〜・ために、炉での水素アニ
ールではほとんどトラップ数が影響を受けない。従って
抵抗値は活性化したキャリアの数と移動度によってほと
んど決まり、一度鍋温でアニールすれば、低温での処理
の影響を受けず、変動が少ない。ただし、トラップの数
が多いので低抵抗値は得に＜−゛・。非晶質シリコンの
トラップの数を減らすには非晶質シリコン膜の形成（デ
イボジツシ１ン）時に水素又はフッＸ１に：数１ＯＮの
オーダでドーグすればよい。
ップフロップ回路が用いられ、従来はＥ／Ｅ（エンハン
スメントーエンノ１ンスメン））ＭＯＳ００路”及びｌ
／Ｄ （工／／１ンスメントーデイグ−７，’−コーン
“ヨン）ＭＯ８回路が使われていたが、最近では高密度
、低消費電□力な可能に、するために高抵抗の多結晶シ
リコンを負荷素子にした抵抗負荷形ＭＯ８回路が採用さ
れつつある。しかし、多結晶シリコンで高抵抗体を作る
゛場合、多結晶シリコン膜中のトラップの数によって抵
抗値が非常にノ（ラックことか判明している。従って多
結晶シリコンによる抵抗体＆ま多結晶シリコンの生成条
件によって影響を受けるばかりでなく、製造プロセスの
途中に入る水素アニールによりてトラップの数が変化し
抵抗値が大きく変化する。特に高温アニール後の低温熱
処理によって抵抗値の変動が激しいｂ これに対して、不純物がイオン注入された非晶質シリコ
ン薄膜にて抵抗体を構成するときヲ１．上□記の熱処理
による抵抗値変動が少な〜嘔。非晶質シリコンは、膜中
のトラップの数が非常に多〜・ために、炉での水素アニ
ールではほとんどトラップ数が影響を受けない。従って
抵抗値は活性化したキャリアの数と移動度によってほと
んど決まり、一度鍋温でアニールすれば、低温での処理
の影響を受けず、変動が少ない。ただし、トラップの数
が多いので低抵抗値は得に＜−゛・。非晶質シリコンの
トラップの数を減らすには非晶質シリコン膜の形成（デ
イボジツシ１ン）時に水素又はフッＸ１に：数１ＯＮの
オーダでドーグすればよい。
実験例として、夫々第４図及び第５図に示すよさに例え
ばシリコン基板Ｑ刀の８ｉ０２層（ハ）上に非晶質シリ
コン膜（ハ）及び多結晶シリコンＭ（至）を被着形成し
、６膜（ハ）及び（財）にヒ素（Ａｓ）ｙＩｌ−イオン
注入して非晶質シリコンによる抵抗体（ハ）及び多結晶
シリコンによる抵抗体（ホ）を構成し、以後の熱処理に
よる抵抗値の変化ｖ＃Ｉ定した。その結果を第６図に示
す。但し、６膜（ハ）及び３４１厚は１．０００ Ｘ
ｌａ度、イオン打ち込みエネルギーは８０ＫｅＶである
。又熱処理は、酸素雰囲気中で９５０Ｃ，３０分の熱処
Ｍｉ（ゲート酸化膜の形成等）、窒素雰囲気中で１００
ＯＣ。
ばシリコン基板Ｑ刀の８ｉ０２層（ハ）上に非晶質シリ
コン膜（ハ）及び多結晶シリコンＭ（至）を被着形成し
、６膜（ハ）及び（財）にヒ素（Ａｓ）ｙＩｌ−イオン
注入して非晶質シリコンによる抵抗体（ハ）及び多結晶
シリコンによる抵抗体（ホ）を構成し、以後の熱処理に
よる抵抗値の変化ｖ＃Ｉ定した。その結果を第６図に示
す。但し、６膜（ハ）及び３４１厚は１．０００ Ｘ
ｌａ度、イオン打ち込みエネルギーは８０ＫｅＶである
。又熱処理は、酸素雰囲気中で９５０Ｃ，３０分の熱処
Ｍｉ（ゲート酸化膜の形成等）、窒素雰囲気中で１００
ＯＣ。
２０分の熱処理（イオン注入の活性化、多層配線で絶縁
層表面をなだらかにするための絶縁層の再溶融等）、及
び７オーミングガス（Ｎ２とＨ２の混合ガス）雰囲気中
で４００Ｃ，６０分の熱処理（Ａｆｆｉ電極のクンター
、白金シリサイド化の熱処理等）第３図中、曲線（町）
及び（Ｊ１２）は夫々ドーズ量がＩ Ｘ １Ｇ”ａｌ″
３及び６ Ｘ １Ｇ’譬２の非晶質シリコンによる抵抗
体（ハ）の場合、曲線（ｂ）（総称）はドーズ量が１
ｘ １ｇ’Ｗ”の多結晶シリコンによる抵抗体（至）の
場合である。但し、多結晶シリコン膜にドーズ量６８１
Ｇ”（ＩＩ””打ち込んだ場合の抵抗値は１〜２にΩ／
口と非常に小さい。この第６図から嬰らかなように、多
結晶シリコンによる抵抗体即ち曲ｉ１ （ｂ）の場合に
は高温アニール後の低温熱処理によって抵抗値が激しく
変動する。一方、非晶質シリコンによる抵抗体即ち曲！
（麿１）、（ａ２）の場合には高温アニール後の低温熱
処理での抵抗値の変化が極めて少ない。従って、この非
晶質シリコンの抵抗体（ハ）においては高温ア、ニール
後の抵抗値を制御すればよいことがわかる。尚、非晶質
シリコンの抵抗体の場合、もう少し抵抗値を下げたいと
きには不純物のドーズ蓋を増す他に、Ｊト晶質ｖ リコ
ン膜の被着形成（ディポジット）時に所定量の不純物を
ドープするとか、ヒ素ガラス（Ａｓ８Ｇ）から拡散する
等の方法もある。あるＬ−）まイオン注入法とそれらの
方法を組み合せる方法もある。又。
層表面をなだらかにするための絶縁層の再溶融等）、及
び７オーミングガス（Ｎ２とＨ２の混合ガス）雰囲気中
で４００Ｃ，６０分の熱処理（Ａｆｆｉ電極のクンター
、白金シリサイド化の熱処理等）第３図中、曲線（町）
及び（Ｊ１２）は夫々ドーズ量がＩ Ｘ １Ｇ”ａｌ″
３及び６ Ｘ １Ｇ’譬２の非晶質シリコンによる抵抗
体（ハ）の場合、曲線（ｂ）（総称）はドーズ量が１
ｘ １ｇ’Ｗ”の多結晶シリコンによる抵抗体（至）の
場合である。但し、多結晶シリコン膜にドーズ量６８１
Ｇ”（ＩＩ””打ち込んだ場合の抵抗値は１〜２にΩ／
口と非常に小さい。この第６図から嬰らかなように、多
結晶シリコンによる抵抗体即ち曲ｉ１ （ｂ）の場合に
は高温アニール後の低温熱処理によって抵抗値が激しく
変動する。一方、非晶質シリコンによる抵抗体即ち曲！
（麿１）、（ａ２）の場合には高温アニール後の低温熱
処理での抵抗値の変化が極めて少ない。従って、この非
晶質シリコンの抵抗体（ハ）においては高温ア、ニール
後の抵抗値を制御すればよいことがわかる。尚、非晶質
シリコンの抵抗体の場合、もう少し抵抗値を下げたいと
きには不純物のドーズ蓋を増す他に、Ｊト晶質ｖ リコ
ン膜の被着形成（ディポジット）時に所定量の不純物を
ドープするとか、ヒ素ガラス（Ａｓ８Ｇ）から拡散する
等の方法もある。あるＬ−）まイオン注入法とそれらの
方法を組み合せる方法もある。又。
非晶質シリコン膜の形成は通常の例えＧ工低温プラズマ
ＣＶＤ（化学気相成！ｋ）法等゛により行うを可とする
。
ＣＶＤ（化学気相成！ｋ）法等゛により行うを可とする
。
上述せる如く、本発明は非晶質シリコン７ｖ用（・て低
温プロセスのＭＯＳ）ランジスタか容易に得られるもの
であり、非晶質シリコンの抵抗体との組合せ等、各種用
途に適用できる実益力４、
温プロセスのＭＯＳ）ランジスタか容易に得られるもの
であり、非晶質シリコンの抵抗体との組合せ等、各種用
途に適用できる実益力４、
第１図は本発明の電界効果型トランジスタの例を示す断
面図、第２図及び＃Ｉ３図ヲ家、夫々その靜特性図、第
４図及び第５図は夫々非晶質シリコン及び多結晶シリコ
ンの抵抗体の例な示す断面図、第６図はその抵抗体の熱
処理による抵抗値変動の状態を示す測定図である。 ” （１）は基板、（２）は非晶質シリコン、（３）は
ゲート絶縁膜、（８）及び（９）はノース及びドレイン
領域である。 第１図 第２図 第３図 第′４図 第５図 手続補正書 昭和５７年１月１８日 特許・佇長官 島 １）春 樹 殿 （特許庁審判長 殿）１、事
件の表示 に、炉での水素アニールではほとんどトラップ数が影１
１１を受けない。従って抵抗値は活性化したキャリアの
数と移動度によってほとんど決まり、一度篇温でアニー
ルすれば、低温での処理の影替を受けず、変動が少ない
。ただし、トラップの数が多いので低抵抗値は得にくζ
′１゜非晶質シリコンのトラップの数を減らすには非晶
質シリコン膜の形成（デイボジツシ鳥ン）時に水素又は
フッ素を数１０５１６のオーダでドープすればよい、。 実験例として、夫々第４図及び耐５図に示すように例え
ばシリコン基板ＣＩ）の８ ｉ０２層＠上に非晶質シリ
コン膜（ハ）及び多結晶シリコンＭ＠を被着形成（１）
明細書中、第５頁１６行ｒ用できる。」の後に改行
して下記を加入する。 ［なお、チャンネル部ａ３の下に第２のゲート電極な堀
込んでチャンネル電流を倍化させることができる。この
場合、基板（１）の表面にＡｔ等の金城層をａ釈的に彫
膚Ｌ−とのトか８ｉｎａ瀉の鍋易持開昭５８−２０７３
（３） ２０分の熱処理（イオン注入の活性化、多層配線で絶縁
層表面をなだらかにするための絶縁層の再溶融勢）、及
びフォーミングガス（Ｎ２とＨ２の混合ガス）雰囲気中
で４０Ｏｒ、 ６０分の熱処理（Ａｆｆｉ電極のクンタ
ー、白金シリサイド化の熱処理等）とした。第３図中、
曲’＃（ａｔ）及び（幻）は夫々ドーズ量がｌ Ｘ Ｉ
Ｑ１４ｍｌ””及び６ Ｘ １０’Ｗ２の非晶質シリコ
ンによる抵抗体に）の場合、曲！（ｂ）（総称）はドー
ズ量が１ ｘ １ｇ−Ｖ”の多結晶シリコンによる抵抗
体（至）の場合である。但し、多結晶シリコン膜にドー
ズ量６ Ｘ １６１４６ｍ−”打ち込んだ場合の抵抗値
は１〜２にΩ／口と非常に小さい。この第６図かし、６
膜（ハ）及び（２）にヒ素（Ａｓ）’にイオン注入して
非晶質シリコンによる抵抗体（ハ）及び多結晶シリコン
による抵抗体（ホ）を構成し、以後の熱処理による抵抗
値の変化を測定した。その結果を第６図に示す。但゛し
、６膜（至）及び（ハ）の膜厚は１００ＯＸ１度、イオ
ン打ち込みエネルギーは８９ＫｅＶである。又熱処理は
、酸素雰囲気中で９５０Ｃ，３０分の熱部ＨＩｉ（ゲー
ト酸化膜の形成等）、窒素雰囲気中で１００ＯＣ。 （７） リコンの抵抗体の場合、もう少し抵抗値を下げた 。 いとぎには不純物のドーズ量を増す他に、シト晶質シリ
コン膜の被着形成（ディポジット）時に所定量の不純物
をドープするとか、ヒ素ガラス（ＡｓＳＧ）から拡散す
る等の方法もある。ある〜１１マイオン注入法とそれら
の方法を組み合せる方法もある。又、非晶質シリコン膜
の形成は通常の例えＧ？低温プラズマＣＶＤ（化学気相
成長）法等′により行うな、可とする。 上述せる如く、本発明は非晶質シリコンを用（・て低温
プロセスのＭＯＳ）ランジスタが容易に得られるもので
あり、非晶質シリコンの抵抗体との組ヤ嬰らかなように
、多結晶シリ、コンによる抵抗体即ち曲１１ （ｂ）の
場合には高温アニール後の低温熱処理によって抵抗値が
激しく変動する。一方、非晶質シリコン属よる抵抗体即
ち曲１１１ （ａｔ）−（ａ２）の場合には高颯アニー
ル後の低温熱処理での抵抗値の変化が極め七少ない。従
って、この非晶質シリコンの抵抗体（ハ）においては高
温ア、エール後の抵抗値を制御すればよいことがわかる
。尚、非晶質シ（８） ゛（１）は基板、（２）は非晶質シリコン、（３）はゲ
ート絶縁膜、（８）及び（９）はソース及びドレイン領
域である。
面図、第２図及び＃Ｉ３図ヲ家、夫々その靜特性図、第
４図及び第５図は夫々非晶質シリコン及び多結晶シリコ
ンの抵抗体の例な示す断面図、第６図はその抵抗体の熱
処理による抵抗値変動の状態を示す測定図である。 ” （１）は基板、（２）は非晶質シリコン、（３）は
ゲート絶縁膜、（８）及び（９）はノース及びドレイン
領域である。 第１図 第２図 第３図 第′４図 第５図 手続補正書 昭和５７年１月１８日 特許・佇長官 島 １）春 樹 殿 （特許庁審判長 殿）１、事
件の表示 に、炉での水素アニールではほとんどトラップ数が影１
１１を受けない。従って抵抗値は活性化したキャリアの
数と移動度によってほとんど決まり、一度篇温でアニー
ルすれば、低温での処理の影替を受けず、変動が少ない
。ただし、トラップの数が多いので低抵抗値は得にくζ
′１゜非晶質シリコンのトラップの数を減らすには非晶
質シリコン膜の形成（デイボジツシ鳥ン）時に水素又は
フッ素を数１０５１６のオーダでドープすればよい、。 実験例として、夫々第４図及び耐５図に示すように例え
ばシリコン基板ＣＩ）の８ ｉ０２層＠上に非晶質シリ
コン膜（ハ）及び多結晶シリコンＭ＠を被着形成（１）
明細書中、第５頁１６行ｒ用できる。」の後に改行
して下記を加入する。 ［なお、チャンネル部ａ３の下に第２のゲート電極な堀
込んでチャンネル電流を倍化させることができる。この
場合、基板（１）の表面にＡｔ等の金城層をａ釈的に彫
膚Ｌ−とのトか８ｉｎａ瀉の鍋易持開昭５８−２０７３
（３） ２０分の熱処理（イオン注入の活性化、多層配線で絶縁
層表面をなだらかにするための絶縁層の再溶融勢）、及
びフォーミングガス（Ｎ２とＨ２の混合ガス）雰囲気中
で４０Ｏｒ、 ６０分の熱処理（Ａｆｆｉ電極のクンタ
ー、白金シリサイド化の熱処理等）とした。第３図中、
曲’＃（ａｔ）及び（幻）は夫々ドーズ量がｌ Ｘ Ｉ
Ｑ１４ｍｌ””及び６ Ｘ １０’Ｗ２の非晶質シリコ
ンによる抵抗体に）の場合、曲！（ｂ）（総称）はドー
ズ量が１ ｘ １ｇ−Ｖ”の多結晶シリコンによる抵抗
体（至）の場合である。但し、多結晶シリコン膜にドー
ズ量６ Ｘ １６１４６ｍ−”打ち込んだ場合の抵抗値
は１〜２にΩ／口と非常に小さい。この第６図かし、６
膜（ハ）及び（２）にヒ素（Ａｓ）’にイオン注入して
非晶質シリコンによる抵抗体（ハ）及び多結晶シリコン
による抵抗体（ホ）を構成し、以後の熱処理による抵抗
値の変化を測定した。その結果を第６図に示す。但゛し
、６膜（至）及び（ハ）の膜厚は１００ＯＸ１度、イオ
ン打ち込みエネルギーは８９ＫｅＶである。又熱処理は
、酸素雰囲気中で９５０Ｃ，３０分の熱部ＨＩｉ（ゲー
ト酸化膜の形成等）、窒素雰囲気中で１００ＯＣ。 （７） リコンの抵抗体の場合、もう少し抵抗値を下げた 。 いとぎには不純物のドーズ量を増す他に、シト晶質シリ
コン膜の被着形成（ディポジット）時に所定量の不純物
をドープするとか、ヒ素ガラス（ＡｓＳＧ）から拡散す
る等の方法もある。ある〜１１マイオン注入法とそれら
の方法を組み合せる方法もある。又、非晶質シリコン膜
の形成は通常の例えＧ？低温プラズマＣＶＤ（化学気相
成長）法等′により行うな、可とする。 上述せる如く、本発明は非晶質シリコンを用（・て低温
プロセスのＭＯＳ）ランジスタが容易に得られるもので
あり、非晶質シリコンの抵抗体との組ヤ嬰らかなように
、多結晶シリ、コンによる抵抗体即ち曲１１ （ｂ）の
場合には高温アニール後の低温熱処理によって抵抗値が
激しく変動する。一方、非晶質シリコン属よる抵抗体即
ち曲１１１ （ａｔ）−（ａ２）の場合には高颯アニー
ル後の低温熱処理での抵抗値の変化が極め七少ない。従
って、この非晶質シリコンの抵抗体（ハ）においては高
温ア、エール後の抵抗値を制御すればよいことがわかる
。尚、非晶質シ（８） ゛（１）は基板、（２）は非晶質シリコン、（３）はゲ
ート絶縁膜、（８）及び（９）はソース及びドレイン領
域である。
Claims (1)
- 少くとも表面が絶縁物である基板と、該基板上にある半
導体層と、該半導体層中にありソース及びドレインとな
る多結晶領域と、該半導体層中にあ゛リソースとドレイ
ンの間にある非晶質領域と、上記ソースとドレインの間
の半導体層上に絶縁的に形成さ、れたゲートとを有して
成る電界効果型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10088081A JPS582073A (ja) | 1981-06-29 | 1981-06-29 | 電界効果型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10088081A JPS582073A (ja) | 1981-06-29 | 1981-06-29 | 電界効果型トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS582073A true JPS582073A (ja) | 1983-01-07 |
| JPH0325951B2 JPH0325951B2 (ja) | 1991-04-09 |
Family
ID=14285635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10088081A Granted JPS582073A (ja) | 1981-06-29 | 1981-06-29 | 電界効果型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS582073A (ja) |
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| JPS60245172A (ja) * | 1984-05-18 | 1985-12-04 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型半導体装置 |
| JPS60245174A (ja) * | 1984-05-18 | 1985-12-04 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型電界効果半導体装置の作製方法 |
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-
1981
- 1981-06-29 JP JP10088081A patent/JPS582073A/ja active Granted
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