JPH098319A - 多結晶ＳｉＧｅ薄膜トランジスタ及びその製造方法 - Google Patents
多結晶ＳｉＧｅ薄膜トランジスタ及びその製造方法Info
- Publication number
- JPH098319A JPH098319A JP8072584A JP7258496A JPH098319A JP H098319 A JPH098319 A JP H098319A JP 8072584 A JP8072584 A JP 8072584A JP 7258496 A JP7258496 A JP 7258496A JP H098319 A JPH098319 A JP H098319A
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline
- layer
- thickness
- film
- thin film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 48
- 238000004519 manufacturing process Methods 0.000 title claims description 21
- 239000010408 film Substances 0.000 claims abstract description 217
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 92
- 239000010703 silicon Substances 0.000 claims abstract description 87
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 86
- 239000000956 alloy Substances 0.000 claims abstract description 55
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 238000002425 crystallisation Methods 0.000 claims abstract description 19
- 230000008025 crystallization Effects 0.000 claims abstract description 19
- 238000002161 passivation Methods 0.000 claims abstract description 13
- 229910052751 metal Inorganic materials 0.000 claims abstract description 11
- 239000002184 metal Substances 0.000 claims abstract description 11
- 239000007790 solid phase Substances 0.000 claims abstract description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 123
- 238000000034 method Methods 0.000 claims description 100
- 238000011282 treatment Methods 0.000 claims description 42
- 230000008569 process Effects 0.000 claims description 27
- 239000002131 composite material Substances 0.000 claims description 20
- 238000000151 deposition Methods 0.000 claims description 20
- 229910052732 germanium Inorganic materials 0.000 claims description 18
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 16
- 230000008021 deposition Effects 0.000 claims description 13
- 238000012545 processing Methods 0.000 claims description 10
- 238000005224 laser annealing Methods 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 abstract description 21
- 238000001020 plasma etching Methods 0.000 abstract description 5
- 229910000577 Silicon-germanium Inorganic materials 0.000 abstract description 4
- 238000009413 insulation Methods 0.000 abstract 1
- 238000000137 annealing Methods 0.000 description 15
- 230000006870 function Effects 0.000 description 13
- 239000013078 crystal Substances 0.000 description 11
- 239000011521 glass Substances 0.000 description 8
- 229910052739 hydrogen Inorganic materials 0.000 description 8
- 238000002513 implantation Methods 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 8
- 239000002019 doping agent Substances 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- 239000007789 gas Substances 0.000 description 7
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 7
- 238000005259 measurement Methods 0.000 description 7
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 6
- 239000001257 hydrogen Substances 0.000 description 6
- 238000011221 initial treatment Methods 0.000 description 6
- 230000007261 regionalization Effects 0.000 description 6
- 230000005355 Hall effect Effects 0.000 description 5
- 238000002441 X-ray diffraction Methods 0.000 description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 230000008018 melting Effects 0.000 description 4
- 238000002844 melting Methods 0.000 description 4
- 238000001465 metallisation Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 238000005245 sintering Methods 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 230000007704 transition Effects 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000004913 activation Effects 0.000 description 3
- 230000002776 aggregation Effects 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 3
- 238000003795 desorption Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000005527 interface trap Effects 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910006990 Si1-xGex Inorganic materials 0.000 description 2
- 229910007020 Si1−xGex Inorganic materials 0.000 description 2
- 238000004220 aggregation Methods 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000003054 catalyst Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 238000011835 investigation Methods 0.000 description 2
- 229910052756 noble gas Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 239000000523 sample Substances 0.000 description 2
- 238000005204 segregation Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 238000003949 trap density measurement Methods 0.000 description 2
- DGAQECJNVWCQMB-PUAWFVPOSA-M Ilexoside XXIX Chemical compound C[C@@H]1CC[C@@]2(CC[C@@]3(C(=CC[C@H]4[C@]3(CC[C@@H]5[C@@]4(CC[C@@H](C5(C)C)OS(=O)(=O)[O-])C)C)[C@@H]2[C@]1(C)O)C)C(=O)O[C@H]6[C@@H]([C@H]([C@@H]([C@H](O6)CO)O)O)O.[Na+] DGAQECJNVWCQMB-PUAWFVPOSA-M 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 238000005054 agglomeration Methods 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000012512 characterization method Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 235000013399 edible fruits Nutrition 0.000 description 1
- 230000005281 excited state Effects 0.000 description 1
- 230000005283 ground state Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052754 neon Inorganic materials 0.000 description 1
- GKAOGPIIYCISHV-UHFFFAOYSA-N neon atom Chemical compound [Ne] GKAOGPIIYCISHV-UHFFFAOYSA-N 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000005001 rutherford backscattering spectroscopy Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 229910052708 sodium Inorganic materials 0.000 description 1
- 239000011734 sodium Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000004627 transmission electron microscopy Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78678—Polycrystalline or microcrystalline silicon transistor with inverted-type structure, e.g. with bottom gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/933—Germanium or silicon or Ge-Si on III-V
Abstract
(57)【要約】
【課題】 高性能の多結晶ＳｉＧｅ薄膜トランジスタ及
びその製造方法を提供する。 【解決手段】 本発明にかかる薄膜トランジスタは、ア
クティブ領域とゲート２６とを有し、そのアクティブ領
域が多結晶Ｓｉ1-x Ｇｅx 合金材料層２０とシリコンの
チャネル層２１とを含んでおり、そのシリコンのチャネ
ル層２１が多結晶Ｓｉ1-x Ｇｅx 合金材料層２０とゲー
ト２６との間に形成されている薄膜トランジスタであ
る。また本発明は更に、かかる高性能の薄膜トランジス
タの製造方法を提供する。
びその製造方法を提供する。 【解決手段】 本発明にかかる薄膜トランジスタは、ア
クティブ領域とゲート２６とを有し、そのアクティブ領
域が多結晶Ｓｉ1-x Ｇｅx 合金材料層２０とシリコンの
チャネル層２１とを含んでおり、そのシリコンのチャネ
ル層２１が多結晶Ｓｉ1-x Ｇｅx 合金材料層２０とゲー
ト２６との間に形成されている薄膜トランジスタであ
る。また本発明は更に、かかる高性能の薄膜トランジス
タの製造方法を提供する。
Description
【０００１】
【発明の属する技術分野】本発明は、アクティブ領域と
ゲートとを有し、そのアクティブ領域が多結晶Ｓｉ1-x
Ｇｅx 合金材料層とシリコンのチャネル層とを含んでお
り、そのシリコンのチャネル層が多結晶Ｓｉ1-x Ｇｅx
合金材料層とゲートとの間に形成されている新規な高性
能薄膜トランジスタと、かかる高性能薄膜トランジスタ
の製造方法とに関するものである。
ゲートとを有し、そのアクティブ領域が多結晶Ｓｉ1-x
Ｇｅx 合金材料層とシリコンのチャネル層とを含んでお
り、そのシリコンのチャネル層が多結晶Ｓｉ1-x Ｇｅx
合金材料層とゲートとの間に形成されている新規な高性
能薄膜トランジスタと、かかる高性能薄膜トランジスタ
の製造方法とに関するものである。
【０００２】
【従来の技術】通常の薄膜トランジスタ（ＴＦＴ）が広
く一般的に用いられている用途としては、高密度スタテ
ィック・ランダム・アクセス・メモリ・セル（ＳＲＡ
Ｍ）においてロード・プルアップ・デバイスとして用い
るという用途、それに大面積のアクティブ・マトリクス
形液晶ディスプレイ（ＬＣＤ）におけるスイッチング素
子ないし駆動用周辺回路に使用するという用途がある。
これら用途に用いられる従来の薄膜トランジスタは、そ
のアクティブ領域が多結晶シリコン（多結晶Ｓｉ）で形
成されていた。しかしながら、多結晶Ｓｉ・ＴＦＴは、
低温製造工程によって製作しようとするとその性能が著
しく低下する。このように性能が低下するということ
が、多結晶Ｓｉ・ＴＦＴを採用しようとする意欲を大い
にそいでいた。なぜならば、ＳＲＡＭの製造に関して
は、基礎となるドーパント濃度分布を保存するために低
温製造工程が必要とされ、またＬＣＤの製造に関して
は、ガラス基板のうちでも比較的安価なものを使用する
ために低温製造工程が必要とされるからである。
く一般的に用いられている用途としては、高密度スタテ
ィック・ランダム・アクセス・メモリ・セル（ＳＲＡ
Ｍ）においてロード・プルアップ・デバイスとして用い
るという用途、それに大面積のアクティブ・マトリクス
形液晶ディスプレイ（ＬＣＤ）におけるスイッチング素
子ないし駆動用周辺回路に使用するという用途がある。
これら用途に用いられる従来の薄膜トランジスタは、そ
のアクティブ領域が多結晶シリコン（多結晶Ｓｉ）で形
成されていた。しかしながら、多結晶Ｓｉ・ＴＦＴは、
低温製造工程によって製作しようとするとその性能が著
しく低下する。このように性能が低下するということ
が、多結晶Ｓｉ・ＴＦＴを採用しようとする意欲を大い
にそいでいた。なぜならば、ＳＲＡＭの製造に関して
は、基礎となるドーパント濃度分布を保存するために低
温製造工程が必要とされ、またＬＣＤの製造に関して
は、ガラス基板のうちでも比較的安価なものを使用する
ために低温製造工程が必要とされるからである。
【０００３】多結晶Ｓｉ・ＴＦＴに関するかかる制約を
克服することを目的として、薄膜トランジスタを低温製
造工程によって製作する際には、多結晶Ｓｉ1-x Ｇｅx
材料を使用するということがこれまでにも行われてい
た。その種のトランジスタを記載した文献には、「Kin
g, Applications of Polycrystalline Silicon-Germani
um Thin Films in Metal-Oxide-Semiconductor Technol
ogies, Technical ReportNo. ICL 94-031 (1994)」、
「King et al., IEDM, 91, 567 (1991) 」、それに「Ki
ng, IEEE Electron Device Letters, 13, 309 (1982)」
などがある。しかしながら、これら文献に記載されてい
る薄膜トランジスタはいずれも、そのアクティブ領域が
多結晶Ｓｉ1-x Ｇｅx 合金材料で形成されているもの
の、シリコンのチャネル層を多結晶Ｓｉ1-x Ｇｅx 合金
材料層とゲートとの間に形成するということはなされて
いない。上に列挙した文献を著した研究者がみずから認
めているように、それら文献に記載されている多結晶Ｓ
ｉ1-x Ｇｅx ・ＴＦＴの性能は、多結晶Ｓｉ・ＴＦＴの
性能を超えるものではなかった。更に加えて、本発明の
発明者らが行った実験の結果からは、サブスレショルド
勾配の測定値に基づいて算出される界面トラップ状態密
度に関する限り、多結晶Ｓｉ・ＴＦＴよりも多結晶Ｓｉ
1-x Ｇｅx ・ＴＦＴの方が改善されるということはな
く、むしろ、ＮＭＯＳ多結晶Ｓｉ1-x Ｇｅx ・ＴＦＴの
場合には逆に著しく劣化することが判明している。
克服することを目的として、薄膜トランジスタを低温製
造工程によって製作する際には、多結晶Ｓｉ1-x Ｇｅx
材料を使用するということがこれまでにも行われてい
た。その種のトランジスタを記載した文献には、「Kin
g, Applications of Polycrystalline Silicon-Germani
um Thin Films in Metal-Oxide-Semiconductor Technol
ogies, Technical ReportNo. ICL 94-031 (1994)」、
「King et al., IEDM, 91, 567 (1991) 」、それに「Ki
ng, IEEE Electron Device Letters, 13, 309 (1982)」
などがある。しかしながら、これら文献に記載されてい
る薄膜トランジスタはいずれも、そのアクティブ領域が
多結晶Ｓｉ1-x Ｇｅx 合金材料で形成されているもの
の、シリコンのチャネル層を多結晶Ｓｉ1-x Ｇｅx 合金
材料層とゲートとの間に形成するということはなされて
いない。上に列挙した文献を著した研究者がみずから認
めているように、それら文献に記載されている多結晶Ｓ
ｉ1-x Ｇｅx ・ＴＦＴの性能は、多結晶Ｓｉ・ＴＦＴの
性能を超えるものではなかった。更に加えて、本発明の
発明者らが行った実験の結果からは、サブスレショルド
勾配の測定値に基づいて算出される界面トラップ状態密
度に関する限り、多結晶Ｓｉ・ＴＦＴよりも多結晶Ｓｉ
1-x Ｇｅx ・ＴＦＴの方が改善されるということはな
く、むしろ、ＮＭＯＳ多結晶Ｓｉ1-x Ｇｅx ・ＴＦＴの
場合には逆に著しく劣化することが判明している。
【０００４】多結晶Ｓｉ・ＴＦＴの性能に匹敵するか、
ないしはそれを凌駕する性能を発揮する多結晶Ｓｉ1-x
Ｇｅx を製作することを目的として、本発明の発明者ら
は、更に優れた多結晶Ｓｉ1-x Ｇｅx ・ＴＦＴを製造す
るための研究を行った。そこでは、もし多結晶Ｓｉ1-x
Ｇｅx 合金材料層とゲートとの間に非常に薄い薄膜状の
シリコン層を形成し、しかもそのシリコン層の厚さを、
高品質の多結晶Ｓｉ／ＳｉＯ2 界面が得られるように十
分厚く、またそれと同時に、チャネル領域が少なくとも
部分的に多結晶Ｓｉ1-x Ｇｅx 層の中に存在できるよう
に十分薄くするならば、それによって優れた多結晶Ｓｉ
1-x Ｇｅx ・ＴＦＴが得られるのではないかとの仮説に
基づき、アクティブ領域とゲートとを有しそのアクティ
ブ領域が多結晶Ｓｉ1-x Ｇｅx 合金材料層とシリコンの
チャネル層とを含んでおり、そのシリコンのチャネル層
が多結晶Ｓｉ1-x Ｇｅx 合金材料層とゲートとの間に形
成されている多結晶Ｓｉ1-x Ｇｅx ・ＴＦＴを製作し
た。かかるＴＦＴを開示した従来例は存在していない。
ないしはそれを凌駕する性能を発揮する多結晶Ｓｉ1-x
Ｇｅx を製作することを目的として、本発明の発明者ら
は、更に優れた多結晶Ｓｉ1-x Ｇｅx ・ＴＦＴを製造す
るための研究を行った。そこでは、もし多結晶Ｓｉ1-x
Ｇｅx 合金材料層とゲートとの間に非常に薄い薄膜状の
シリコン層を形成し、しかもそのシリコン層の厚さを、
高品質の多結晶Ｓｉ／ＳｉＯ2 界面が得られるように十
分厚く、またそれと同時に、チャネル領域が少なくとも
部分的に多結晶Ｓｉ1-x Ｇｅx 層の中に存在できるよう
に十分薄くするならば、それによって優れた多結晶Ｓｉ
1-x Ｇｅx ・ＴＦＴが得られるのではないかとの仮説に
基づき、アクティブ領域とゲートとを有しそのアクティ
ブ領域が多結晶Ｓｉ1-x Ｇｅx 合金材料層とシリコンの
チャネル層とを含んでおり、そのシリコンのチャネル層
が多結晶Ｓｉ1-x Ｇｅx 合金材料層とゲートとの間に形
成されている多結晶Ｓｉ1-x Ｇｅx ・ＴＦＴを製作し
た。かかるＴＦＴを開示した従来例は存在していない。
【０００５】
【発明が解決しようとする課題】従って、本発明の１つ
の目的は、新規な高性能多結晶Ｓｉ1-x Ｇｅx 薄膜トラ
ンジスタを提供することにある。本発明のもう１つの目
的は、高性能の多結晶Ｓｉ1-x Ｇｅx 薄膜トランジスタ
の製造方法を提供することにある。
の目的は、新規な高性能多結晶Ｓｉ1-x Ｇｅx 薄膜トラ
ンジスタを提供することにある。本発明のもう１つの目
的は、高性能の多結晶Ｓｉ1-x Ｇｅx 薄膜トランジスタ
の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】幾つもの目的のうち、特
にこれらの目的が、アクティブ領域とゲートとを有しそ
のアクティブ領域が多結晶Ｓｉ1-x Ｇｅx 合金材料層と
シリコンのチャネル層とを含んでおり、そのシリコンの
チャネル層が多結晶Ｓｉ1-x Ｇｅx 合金材料層とゲート
との間に形成されている薄膜トランジスタによって、達
成される。これらの目的は更に、アクティブ領域とゲー
トとを有し前記アクティブ領域が多結晶Ｓｉ1-x Ｇｅx
合金材料層とシリコンのチャネル層とを含み、前記シリ
コンのチャネル層が前記多結晶Ｓｉ1-x Ｇｅx 合金材料
層と前記ゲートとの間に形成される薄膜トランジスタの
製造方法によって、達成される。かかる多結晶Ｓｉ1-x
Ｇｅx 薄膜トランジスタは、アクティブ・マトリクス形
液晶ディスプレイにおける周辺ロジック回路及びピクセ
ルとして好適に用いることができ、また、高密度ＳＲＡ
Ｍにおけるロード・デバイスとしても好適に用いること
ができる。以下の詳細な説明を添付図面と共に参照すれ
ば、本発明を更に明瞭に理解することができ、また本発
明がもたらす多くの利点を容易に理解することができる
であろう。
にこれらの目的が、アクティブ領域とゲートとを有しそ
のアクティブ領域が多結晶Ｓｉ1-x Ｇｅx 合金材料層と
シリコンのチャネル層とを含んでおり、そのシリコンの
チャネル層が多結晶Ｓｉ1-x Ｇｅx 合金材料層とゲート
との間に形成されている薄膜トランジスタによって、達
成される。これらの目的は更に、アクティブ領域とゲー
トとを有し前記アクティブ領域が多結晶Ｓｉ1-x Ｇｅx
合金材料層とシリコンのチャネル層とを含み、前記シリ
コンのチャネル層が前記多結晶Ｓｉ1-x Ｇｅx 合金材料
層と前記ゲートとの間に形成される薄膜トランジスタの
製造方法によって、達成される。かかる多結晶Ｓｉ1-x
Ｇｅx 薄膜トランジスタは、アクティブ・マトリクス形
液晶ディスプレイにおける周辺ロジック回路及びピクセ
ルとして好適に用いることができ、また、高密度ＳＲＡ
Ｍにおけるロード・デバイスとしても好適に用いること
ができる。以下の詳細な説明を添付図面と共に参照すれ
ば、本発明を更に明瞭に理解することができ、また本発
明がもたらす多くの利点を容易に理解することができる
であろう。
【０００７】
【発明の実施の形態】以下に本発明の実施の形態につい
て、添付図面を参照しつつ詳細に説明して行く。本発明
は、アクティブ領域とゲートとを有しそのアクティブ領
域が多結晶Ｓｉ 1-x Ｇｅx 合金材料層とシリコンのチャ
ネル層とを含んでおり、そのシリコンのチャネル層が多
結晶Ｓｉ1-x Ｇｅx 合金材料層とゲートとの間に形成さ
れている新規な高性能多結晶Ｓｉ1-x Ｇｅx 薄膜トラン
ジスタを提供するものである。本発明の１つの好適な実
施の形態においては、このシリコンのチャネル層の厚さ
を１００オングストローム以下とするようにしており、
５０オングストローム以下とすればなお好ましい。また
本発明の１つの実施の形態においては、このシリコンの
チャネル層の厚さを２オングストローム以上とするよう
にしている。
て、添付図面を参照しつつ詳細に説明して行く。本発明
は、アクティブ領域とゲートとを有しそのアクティブ領
域が多結晶Ｓｉ 1-x Ｇｅx 合金材料層とシリコンのチャ
ネル層とを含んでおり、そのシリコンのチャネル層が多
結晶Ｓｉ1-x Ｇｅx 合金材料層とゲートとの間に形成さ
れている新規な高性能多結晶Ｓｉ1-x Ｇｅx 薄膜トラン
ジスタを提供するものである。本発明の１つの好適な実
施の形態においては、このシリコンのチャネル層の厚さ
を１００オングストローム以下とするようにしており、
５０オングストローム以下とすればなお好ましい。また
本発明の１つの実施の形態においては、このシリコンの
チャネル層の厚さを２オングストローム以上とするよう
にしている。
【０００８】本発明は更に、アクティブ領域とゲートと
を有しそのアクティブ領域が多結晶Ｓｉ1-x Ｇｅx 合金
材料層とシリコンのチャネル層とを含み、そのシリコン
のチャネル層が多結晶Ｓｉ1-x Ｇｅx 合金材料層とゲー
トとの間に形成される高性能多結晶Ｓｉ1-x Ｇｅx 薄膜
トランジスタの、新規な製造方法を提供するものであ
る。
を有しそのアクティブ領域が多結晶Ｓｉ1-x Ｇｅx 合金
材料層とシリコンのチャネル層とを含み、そのシリコン
のチャネル層が多結晶Ｓｉ1-x Ｇｅx 合金材料層とゲー
トとの間に形成される高性能多結晶Ｓｉ1-x Ｇｅx 薄膜
トランジスタの、新規な製造方法を提供するものであ
る。
【０００９】本発明の１つの実施の形態においては、多
結晶Ｓｉ1-x Ｇｅx 合金材料層とシリコンのチャネル層
とを含んでおりそのシリコンのチャネル層が多結晶Ｓｉ
1-xＧｅx 合金材料層とゲートとの間に形成されている
アクティブ領域を構成するためには、基板に対してシリ
コン源及びゲルマニウム源で処理を施すようにしてお
り、その際に、初期にはシリコン源及びゲルマニウム源
を並行して供給し、その後に有限のゼロでない時間の経
過後にゲルマニウム源の供給を停止する一方でシリコン
源の供給を継続するようにしている。また本発明の別の
実施の形態では、多結晶Ｓｉ1-x Ｇｅx 合金材料層とシ
リコンのチャネル層とを含んでおりそのシリコンのチャ
ネル層が多結晶Ｓｉ1-x Ｇｅx 合金材料層とゲートとの
間に形成されているアクティブ領域を構成するために
は、その上にゲートを構成してある基板に対し、初期に
はシリコン源を供給し、その後に有限のゼロでない時間
の経過後にシリコン源の供給を継続したままでゲルマニ
ウム源を供給して処理を施すようにしている。
結晶Ｓｉ1-x Ｇｅx 合金材料層とシリコンのチャネル層
とを含んでおりそのシリコンのチャネル層が多結晶Ｓｉ
1-xＧｅx 合金材料層とゲートとの間に形成されている
アクティブ領域を構成するためには、基板に対してシリ
コン源及びゲルマニウム源で処理を施すようにしてお
り、その際に、初期にはシリコン源及びゲルマニウム源
を並行して供給し、その後に有限のゼロでない時間の経
過後にゲルマニウム源の供給を停止する一方でシリコン
源の供給を継続するようにしている。また本発明の別の
実施の形態では、多結晶Ｓｉ1-x Ｇｅx 合金材料層とシ
リコンのチャネル層とを含んでおりそのシリコンのチャ
ネル層が多結晶Ｓｉ1-x Ｇｅx 合金材料層とゲートとの
間に形成されているアクティブ領域を構成するために
は、その上にゲートを構成してある基板に対し、初期に
はシリコン源を供給し、その後に有限のゼロでない時間
の経過後にシリコン源の供給を継続したままでゲルマニ
ウム源を供給して処理を施すようにしている。
【００１０】これより図面に即して、また特にそのうち
の図１、図２及び図３について説明する。なお、異なっ
た図面に示されていても互いに同一ないしは対応する部
分には同一の参照番号を付してある。図１、図２及び図
３において、参照番号２０は多結晶Ｓｉ1-x Ｇｅx 合金
材料層であり、参照番号２１はシリコンのチャネル層で
ある。また参照番号２２は基板であり、この基板２２
は、例えば、シリコン基板、シリコン酸化膜基板、ある
いはガラス基板等の基板である。参照番号２３は絶縁酸
化膜であり、参照番号２４はＬＴＯパッシベーション
膜、参照番号２５はＬＴＯゲート酸化膜、参照番号２６
はゲート、参照番号２７はソース領域、参照番号２８は
ドレーン領域、参照番号２９は金属膜領域、そして参照
番号３０はＳｉＮ膜である。
の図１、図２及び図３について説明する。なお、異なっ
た図面に示されていても互いに同一ないしは対応する部
分には同一の参照番号を付してある。図１、図２及び図
３において、参照番号２０は多結晶Ｓｉ1-x Ｇｅx 合金
材料層であり、参照番号２１はシリコンのチャネル層で
ある。また参照番号２２は基板であり、この基板２２
は、例えば、シリコン基板、シリコン酸化膜基板、ある
いはガラス基板等の基板である。参照番号２３は絶縁酸
化膜であり、参照番号２４はＬＴＯパッシベーション
膜、参照番号２５はＬＴＯゲート酸化膜、参照番号２６
はゲート、参照番号２７はソース領域、参照番号２８は
ドレーン領域、参照番号２９は金属膜領域、そして参照
番号３０はＳｉＮ膜である。
【００１１】本発明の１つの実施の形態においては、多
結晶Ｓｉ1-x Ｇｅx 合金材料層とシリコンのチャネル層
とを含んでおりそのシリコンのチャネル層が多結晶Ｓｉ
1-xＧｅx 合金材料層とゲートとの間に形成されている
アクティブ領域を構成するためには、初期処理として、
同時並行的に供給するシリコン源及びゲルマニウム源で
基板に処理を施し、更にそれに続く後続処理として、シ
リコン源でその加工品に処理を施すようにしている。
結晶Ｓｉ1-x Ｇｅx 合金材料層とシリコンのチャネル層
とを含んでおりそのシリコンのチャネル層が多結晶Ｓｉ
1-xＧｅx 合金材料層とゲートとの間に形成されている
アクティブ領域を構成するためには、初期処理として、
同時並行的に供給するシリコン源及びゲルマニウム源で
基板に処理を施し、更にそれに続く後続処理として、シ
リコン源でその加工品に処理を施すようにしている。
【００１２】本発明の好適な実施の形態では、以上の初
期処理及び後続処理を同一の反応チャンバ（室）の中で
実行することによって、それら２つの処理の間で空気に
露出せずに済むようにしている。このように空気が存在
しない環境で連続式成膜工程を実行することにより、多
結晶Ｓｉ1-x Ｇｅx 合金材料層とシリコンのチャネル層
との間に酸化膜が形成されるのを防止することができ
る。本発明の別の実施の形態として、以上の初期処理と
後続処理とを別々の反応チャンバの中で行うという形態
も可能であるが、それは好適性において劣った実施の形
態である。
期処理及び後続処理を同一の反応チャンバ（室）の中で
実行することによって、それら２つの処理の間で空気に
露出せずに済むようにしている。このように空気が存在
しない環境で連続式成膜工程を実行することにより、多
結晶Ｓｉ1-x Ｇｅx 合金材料層とシリコンのチャネル層
との間に酸化膜が形成されるのを防止することができ
る。本発明の別の実施の形態として、以上の初期処理と
後続処理とを別々の反応チャンバの中で行うという形態
も可能であるが、それは好適性において劣った実施の形
態である。
【００１３】具体的な製作方法について説明すると、図
２に示したトップ・ゲート形の薄膜トランジスタを製作
するには、先ず、基板上に熱酸化法によって絶縁酸化膜
を形成する。基板はシリコン基板であってもよく、ま
た、ナトリウムを含まない耐熱性ガラス（例えばアサヒ
６３５ガラスや、コーニング７０５９低融点ガラス）等
のガラス基板であってもよい。この絶縁酸化膜の上に、
多結晶Ｓｉ1-x Ｇｅx 合金材料層を堆積形成する。ただ
し本発明の別の実施の形態として、絶縁酸化膜を形成す
ることなく基板上に直接、多結晶Ｓｉ1-x Ｇｅx 合金材
料層を形成する実施の形態もある。いずれの場合も、そ
の多結晶Ｓｉ1-x Ｇｅx 合金材料層の上にシリコン層を
堆積形成することによって複合膜を形成する。次に、こ
の複合膜に固相結晶化処理またはエキシマ・レーザ・ア
ニール処理を施す。続いて、その処理を施した複合膜に
対して、パターン形成及びエッチング処理を施す。次
に、こうしてエッチング処理を施した加工品の上に、Ｌ
ＴＯゲート絶縁膜を形成し、更にその上にゲートを堆積
形成する。次に、そのゲートに対して、パターン形成及
びエッチング処理を施す。続いて、そのゲートと、ソー
ス領域及びドレーン領域とに対して、イオン注入処理を
施した上で、それらのイオン注入部位にアニール処理を
施す。続いてＬＴＯパッシベーション膜を堆積形成し、
そのＬＴＯパッシベーション膜にパターン形成及びエッ
チング処理を施してコンタクト・ホールを形成する。更
に、この加工品に対してメタライゼーション処理を施
し、それによって形成した金属膜に対してパターン形成
及びエッチング処理を施す。最後にこの加工品にシンタ
処理を施す。
２に示したトップ・ゲート形の薄膜トランジスタを製作
するには、先ず、基板上に熱酸化法によって絶縁酸化膜
を形成する。基板はシリコン基板であってもよく、ま
た、ナトリウムを含まない耐熱性ガラス（例えばアサヒ
６３５ガラスや、コーニング７０５９低融点ガラス）等
のガラス基板であってもよい。この絶縁酸化膜の上に、
多結晶Ｓｉ1-x Ｇｅx 合金材料層を堆積形成する。ただ
し本発明の別の実施の形態として、絶縁酸化膜を形成す
ることなく基板上に直接、多結晶Ｓｉ1-x Ｇｅx 合金材
料層を形成する実施の形態もある。いずれの場合も、そ
の多結晶Ｓｉ1-x Ｇｅx 合金材料層の上にシリコン層を
堆積形成することによって複合膜を形成する。次に、こ
の複合膜に固相結晶化処理またはエキシマ・レーザ・ア
ニール処理を施す。続いて、その処理を施した複合膜に
対して、パターン形成及びエッチング処理を施す。次
に、こうしてエッチング処理を施した加工品の上に、Ｌ
ＴＯゲート絶縁膜を形成し、更にその上にゲートを堆積
形成する。次に、そのゲートに対して、パターン形成及
びエッチング処理を施す。続いて、そのゲートと、ソー
ス領域及びドレーン領域とに対して、イオン注入処理を
施した上で、それらのイオン注入部位にアニール処理を
施す。続いてＬＴＯパッシベーション膜を堆積形成し、
そのＬＴＯパッシベーション膜にパターン形成及びエッ
チング処理を施してコンタクト・ホールを形成する。更
に、この加工品に対してメタライゼーション処理を施
し、それによって形成した金属膜に対してパターン形成
及びエッチング処理を施す。最後にこの加工品にシンタ
処理を施す。
【００１４】本発明の別の実施の形態においては、多結
晶Ｓｉ1-x Ｇｅx 合金材料層とシリコンのチャネル層と
を含んでおりそのシリコンのチャネル層が多結晶Ｓｉ
1-x Ｇｅx 合金材料層とゲートとの間に形成されている
アクティブ領域を構成するためには、初期処理として、
シリコン源で基板に処理を施し、更にそれに続く後続処
理として、同時並行的に供給するシリコン源及びゲルマ
ニウム源でその加工品に処理を施すようにしている。
晶Ｓｉ1-x Ｇｅx 合金材料層とシリコンのチャネル層と
を含んでおりそのシリコンのチャネル層が多結晶Ｓｉ
1-x Ｇｅx 合金材料層とゲートとの間に形成されている
アクティブ領域を構成するためには、初期処理として、
シリコン源で基板に処理を施し、更にそれに続く後続処
理として、同時並行的に供給するシリコン源及びゲルマ
ニウム源でその加工品に処理を施すようにしている。
【００１５】本発明の好適な実施の形態では、以上の初
期処理及び後続処理を同一の反応チャンバの中で実行す
ることによって、それら２つの処理の間で空気に露出せ
ずに済むようにしている。このように空気が存在しない
環境で連続式成膜工程を実行することにより、多結晶Ｓ
ｉ1-x Ｇｅx 合金材料層とシリコンのチャネル層との間
に酸化膜が形成されるのを防止することができる。本発
明の別の実施の形態として、以上の初期処理と後続処理
とを別々の反応チャンバの中で行うという形態も可能で
あるが、それは好適性において劣った実施の形態であ
る。
期処理及び後続処理を同一の反応チャンバの中で実行す
ることによって、それら２つの処理の間で空気に露出せ
ずに済むようにしている。このように空気が存在しない
環境で連続式成膜工程を実行することにより、多結晶Ｓ
ｉ1-x Ｇｅx 合金材料層とシリコンのチャネル層との間
に酸化膜が形成されるのを防止することができる。本発
明の別の実施の形態として、以上の初期処理と後続処理
とを別々の反応チャンバの中で行うという形態も可能で
あるが、それは好適性において劣った実施の形態であ
る。
【００１６】先に説明したものとは別の具体的な製作方
法について説明すると、図３に示したボトム・ゲート形
の薄膜トランジスタを製作するには、先ず、基板上にゲ
ートを形成する。この基板は、Ｃ−Ｓｉ基板等のシリコ
ン基板であってもよく、またコーニング７０５９低融点
ガラス等のガラス基板であってもよい。ゲートを形成す
る方法としては、例えば、ＬＣＤを製作する場合にはス
パッタ堆積法によってＣｏ膜を形成するという方法を用
いることができ、また、ＳＲＡＭを製作する場合にはＬ
ＰＣＶＤ成膜法によって多結晶Ｓｉ膜を形成するという
方法を用いることができる。こうしてゲートを形成した
基板の上に、続いてシリコン酸化膜を形成する。シリコ
ン酸化膜を形成したならば、その上に更にシリコン層を
堆積形成する。続いて、そのシリコン層の上に多結晶Ｓ
ｉ1-x Ｇｅx 合金材料層を堆積形成して複合膜を形成す
る。次に、この複合膜に固相結晶化処理またはエキシマ
・レーザ・アニール処理を施す。続いて、その処理を施
した複合膜に対して、パターン形成及びエッチング処理
を施す。続いて、そのゲートと、ソース領域及びドレー
ン領域とに対して、イオン注入処理を施した上で、それ
らのイオン注入部位にアニール処理を施す。続いてＬＴ
Ｏパッシベーション膜を堆積形成し、そのＬＴＯパッシ
ベーション膜にパターン形成及びエッチング処理を施し
てコンタクト・ホールを形成する。更にこの加工品に対
してメタライゼーション処理を施し、それによって形成
した金属膜に対してパターン形成及びエッチング処理を
施す。最後にこの加工品にシンタ処理を施す。
法について説明すると、図３に示したボトム・ゲート形
の薄膜トランジスタを製作するには、先ず、基板上にゲ
ートを形成する。この基板は、Ｃ−Ｓｉ基板等のシリコ
ン基板であってもよく、またコーニング７０５９低融点
ガラス等のガラス基板であってもよい。ゲートを形成す
る方法としては、例えば、ＬＣＤを製作する場合にはス
パッタ堆積法によってＣｏ膜を形成するという方法を用
いることができ、また、ＳＲＡＭを製作する場合にはＬ
ＰＣＶＤ成膜法によって多結晶Ｓｉ膜を形成するという
方法を用いることができる。こうしてゲートを形成した
基板の上に、続いてシリコン酸化膜を形成する。シリコ
ン酸化膜を形成したならば、その上に更にシリコン層を
堆積形成する。続いて、そのシリコン層の上に多結晶Ｓ
ｉ1-x Ｇｅx 合金材料層を堆積形成して複合膜を形成す
る。次に、この複合膜に固相結晶化処理またはエキシマ
・レーザ・アニール処理を施す。続いて、その処理を施
した複合膜に対して、パターン形成及びエッチング処理
を施す。続いて、そのゲートと、ソース領域及びドレー
ン領域とに対して、イオン注入処理を施した上で、それ
らのイオン注入部位にアニール処理を施す。続いてＬＴ
Ｏパッシベーション膜を堆積形成し、そのＬＴＯパッシ
ベーション膜にパターン形成及びエッチング処理を施し
てコンタクト・ホールを形成する。更にこの加工品に対
してメタライゼーション処理を施し、それによって形成
した金属膜に対してパターン形成及びエッチング処理を
施す。最後にこの加工品にシンタ処理を施す。
【００１７】本発明の１つの実施の形態においては、シ
リコン源及びゲルマニウム源を、マイクロプロセッサが
制御する夫々のバルブで調節可能にしてあり、それによ
って多結晶Ｓｉ1-x Ｇｅx 合金材料層のＧｅ含有量を所
望の割合にすることができるようにすると共に、多結晶
Ｓｉ1-x Ｇｅx 合金材料層とシリコンのチャネル層とを
適切な手順で形成できるようにしている。適切なシリコ
ン源は、例えばシラン（ＳｉＨ4 ）やジシラン（ＳｉＨ
6 ）等である。また、適当なゲルマニウム源は、例えば
ＧｅＨ4 等である。
リコン源及びゲルマニウム源を、マイクロプロセッサが
制御する夫々のバルブで調節可能にしてあり、それによ
って多結晶Ｓｉ1-x Ｇｅx 合金材料層のＧｅ含有量を所
望の割合にすることができるようにすると共に、多結晶
Ｓｉ1-x Ｇｅx 合金材料層とシリコンのチャネル層とを
適切な手順で形成できるようにしている。適切なシリコ
ン源は、例えばシラン（ＳｉＨ4 ）やジシラン（ＳｉＨ
6 ）等である。また、適当なゲルマニウム源は、例えば
ＧｅＨ4 等である。
【００１８】多結晶Ｓｉ1-x Ｇｅx 合金材料層とシリコ
ンのチャネル層とを含んでおりそのシリコンのチャネル
層が多結晶Ｓｉ1-x Ｇｅx 合金材料層とゲートとの間に
形成されているアクティブ領域を構成したならば、その
形成した複合膜に対して、固相結晶化処理とエキシマ・
レーザ・アニール処理とから成る部類中から選択した少
なくとも１つの処理を施すことによって、結晶化処理な
いしアニール処理を施すようにしている。エキシマ・レ
ーザ・アニール処理とは、次のようなレーザを用いて行
われるアニール処理であり、そのレーザとは、例えばヘ
リウムやネオン等の希ガスを封入したものであって、２
個の希ガス原子の間に準安定状態の原子間結合が存在す
る希ガス励起状態と、それら原子が短時間のうちに解離
して移行する基底状態との間の状態遷移によって、放射
の誘導放出が行われるようにしたものである。
ンのチャネル層とを含んでおりそのシリコンのチャネル
層が多結晶Ｓｉ1-x Ｇｅx 合金材料層とゲートとの間に
形成されているアクティブ領域を構成したならば、その
形成した複合膜に対して、固相結晶化処理とエキシマ・
レーザ・アニール処理とから成る部類中から選択した少
なくとも１つの処理を施すことによって、結晶化処理な
いしアニール処理を施すようにしている。エキシマ・レ
ーザ・アニール処理とは、次のようなレーザを用いて行
われるアニール処理であり、そのレーザとは、例えばヘ
リウムやネオン等の希ガスを封入したものであって、２
個の希ガス原子の間に準安定状態の原子間結合が存在す
る希ガス励起状態と、それら原子が短時間のうちに解離
して移行する基底状態との間の状態遷移によって、放射
の誘導放出が行われるようにしたものである。
【００１９】本発明の別の好適な実施の形態において
は、アクティブ領域を構成している多結晶Ｓｉ1-x Ｇｅ
x 層のＧｅ含有量の範囲を０．０５原子％〜０．４０原
子％としている。従ってこの場合には、アクティブ領域
を構成している多結晶Ｓｉ1-xＧｅx 層のＳｉ含有量の
範囲は０．６０原子％〜０．９５％になる。これより更
に好適な実施の形態においては、アクティブ領域を構成
している多結晶Ｓｉ1-xＧｅx 層のＧｅ含有量の範囲を
０．１０原子％〜０．３０原子％としている。最も好適
な実施の形態においては、アクティブ領域を構成してい
る多結晶Ｓｉ1-xＧｅx 層のＧｅ含有量の範囲を０．２
０原子％としている。アクティブ領域を構成している多
結晶Ｓｉ1-x Ｇｅx 層の厚さの範囲は１００オングスト
ローム〜１５００オングストロームとすればよく、１０
０オングストローム〜１０００オングストロームとすれ
ば更に好ましい。
は、アクティブ領域を構成している多結晶Ｓｉ1-x Ｇｅ
x 層のＧｅ含有量の範囲を０．０５原子％〜０．４０原
子％としている。従ってこの場合には、アクティブ領域
を構成している多結晶Ｓｉ1-xＧｅx 層のＳｉ含有量の
範囲は０．６０原子％〜０．９５％になる。これより更
に好適な実施の形態においては、アクティブ領域を構成
している多結晶Ｓｉ1-xＧｅx 層のＧｅ含有量の範囲を
０．１０原子％〜０．３０原子％としている。最も好適
な実施の形態においては、アクティブ領域を構成してい
る多結晶Ｓｉ1-xＧｅx 層のＧｅ含有量の範囲を０．２
０原子％としている。アクティブ領域を構成している多
結晶Ｓｉ1-x Ｇｅx 層の厚さの範囲は１００オングスト
ローム〜１５００オングストロームとすればよく、１０
０オングストローム〜１０００オングストロームとすれ
ば更に好ましい。
【００２０】
【実施例】本発明の更にその他の特徴は、具体的な幾つ
かの実施例を提示する以下の説明の中で明らかにして行
くことにする。ただし、それらの実施例は、あくまでも
本発明を例示するためのものであって、本発明をそれら
実施例に限定することを意図したものではない。実施例１ 出発材料としての基板には、熱成長成膜法を用いてＳｉ
Ｏ2 膜を形成したシリコン・ウェーハを用いる。この基
板上に多結晶Ｓｉ1-x Ｇｅx 層から成るアクティブ層を
形成し、更にその多結晶Ｓｉ1-x Ｇｅx 層の上面にシリ
コン層を堆積形成して複合膜を形成する。本発明の別の
実施の形態では、熱酸化法を用いて基板上に絶縁酸化膜
を成膜し、その上に多結晶Ｓｉ1-x Ｇｅx 層を形成する
ようにしている。本発明の１つの好適な実施の形態で
は、この多結晶Ｓｉ1-x Ｇｅx 層の厚さを１５０ｎｍに
している。
かの実施例を提示する以下の説明の中で明らかにして行
くことにする。ただし、それらの実施例は、あくまでも
本発明を例示するためのものであって、本発明をそれら
実施例に限定することを意図したものではない。実施例１ 出発材料としての基板には、熱成長成膜法を用いてＳｉ
Ｏ2 膜を形成したシリコン・ウェーハを用いる。この基
板上に多結晶Ｓｉ1-x Ｇｅx 層から成るアクティブ層を
形成し、更にその多結晶Ｓｉ1-x Ｇｅx 層の上面にシリ
コン層を堆積形成して複合膜を形成する。本発明の別の
実施の形態では、熱酸化法を用いて基板上に絶縁酸化膜
を成膜し、その上に多結晶Ｓｉ1-x Ｇｅx 層を形成する
ようにしている。本発明の１つの好適な実施の形態で
は、この多結晶Ｓｉ1-x Ｇｅx 層の厚さを１５０ｎｍに
している。
【００２１】次に、その複合膜に対して、固相結晶化処
理またはエキシマ・レーザ・アニール処理を実行して、
結晶化処理ないしアニール処理を施す。１つの実施の形
態においては、Ｎ2 中で、６００℃、５５時間の固相結
晶化処理を施すようにしている。次に、パターン形成及
びプラズマ・エッチング処理を実行してアクティブ領域
を画成し、続いてゲート絶縁膜を低温酸化（ＬＴＯ）膜
で形成する。本発明の１つの実施の形態においては、こ
のＬＴＯゲート絶縁膜の膜厚を１００ｎｍにしている。
また、本発明の別の実施の形態においては、多結晶Ｓｉ
1-x Ｇｅx ／シリコン複合膜上にＳｉＯ2 膜を形成する
ようにしている。続いて、多結晶Ｓｉ膜でゲートを形成
し、そしてそのゲート膜に対して、パターン形成及びプ
ラズマ・エッチング処理を施す。本発明の１つの実施の
形態においては、この多結晶Ｓｉゲート膜の膜厚を３０
０ｎｍにしている。
理またはエキシマ・レーザ・アニール処理を実行して、
結晶化処理ないしアニール処理を施す。１つの実施の形
態においては、Ｎ2 中で、６００℃、５５時間の固相結
晶化処理を施すようにしている。次に、パターン形成及
びプラズマ・エッチング処理を実行してアクティブ領域
を画成し、続いてゲート絶縁膜を低温酸化（ＬＴＯ）膜
で形成する。本発明の１つの実施の形態においては、こ
のＬＴＯゲート絶縁膜の膜厚を１００ｎｍにしている。
また、本発明の別の実施の形態においては、多結晶Ｓｉ
1-x Ｇｅx ／シリコン複合膜上にＳｉＯ2 膜を形成する
ようにしている。続いて、多結晶Ｓｉ膜でゲートを形成
し、そしてそのゲート膜に対して、パターン形成及びプ
ラズマ・エッチング処理を施す。本発明の１つの実施の
形態においては、この多結晶Ｓｉゲート膜の膜厚を３０
０ｎｍにしている。
【００２２】ここまできたならば、続いて、ゲートと、
ソース及びドレーン領域とにイオン注入を施す。ｎ形Ｔ
ＦＴの場合には、それら領域にＰ+ を１１０ｋｅＶで、
２×１０15ｃｍー2の濃度になるように注入し、ｐ形ＴＦ
Ｔの場合には、それら領域にＢ+ を２５ｋｅＶで、２×
１０15ｃｍー2の濃度になるように注入する。次に、それ
らの注入部位に対して、Ｎ2 中で、６００℃でアニール
処理を施す。それらの注入部位にアニール処理を施す時
間は、ｎ形ＴＦＴでは６５時間、ｐ形ＴＦＴでは３時間
である。
ソース及びドレーン領域とにイオン注入を施す。ｎ形Ｔ
ＦＴの場合には、それら領域にＰ+ を１１０ｋｅＶで、
２×１０15ｃｍー2の濃度になるように注入し、ｐ形ＴＦ
Ｔの場合には、それら領域にＢ+ を２５ｋｅＶで、２×
１０15ｃｍー2の濃度になるように注入する。次に、それ
らの注入部位に対して、Ｎ2 中で、６００℃でアニール
処理を施す。それらの注入部位にアニール処理を施す時
間は、ｎ形ＴＦＴでは６５時間、ｐ形ＴＦＴでは３時間
である。
【００２３】次に、パッシベーションＬＴＯ膜を堆積形
成し、そのパッシベーションＬＴＯ膜にパターン形成及
びプラズマ・エッチング処理を施してコンタクト・ホー
ルを形成する。本発明の１つの実施の形態においては、
このパッシベーションＬＴＯ膜の膜厚を３００ｎｍにし
ている。次に、以上のように構成した構成体に対してメ
タライゼーション処理を施し、それによって形成した金
属膜に対してパターン形成及びプラズマ・エッチング処
理を施す。本発明の１つの実施の形態においては、この
メタライゼーション処理によって、膜厚１μｍのＡｌ−
１％Ｓｉ膜が堆積形成されるようにしている。最後に、
以上のように構成した構成体に、形成ガス中でシンタ処
理を施す。本発明の１つの好適な実施の形態では、この
シンタ処理を、１５％Ｈ2 を形成ガスとして使用し、４
００℃、２０分間で行うようにしている。
成し、そのパッシベーションＬＴＯ膜にパターン形成及
びプラズマ・エッチング処理を施してコンタクト・ホー
ルを形成する。本発明の１つの実施の形態においては、
このパッシベーションＬＴＯ膜の膜厚を３００ｎｍにし
ている。次に、以上のように構成した構成体に対してメ
タライゼーション処理を施し、それによって形成した金
属膜に対してパターン形成及びプラズマ・エッチング処
理を施す。本発明の１つの実施の形態においては、この
メタライゼーション処理によって、膜厚１μｍのＡｌ−
１％Ｓｉ膜が堆積形成されるようにしている。最後に、
以上のように構成した構成体に、形成ガス中でシンタ処
理を施す。本発明の１つの好適な実施の形態では、この
シンタ処理を、１５％Ｈ2 を形成ガスとして使用し、４
００℃、２０分間で行うようにしている。
【００２４】多結晶Ｓｉ1-x Ｇｅx 合金材料層を含んで
いるＴＦＴの改善された性能を明らかにするために、本
願発明の発明者らは次の実験を行った。実施例２ ＲＦプラズマ強化機能（ＰＥ）を備えた超減圧ＣＶＤ反
応炉（ＰＥ−ＶＬＰＣＶＤ）を使用した。この種の反応
炉は「J.A. Tsai and R. Reif, Mechanisms ofThin Fil
m Evolution, S.M. Yalisove, C.V. Thompson, and D.
J. Eaglesham,eds. Materials Research Society Proce
edings, 317, 603 (1994)」に記載されている。このシ
ステムは、シングル・ウェーハ形で、ランプ加熱式で、
コールド・ウォール形の反応炉であり、ベース圧力が低
く（１×１０-8Ｔ）、また動作圧力も低圧（≦４ｍＴ）
である。ＳｉＨ4 及びＧｅＨ4 ガスを使用して、平均膜
厚１０００オングストロームのＳｉ1-x Ｇｅx 薄膜を成
長させた。その際に、熱成長成膜法またはプラズマ強化
成膜法を用いて、酸化膜で被覆したＳｉ（１００）基板
の上に、４００℃と６００℃との間の温度で成膜するよ
うにした。酸化膜の上に熱成長成膜法によってＳｉ1-x
Ｇｅx 膜を成長させる際には、その熱成長を促進するた
めに、軽くプラズマ堆積を施してＳｉ膜を付着させ、そ
れによって、そのＳｉ膜が、それに続く熱成長のための
バッファ層として機能するようにした。また、別の実施
の形態として、４Ｗのプラズマ出力を用いて、プラズマ
強化成膜法だけでＳｉ1-x Ｇｅx 膜を最後まで成長させ
るということも行った。
いるＴＦＴの改善された性能を明らかにするために、本
願発明の発明者らは次の実験を行った。実施例２ ＲＦプラズマ強化機能（ＰＥ）を備えた超減圧ＣＶＤ反
応炉（ＰＥ−ＶＬＰＣＶＤ）を使用した。この種の反応
炉は「J.A. Tsai and R. Reif, Mechanisms ofThin Fil
m Evolution, S.M. Yalisove, C.V. Thompson, and D.
J. Eaglesham,eds. Materials Research Society Proce
edings, 317, 603 (1994)」に記載されている。このシ
ステムは、シングル・ウェーハ形で、ランプ加熱式で、
コールド・ウォール形の反応炉であり、ベース圧力が低
く（１×１０-8Ｔ）、また動作圧力も低圧（≦４ｍＴ）
である。ＳｉＨ4 及びＧｅＨ4 ガスを使用して、平均膜
厚１０００オングストロームのＳｉ1-x Ｇｅx 薄膜を成
長させた。その際に、熱成長成膜法またはプラズマ強化
成膜法を用いて、酸化膜で被覆したＳｉ（１００）基板
の上に、４００℃と６００℃との間の温度で成膜するよ
うにした。酸化膜の上に熱成長成膜法によってＳｉ1-x
Ｇｅx 膜を成長させる際には、その熱成長を促進するた
めに、軽くプラズマ堆積を施してＳｉ膜を付着させ、そ
れによって、そのＳｉ膜が、それに続く熱成長のための
バッファ層として機能するようにした。また、別の実施
の形態として、４Ｗのプラズマ出力を用いて、プラズマ
強化成膜法だけでＳｉ1-x Ｇｅx 膜を最後まで成長させ
るということも行った。
【００２５】酸化膜で被覆した基板上に、（ＰＥ−）Ｖ
ＬＰＣＶＤ成膜法によってブランケット膜として形成し
たＳｉ1-x Ｇｅx 膜の特性を測定するために、様々な構
造特性判定法を用いた。それら判定法の中には、Ｇｅ成
分量及び成長速度を測定するためのラザフォード後方散
乱分光法（ＲＶＳ）、結晶性及び膜組織を測定するため
のＸ線回折解析法（ＸＲＤ）、それに、結晶粒度及び結
晶粒構造を測定するための平面及び断面の透過電子顕微
鏡（ＴＥＭ）解析等が含まれていた。
ＬＰＣＶＤ成膜法によってブランケット膜として形成し
たＳｉ1-x Ｇｅx 膜の特性を測定するために、様々な構
造特性判定法を用いた。それら判定法の中には、Ｇｅ成
分量及び成長速度を測定するためのラザフォード後方散
乱分光法（ＲＶＳ）、結晶性及び膜組織を測定するため
のＸ線回折解析法（ＸＲＤ）、それに、結晶粒度及び結
晶粒構造を測定するための平面及び断面の透過電子顕微
鏡（ＴＥＭ）解析等が含まれていた。
【００２６】多結晶Ｓｉ1-x Ｇｅx 膜の抵抗率を、イオ
ン注入を施したブランケット膜に対して４点プローブ測
定を行うことによって測定した。ＰＥ−ＶＬＰＣＶＤ膜
を形成することに加えて、従来の一般的なＬＰＣＶＥシ
ステムに改造を加えたものを使用してＳｉ1-x Ｇｅx 膜
を形成するということも行った。それらの膜のうちの幾
つかについては、その上面に、膜厚１００オングストロ
ームの低温成膜酸化膜（ＬＴＯ）を形成した。そして、
それらの膜に、ＢＦ2 またはＰ+ を２×１０15ｃｍ-2の
濃度になるように注入し、それに続いて、Ｎ2 雰囲気中
で、６００℃で１５時間、または９５０℃で２０分間の
アニール処理を施した。
ン注入を施したブランケット膜に対して４点プローブ測
定を行うことによって測定した。ＰＥ−ＶＬＰＣＶＤ膜
を形成することに加えて、従来の一般的なＬＰＣＶＥシ
ステムに改造を加えたものを使用してＳｉ1-x Ｇｅx 膜
を形成するということも行った。それらの膜のうちの幾
つかについては、その上面に、膜厚１００オングストロ
ームの低温成膜酸化膜（ＬＴＯ）を形成した。そして、
それらの膜に、ＢＦ2 またはＰ+ を２×１０15ｃｍ-2の
濃度になるように注入し、それに続いて、Ｎ2 雰囲気中
で、６００℃で１５時間、または９５０℃で２０分間の
アニール処理を施した。
【００２７】パターン形成処理を施した後の構造体に対
して、ホール効果を利用した測定を実行した。それに
は、０．３２テスラの磁界を印加して、その状態でのキ
ャリヤ移動度を、多結晶Ｓｉ1-x Ｇｅx 膜のＧｅ成分量
の関数として測定した。また、複数の酸化膜被覆Ｓｉ基
板上にプラズマ成膜法を用いて４００℃で夫々に成膜し
た膜厚１０００オングストロームの非晶質Ｓｉ1-x Ｇｅ
x 膜の上に、夫々に十字形の構造を形成した。更に比較
のために、同一の構造を、複数の非晶質ＬＰＣＶＤ・Ｓ
ｉ1-x Ｇｅx 膜の上にも夫々に形成した。そしてそれら
全ての膜に、Ｎ2中で、６００℃、６５時間のアニール
処理を施し、固相結晶化（ＳＰＣ）を起こさせた。この
ＳＰＣに続いて、それら膜にＢ+ ないしＰ+ をイオン注
入し、このイオン注入では、濃度が１×１０15ｃｍ-2に
なるようにし、また膜の中心面に注入濃度のピークがく
るようにした。注入部位に対してＮ2 中で６００℃のア
ニール処理を施した後に、それら膜にパターン形成処理
を施し、ＬＴＯパッシベーション膜を形成し、スパッタ
堆積法を用いてＡｌ−１％Ｓｉ金属膜を形成し、そして
形成ガス中で４００℃のシンタ処理を施した。
して、ホール効果を利用した測定を実行した。それに
は、０．３２テスラの磁界を印加して、その状態でのキ
ャリヤ移動度を、多結晶Ｓｉ1-x Ｇｅx 膜のＧｅ成分量
の関数として測定した。また、複数の酸化膜被覆Ｓｉ基
板上にプラズマ成膜法を用いて４００℃で夫々に成膜し
た膜厚１０００オングストロームの非晶質Ｓｉ1-x Ｇｅ
x 膜の上に、夫々に十字形の構造を形成した。更に比較
のために、同一の構造を、複数の非晶質ＬＰＣＶＤ・Ｓ
ｉ1-x Ｇｅx 膜の上にも夫々に形成した。そしてそれら
全ての膜に、Ｎ2中で、６００℃、６５時間のアニール
処理を施し、固相結晶化（ＳＰＣ）を起こさせた。この
ＳＰＣに続いて、それら膜にＢ+ ないしＰ+ をイオン注
入し、このイオン注入では、濃度が１×１０15ｃｍ-2に
なるようにし、また膜の中心面に注入濃度のピークがく
るようにした。注入部位に対してＮ2 中で６００℃のア
ニール処理を施した後に、それら膜にパターン形成処理
を施し、ＬＴＯパッシベーション膜を形成し、スパッタ
堆積法を用いてＡｌ−１％Ｓｉ金属膜を形成し、そして
形成ガス中で４００℃のシンタ処理を施した。
【００２８】多結晶Ｓｉ1-x Ｇｅx 膜の中の電界効果移
動度を測定するために、ｐ形とｎ形の両方の形式のトッ
プ・ゲート形多結晶Ｓｉ1-x Ｇｅx ・ＴＦＴを製作し
た。先ず最初に、酸化膜で被覆したＳｉ基板上に、５５
０℃のＬＰＣＶＤ成膜法によって膜厚１５００オングス
トロームのＳｉ0.9 Ｇｅ0.1 膜を形成し、形成した膜に
Ｓｉ+ を２×１０15ｃｍ-2の濃度になるように注入して
その膜を非晶質化した上で、その非晶質化した膜に、Ｎ
2 中で、６００℃、５５時間の固相結晶化（ＳＰＣ）処
理を施した。次に、エッチング処理によって、アクティ
ブ層にアイランドを形成し、続いて、膜厚１０００オン
グストロームのＬＴＯゲート絶縁膜と、膜厚３０００オ
ングストロームの多結晶Ｓｉゲート電極膜とを成膜し
た。こうしてゲートを画成した後に、おのずから互いに
位置の揃うソース領域及びドレイン領域と、それにゲー
ト領域とに、イオン注入を施した。このイオン注入にお
いてはｐ形ではＢを、またｎ形ではＰを、いずれも２×
１０15ｃｍ-2の濃度になるように注入した。また、イオ
ン注入をしたそれら領域に、Ｎ2 中で、６００℃のアニ
ール処理を施し、このアニール処理の時間はｐチャネル
形デバイスでは３時間、ｎチャネル形デバイスでは６５
時間とした。更に、ＬＴＯパッシベーション層にコンタ
クト・ホールを画成し、スパッタ堆積法によって膜厚１
μｍのＡｌ−１％Ｓｉ金属膜を形成し、その金属膜にパ
ターン形成を施し、そしてその後に、形成ガス中でシン
タ処理を施した。
動度を測定するために、ｐ形とｎ形の両方の形式のトッ
プ・ゲート形多結晶Ｓｉ1-x Ｇｅx ・ＴＦＴを製作し
た。先ず最初に、酸化膜で被覆したＳｉ基板上に、５５
０℃のＬＰＣＶＤ成膜法によって膜厚１５００オングス
トロームのＳｉ0.9 Ｇｅ0.1 膜を形成し、形成した膜に
Ｓｉ+ を２×１０15ｃｍ-2の濃度になるように注入して
その膜を非晶質化した上で、その非晶質化した膜に、Ｎ
2 中で、６００℃、５５時間の固相結晶化（ＳＰＣ）処
理を施した。次に、エッチング処理によって、アクティ
ブ層にアイランドを形成し、続いて、膜厚１０００オン
グストロームのＬＴＯゲート絶縁膜と、膜厚３０００オ
ングストロームの多結晶Ｓｉゲート電極膜とを成膜し
た。こうしてゲートを画成した後に、おのずから互いに
位置の揃うソース領域及びドレイン領域と、それにゲー
ト領域とに、イオン注入を施した。このイオン注入にお
いてはｐ形ではＢを、またｎ形ではＰを、いずれも２×
１０15ｃｍ-2の濃度になるように注入した。また、イオ
ン注入をしたそれら領域に、Ｎ2 中で、６００℃のアニ
ール処理を施し、このアニール処理の時間はｐチャネル
形デバイスでは３時間、ｎチャネル形デバイスでは６５
時間とした。更に、ＬＴＯパッシベーション層にコンタ
クト・ホールを画成し、スパッタ堆積法によって膜厚１
μｍのＡｌ−１％Ｓｉ金属膜を形成し、その金属膜にパ
ターン形成を施し、そしてその後に、形成ガス中でシン
タ処理を施した。
【００２９】図４は、Ｓｉ1-x Ｇｅx 膜を（ＰＥ−）Ｖ
ＬＰＣＶＤ成膜法で成長させる際の堆積速度を、Ｓｉ
1-x Ｇｅx 膜中のＧｅ含有量の関数として示したもので
ある。これらの熱成長成膜法とプラズマ強化成膜法との
いずれを用いた場合でも、堆積温度が一定の場合であれ
ば、堆積速度はその膜中のＧｅ含有量が増大するに従っ
て上昇している。その原因は、ＧｅＨ4 が触媒として機
能して成長面からの水素の脱離を促進するからであり、
これはヘテロエピタキシャルＳｉ1-x Ｇｅx 膜中の反応
速度論と軌を一にするものである。ただし、温度が５０
０℃のときには、熱成長成膜法よりプラズマ強化成膜法
の方が成長速度が１桁大きく、これはＧｅＨ4 の触媒と
しての機能が一層昂進しているためであると考えられ
る。また、これは、プラズマ処理によって水素の表面脱
離に必要な活性化エネルギが低下したために、Ｇｅ原子
がより効果的な水素脱離サイトとして機能するようにな
っているものと考えられる。
ＬＰＣＶＤ成膜法で成長させる際の堆積速度を、Ｓｉ
1-x Ｇｅx 膜中のＧｅ含有量の関数として示したもので
ある。これらの熱成長成膜法とプラズマ強化成膜法との
いずれを用いた場合でも、堆積温度が一定の場合であれ
ば、堆積速度はその膜中のＧｅ含有量が増大するに従っ
て上昇している。その原因は、ＧｅＨ4 が触媒として機
能して成長面からの水素の脱離を促進するからであり、
これはヘテロエピタキシャルＳｉ1-x Ｇｅx 膜中の反応
速度論と軌を一にするものである。ただし、温度が５０
０℃のときには、熱成長成膜法よりプラズマ強化成膜法
の方が成長速度が１桁大きく、これはＧｅＨ4 の触媒と
しての機能が一層昂進しているためであると考えられ
る。また、これは、プラズマ処理によって水素の表面脱
離に必要な活性化エネルギが低下したために、Ｇｅ原子
がより効果的な水素脱離サイトとして機能するようにな
っているものと考えられる。
【００３０】
【表１】
【００３１】表１は、様々な温度で、熱成長成膜法とプ
ラズマ強化成膜法とで夫々に形成した膜の結晶状態（即
ち、多結晶か非晶質か）を示したものであり、ここに記
入した結晶状態は、ＸＲＤ解析により判定し、平面ＴＥ
Ｍ法で検証したものである。温度６００℃で熱成長成膜
法を用いた場合には、Ｓｉ膜とＳｉ1-x Ｇｅx 膜とのい
ずれも多結晶状態で形成されており、Ｇｅ含有量が、調
査範囲内の最大値である４２％に至るまでこの状態で形
成されていた。これに対して、温度５００℃では、Ｓｉ
膜が非晶質で形成されているのに対し、Ｓｉ1-x Ｇｅx
膜は、そのＧｅ重量含有量の如何に関わらず多結晶状態
で形成されていた。またこのことは、熱成長成膜法によ
るものとプラズマ強化成膜法とのいずれにおいても認め
られた。これは、多結晶状態での成膜と非晶質状態での
成膜との間の転移温度が、Ｇｅの添加によって低下した
ことを示唆している。この転移温度の低下という現象
は、Ｇｅの固有の融点がＳｉのそれよりも低いことに起
因している。更に温度が下がって４５０℃及び４００℃
では、調査範囲内（Ｇｅ含有量≦３２％）のプラズマ成
膜法で形成されたＳｉ膜及びＳｉ1-x Ｇｅx 膜の全てが
非晶質状態で形成されていた。
ラズマ強化成膜法とで夫々に形成した膜の結晶状態（即
ち、多結晶か非晶質か）を示したものであり、ここに記
入した結晶状態は、ＸＲＤ解析により判定し、平面ＴＥ
Ｍ法で検証したものである。温度６００℃で熱成長成膜
法を用いた場合には、Ｓｉ膜とＳｉ1-x Ｇｅx 膜とのい
ずれも多結晶状態で形成されており、Ｇｅ含有量が、調
査範囲内の最大値である４２％に至るまでこの状態で形
成されていた。これに対して、温度５００℃では、Ｓｉ
膜が非晶質で形成されているのに対し、Ｓｉ1-x Ｇｅx
膜は、そのＧｅ重量含有量の如何に関わらず多結晶状態
で形成されていた。またこのことは、熱成長成膜法によ
るものとプラズマ強化成膜法とのいずれにおいても認め
られた。これは、多結晶状態での成膜と非晶質状態での
成膜との間の転移温度が、Ｇｅの添加によって低下した
ことを示唆している。この転移温度の低下という現象
は、Ｇｅの固有の融点がＳｉのそれよりも低いことに起
因している。更に温度が下がって４５０℃及び４００℃
では、調査範囲内（Ｇｅ含有量≦３２％）のプラズマ成
膜法で形成されたＳｉ膜及びＳｉ1-x Ｇｅx 膜の全てが
非晶質状態で形成されていた。
【００３２】ＰＥ−ＶＬＰＣＶＤ成膜法で形成した非晶
質状態のＳｉ1-x Ｇｅx 膜を、Ｎ2中で、６００℃で結
晶化処理し、それによって得られた膜の結晶度をＸＲＤ
で解析してアニール処理時間の関数として表したのが、
図５Ａ、図５Ｂ、及び図５Ｃである。この結晶化のため
に必要なアニール処理時間は数時間程度である。これ
は、従来のＬＰＣＶＤ成膜法で形成した多結晶状態のＳ
ｉ膜を非晶質化して得られる膜を更に６００℃で結晶化
するために必要な時間として報告されている一般的な時
間である数十時間と比べて、はるかに短い時間である。
そのような時間の値は例えば「I-W. Wu, A. Chang, M.
Fuse, L. Ovecoglu, and T.Y. Huang, J.Appl. Phys.,
65, 4036 (1989)」等に記載されている。ＰＥ−ＶＬＰ
ＣＶＤ成膜法によって形成される膜は、減圧下で形成さ
れるため、汚染度が低く、そのため結晶化のプロセスが
不純物の抵抗によって妨げられることがない。それゆえ
結晶化のプロセスに対するＧｅの効果が、より短い処理
時間で明らかに現れている。処理時間が長くなるにつれ
て、Ｘ線ピークが現れ、それが強大になっているが、こ
れはＧｅの含有量が高い膜ほど速やかに発生する。従っ
てＧｅが存在することによって、結晶化のプロセスが促
進されていることが分かる。多結晶状態から非晶質状態
への転移温度はＳｉ膜よりもＳｉ1-x Ｇｅx 膜の方が低
いため、４００℃で成膜した非晶質Ｓｉ1-x Ｇｅx は同
じ温度で成膜した非晶質Ｓｉと比べて、結晶化が始まる
以前の段階での発生期の結晶核の数が多く、その結果、
凝集傾向が向上していると考えられる。
質状態のＳｉ1-x Ｇｅx 膜を、Ｎ2中で、６００℃で結
晶化処理し、それによって得られた膜の結晶度をＸＲＤ
で解析してアニール処理時間の関数として表したのが、
図５Ａ、図５Ｂ、及び図５Ｃである。この結晶化のため
に必要なアニール処理時間は数時間程度である。これ
は、従来のＬＰＣＶＤ成膜法で形成した多結晶状態のＳ
ｉ膜を非晶質化して得られる膜を更に６００℃で結晶化
するために必要な時間として報告されている一般的な時
間である数十時間と比べて、はるかに短い時間である。
そのような時間の値は例えば「I-W. Wu, A. Chang, M.
Fuse, L. Ovecoglu, and T.Y. Huang, J.Appl. Phys.,
65, 4036 (1989)」等に記載されている。ＰＥ−ＶＬＰ
ＣＶＤ成膜法によって形成される膜は、減圧下で形成さ
れるため、汚染度が低く、そのため結晶化のプロセスが
不純物の抵抗によって妨げられることがない。それゆえ
結晶化のプロセスに対するＧｅの効果が、より短い処理
時間で明らかに現れている。処理時間が長くなるにつれ
て、Ｘ線ピークが現れ、それが強大になっているが、こ
れはＧｅの含有量が高い膜ほど速やかに発生する。従っ
てＧｅが存在することによって、結晶化のプロセスが促
進されていることが分かる。多結晶状態から非晶質状態
への転移温度はＳｉ膜よりもＳｉ1-x Ｇｅx 膜の方が低
いため、４００℃で成膜した非晶質Ｓｉ1-x Ｇｅx は同
じ温度で成膜した非晶質Ｓｉと比べて、結晶化が始まる
以前の段階での発生期の結晶核の数が多く、その結果、
凝集傾向が向上していると考えられる。
【００３３】最初から非晶質状態で形成された膜に対し
て６００℃、１５時間のＳＰＣアニール処理を施し、そ
れによって完全に結晶化した膜の結晶粒の平均粒径は、
ドープしていない多結晶Ｓｉ0.69Ｇｅ0.31膜では０．８
７μｍになり、ドープしていない多結晶Ｓｉ膜では０．
４０μｍになった。実際に、様々な方法で形成した多結
晶Ｓｉ1-x Ｇｅx 膜のいずれもが、図６に示すように、
そのＧｅ含有量が増大するに従って粒径が大きくなる傾
向を示した。プラズマ成膜法で形成した多結晶Ｓｉ1-x
Ｇｅx 膜は、熱成長成膜法で形成した多結晶Ｓｉ1-x Ｇ
ｅx 膜と比較して約３分の１程度の細かい結晶粒を有す
る。このように粒径が小さくなるのは、プラズマを作用
させるプロセスによって発生期の結晶核の密度が高まる
からであり、そのため最終的に小さな粒径が得られるの
である。しかしながら、４００℃でプラズマ成膜法によ
って非晶質状態の膜を形成した後に、６００℃で結晶化
処理を施したものは、プラズマ成膜法を用いて形成した
多結晶状態の膜と比べて、その粒径が２０倍以上にまで
肥大している。多結晶膜にＳｉ+ 注入を施して非晶質化
した後に６００℃で再結晶処理を施したＳｉ1-x Ｇｅx
膜において観察された最大粒径は１．３μｍであった。
て６００℃、１５時間のＳＰＣアニール処理を施し、そ
れによって完全に結晶化した膜の結晶粒の平均粒径は、
ドープしていない多結晶Ｓｉ0.69Ｇｅ0.31膜では０．８
７μｍになり、ドープしていない多結晶Ｓｉ膜では０．
４０μｍになった。実際に、様々な方法で形成した多結
晶Ｓｉ1-x Ｇｅx 膜のいずれもが、図６に示すように、
そのＧｅ含有量が増大するに従って粒径が大きくなる傾
向を示した。プラズマ成膜法で形成した多結晶Ｓｉ1-x
Ｇｅx 膜は、熱成長成膜法で形成した多結晶Ｓｉ1-x Ｇ
ｅx 膜と比較して約３分の１程度の細かい結晶粒を有す
る。このように粒径が小さくなるのは、プラズマを作用
させるプロセスによって発生期の結晶核の密度が高まる
からであり、そのため最終的に小さな粒径が得られるの
である。しかしながら、４００℃でプラズマ成膜法によ
って非晶質状態の膜を形成した後に、６００℃で結晶化
処理を施したものは、プラズマ成膜法を用いて形成した
多結晶状態の膜と比べて、その粒径が２０倍以上にまで
肥大している。多結晶膜にＳｉ+ 注入を施して非晶質化
した後に６００℃で再結晶処理を施したＳｉ1-x Ｇｅx
膜において観察された最大粒径は１．３μｍであった。
【００３４】いずれの成膜法を用いた場合でも、また、
いかなる処理温度においても、Ｓｉ膜よりＳｉ1-x Ｇｅ
x 合金膜の方が、凝集及び成長がより強力に行われるこ
とが分かるが、これはおそらく、Ｇｅの融点が、より低
いことによるものであろう。それによって、非晶質相中
の結晶核の密度が高まるばかりでなく、おそらくはそれ
より更に重要なことに、実効成長温度が高まり、そのた
め成長速度が高まるのである。そのため、Ｓｉ1-x Ｇｅ
x 膜の結晶粒はＧｅ含有量の増大と共に大形化する。図
６に併せて示したＳｉ+ 注入によって一旦非晶質化して
から再結晶化した膜は、最初から非晶質状態で成膜して
結晶化した膜と比べて、Ｇｅによって誘起される結晶粒
肥大の影響を受け易いことが見て取れる。これは、注入
によって凝集核サイトの密度が低下するためであり、即
ち、より重い質量を有するＧｅ原子がイオン打込みによ
って偏位し、それによって凝集が抑制され、そのため最
終的に得られるＳｉ1-x Ｇｅx 膜の結晶粒が肥大するの
である。
いかなる処理温度においても、Ｓｉ膜よりＳｉ1-x Ｇｅ
x 合金膜の方が、凝集及び成長がより強力に行われるこ
とが分かるが、これはおそらく、Ｇｅの融点が、より低
いことによるものであろう。それによって、非晶質相中
の結晶核の密度が高まるばかりでなく、おそらくはそれ
より更に重要なことに、実効成長温度が高まり、そのた
め成長速度が高まるのである。そのため、Ｓｉ1-x Ｇｅ
x 膜の結晶粒はＧｅ含有量の増大と共に大形化する。図
６に併せて示したＳｉ+ 注入によって一旦非晶質化して
から再結晶化した膜は、最初から非晶質状態で成膜して
結晶化した膜と比べて、Ｇｅによって誘起される結晶粒
肥大の影響を受け易いことが見て取れる。これは、注入
によって凝集核サイトの密度が低下するためであり、即
ち、より重い質量を有するＧｅ原子がイオン打込みによ
って偏位し、それによって凝集が抑制され、そのため最
終的に得られるＳｉ1-x Ｇｅx 膜の結晶粒が肥大するの
である。
【００３５】現在のＳｉ処理技術及び集積回路技術にお
いては、ＴＦＴに加えて更に、ゲート電極、拡散源、そ
れにＶＬＳＩのインターコネクション等の用途にも、ド
ープした多結晶Ｓｉ膜が広く用いられている。この種の
用途においては、回路速度を高めるために超低抵抗率と
することが要求されている。しかしながら、ドーパント
の濃度を高めて膜の抵抗率を低下させて行くと、キャリ
ヤ散乱及びドーパント固溶限に起因する限界に到達する
ことになる。
いては、ＴＦＴに加えて更に、ゲート電極、拡散源、そ
れにＶＬＳＩのインターコネクション等の用途にも、ド
ープした多結晶Ｓｉ膜が広く用いられている。この種の
用途においては、回路速度を高めるために超低抵抗率と
することが要求されている。しかしながら、ドーパント
の濃度を高めて膜の抵抗率を低下させて行くと、キャリ
ヤ散乱及びドーパント固溶限に起因する限界に到達する
ことになる。
【００３６】パターン形成した被検構造体に対してホー
ル測定を実行した。この測定によって得られた、ｎ形及
びｐ形の多結晶Ｓｉ1-x Ｇｅx 膜に１×１０15ｃｍ-2の
濃度で夫々Ｐ+ またはＢ+ を注入して形成した膜のホー
ル効果移動度を示したものが図７である。同図のデータ
には、ＰＥ−ＶＬＰＣＶＤ成膜法とＬＰＣＶＤ成膜法の
夫々の方法で形成した膜についてのものが含まれてお
り、それらの膜が呈するＧｅ含有量の関数としての挙動
は互いに類似している。いずれの膜でも、多結晶Ｓｉ
1-x Ｇｅx 膜のホール移動度の方が、対応する多結晶Ｓ
ｉ膜のホール移動度より大きく、観察されたうちの最大
値は、ｎ形の材料でＧｅ含有量が２０％の場合の、５０
ｃｍ2 ／Ｖ・ｓｅｃという値である。ホール移動度の上
昇は、Ｇｅ含有量が２０％に達するまでは、Ｇｅ含有量
の増大と共に単調増大している。Ｇｅ含有量がこの値を
超えると、ｐ形の多結晶Ｓｉ1-x Ｇｅx に対応したデー
タ点の１つでは、ホール移動度が低下している。いかな
る種類の膜でも、最初のうちはＧｅ含有量の増大と共に
移動度が上昇しているのは、おそらく、多結晶Ｓｉに、
正味移動度の大きな材料であるＧｅが合金として混入す
ることに起因するものであろう。また更に、結晶粒が大
形化するということも、この初期の移動度上昇の原因の
一部である。ｐ形の膜ではＧｅ含有量が非常に大きくな
ると移動度が低下しているが、その原因は、過剰のＧｅ
による、即ち、おそらくは結晶粒界にＧｅが偏析するこ
とによって生じるアロイ・スキャッタリングにあると考
えられる。なぜならば、結晶粒界に偏析したＧｅは、正
孔を捉えるトラップとして作用し得るからである。多結
晶Ｓｉ1-x Ｇｅx （ｘ≦２０％）に見られる移動度の上
昇は、ＴＦＴの駆動電流の増大に資するものであり、Ｔ
ＦＴの駆動電流の増大はＬＣＤ駆動用周辺回路を高速化
する上で重要である。
ル測定を実行した。この測定によって得られた、ｎ形及
びｐ形の多結晶Ｓｉ1-x Ｇｅx 膜に１×１０15ｃｍ-2の
濃度で夫々Ｐ+ またはＢ+ を注入して形成した膜のホー
ル効果移動度を示したものが図７である。同図のデータ
には、ＰＥ−ＶＬＰＣＶＤ成膜法とＬＰＣＶＤ成膜法の
夫々の方法で形成した膜についてのものが含まれてお
り、それらの膜が呈するＧｅ含有量の関数としての挙動
は互いに類似している。いずれの膜でも、多結晶Ｓｉ
1-x Ｇｅx 膜のホール移動度の方が、対応する多結晶Ｓ
ｉ膜のホール移動度より大きく、観察されたうちの最大
値は、ｎ形の材料でＧｅ含有量が２０％の場合の、５０
ｃｍ2 ／Ｖ・ｓｅｃという値である。ホール移動度の上
昇は、Ｇｅ含有量が２０％に達するまでは、Ｇｅ含有量
の増大と共に単調増大している。Ｇｅ含有量がこの値を
超えると、ｐ形の多結晶Ｓｉ1-x Ｇｅx に対応したデー
タ点の１つでは、ホール移動度が低下している。いかな
る種類の膜でも、最初のうちはＧｅ含有量の増大と共に
移動度が上昇しているのは、おそらく、多結晶Ｓｉに、
正味移動度の大きな材料であるＧｅが合金として混入す
ることに起因するものであろう。また更に、結晶粒が大
形化するということも、この初期の移動度上昇の原因の
一部である。ｐ形の膜ではＧｅ含有量が非常に大きくな
ると移動度が低下しているが、その原因は、過剰のＧｅ
による、即ち、おそらくは結晶粒界にＧｅが偏析するこ
とによって生じるアロイ・スキャッタリングにあると考
えられる。なぜならば、結晶粒界に偏析したＧｅは、正
孔を捉えるトラップとして作用し得るからである。多結
晶Ｓｉ1-x Ｇｅx （ｘ≦２０％）に見られる移動度の上
昇は、ＴＦＴの駆動電流の増大に資するものであり、Ｔ
ＦＴの駆動電流の増大はＬＣＤ駆動用周辺回路を高速化
する上で重要である。
【００３７】ホール効果測定を行って計測した抵抗率を
図８に示した。図示の抵抗率は、ドーパントの注入量の
如何に関わらず、概してＧｅ含有量が増大するにつれて
低下する傾向を示しており、この傾向は、４点プローブ
方式でブランケット膜を測定して得られた抵抗率の傾向
と同じである。ただし、ｐ形の膜でＧｅ含有量が３２％
の場合だけは、この傾向に逆らっており、この場合に
は、Ｇｅ含有量が２０％の膜よりも抵抗率が上昇してい
る。更にこの場合には、ドーパント活性化率も低下して
いる。これは、合金中のＧｅ含有量が増大した結果、注
入したホウ素の結晶粒界での偏析が増大し、そのためド
ーパント活性化率が低下して、抵抗率が増大し移動度が
低下したものと考えられる。
図８に示した。図示の抵抗率は、ドーパントの注入量の
如何に関わらず、概してＧｅ含有量が増大するにつれて
低下する傾向を示しており、この傾向は、４点プローブ
方式でブランケット膜を測定して得られた抵抗率の傾向
と同じである。ただし、ｐ形の膜でＧｅ含有量が３２％
の場合だけは、この傾向に逆らっており、この場合に
は、Ｇｅ含有量が２０％の膜よりも抵抗率が上昇してい
る。更にこの場合には、ドーパント活性化率も低下して
いる。これは、合金中のＧｅ含有量が増大した結果、注
入したホウ素の結晶粒界での偏析が増大し、そのためド
ーパント活性化率が低下して、抵抗率が増大し移動度が
低下したものと考えられる。
【００３８】多結晶Ｓｉ1-x Ｇｅx 膜中の電界効果移動
度及びトラップ状態密度を評価するために、トップ・ゲ
ート形の多結晶Ｓｉ1-x Ｇｅx ＴＦＴを製作して解析し
た。Ｗ＝Ｌ＝０．５μｍの大きさに形成した水素処理を
する前の状態のＰＭＯＳ形及びＮＭＯＳ形の多結晶Ｓｉ
0.90Ｇｅ0.10ＴＦＴに関して得られた結果を、夫々、図
９Ａと図９Ｂとに示した。最終工程である水素処理を施
していないにも関わらず、伝達特性（Ｉd −Ｖg 特性）
は良好であった。ＰＭＯＳ形及びＮＭＯＳ形の多結晶Ｓ
ｉ0.90Ｇｅ0.10ＴＦＴの特性をまとめて示したのが次の
表２である。
度及びトラップ状態密度を評価するために、トップ・ゲ
ート形の多結晶Ｓｉ1-x Ｇｅx ＴＦＴを製作して解析し
た。Ｗ＝Ｌ＝０．５μｍの大きさに形成した水素処理を
する前の状態のＰＭＯＳ形及びＮＭＯＳ形の多結晶Ｓｉ
0.90Ｇｅ0.10ＴＦＴに関して得られた結果を、夫々、図
９Ａと図９Ｂとに示した。最終工程である水素処理を施
していないにも関わらず、伝達特性（Ｉd −Ｖg 特性）
は良好であった。ＰＭＯＳ形及びＮＭＯＳ形の多結晶Ｓ
ｉ0.90Ｇｅ0.10ＴＦＴの特性をまとめて示したのが次の
表２である。
【００３９】
【表２】
【００４０】上に示したホール効果測定の結果は、多結
晶Ｓｉ膜より多結晶Ｓｉ1-x Ｇｅx膜の方が、膜全体と
しての特性が優れていることを示している。従って、殆
ど全てのトラップ状態密度が、多結晶Ｓｉ1-x Ｇｅx 膜
の膜全体としてのトラップ状態にではなく、多結晶Ｓｉ
1-x Ｇｅx 膜／ＳｉＯ2 膜間の界面に関係したトラップ
状態に起因していると考えられる。従って、界面トラッ
プ状態密度は、サブスレショルド勾配の測定値に基づい
て、次の式によって算出することができる。 Ｓ＝（ｋＴ／ｑ）ｌｎ１０（１＋ｑＮT * ／Ｃox） この式においてＮT * が、界面トラップ状態密度であ
る。ＮＭＯＳ形ＴＦＴに関しては、サブスレショルド勾
配は、多結晶Ｓｉ膜と多結晶Ｓｉ0.90Ｇｅ0.10膜とで大
差はない。一方、ＰＭＯＳ形ＴＦＴに関しては、それら
のサブスレショルド勾配は、１０％のＧｅを添加した場
合に互いに顕著な相違を示す。上式から求めたトラップ
状態密度は、１．８５×１０13ｃｍ-2・ｅＶ-1である。
晶Ｓｉ膜より多結晶Ｓｉ1-x Ｇｅx膜の方が、膜全体と
しての特性が優れていることを示している。従って、殆
ど全てのトラップ状態密度が、多結晶Ｓｉ1-x Ｇｅx 膜
の膜全体としてのトラップ状態にではなく、多結晶Ｓｉ
1-x Ｇｅx 膜／ＳｉＯ2 膜間の界面に関係したトラップ
状態に起因していると考えられる。従って、界面トラッ
プ状態密度は、サブスレショルド勾配の測定値に基づい
て、次の式によって算出することができる。 Ｓ＝（ｋＴ／ｑ）ｌｎ１０（１＋ｑＮT * ／Ｃox） この式においてＮT * が、界面トラップ状態密度であ
る。ＮＭＯＳ形ＴＦＴに関しては、サブスレショルド勾
配は、多結晶Ｓｉ膜と多結晶Ｓｉ0.90Ｇｅ0.10膜とで大
差はない。一方、ＰＭＯＳ形ＴＦＴに関しては、それら
のサブスレショルド勾配は、１０％のＧｅを添加した場
合に互いに顕著な相違を示す。上式から求めたトラップ
状態密度は、１．８５×１０13ｃｍ-2・ｅＶ-1である。
【００４１】実施例３ Ｌ＝Ｗ＝０．５μｍという小さな寸法の、ＮＭＯＳ形及
びＰＭＯＳ形のＴＦＴを製作した。その製作工程を表３
に要約して示した。基板には、熱成長成膜法によって膜
厚０．５μｍのＳｉＯ2 膜を形成したＳｉウェーハを使
用し、この基板上に、５５０℃のＬＰＣＶＤ成膜法を用
いて、膜厚１５０ｎｍの非晶質Ｓｉ0.9Ｇｅ0.1 膜を形
成した。続いて、この非晶質Ｓｉ0.9 Ｇｅ0.1 膜にＳｉ
+ を２×１０15ｃｍ-2の濃度となるように注入して、こ
の膜を非晶質化し、そしてその非晶質化した膜に、Ｎ2
中で、６００℃、５５時間のアニール処理を施した。続
いて、膜厚１００ｎｍの低温酸化膜から成るゲート絶縁
膜を形成し、その上に更に膜厚３００ｎｍのゲート電極
膜を形成した。おのずから互いに位置が揃った状態で形
成されるソース／ドレーン領域に、ｎ形ではリンを、ま
たｐ形ではホウ素をいずれも２×１０15ｃｍ-2の注入濃
度となるように注入した。ソース／ドレーン用のドーパ
ントを活性化するために、Ｎ2 中で６００℃のアニール
処理を施し、その処理時間は、ｐチャネル形デバイスで
は３時間、ｎチャネル形デバイスでは６５時間とした。
そして最後に、スパッタ堆積法を用いて膜厚１μｍのＡ
ｌ−１％Ｓｉ金属膜を形成し、１５％Ｈ2 を含有する形
成ガス中で２０分間のシンタ処理を施した。
びＰＭＯＳ形のＴＦＴを製作した。その製作工程を表３
に要約して示した。基板には、熱成長成膜法によって膜
厚０．５μｍのＳｉＯ2 膜を形成したＳｉウェーハを使
用し、この基板上に、５５０℃のＬＰＣＶＤ成膜法を用
いて、膜厚１５０ｎｍの非晶質Ｓｉ0.9Ｇｅ0.1 膜を形
成した。続いて、この非晶質Ｓｉ0.9 Ｇｅ0.1 膜にＳｉ
+ を２×１０15ｃｍ-2の濃度となるように注入して、こ
の膜を非晶質化し、そしてその非晶質化した膜に、Ｎ2
中で、６００℃、５５時間のアニール処理を施した。続
いて、膜厚１００ｎｍの低温酸化膜から成るゲート絶縁
膜を形成し、その上に更に膜厚３００ｎｍのゲート電極
膜を形成した。おのずから互いに位置が揃った状態で形
成されるソース／ドレーン領域に、ｎ形ではリンを、ま
たｐ形ではホウ素をいずれも２×１０15ｃｍ-2の注入濃
度となるように注入した。ソース／ドレーン用のドーパ
ントを活性化するために、Ｎ2 中で６００℃のアニール
処理を施し、その処理時間は、ｐチャネル形デバイスで
は３時間、ｎチャネル形デバイスでは６５時間とした。
そして最後に、スパッタ堆積法を用いて膜厚１μｍのＡ
ｌ−１％Ｓｉ金属膜を形成し、１５％Ｈ2 を含有する形
成ガス中で２０分間のシンタ処理を施した。
【００４２】
【表３】
【００４３】ＮＭＯＳ形とＰＭＯＳ形のいずれのＴＦＴ
に関しても、水素処理を施していないにも関わらず、得
られたＳｉ0.9 Ｇｅ0.1 ＴＦＴデバイスの特性に改善が
認められた。測定によって得られる典型的なデバイス特
性を、図１０Ａ、図１０Ｂ、図１０Ｃ、及び図１０Ｄに
示した。また、表４に、それらＴＦＴデバイスの特性を
まとめて示した。同様に、図１１Ａ、図１１Ｂ及び図１
２Ａ、図１２Ｂは、ＰＭＯＳ形多結晶Ｓｉ0.88Ｇｅ0.12
薄膜トランジスタ及びＮＭＯＳ形多結晶Ｓｉ0. 88Ｇｅ
0.12薄膜トランジスタのデバイス特性を示した。表５
は、多結晶Ｓｉ・ＴＦＴのデバイス特性を示したもので
あり、表６は、多結晶Ｓｉ0.88Ｇｅ0.12ＴＦＴの特性を
示したものである。ｎチャネル形デバイスに関しては、
オン電流、オン／オフ電流比（１０6 ）、及び電界効果
移動度（１７ｃｍ2 ／Ｖ・ｓｅｃ）に顕著な改善が認め
られるが、これらは、ソース／ドレーン直列抵抗が大幅
に低下したことによるものである。一方、漏れ電流は増
大していることが認められるが、これもまた、ソース／
ドレーン抵抗が低下したことによるものである。ｐチャ
ネル形デバイスに関しては、電界効果移動度は改善され
ている（２０ｃｍ2 ／Ｖ・ｓｅｃ）のに対して、オン／
オフ電流比とスレショルド勾配とは、これまで報告され
ている値ほどに良好ではない。
に関しても、水素処理を施していないにも関わらず、得
られたＳｉ0.9 Ｇｅ0.1 ＴＦＴデバイスの特性に改善が
認められた。測定によって得られる典型的なデバイス特
性を、図１０Ａ、図１０Ｂ、図１０Ｃ、及び図１０Ｄに
示した。また、表４に、それらＴＦＴデバイスの特性を
まとめて示した。同様に、図１１Ａ、図１１Ｂ及び図１
２Ａ、図１２Ｂは、ＰＭＯＳ形多結晶Ｓｉ0.88Ｇｅ0.12
薄膜トランジスタ及びＮＭＯＳ形多結晶Ｓｉ0. 88Ｇｅ
0.12薄膜トランジスタのデバイス特性を示した。表５
は、多結晶Ｓｉ・ＴＦＴのデバイス特性を示したもので
あり、表６は、多結晶Ｓｉ0.88Ｇｅ0.12ＴＦＴの特性を
示したものである。ｎチャネル形デバイスに関しては、
オン電流、オン／オフ電流比（１０6 ）、及び電界効果
移動度（１７ｃｍ2 ／Ｖ・ｓｅｃ）に顕著な改善が認め
られるが、これらは、ソース／ドレーン直列抵抗が大幅
に低下したことによるものである。一方、漏れ電流は増
大していることが認められるが、これもまた、ソース／
ドレーン抵抗が低下したことによるものである。ｐチャ
ネル形デバイスに関しては、電界効果移動度は改善され
ている（２０ｃｍ2 ／Ｖ・ｓｅｃ）のに対して、オン／
オフ電流比とスレショルド勾配とは、これまで報告され
ている値ほどに良好ではない。
【００４４】
【表４】
【００４５】
【表５】
【００４６】
【表６】
【００４７】なお、本明細書においてＧｅ含有量及びＳ
ｉ含有量を表す数値は全て原子％を単位としたものであ
る。これら以外のものは重量％を単位としている。いう
までもなく、以上の教示に基づいて多くの変更形態及び
別形態を採用することができる。それらはいずれも本発
明の範囲に包含されるものであり、本発明は以上に具体
的に説明した実施の態様とは異なった様々な形態で実施
し得るものである。
ｉ含有量を表す数値は全て原子％を単位としたものであ
る。これら以外のものは重量％を単位としている。いう
までもなく、以上の教示に基づいて多くの変更形態及び
別形態を採用することができる。それらはいずれも本発
明の範囲に包含されるものであり、本発明は以上に具体
的に説明した実施の態様とは異なった様々な形態で実施
し得るものである。
【００４８】
【発明の効果】以上の説明から明らかなように、本発明
によれば、従来の多結晶ＳｉＧｅ薄膜トランジスタを凌
駕する高性能の多結晶ＳｉＧｅ薄膜トランジスタが得ら
れ、また特に、アクティブ・マトリクス形液晶ディスプ
レイにおける周辺ロジック回路及びピクセルとして、或
いは、高密度ＳＲＡＭにおけるロード・デバイスとして
好適に用いることのできる優れた多結晶ＳｉＧｅ薄膜ト
ランジスタが得られるという効果を享受することができ
る。
によれば、従来の多結晶ＳｉＧｅ薄膜トランジスタを凌
駕する高性能の多結晶ＳｉＧｅ薄膜トランジスタが得ら
れ、また特に、アクティブ・マトリクス形液晶ディスプ
レイにおける周辺ロジック回路及びピクセルとして、或
いは、高密度ＳＲＡＭにおけるロード・デバイスとして
好適に用いることのできる優れた多結晶ＳｉＧｅ薄膜ト
ランジスタが得られるという効果を享受することができ
る。
【図１】多結晶Ｓｉ1-x Ｇｅx 層の上にシリコンのチャ
ネル層を形成して成る薄膜トランジスタを示した模式図
である。
ネル層を形成して成る薄膜トランジスタを示した模式図
である。
【図２】アクティブ領域とゲートとを有しそのアクティ
ブ領域が多結晶Ｓｉ1-x Ｇｅx合金材料層とシリコンの
チャネル層とを含んでおり、そのシリコンのチャネル層
が多結晶Ｓｉ1-x Ｇｅx 合金材料層とゲートとの間に形
成されているトップ・ゲート形薄膜トランジスタの断面
図である。
ブ領域が多結晶Ｓｉ1-x Ｇｅx合金材料層とシリコンの
チャネル層とを含んでおり、そのシリコンのチャネル層
が多結晶Ｓｉ1-x Ｇｅx 合金材料層とゲートとの間に形
成されているトップ・ゲート形薄膜トランジスタの断面
図である。
【図３】アクティブ領域とゲートとを有しそのアクティ
ブ領域が多結晶Ｓｉ1-x Ｇｅx合金材料層とシリコンの
チャネル層とを含んでおり、そのシリコンのチャネル層
が多結晶Ｓｉ1-x Ｇｅx 合金材料層とゲートとの間に形
成されているボトム・ゲート形薄膜トランジスタの断面
図である。
ブ領域が多結晶Ｓｉ1-x Ｇｅx合金材料層とシリコンの
チャネル層とを含んでおり、そのシリコンのチャネル層
が多結晶Ｓｉ1-x Ｇｅx 合金材料層とゲートとの間に形
成されているボトム・ゲート形薄膜トランジスタの断面
図である。
【図４】多結晶Ｓｉ1-x Ｇｅx 膜の成長速度をそのＧｅ
含有量に対して示したグラフである。
含有量に対して示したグラフである。
【図５】Ａ、Ｂ、及びＣは、Ｎ2 中で６００℃のアニー
ル処理を施した場合の結晶化状態をＸ線回折解析した結
果を示したグラフであり、それら３つのグラフは互いに
アニール時間が異なり、また各グラフは３通りのＧｅ含
有量に対する値を示している。
ル処理を施した場合の結晶化状態をＸ線回折解析した結
果を示したグラフであり、それら３つのグラフは互いに
アニール時間が異なり、また各グラフは３通りのＧｅ含
有量に対する値を示している。
【図６】結晶粒度をＧｅ含有量の関数として示したグラ
フである。
フである。
【図７】ホール移動度をＧｅ含有量（原子％）の関数と
して示したグラフである。
して示したグラフである。
【図８】ホール効果抵抗率をＧｅ含有量（原子％）の関
数として示したグラフである。
数として示したグラフである。
【図９】Ａ及びＢは夫々、Ｗ＝Ｌ＝０．５μｍとして、
多結晶Ｓｉ1-x Ｇｅx 膜の膜厚を１５００オングストロ
ームとした、ＰＭＯＳ形多結晶Ｓｉ1-x Ｇｅx ＴＦＴと
ＮＭＯＳ形多結晶Ｓｉ1-x Ｇｅx ＴＦＴとにおける、電
圧を電流の関数として示したグラフである。
多結晶Ｓｉ1-x Ｇｅx 膜の膜厚を１５００オングストロ
ームとした、ＰＭＯＳ形多結晶Ｓｉ1-x Ｇｅx ＴＦＴと
ＮＭＯＳ形多結晶Ｓｉ1-x Ｇｅx ＴＦＴとにおける、電
圧を電流の関数として示したグラフである。
【図１０】Ａ、Ｂ、Ｃ及びＤは、ＮＭＯＳ形多結晶Ｓｉ
0.9 Ｇｅ0.1 薄膜トランジスタ及びＰＭＯＳ形多結晶Ｓ
ｉ0.9 Ｇｅ0.1 薄膜トランジスタのデバイス特性を示し
たグラフである。
0.9 Ｇｅ0.1 薄膜トランジスタ及びＰＭＯＳ形多結晶Ｓ
ｉ0.9 Ｇｅ0.1 薄膜トランジスタのデバイス特性を示し
たグラフである。
【図１１】Ａ及びＢは、ＰＭＯＳ形多結晶Ｓｉ0.88Ｇｅ
0.12薄膜トランジスタのデバイス特性を示したグラフで
ある。
0.12薄膜トランジスタのデバイス特性を示したグラフで
ある。
【図１２】Ａ及びＢは、ＮＭＯＳ形多結晶Ｓｉ0.88Ｇｅ
0.12薄膜トランジスタのデバイス特性を示したグラフで
ある。
0.12薄膜トランジスタのデバイス特性を示したグラフで
ある。
２０ 多結晶Ｓｉ1-x Ｇｅx 合金材料層、２１ シリコ
ンのチャネル層、２２基板、２３ 絶縁酸化膜、２４
ＬＴＯパッシベーション膜、２５ ＬＴＯゲート酸化
膜、２６ ゲート、２７ ソース領域、２８ ドレイン
領域、２９ 金属膜領域、３０ ＳｉＮ膜
ンのチャネル層、２２基板、２３ 絶縁酸化膜、２４
ＬＴＯパッシベーション膜、２５ ＬＴＯゲート酸化
膜、２６ ゲート、２７ ソース領域、２８ ドレイン
領域、２９ 金属膜領域、３０ ＳｉＮ膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 野口 隆 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 ラファエル ライフ アメリカ合衆国 マサチューセッツ州 ニ ュートン、ロザリ ロード 124 (72)発明者 ジュリー ツァイ アメリカ合衆国 マサチューセッツ州 ベ ルモント、ヒル ロード 53 ナンバー 711 (72)発明者 アンドリュー ジェイ タン アメリカ合衆国 テキサス州 アーリント ン、ベイラー ドライブ 1804
Claims (41)
- 【請求項１】 アクティブ領域とゲートとを有する薄膜
トランジスタであって、前記アクティブ領域が多結晶Ｓ
ｉ1-x Ｇｅx 合金材料層とシリコンのチャネル層とを含
んでおり、前記シリコンのチャネル層が前記多結晶Ｓｉ
1-x Ｇｅx 合金材料層と前記ゲートとの間に形成されて
おり、前記ｘの範囲が０．０５〜０．４０原子％である
ことを特徴とする薄膜トランジスタ。 - 【請求項２】 前記シリコンのチャネル層の厚さを１０
０オングストローム以下としたことを特徴とする請求項
１記載の薄膜トランジスタ。 - 【請求項３】 前記シリコンのチャネル層の厚さを５０
オングストローム以下としたことを特徴とする請求項２
記載の薄膜トランジスタ。 - 【請求項４】 前記ｘの範囲を０．１０〜０．３０原子
％としたことを特徴とする請求項１記載の薄膜トランジ
スタ。 - 【請求項５】 前記ｘを、０．２０原子％としたことを
特徴とする請求項４記載の薄膜トランジスタ。 - 【請求項６】 前記多結晶Ｓｉ1-x Ｇｅx 層の厚さの範
囲を１００オングストローム〜１５００オングストロー
ムとしたことを特徴とする請求項１記載の薄膜トランジ
スタ。 - 【請求項７】 前記多結晶Ｓｉ1-x Ｇｅx 層の厚さの範
囲を１００オングストローム〜１０００オングストロー
ムとしたことを特徴とする請求項６記載の薄膜トランジ
スタ。 - 【請求項８】 アクティブ領域とゲートとを有し、前記
アクティブ領域が多結晶Ｓｉ1-x Ｇｅx 合金材料層とシ
リコンのチャネル層とを含み、前記シリコンのチャネル
層が前記多結晶Ｓｉ1-x Ｇｅx 合金材料層と前記ゲート
との間に形成される薄膜トランジスタの製造方法であっ
て、 ゲートを堆積形成するステップと、 多結晶Ｓｉ1-x Ｇｅx 合金材料層とシリコンのチャネル
層とから成るアクティブ領域を堆積形成することによっ
て複合膜を形成する、アクティブ領域堆積形成ステップ
と、 前記複合膜に対して結晶化処理とエキシマ・レーザ・ア
ニール処理とから成る部類中から選択した少なくとも１
つの処理を施す、複合膜処理ステップとを含んでおり、 前記ｘの範囲を０．０５〜０．４０原子％としたことを
特徴とする薄膜トランジスタの製造方法。 - 【請求項９】 前記ゲート堆積形成ステップを前記アク
ティブ領域堆積形成ステップ及び前記複合膜処理ステッ
プより後に実行することを特徴とする請求項８記載の方
法。 - 【請求項１０】 前記アクティブ領域堆積形成ステップ
では、絶縁基板上に多結晶Ｓｉ1-x Ｇｅx 合金材料を堆
積することによって多結晶Ｓｉ1-x Ｇｅx 層を形成し、
その後に該多結晶Ｓｉ1-x Ｇｅx 層の上にシリコン層を
堆積することによって複合膜を形成することを特徴とす
る請求項９記載の方法。 - 【請求項１１】 前記アクティブ領域堆積形成ステップ
を実行する際に、前記絶縁基板に対してシリコン源及び
ゲルマニウム源で処理を施すことを特徴とする請求項１
０記載の方法。 - 【請求項１２】 初期には前記シリコン源及び前記ゲル
マニウム源を並行して供給し、その後に前記絶縁基板に
対してシリコン源で処理を施すことを特徴とする請求項
１１記載の方法。 - 【請求項１３】 初期には前記シリコン源及び前記ゲル
マニウム源を並行して供給し、その後に有限のゼロでな
い時間の経過後に前記ゲルマニウム源の供給を停止する
一方で前記シリコン源の供給を継続することを特徴とす
る請求項１１記載の方法。 - 【請求項１４】 前記複合膜処理ステップが、固相結晶
化処理を含んでいることを特徴とする請求項９記載の方
法。 - 【請求項１５】 前記複合膜処理ステップが、エキシマ
・レーザ・アニール処理を含んでいることを特徴とする
請求項９記載の方法。 - 【請求項１６】 前記シリコンのチャネル層の厚さを１
００オングストローム以下とすることを特徴とする請求
項９記載の方法。 - 【請求項１７】 前記シリコンのチャネル層の厚さを５
０オングストローム以下とすることを特徴とする請求項
１６記載の方法。 - 【請求項１８】 前記多結晶Ｓｉ1-x Ｇｅx 層の厚さの
範囲を１００オングストローム〜１５００オングストロ
ームとすることを特徴とする請求項９記載の方法。 - 【請求項１９】 前記多結晶Ｓｉ1-x Ｇｅx 層の厚さの
範囲を１００オングストローム〜１０００オングストロ
ームとすることを特徴とする請求項１８記載の方法。 - 【請求項２０】 前記ｘの範囲を０．１０〜０．３０原
子％とすることを特徴とする請求項９記載の方法。 - 【請求項２１】 前記ｘを、０．２０原子％とすること
を特徴とする請求項２０記載の方法。 - 【請求項２２】 前記ゲート堆積形成ステップを前記ア
クティブ領域堆積形成ステップ及び前記複合膜処理ステ
ップより先に実行することを特徴とする請求項８記載の
方法。 - 【請求項２３】 前記アクティブ領域堆積形成ステップ
では、ゲートを形成してある絶縁基板上にシリコンを堆
積することによってシリコンのチャネル層を形成し、そ
の後に該シリコンのチャネル層の上に多結晶Ｓｉ1-x Ｇ
ｅx 合金材料を堆積することによって複合膜を形成する
ことを特徴とする請求項２２記載の方法。 - 【請求項２４】 前記アクティブ領域堆積形成ステップ
を実行する際に、前記絶縁基板に対してシリコン源及び
ゲルマニウム源で処理を施すことを特徴とする請求項２
３記載の方法。 - 【請求項２５】 初期には前記シリコン源を供給し、そ
の後に該シリコン源と並行して前記ゲルマニウム源を供
給することを特徴とする請求項２４記載の方法。 - 【請求項２６】 初期には前記シリコン源を供給し、そ
の後に有限のゼロでない時間の経過後に該シリコン源の
供給を継続したままで前記ゲルマニウム源を供給するこ
とを特徴とする請求項２４記載の方法。 - 【請求項２７】 前記複合膜処理ステップが、固相結晶
化処理を含んでいることを特徴とする請求項２２記載の
方法。 - 【請求項２８】 前記複合膜処理ステップが、エキシマ
・レーザ・アニール処理を含んでいることを特徴とする
請求項２２記載の方法。 - 【請求項２９】 前記シリコンのチャネル層の厚さを１
００オングストローム以下とすることを特徴とする請求
項２２記載の方法。 - 【請求項３０】 前記シリコンのチャネル層の厚さを５
０オングストローム以下とすることを特徴とする請求項
２９記載の方法。 - 【請求項３１】 前記多結晶Ｓｉ1-x Ｇｅx 層の厚さの
範囲を１００オングストローム〜１５００オングストロ
ームとすることを特徴とする請求項２２記載の方法。 - 【請求項３２】 前記多結晶Ｓｉ1-x Ｇｅx 層の厚さの
範囲を１００オングストローム〜１０００オングストロ
ームとすることを特徴とする請求項３１記載の方法。 - 【請求項３３】 前記ｘの範囲を０．１０〜０．３０原
子％とすることを特徴とする請求項２２記載の方法。 - 【請求項３４】 前記ｘを、０．２０原子％とすること
を特徴とする請求項３３記載の方法。 - 【請求項３５】 基板と、アクティブ領域と、ドレイン
領域と、ソース領域と、ゲートと、パッシベーション領
域と、１つまたは複数の金属領域とを備えた薄膜トラン
ジスタであって、前記アクティブ領域が多結晶Ｓｉ1-x
Ｇｅx 合金材料層とシリコンのチャネル層とを含んでお
り、前記シリコンのチャネル層が前記多結晶Ｓｉ1-x Ｇ
ｅx 合金材料層と前記ゲートとの間に形成されており、
前記ｘの範囲が０．０５〜０．４０原子％であることを
特徴とする薄膜トランジスタ。 - 【請求項３６】 前記シリコンのチャネル層の厚さを１
００オングストローム以下としたことを特徴とする請求
項３５記載の薄膜トランジスタ。 - 【請求項３７】 前記シリコンのチャネル層の厚さを５
０オングストローム以下としたことを特徴とする請求項
３６記載の薄膜トランジスタ。 - 【請求項３８】 前記ｘの範囲を０．１０〜０．３０原
子％としたことを特徴とする請求項３５記載の薄膜トラ
ンジスタ。 - 【請求項３９】 前記ｘを、０．２０原子％としたこと
を特徴とする請求項３８記載の薄膜トランジスタ。 - 【請求項４０】 前記多結晶Ｓｉ1-x Ｇｅx 層の厚さの
範囲を１００オングストローム〜１５００オングストロ
ームとしたことを特徴とする請求項３５記載の薄膜トラ
ンジスタ。 - 【請求項４１】 前記多結晶Ｓｉ1-x Ｇｅx 層の厚さの
範囲を１００オングストローム〜１０００オングストロ
ームとしたことを特徴とする請求項４０記載の薄膜トラ
ンジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/411,203 US5828084A (en) | 1995-03-27 | 1995-03-27 | High performance poly-SiGe thin film transistor |
| US411203 | 1995-03-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098319A true JPH098319A (ja) | 1997-01-10 |
Family
ID=23628009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8072584A Pending JPH098319A (ja) | 1995-03-27 | 1996-03-27 | 多結晶ＳｉＧｅ薄膜トランジスタ及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US5828084A (ja) |
| JP (1) | JPH098319A (ja) |
| KR (1) | KR100325493B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0971416A1 (en) * | 1998-01-26 | 2000-01-12 | Sony Corporation | Memory device and method of manufacturing the same, and integrated circuit and method of manufacturing semiconductor device |
| JP2008235658A (ja) * | 2007-03-22 | 2008-10-02 | Hitachi Ltd | 薄膜トランジスタ及びそれを用いた有機ｅｌ表示装置 |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5828084A (en) * | 1995-03-27 | 1998-10-27 | Sony Corporation | High performance poly-SiGe thin film transistor |
| TW371796B (en) * | 1995-09-08 | 1999-10-11 | Semiconductor Energy Lab Co Ltd | Method and apparatus for manufacturing a semiconductor device |
| JP3581459B2 (ja) * | 1995-10-24 | 2004-10-27 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US5827773A (en) * | 1997-03-07 | 1998-10-27 | Sharp Microelectronics Technology, Inc. | Method for forming polycrystalline silicon from the crystallization of microcrystalline silicon |
| JPH11204434A (ja) * | 1998-01-12 | 1999-07-30 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US6034408A (en) * | 1998-05-14 | 2000-03-07 | International Business Machines Corporation | Solid state thermal switch |
| US7153729B1 (en) * | 1998-07-15 | 2006-12-26 | Semiconductor Energy Laboratory Co., Ltd. | Crystalline semiconductor thin film, method of fabricating the same, semiconductor device, and method of fabricating the same |
| US6306694B1 (en) * | 1999-03-12 | 2001-10-23 | Semiconductor Energy Laboratory Co., Ltd. | Process of fabricating a semiconductor device |
| US6512504B1 (en) | 1999-04-27 | 2003-01-28 | Semiconductor Energy Laborayory Co., Ltd. | Electronic device and electronic apparatus |
| TW480728B (en) * | 2001-02-02 | 2002-03-21 | Hannstar Display Corp | Polysilicon thin film transistor structure and the manufacturing method thereof |
| US6855584B2 (en) | 2001-03-29 | 2005-02-15 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| US6436760B1 (en) | 2001-04-19 | 2002-08-20 | International Business Machines Corporation | Method for reducing surface oxide in polysilicon processing |
| JP4854866B2 (ja) * | 2001-04-27 | 2012-01-18 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| TW550648B (en) * | 2001-07-02 | 2003-09-01 | Semiconductor Energy Lab | Semiconductor device and method of manufacturing the same |
| JP2005527102A (ja) * | 2001-07-24 | 2005-09-08 | クリー インコーポレイテッド | 高電子移動度トランジスタ及びその製造方法 |
| US6703293B2 (en) * | 2002-07-11 | 2004-03-09 | Sharp Laboratories Of America, Inc. | Implantation at elevated temperatures for amorphization re-crystallization of Si1-xGex films on silicon substrates |
| EP1482069A1 (en) * | 2003-05-28 | 2004-12-01 | Interuniversitair Microelektronica Centrum Vzw | Method for producing polycrystalline silicon germanium suitable for micromachining |
| EP1473383B1 (en) * | 2003-04-29 | 2012-08-15 | Imec | Method for producing polycrystalline silicon germanium suitable for micromachining |
| DE102004036971B4 (de) * | 2004-07-30 | 2009-07-30 | Advanced Micro Devices, Inc., Sunnyvale | Technik zur Bewertung lokaler elektrischer Eigenschaften in Halbleiterbauelementen |
| JP2007005395A (ja) * | 2005-06-21 | 2007-01-11 | Mitsubishi Electric Corp | 薄膜トランジスタ |
| US7692263B2 (en) | 2006-11-21 | 2010-04-06 | Cree, Inc. | High voltage GaN transistors |
| JP5527966B2 (ja) * | 2007-12-28 | 2014-06-25 | 株式会社半導体エネルギー研究所 | 薄膜トランジスタ |
| KR101510212B1 (ko) * | 2008-06-05 | 2015-04-10 | 삼성전자주식회사 | 산화물 반도체 박막 트랜지스터의 제조방법 |
| US8257722B2 (en) | 2008-09-15 | 2012-09-04 | Cv Ingenuity Corp. | Local delivery of water-soluble or water-insoluble therapeutic agents to the surface of body lumens |
| US9198968B2 (en) | 2008-09-15 | 2015-12-01 | The Spectranetics Corporation | Local delivery of water-soluble or water-insoluble therapeutic agents to the surface of body lumens |
| US8128951B2 (en) * | 2008-09-15 | 2012-03-06 | Cv Ingenuity Corp. | Local delivery of water-soluble or water-insoluble therapeutic agents to the surface of body lumens |
| US8114429B2 (en) | 2008-09-15 | 2012-02-14 | Cv Ingenuity Corp. | Local delivery of water-soluble or water-insoluble therapeutic agents to the surface of body lumens |
| KR20130136063A (ko) | 2012-06-04 | 2013-12-12 | 삼성디스플레이 주식회사 | 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법 |
| US9956385B2 (en) | 2012-06-28 | 2018-05-01 | The Spectranetics Corporation | Post-processing of a medical device to control morphology and mechanical properties |
| CN102832203B (zh) * | 2012-08-29 | 2014-10-08 | 北京大学 | 栅氧化层界面陷阱密度测试结构及测试方法 |
| CN107134496B (zh) * | 2016-02-29 | 2019-05-31 | 昆山工研院新型平板显示技术中心有限公司 | 薄膜晶体管及其制造方法、显示面板及显示装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3331601A1 (de) * | 1982-09-02 | 1984-03-08 | Canon K.K., Tokyo | Halbleitervorrichtung |
| US5241197A (en) * | 1989-01-25 | 1993-08-31 | Hitachi, Ltd. | Transistor provided with strained germanium layer |
| US5019882A (en) * | 1989-05-15 | 1991-05-28 | International Business Machines Corporation | Germanium channel silicon MOSFET |
| US5250818A (en) * | 1991-03-01 | 1993-10-05 | Board Of Trustees Of Leland Stanford University | Low temperature germanium-silicon on insulator thin-film transistor |
| US5461250A (en) * | 1992-08-10 | 1995-10-24 | International Business Machines Corporation | SiGe thin film or SOI MOSFET and method for making the same |
| TW264575B (ja) * | 1993-10-29 | 1995-12-01 | Handotai Energy Kenkyusho Kk | |
| US5828084A (en) * | 1995-03-27 | 1998-10-27 | Sony Corporation | High performance poly-SiGe thin film transistor |
-
1995
- 1995-03-27 US US08/411,203 patent/US5828084A/en not_active Expired - Lifetime
-
1996
- 1996-03-26 KR KR1019960008244A patent/KR100325493B1/ko not_active IP Right Cessation
- 1996-03-27 JP JP8072584A patent/JPH098319A/ja active Pending
-
1997
- 1997-12-23 US US08/997,326 patent/US6444509B1/en not_active Expired - Fee Related
-
2002
- 2002-09-03 US US10/232,700 patent/US6638797B2/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0971416A1 (en) * | 1998-01-26 | 2000-01-12 | Sony Corporation | Memory device and method of manufacturing the same, and integrated circuit and method of manufacturing semiconductor device |
| EP0971416A4 (en) * | 1998-01-26 | 2000-08-09 | Sony Corp | MEMORY DEVICE AND CORRESPONDING MANUFACTURING METHOD, AND INTEGRATED CIRCUIT AND CORRESPONDING MANUFACTURING METHOD |
| US6285055B1 (en) | 1998-01-26 | 2001-09-04 | Sony Corporation | Memory device and method of manufacturing the same, and integrated circuit and method of manufacturing semiconductor device |
| JP2008235658A (ja) * | 2007-03-22 | 2008-10-02 | Hitachi Ltd | 薄膜トランジスタ及びそれを用いた有機ｅｌ表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100325493B1 (ko) | 2002-08-13 |
| US6444509B1 (en) | 2002-09-03 |
| US5828084A (en) | 1998-10-27 |
| US20030071307A1 (en) | 2003-04-17 |
| US6638797B2 (en) | 2003-10-28 |
| KR960036149A (ko) | 1996-10-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH098319A (ja) | 多結晶ＳｉＧｅ薄膜トランジスタ及びその製造方法 | |
| US4814292A (en) | Process of fabricating a semiconductor device involving densification and recrystallization of amorphous silicon | |
| Giust et al. | High-performance thin-film transistors fabricated using excimer laser processing and grain engineering | |
| US5275851A (en) | Low temperature crystallization and patterning of amorphous silicon films on electrically insulating substrates | |
| US6723541B2 (en) | Method of producing semiconductor device and semiconductor substrate | |
| US6235563B1 (en) | Semiconductor device and method of manufacturing the same | |
| JP2001024194A (ja) | 半導体装置の製造方法及び半導体装置 | |
| US6716726B2 (en) | Thin film semiconductor device containing polycrystalline Si—Ge alloy and method for producing thereof | |
| JPH09153458A (ja) | 薄膜半導体装置およびその製造方法 | |
| Tsai et al. | Effects of Ge on Material and Electrical Properties of Polycrystalline Si1− x Ge x for Thin‐Film Transistors | |
| EP0588487A2 (en) | Method of making thin film transistors | |
| US6486046B2 (en) | Method of forming polycrystalline semiconductor film | |
| Kouvatsos et al. | Polycrystalline silicon thin film transistors fabricated in various solid phase crystallized films deposited on glass substrates | |
| JP3203652B2 (ja) | 半導体薄膜の製造方法 | |
| JPH0888172A (ja) | 多結晶シリコン膜の作製方法 | |
| JP2003051600A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP2875412B2 (ja) | 半導体素子の製造法 | |
| JP2773203B2 (ja) | 半導体装置の製造方法 | |
| Chou et al. | Interaction of a polycrystalline silicon/SiO2/silicon substrate under thermal/electrical fields | |
| Seo et al. | Lateral solid phase recrystallization (L-SPR) from the crystal seed selectively formed by excimer laser annealing (ELA) in Ge-ion-implanted A-Si films | |
| JP2001210820A (ja) | 半導体装置およびその製造方法 | |
| JPH04100210A (ja) | 半導体装置の製造方法 | |
| JP2910752B2 (ja) | 半導体装置の製造方法 | |
| Choi et al. | Thin-Film Transistors Fabricated With Poly-Si Films Crystallized by Microwave Annealing | |
| Sameshima et al. | Carrier Transport in Polycrystalline and Amorphous Silicon Thin Film Transistors |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070619 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20070919 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070925 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071211 |