JPH09153458A - 薄膜半導体装置およびその製造方法 - Google Patents

薄膜半導体装置およびその製造方法

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JPH09153458A JP8187884A JP18788496A JPH09153458A JP H09153458 A JPH09153458 A JP H09153458A JP 8187884 A JP8187884 A JP 8187884A JP 18788496 A JP18788496 A JP 18788496A JP H09153458 A JPH09153458 A JP H09153458A
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裕 瀧澤
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Fujitsu Ltd
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Abstract

(57)【要約】 【課題】アモルファス膜を結晶化した結晶化半導体膜を
有する半導体装置において、結晶化半導体膜の結晶性を
向上させ、同時に結晶核として作用する金属間化合物に
起因する結晶化半導体膜の電気的特性の劣化を確実に抑
止する。 【解決手段】 アモルファス膜に、金属間化合物を形成
する金属元素と、VIｂ族あるいはVII ｂ族より選ばれた
非金属元素とを導入し、熱処理によりアモルファス膜を
結晶化させた後、より低温で熱処理工程を実行し、前記
金属間化合物に前記非金属元素を反応させ、電気的に不
活性は不定比化合物に変換する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス型液晶表示装置等に用いられている多結晶薄膜トラ
ンジスタの製造方法に関する。小型・軽量で持ち運びに
便利な液晶表示装置が、携帯用端末等の表示装置に広く
用いられるようになっている。近年、個人情報の集中処
理を携帯端末で行うために、フルカラー表示の可能な、
低消費電力ディスフレイとして、ポリシリコン薄膜トラ
ンジスタ（ＴＦＴ）を用いた液晶表示装置（ＬＣＤ）が
着目されている。
【０００２】ポリシリコンＴＦＴは、透過型のＬＣＤに
用いた場合、現在主流のアモルファスシリコンを用いる
ものに比べて、同じ明るさの補助光源（バックライト）
を用いても、より明るい表示が得られるという特徴があ
る。また、文字認識やイメージ入力の機能をディスプレ
イに付加する場合、ポリシリコンＴＦＴを用いてこれら
の回路をディスプレイに同時に組み込むことができると
いう特徴がある。
【０００３】一方、ポリシリコンＴＦＴでは、良質なポ
リシリコン膜が要求されている。従来実用化されている
ポリシリコンＴＦＴの形成技術では、石英基板を用いて
比較的高い温度（６００°Ｃ以上）でポリシリコン膜を
形成していた。しかし、この技術では、アモルファスシ
リコンＴＦＴを使ったＬＣＤの場合と異なり、安価な、
ただし低融点の硬質ガラスを利用することが出来ないた
め、大型の表示素子を作ることが困難だった。そこで、
石英よりも安価な硬質ガラスを用いて大面積基板を形成
するために、硬質ガラス上にアモルファスシリコン膜を
堆積し、これに紫外線波長のエキシマレーザ光を照射す
ることにより結晶化し、ポリシリコン膜を得る得る技術
が最近提案されている。しかし、大面積を均一に、再現
性良くレーザ光で照射することは極めて困難である。
【０００４】
【従来の技術】一方、量産への適用が難しいレーザ照射
を必要としない技術も提案されている。かかる方法で
は、ＮｉやＣｏ、Ｓｎ、Ｐｔ等の遷移金属あるいは貴金
属と半導体の金属間化合物（シリサイド）等を結晶核と
して、非晶質半導体膜（アモルファスシリコン膜等）に
接触、あるいは含有させ、比較的低温の熱処理（〜６０
０°Ｃ）を加えることで結晶化させる。このような、結
晶核を導入することによるアモルファスシリコンの結晶
化現象は古くから知られており、例えばアルミニウムを
結晶核として利用する場合、シリコンでは２００°Ｃ程
度、ゲルマニウムでは１５０°Ｃ程度の低温の加熱によ
って非晶質膜が結晶化できることが良く知られている。
例えば、Fumiya OKI, et al., "Effects of Deposited
Metals on the Crystallization Temperature of Amorp
hous Germanium Film," Japanese Journal of Applied
Physics, vol.8, 1969, p.1056, あるいは S.F. Gong,
et. al., "Al-doped and Sb-doped polycrystalline si
licon obtained by means of metal-induced crystalli
zation," Journal of Applied Physics, vol.62, no.9,
1987, pp.3726-3732 を参照。
【０００５】
【発明が解決しようとする課題】ところが、これらの方
法では、非晶質半導体膜に金属間化合物を接触あるいは
含有させる必要があるため、一般的に、出来上がった結
晶性半導体膜中に、これらの金属間化合物や金属が残留
してしまう問題点を有する。結晶中に残留した金属は一
般にバンドギャップ中に準位を形成し、キャリアを生成
したりあるいはキャリアのトラップとなり、半導体本来
の伝導性を変化させる原因となる。また、金属間化合物
が結晶粒界に偏析し、バンドギャップの中央付近に準位
を形成することも知られている。例えば、R. Rizk et a
l., "Electrical and structurealstudies of copper a
nd nickel precipitation in a Σ=25 silicon bicryst
al," Journal of Applied Physics, vol.76, no.2, (19
94), pp.952-958を参照。
【０００６】これらの準位がＰＮ接合部に存在する場
合、準位を介して容易にキャリアが通過できるため、ダ
イオードやトランジスタのオフ電流が上昇したり、また
伝導性の変化の為に素子特性がばらつくという欠点を生
じていた。図２５（ａ）〜（ｄ）は、結晶核を導入して
行う、従来のアモルファスシリコン膜の結晶化の工程を
示す。
【０００７】図２５（ａ）を参照するに、ガラス等の基
板１上にアモルファスシリコン膜２を、プラズマＣＶＤ
法等の低温堆積法により、３０〜２００ｎｍの厚さに形
成する。次に、図２５（ｂ）の工程において、図２５
（ａ）のアモルファスシリコン膜２を、基板１ごと、硝
酸銀や硫酸銅、あるいは塩化ニッケル等の金属塩の水溶
液２６中に浸漬し、アモルファスシリコン膜２の表面に
かかる金属原子３を吸着させる。
【０００８】さらに、図２５（ｃ）の工程で、アモルフ
ァスシリコン膜２を、乾燥の後基板１と共に電気炉等の
中で熱処理することにより、前記金属原子３はアモルフ
ァスシリコン膜２中に拡散し、結晶核を形成する。ま
た、かかる熱処理工程においては、先に図２５（ｂ）の
工程でアモルファスシリコン層２中に含ませられた金属
元素の濃度が所定の固溶限界を越えると相分離が生じ金
属元素のシリサイド７が析出するが、かかるシリサイド
も結晶核として作用する。
【０００９】そこで、結晶核３あるいは７が存在する状
態で熱処理を継続することにより、アモルファスシリコ
ン層２は結晶化し、図２５（ｄ）に示したように結晶粒
界５で画成された結晶粒６を含む多結晶のポリシリコン
膜、あるいは単結晶シリコン膜が得られる。金属元素を
導入して結晶核を形成した場合、アモルファスシリコン
層２の結晶化は１５０〜５５０°Ｃ程度の、通常の硬質
ガラス基板上での処理に適した低い温度でも進行する。
これらの金属元素を導入しない場合、結晶化には６００
°Ｃ以上の温度が必要である。従って、このようにして
形成されたポリシリコン膜あるいは単結晶シリコン膜上
に素子を形成することにより、光透過率の高い液晶表示
装置を、安価な硬質ガラス基板を使って形成することが
できる。
【００１０】一方、これらの導入された金属元素３ある
いはシリサイド結晶核７は、アモルファスシリコン層２
の結晶化の後も得られたポリシリコン層２中に残留する
ため、得られたポリシリコン層２の電気的特性が、これ
らの不純物元素によりかなり影響されてしまう。例え
ば、結晶核となったシリサイドの粒子７は図２６に示す
ように結晶粒界５に偏析する傾向を示し、結晶粒界に導
電性の領域を形成する。また一部の金属元素はそのまま
結晶粒中に不純物元素として残り、図２７のバンド構造
図に示すように深い不純物準位Ｌを形成する。ただし、
図２７において、伝導帯の下端をＥｃで、また価電子帯
の上端をＥｖで示す。
【００１１】図２７を参照するに、ｐ型半導体とｎ型半
導体とが接合面ｘにおいてｐｎ接合を形成しており、接
合面ｘにおいて電位障壁ｂが形成されているのがわか
る。ただし、図２７においてＥｆは電子のフェルミレベ
ルである。このようなｐｎ接合では、電位障壁ｂの存在
により、周知のように整流作用が生じるはずであるが、
接合面ｘ、すなわち結晶粒界にシリサイドや不純物金属
による深い不純物準位Ｌが形成されていると、伝導帯中
の電子がこのような不純物準位Ｌを介してｎ型領域から
ｐ型領域へと移動できるようになってしまい、リーク電
流が発生する。特に、シリサイドの場合、不純物準位が
単一のエネルギ値に集中するため、リーク電流を生じや
すい。かかるリーク電流は、図２５（ｄ）に矢印８で示
すように粒界を通る電流路を形成する。
【００１２】そこで、本発明は、半導体との金属間化合
物を結晶核として結晶化を行う工程を含む薄膜半導体装
置の製造方法において、ばらつきが少なく、良好な特性
を得られる製造方法を提供することを目的とする。本発
明の別の目的は、結晶化シリコン膜中に確実に不活性化
合物を形成し、残留させることのできる薄膜半導体装置
の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】本発明は、上記の課題
を、請求項１に記載したように、アモルファス半導体膜
の結晶化工程を含む半導体装置の製造方法において、前
記アモルファス半導体膜中に、金属間化合物を形成する
少なくとも一の金属元素と、VIb 族あるいはVIIb族から
選ばれる少なくとも一の非金属元素とを導入する工程
と、前記金属元素および非金属元素を導入されたアモル
ファス半導体膜を、熱処理して結晶化させる結晶化工程
とを含むことを特徴とする薄膜半導体装置の製造方法に
より、または請求項２に記載したように、前記非金属元
素は、Ｏ，Ｓ，Ｃｌ，Ｆよりなる群より選ばれることを
特徴とする請求項１記載の薄膜半導体装置の製造方法に
より、または請求項３に記載したように、前記少なくと
も一の金属元素を導入する工程は、前記アモルファス半
導体膜に第１および第２の金属元素を導入する工程を含
み、前記結晶化工程は、前記アモルファス半導体膜を、
前記第１および第２の金属元素および前記非金属元素を
含んだ状態で熱処理を行うことを特徴とする請求項１記
載の薄膜半導体装置の製造方法により、または請求項４
に記載したように、前記第１および第２の金属元素はＮ
ｉおよびＰｔよりなり、前記非金属元素はＯを含み、さ
らに前記熱処理工程は、結晶化した半導体膜中にＰｔＮ
ｉＯが反応生成物として形成されるように実行されるこ
とを特徴とする請求項３記載の薄膜半導体装置の製造方
法により、または請求項５に記載したように、前記第１
および第２の金属元素はＮｉおよびＡｕよりなり、前記
非金属元素はＯを含み、さらに前記熱処理工程は、結晶
化した半導体膜中にＡｕＮｉＯが反応生成物として形成
されるように実行されることを特徴とする請求項３記載
の薄膜半導体装置の製造方法により、または請求項６に
記載したように、前記第１および第２のの金属元素は
Ｂ，Ａｌ，Ｆｅ，Ｃｏ，Ｎｉ，Ｍｏ，Ａｇ，Ｉｎ，Ｓ
ｎ，Ｈｆ，Ｗ，Ｐｔ，Ａｕ，Ｐｂ，Ｐｂ，Ｂｉより選ば
れることを特徴とする請求項３記載の薄膜半導体装置の
製造方法により、または請求項７に記載したように、絶
縁支持基板と；前記絶縁支持基板上に形成された結晶質
シリコン層と；前記結晶質シリコン層上に形成された活
性領域とを備えた半導体装置において、前記結晶質シリ
コン膜は、金属間化合物を形成する少なくとも一の金属
元素と、VIb 族あるいはVIIb族から選ばれる少なくとも
一の非金属元素とを含むことを特徴とする薄膜半導体装
置により、または請求項８に記載したように、前記非金
属元素は、Ｏ，Ｓ，Ｃｌ，Ｆよりなる群より選ばれるこ
とを特徴とする請求項７記載の薄膜半導体装置により、
または請求項９に記載したように、液晶層を封止するガ
ラス基板と；前記ガラス基板の一の側に形成された複数
の画素電極と；前記画素電極の各々に対応して形成され
た薄膜トランジスタとを備えた液晶表示装置において、
前記薄膜トランジスタは、前記ガラス基板上に形成され
た結晶質シリコン膜と、前記結晶質シリコン膜上に形成
された活性領域とよりなり、前記結晶質シリコン膜は、
金属間化合物を形成する少なくとも一の金属元素と、VI
b 族あるいはVIIb族から選ばれる少なくとも一の非金属
元素とを含むことを特徴とする液晶表示装置により、ま
たは請求項１０に記載したように、基板上に、半導体膜
を、アモルファス膜として堆積する堆積工程と、前記ア
モルファス膜中に、金属間化合物を形成する少なくとも
一の金属元素を導入する金属元素導入工程と、前記アモ
ルファス膜中に前記金属元素を分散させる金属元素分散
工程と、前記金属元素を導入されたアモルファス膜を結
晶化させ、前記半導体膜として、前記基板上に結晶化半
導体膜を形成する結晶化工程とを含む薄膜半導体装置の
製造方法において、さらに、前記半導体膜中に、VIb 族
あるいはVIIb族から選ばれる少なくとも一の非金属元素
とを導入する非金属元素導入工程と、前記非金属元素導
入工程の後、前記半導体膜中に前記非金属元素とを分散
させる非金属元素分散工程と、前記結晶化工程の後、前
記結晶化半導体膜を、前記結晶化工程よりも低い温度で
熱処理し、前記金属元素と前記非金属元素の析出物を形
成する析出物形成工程とを含むことを特徴とする薄膜半
導体装置の製造方法により、または請求項１１に記載し
たように、前記堆積工程と、前記金属元素導入工程と、
前記非金属元素導入工程と、前記分散工程と、前記結晶
化工程のうち、少なくとも二つの工程を同時に実行する
ことを特徴とする請求項１０記載の薄膜半導体装置の製
造方法により、または請求項１２に記載したように、前
記結晶化工程は、前記半導体膜に、紫外光および赤外光
の少なくとも一方を照射する工程を含むことを特徴とす
る請求項１０または１１記載の薄膜半導体装置の製造方
法により、または請求項１３に記載したように、前記分
散工程は、前記金属元素と前記非金属元素とが導入され
た後、前記半導体膜に紫外光および赤外光の少なくとも
一方を照射する工程を含むことを特徴とする請求項１０
〜１２のうちいずれか一項記載の薄膜半導体装置の製造
方法により、または請求項１４に記載したように、前記
析出工程は、前記堆積工程と、前記金属元素導入工程
と、前記非金属元素導入工程と、前記結晶化工程の各工
程を通じて前記半導体膜が到達する最高温度よりも低い
温度で、前記半導体膜を熱処理する工程を含むことを特
徴とする請求項１０〜１３のうちいずれか一項記載の薄
膜半導体装置の製造方法により、または請求項１５に記
載したように、前記分散工程は、前記少なくとも一の金
属元素と少なくとも一の非金属元素とを導入された半導
体膜を溶融する工程と、前記溶融した半導体膜を過冷却
する工程とを含むことを特徴とする請求項１０〜１４の
うちいずれか一項記載の薄膜半導体装置の製造方法によ
り、または請求項１６に記載したように、前記結晶化工
程および前記析出物形成工程は、さらに前記過冷却した
半導体膜を熱処理する熱処理工程よりなることを特徴と
する請求項１５記載の薄膜半導体装置の製造方法によ
り、または請求項１７に記載したように、前記結晶化半
導体膜上に、薄膜半導体装置のゲート絶縁膜となる絶縁
膜を形成する絶縁膜形成工程と、前記絶縁膜上にゲート
電極となる金属膜を形成する工程と、前記絶縁膜および
前記金属膜をパターニングして、ゲート絶縁膜およびゲ
ート電極を形成する工程と、前記ゲート絶縁膜の両側に
おいて、前記結晶化半導体膜上に、ソース電極およびド
レイン電極を形成する工程とをさらに含み、前記非金属
元素導入工程は、前記堆積工程と同時に実行され、前記
析出物形成工程を、前記絶縁膜形成工程の後で実行する
ことを特徴とする請求項１０〜１６のうち、いずれか一
項記載の薄膜半導体装置の製造方法により、または請求
項１８に記載したように、さらに、前記結晶化半導体膜
中に、IIIB族またはVB族より選ばれる不純物を添加する
工程と、前記不純物を活性化する工程とよりなるドーピ
ング工程を含み、前記析出物形成工程を、前記ドーピン
グ工程の後で実行することを特徴とする請求項１０〜１
７のうち、いずれか一項記載の薄膜半導体装置の製造方
法により、または請求項１９に記載したように、前記結
晶化半導体膜上に、薄膜半導体装置のゲート絶縁膜とな
る絶縁膜を形成する絶縁膜形成工程と、前記絶縁膜上に
ゲート電極となる金属膜を形成する工程と、前記絶縁膜
および前記金属膜をパターニングして、ゲート絶縁膜お
よびゲート電極を形成する工程と、前記ゲート絶縁膜の
両側において、前記結晶化半導体膜上に、ソース電極お
よびドレイン電極を形成する工程とをさらに含み、前記
非金属元素導入工程は前記ドーピング工程の後で実行さ
れ、前記非金属元素を、前記半導体膜の一部分に、前記
ゲート電極をマスクとして使ったイオン注入法により、
選択的に導入することを特徴とする請求項１０〜１８の
うち、いずれか一項記載の薄膜半導体装置の製造方法に
より、または請求項２０に記載したように、前記堆積工
程と前記金属元素導入工程とは実質的に同時に実行さ
れ、さらに前記ドーピング工程は、前記不純物を、前記
アモルファス膜中に、前記堆積工程と同時に導入する第
１のドーピング工程と、前記結晶化工程の後で、前記不
純物を前記結晶化半導体膜中に、選択的にイオン注入す
る第２のドーピング工程とを含むことを特徴とする請求
項１９記載の薄膜半導体装置により解決する。
【００１４】以下、本発明の原理を説明する。図１は本
発明の原理を説明する図である。図１を参照するに、
（ａ）の状態では硬質ガラス等の基板１上にアモルファ
スシリコン膜２が低温の堆積工程、典型的にはプラズマ
ＣＶＤ法により形成されており、このようにして形成さ
れたアモルファスシリコン膜２中に、金属間化合物７を
形成する金属元素４と、VIb 族あるいはVIIb族から選ば
れる非金属元素３とを導入する。
【００１５】次に、このようにして非金属元素３および
金属元素４を導入されたアモルファスシリコン膜２を熱
処理することにより、図１（ｂ）に示すように、Ｓｉと
金属元素３の金属間化合物７が結晶核として作用し、ア
モルファスシリコン膜２は結晶化する。その際、図９で
も説明したように、金属間化合物７は、結晶粒６の粒界
１１に偏析する傾向を示す。
【００１６】本発明では、かかる熱処理に続く冷却工程
の際、さらに前記非金属元素４が結晶核７と反応し、図
１（ｃ）に示すように、結晶化シリコン膜２中に電気的
に不活性な化合物８が形成される。また、結晶粒６内に
おいても、金属元素４は非金属元素３と結合して、電気
的に不活性な化合物９が形成される。かかる化合物８あ
るいは９は導電性を示さず、あるいは不純物準位を形成
することがないため、かかる結晶化シリコン膜２中に活
性半導体装置を形成しても、その動作が影響されること
がない。
【００１７】その際、本発明では、アモルファス膜とし
て堆積された半導体膜中に、前記半導体膜の結晶化工程
に続く冷却工程で形成される不活性化合物を、結晶化工
程の後で、結晶化工程よりも低い温度で熱処理すること
により、仮りに結晶化半導体膜にその後加えられた薄膜
半導体装置の製造に伴う熱処理あるいはイオン注入工程
等により、前記不活性化合物が前記金属元素と非金属元
素とに分解していても、かかる不活性化合物を、前記結
晶化半導体膜中に確実に残留させることができる。
【００１８】図２は、かかる結晶化シリコン膜中に形成
したｐｎ接合のバンド構造を示す。図２よりわかるよう
に、化合物８あるいは９は、伝導帯Ｅｃと価電子帯Ｅｖ
との間に準位を形成せず、従って図２７に現れたような
不純物準位Ｌは実質的に消滅する。従って、かかる不純
物準位Ｌを介したリーク電流、あるいは膜２の電気的特
性のばらつきも、実質的に消滅する。すなわち、膜２上
に薄膜トランジスタ等の半導体装置を形成した場合、従
来結晶核により結晶化させたシリコン膜を半導体装置の
活性層に使った場合に生じていたリーク電流の増大の問
題を回避することができる。
【００１９】前記非金属元素３は、Ｏ，Ｓ，Ｃｌ，Ｆよ
り選択するのが好ましい。また、前記金属元素は、Ｉ
ｎ，Ｓｎ，Ｎｉ，Ｃｏ，Ｍｏ，Ｈｆ，Ｗ，Ａｌより選ば
れるのが好ましく、さらに、Ａｕ，Ａｇ，Ｐｔより選ば
れる第２の金属元素を前記アモルファスシリコン膜中に
添加するのが好ましい。その結果、前記結晶化シリコン
膜２中には、前記化合物８あるいは９として、例えばＰ
ｔＮｉＯあるいはＡｕＮｉＯ等の不定比化合物が形成さ
れる。
【００２０】これらの不定比化合物が、結晶化シリコン
膜２中の粒界１１に析出しても、膜２上に形成された半
導体装置、例えば薄膜トランジスタのオン電流が減少す
る等の問題は生じない。例えば、Ａｌを金属元素４とし
てアモルファスシリコン膜２に導入した場合、形成され
るシリサイドが結晶核７として作用するためには約２×
１０17ｃｍ-3程度の量を導入する必要があるが、この場
合、非金属元素３として同程度のＯを導入する必要があ
る。このような場合においても、形成された薄膜トラン
ジスタのオン電流が減少するようなことはない。
【００２１】
【発明の実施の形態】以下、本発明を好ましい実施例に
ついて図面を参照しながら説明する。図３は、本発明の
第１実施例による結晶化シリコン膜の形成工程を説明す
る図である。
【００２２】図３（ａ）を参照するに、硬質ガラス基板
１上にプラズマＣＶＤ法により、水素化アモルファスシ
リコン膜２を、典型的には１００ｎｍの厚さに堆積す
る。さらにこのようにして形成されたアモルファスシリ
コン膜２中に、金属元素４ａおよび４ｂとしてＮｉとＰ
ｔを、イオン注入法により、それぞれ３６ｋｅＶおよび
１２０ｋｅＶの加速電圧の下、２×１０17ｃｍ-3および
２×１０17ｃｍ-3の濃度で導入する。さらに、非金属元
素３として、Ｏを、やはりイオン注入法により、２０ｋ
ｅＶの加速電圧および１×１０17ｃｍ-3の濃度で導入す
る。
【００２３】次に、図３（ｂ）の工程で、イオン注入さ
れたアモルファスシリコン膜２を、約５５０°Ｃの温度
で、窒素ガス等の不活性ガスを流しながら、３時間程度
熱処理する。かかる熱処理の結果、アモルファスシリコ
ン膜２中には金属元素４ａ，４ｂと膜２中のＳｉとの反
応によりシリサイド７が形成され、かかるシリサイド７
を核としてアモルファスシリコン膜２の結晶化が進行す
る。結晶化の結果、アモルファスシリコン膜２は、粒界
１１で隔てられた多数の結晶粒６を含む多結晶シリコン
膜に変化し、シリサイド７はかかる結晶粒界１１に偏析
する。
【００２４】かかる、熱処理の後、図３（ｃ）の工程に
おいて基板は５５０°Ｃ以下の温度に冷却されるが、か
かる冷却の際、図３（ａ）の工程で導入されたＰｔやＯ
がシリサイド７を形成するＮｉＳｉx と反応し、その結
果、結晶化したポリシリコン膜２中には、組成がＮｉＰ
ｔx Ｏy で表される不定比化合物８，９（ｘ〜３，ｙ〜
４）が形成される。かかる不定比化合物８，９は準位を
作らないため、このような不定比化合物が結晶粒界１１
あるいは結晶粒内に形成されても、得られたポリシリコ
ン膜２の電気的特性が劣化することはない。すなわち、
図３（ｃ）の工程で得られたポリシリコン膜上に薄膜ト
ランジスタ等の活性半導体装置を形成した場合、従来生
じていたオフ電流の増加等の問題が回避される。
【００２５】一方、図３（ａ）の工程アモルファスシリ
コン膜２中にＰｔあるいはＯを導入しなかった場合、図
３（ｂ）の工程で添加されたＮｉがニッケルシリサイド
７としてポリシリコン膜２中に残留するが、ＮｉＳｉは
Ｓｉの伝導帯Ｅｃ下端の０．６５ｅＶ付近に準位を形成
してしまい、図１０で説明したような、好ましくないリ
ーク電流が発生してしまう。
【００２６】図３（ａ）〜（ｃ）の工程は、熱処理を５
５０°Ｃ以下の低温で実行する必要がある、安価な硬質
ガラスを使った薄膜半導体装置の製造に特に適してい
る。図３（ａ）の工程において、アモルファス半導体膜
２に導入される金属元素はＮｉ，Ｐｔに限定されるもの
ではなく、他の金属元素であっても構わない。
【００２７】例えば、金属元素４ａとしてＳｎを、また
金属元素４ｂとしてＰｔを使うことも可能である。この
場合、典型的には、Ｓｎは７７ｋｅＶの加速電圧で、ま
たＰｔは１２０ｋｅＶの加速電圧でイオン注入され、ア
モルファスシリコン膜２中における各元素の濃度は、例
えば、Ｓｎ：２×１０17ｃｍ-3；Ｐｔ：１×１０17ｃｍ
-3；Ｏ：１×１０17ｃｍ-3に設定される。この場合に
は、図３（ｃ）の工程で、組成がＳｎＰｔx Ｏy で表さ
れる不定比化合物が形成される。
【００２８】図３（ａ）の工程で導入される金属元素４
ａはＮｉやＳｎに限定されるものではなく、シリサイド
を形成する金属元素であればよい。これには、Ｉｎ，Ｓ
ｎ，Ｎｉ，Ｃｏ，Ｆｅ，Ｍｏ，Ｈｆ，Ｗ，Ａｌ等が含ま
れる。また、第２の金属元素４ｂとしては、金属元素４
ａと反応するものであればよく、特に深い準位を形成す
る不純物であるのが好ましい。これは、ゲート電極によ
り誘起されるキャリアをトランジスタがオフになった場
合に速やかに消滅させるためである。金属元素４ｂに
は、Ａｕ，Ａｇ，Ｐｔ等が含まれる。また、非金属元素
は、低い熱処理温度でシリサイドを形成する金属と化合
物を形成できるVIb 族あるいはVIIb族の元素であるのが
好ましく、Ｏ，Ｓ，Ｃｌ，Ｆ等が含まれる。
【００２９】また、本発明による熱処理工程は、プラズ
マＣＶＤ法により形成されたアモルファスシリコン膜に
限定されるものではなく、キャスト法で形成された多結
晶半導体膜においても、好ましくない不純物金属元素を
安定化するのにも有用である。
【００３０】次に、本発明の第２実施例による薄膜トラ
ンジスタの製造工程を、図４（ａ）〜（ｃ）および図５
（ｄ）〜（ｅ）を参照しながら説明する。図４（ａ）を
参照するに、硬質ガラス基板１上にＡｕおよびＳｎをド
ープしたＩＴＯ膜１２（Ｉｎ2 Ｏ3 ・ＳｎＯ2 ）をスパ
ッタ法により、約１００ｎｍの厚さに堆積し、これをパ
ターニングしてソース電極１２ａおよびドレイン電極１
２ｂを、間にガラス基板１が露出するように形成する。
【００３１】次に、図４（ｂ）の工程で、図４（ａ）の
構造上にアモルファスシリコン膜１３を、プラズマＣＶ
Ｄ法により約８０ｎｍの厚さに堆積し、これをさらに５
５０°Ｃに保持した炉の中で、不活性ガスを流しながら
４時間熱処理する。かかる熱処理の結果、ＩＴＯよりな
るソース電極１２ａおよびドレイン電極１２ｂからＩ
ｎ，Ｓｎ，ＡｕおよびＯがアモルファスシリコン膜１３
に拡散し、拡散したＩｎとＳｉの反応により生成したシ
リサイドを核に、アモルファスシリコン膜１３の結晶化
が生じる。さらに、これに引き続く冷却工程において、
前記シリサイドとＡｕおよびＯが反応し、不活性な不定
比化合物ＳｎＡｕx Ｏy が、結晶化の結果得られたポリ
シリコン膜１３中に形成される。
【００３２】さらに、図４（ｃ）の工程で、ゲート絶縁
膜となるＳｉＯ2 膜１４を、プラズマＣＶＤ法により、
３００ｎｍの厚さに堆積し、さらにゲート電極としてＡ
ｌ層１５を、スパッタ法により、３００ｎｍの厚さに堆
積する。次に、図５（ｄ）の工程で、Ａｌ層１５および
その下のＳｉＯ2 膜１４をパターニングし、ゲート電極
１５Ａおよびゲート絶縁膜１４Ａを形成する。さらに、
ゲート電極１５Ａをマスクにしてポリシリコン膜１３に
ＰあるいはＡｓをイオン注入し、ｎチャネル型薄膜トラ
ンジスタのｎ+ 型ソースコンタクト領域１３Ａおよびｎ
+ 型ドレインコンタクト領域１３Ｂを形成する。ただ
し、形成される薄膜トランジスタがｐチャネル型である
場合には、ドーパントとしてＢが使われる。
【００３３】さらに、図５（ｅ）の工程においてポリシ
リコン膜１３およびＩＴＯ膜１２をパターニングし、例
えば液晶セルを駆動する画素電極１２Ａを形成する。上
記実施例においても、アモルファスシリコン膜１３中に
結晶核を導入することにより、安価な硬質ガラスを基板
１に使うことが可能な低温においてアモルファスシリコ
ン膜１３を結晶化させることができ、また結晶化により
形成されたポリシリコン膜中に残留する不純物元素によ
る半導体装置の動作特性の劣化を抑止るすることができ
る。
【００３４】本実施例において、ソース電極１２ａ，ド
レイン領域１２ｂを構成する透光性導電膜１２は、ＩＴ
Ｏに限定されるものではなく、ＺｎＯあるいはＮｉＯを
使ってもよい。また、前記ＩＴＯ膜１２においても、ド
ーパントはＡｕおよびＳｎに限定されるものではなく、
ＮｉあるいはＰｔをドープしてもよい。
【００３５】次に、本発明の第３実施例を、図６を参照
しながら説明する。図６（ａ）において、硬質ガラス基
板１上にアモルファスシリコン膜２を前記第１実施例と
同様に堆積し、さらに本実施例ではアモルファスシリコ
ン膜２上に、さらにニッケルビスヘサフルオロアセチル
アセトナート（Ｎｉ（ＨＦＡ）2 ），プラチナビスピバ
ロイルメタナート（Ｐｔ（ＤＰＭ）2 ），テトラエチル
オルソシラン（ＴＥＯＳ）を、キシレン、エタノール等
の溶媒に溶解させた溶液をスピンコーティング法により
塗布し、さらに１２０°Ｃの窒素雰囲気中で３０分間、
２００°Ｃの窒素雰囲気中でさらに３０分間加熱して、
アモルファスシリコン膜２上に、Ｎｉ，ＰｔおよびＳｉ
を含む有機膜２１を形成した。
【００３６】さらに図６（ａ）の構造を、５５０°Ｃに
保持した電気炉中に保持し、酸素を２．５ＳＬＭ、窒素
を２．５ＳＬＭの流量で流しながら４時間の熱処理を行
った。その結果、前記有機膜２１からＣが除去され、図
６（ｂ）に示すように、有機膜２１はＮｉおよびＰｔを
含んだＳｉＯ2 膜２１’に変化する。さらに、かかる熱
処理に際してＮｉおよびＰｔがＳｉＯ2 膜２１’からア
モルファスシリコン膜２に拡散し、シリサイドが形成さ
れる。さらに、かかるシリサイドを結晶核に、アモルフ
ァスシリコン膜２が結晶化し、膜２はポリシリコン膜に
変化する。
【００３７】さらに、ポリシリコン膜２を冷却し、取り
出す際に、シリサイドにＯおよびＰｔが化合し、シリサ
イドが電気的に不活性な化合物に変化する。その結果、
かかるポリシリコン膜２上に半導体装置を形成した場
合、かかる不純物元素による特性の劣化が回避される。
【００３８】本実施例において、膜２に導入される不純
物元素はＮｉおよびＰｔに限定されるものではなく、先
に説明した他の元素を導入することも可能である。ま
た、導入される金属元素は２種類に限定されるものでは
なく、３種類あるいはそれ以上の金属元素を導入しても
よい。同様に、導入される非金属元素は２種類以上導入
してもよい。これは、本実施例のみでなく、先に説明し
たどの実施例についても当てはまる。
【００３９】本実施例において、図６（ｂ）の工程でＳ
ｉＯ2 膜２１’をＨＦで溶解・除去することにより、図
３（ｃ）と実質的に同一の構造を得ることができる。図
６（ｂ）の構成において、ＮｉあるいはＰｔ等の金属元
素を含むＳｉＯ2 膜２１’は必ずしも図６（ａ）の有機
膜２１を変換して形成する必要はなく、直接にアモルフ
ァスシリコン膜２上に形成することもできる。例えば、
アモルファスシリコン膜２を担持したガラス基板１をプ
ラズマＣＶＤ装置の反応室に保持し、反応室の内圧を
０．５Ｔｏｒｒに保持しつつ、ＳｉＨ4 ガスを４０ＳＣ
ＣＭ、Ｈ 2 ガスを１６０ＳＣＣＭ、Ｎ2 Ｏガスを４０Ｓ
ＣＣＭの流量で導入する。同時に、１００ＳＣＣＭの流
量のアルゴンガスをキャリアとして、ニッケルビスヘキ
サフルオロアセチルアセトナート（Ｎｉ（ＨＦＡ）2 ）
とプラチナビスピバロイルメタナート（Ｐｔ（ＤＰＭ）
2 ）とをさらに反応室中に導入し、１３．５６ＭＨ z の
高周波電源を２００Ｗの出力で駆動してグロー放電を発
生させることにより、ＮｉとＰｔとを含んだＳｉＯ2 膜
２１’を、アモルファスシリコン膜２上に、直接に形成
する。かかる方法によれば、アモルファスシリコン膜２
の有機膜２１からのＣによる汚染が抑止される。アモル
ファスシリコン膜２の結晶化は、含まれる金属元素の濃
度が１０17ｃｍ-3程度でも生じさせることができ、従っ
てこれらの金属元素の原料として蒸気圧が低い材料を使
った場合でも、本発明は実施可能である。
【００４０】図７は図６（ｂ）の構造上に薄膜半導体装
置を形成する、本発明の第４実施例による半導体装置の
製造方法を示す。図７（ａ）を参照するに、ＳｉＯ2 膜
２１’上にゲート電極としてＡｌ層２２を、スパッタリ
ングにより、３００ｎｍの厚さに堆積し、次いで図７
（ｂ）の工程でこれをパターニングし、ゲート電極２２
Ａを形成する。さらに、図７（ｂ）の工程では、ＳｉＯ
2 膜２１’がパターニングされ、ゲート電極２２Ａ下部
にゲート絶縁膜２１Ａが形成される。
【００４１】さらに、図７（ｃ）の工程において、アモ
ルファスシリコン膜を結晶化させたポリシリコン膜２中
に、ゲート電極２２ＡをマスクにＰイオンのイオン注入
を行い、ｎ+ 型のソース領域２Ａおよびドレイン領域２
Ｂを形成し、さらにソース領域２Ａおよびドレイン領域
２Ｂに対応して、電極２Ｃおよび２Ｄをそれぞれ形成す
る。
【００４２】本実施例では、アモルファスシリコン膜２
を金属元素およびＯによりドープするためのＳｉＯ2 膜
２１’が、形成される薄膜トランジスタのゲート絶縁膜
を兼用し、従って薄膜トランジスタの製造工程が簡素化
される。以上説明した実施例では、アモルファスシリコ
ン膜への金属元素および非金属元素のドーピングが前記
膜上に堆積した別の膜からの拡散によりなされていた
が、本発明はこれらの特定の方法に限定されるものでは
なく、ガラス基板上に、はじめから前記金属元素および
非金属元素を含んだ状態でアモルファスシリコン膜を形
成することが可能である。
【００４３】例えば、ガラス基板１をプラズマＣＶＤ装
置の反応室に保持し、内圧を０．６Ｔｏｒｒに保持しつ
つ、反応室内にＳｉＨ4 ガスを４０ＳＣＣＭ、Ｈ2 ガス
を１６０ＳＣＣＭ、Ｈ2 により１％まで希釈したＮ2 Ｏ
ガスを３ＳＣＣＭの流量で導入する。同時に、１００Ｓ
ＣＣＭの流量のアルゴンガスを各々のキャリアとして、
ニッケルビスヘキサフルオロアセチルアセトナート（Ｎ
ｉ（ＨＦＡ）2 ）とプラチナビスピバロイルメタナート
（Ｐｔ（ＤＰＭ）2 ）とをさらに反応室中に導入し、１
３．５６ＭＨz の高周波電源を駆動して、２００Ｗの出
力で反応室にグロー放電を誘起し、ガスを分解させる。
その結果、ガラス基板１上に、Ｎｉ，Ｐｔ，Ｏ等を含む
アモルファスシリコン膜を堆積することができる。
【００４４】かかるアモルファスシリコン膜は、熱処理
により、ＮｉＳｉx を核として容易に結晶化し、しかも
冷却の際にＮｉＳｉx が電気的に不活性な不定比化合物
に変化するため、結晶化により得られるポリシリコン膜
の電気的特性が劣化することがない。
【００４５】図８（ａ）〜（ｃ），図９（ｄ）〜（ｅ）
は、本発明の第５実施例による結晶化シリコン膜の形成
工程を説明する図である。図８（ａ）を参照するに、硬
質ガラス（例えばコーニング社製７０５９ガラス）基板
１上に、平行平板型プラズマＣＶＤ装置を使ったＳｉＨ
4 のＲＦグロー放電により、水素化アモルファスシリコ
ン膜２を、典型的には５００ｎｍの厚さに堆積する。さ
らに、このようにして形成されたアモルファスシリコン
膜２を、基板１と共に、ＮｉＣｌ2 水溶液（濃度１０ｍ
ｇＮｉ／ｌ）中に浸漬し、Ｎｉ原子３をアモルファスシ
リコン膜２上に吸着させる。さらに、前記基板１および
アモルファスシリコン膜２を前記水溶液から引き上げ、
乾燥させた後、Ｏ+ イオン４を、イオン注入法により、
前記アモルファスシリコン膜２中に、５×１０19ｃｍ -3
の濃度で導入する。その結果、図８（ｂ）の構造が得ら
れる。
【００４６】次に、図８（ｂ）の構造を、窒素雰囲気の
電気炉中において、５５０°Ｃで４時間熱処理し、図８
（ｃ）に示すように、アモルファスシリコン膜２を結晶
化させる。アモルファスシリコン膜２は、図２５に示し
たのと同様な、結晶粒界５で画成されたシリコン結晶粒
６よりなるポリシリコン組織を有する。かかるポリシリ
コン膜２では、先に図１（ｂ）の工程で導入したＮｉと
Ｏとが結合し、粒界５に先に説明した電気的に不活性な
化合物８が偏析して形成される。
【００４７】本実施例では、さらにポリシリコン膜２の
結晶性を向上させるため、図９（ｄ）の工程において、
図８（ｃ）の構造を、発振波長が３０８ｎｍ、照射エネ
ルギ密度が３００ｍＪ／ｃｍ2 のエキシマレーザで照射
する。かかるレーザ照射により、ポリシリコン膜２はガ
ラス基板１上において溶融し、固化後には、残留するア
モルファス成分の割合はほとんど０％になる。すなわ
ち、ポリシリコン膜２は、薄膜半導体装置の活性領域を
構成するのに適した、高い電子移動度を示す。
【００４８】しかし、かかるレーザ照射に伴うポリシリ
コン膜２の急激な温度変化は、前記化合物８を元のＮｉ
あるいはＮｉシリサイド３とＯ４に分解させるため、図
９（ｄ）の構造では、ポリシリコン膜２上に薄膜半導体
装置を形成した場合、リーク電流の増大および電気特性
のばらつきの問題が再び生じてしまう。
【００４９】そこで、本発明では、図９（ｅ）の工程に
おいて、アークランプを使ったランプアニール法によ
り、基板を７５０°Ｃで６０秒間加熱し、Ｎｉあるいは
Ｎｉシリサイドを再び酸化させて不活性化合物８を形成
する。形成される不活性化合物８は、先の場合と同様
に、主に結晶粒界５に偏析し、リーク電流の経路を遮断
する。
【００５０】上記図９（ｅ）の工程において、本実施例
ではランプアニール法を使っているが、ランプアニール
法では、半導体膜２のみならず、ガラス基板１までもが
全体的に加熱される。そこで、ガラス基板１の変形を避
けるために、図９（ｅ）のランプアニール工程は、８５
０°Ｃ以下の温度で行い、継続時間も６０秒以内に限定
するのが好ましい。
【００５１】本実施例において、結晶化を促進する金属
はＮｉに限定されるものではなく、Ａｕ、Ｃｕ、Ａｌ等
を使ってもよい。また、金属の添加方法も、先に説明し
たＮｉの塩化物水溶液中への浸漬に限定されるものでは
なく、硝酸塩や酢酸塩等を使うこともできる。
【００５２】また、図９（ｄ）のポリシリコン膜２の再
結晶化工程において、加熱源はエキシマレーザに限定さ
れるものではなく、基板１全体を赤外線ヒータにより加
熱して行なってもよい。また、この工程をランプアニー
ルにより実行することも可能であるし、電気炉中におい
て実行することも可能である。
【００５３】図１０（ａ）〜（ｃ）は本発明の第６実施
例を示す。ただし、図面中、先に説明した部分には同一
の参照符号を付し、説明を省略する。図１０（ａ）を参
照するに、本実施例では、ガラス基板１上のアモルファ
スシリコン膜２中に、Ｎｉ原子３およびＯ原子４をイオ
ン注入法により、イオンビームＩを照射することにより
導入する。ただし、イオンビームＩはＮｉイオンビーム
あるいはＯ+ イオンビームを表す。
【００５４】図１０（ａ）に示すイオン注入直後の状態
では、注入されたＮｉ３あるいはＯ原子４はアモルファ
スシリコン膜２の表面近傍に集中しているため、図１０
（ｂ）に示す熱処理工程を例えば５５０°Ｃで４時間行
い、導入されたＮｉおよびＯ原子３，４をアモルファス
シリコン膜２中に拡散させる。かかる熱処理により、ア
モルファスシリコン膜２は、ＮｉあるいはＮｉシリサイ
ドを核に結晶化し、結晶粒界５で画成された結晶粒６よ
りなるポリシリコン膜２に変換される。
【００５５】本実施例では、さらに図１０（ｂ）の工程
の後、図１０（ｃ）の工程において、前記ポリシリコン
膜２を基板１と共により低い４５０°Ｃの温度で３時間
熱処理し、前記Ｎｉ原子３とＯ原子４とを結合させ、こ
れらを電気的に不活性な化合物８に変換する。
【００５６】５００°Ｃ以上の高い温度では、Ｎｉの拡
散係数が大きく、Ｏと結合したＮｉは容易に解離して拡
散する。本実施例では、これに対し、図１０（ｃ）の工
程における熱処理の温度を５００°Ｃ以下、好ましくは
４５０°Ｃ以下とすることにより、化合物８の分解を抑
止し、ポリシリコン膜２上に形成される薄膜半導体装置
の電気的特性を安定化させる。
【００５７】図１１（ａ）〜（ｃ）は、本発明の第７実
施例を示す。ただし、図面中、先に説明した部分には対
応する参照符号を付し、説明を省略する。図１１（ａ）
を参照するに、基板１上のアモルファスシリコン膜２上
には、Ｎｉ原子３およびＰｔ原子３’を含む酸化シリコ
ン膜１０が形成され、図１１（ｂ）の工程において前記
酸化シリコン膜１０からの固相拡散により、Ｎｉ原子
３、Ｐｔ原子３’およびＯ原子４をアモルファスシリコ
ン膜２中に導入する。
【００５８】このうち、図１１（ａ）の工程は、例えば
ガラス基板１上のアモルファスシリコン膜２上に、ニッ
ケルビスヘキサフルオロアセチルアセトナート（Ｎｉ
（ＨＦＡ）2 ）、プラチナビスジピバロイルメタナート
（Ｐｔ（ＤＰＭ）2 ）およびテトラエチルオルソシラン
（ＴＥＯＳ）を、キシレン、エタノール等の有機溶剤中
に溶解させた溶液をスピンコート法により塗布し、２０
００回転／分の回転速度で厚さを均一化させた後、２０
０°Ｃの窒素雰囲気中で３０分間加熱して溶剤を除去す
る工程を含む。
【００５９】一方、図１１（ｂ）の工程は、電気炉中
等、準熱平衡条件環境下で実行してＮｉ，Ｐｔ等の原子
を固相拡散によりアモルファスシリコン膜２中に導入し
てもよいが、ＰｔはＮｉに比べて拡散速度が遅く、また
Ｓｉ中の固溶限界もＮｉとＰｔとでは異なるので、アモ
ルファスシリコン膜２にエキシマレーザの照射を行い、
アモルファスシリコン膜２を溶融させることにより、こ
れらの元素を導入するのがより好ましい。エキシマレー
ザは１０〜１５０ｎ秒程度の非常に短時間の照射を行な
うことができるため、ガラス基板１に実質的な温度上昇
を生じることなく、融点が１４１４°Ｃのシリコン膜２
を溶融させることができる。エキシマレーザを使った場
合、シリコン膜２は非常に高い温度に加熱されるため、
各元素の拡散係数の違いは問題にならず、Ｎｉ，Ｐｔ，
Ｏとも、膜２中に均一に分布する。
【００６０】レーザ照射に伴う溶融の後、シリコン膜２
は１μ秒以下の短時間で固化するが、このような過冷却
状態では、結晶化シリコン膜２中における各金属元素の
固溶限界は、熱平衡状態にある場合よりも見かけ上大き
くなっており、その結果、かかるレーザ照射を行なうこ
とにより、ポリシリコン膜を、ＮｉやＰｔ等の金属元素
により、固相拡散では到達できない非常に高い濃度にド
ープすることが可能である。
【００６１】さらに、図１１（ｃ）の工程において、結
晶化したポリシリコン膜２を、好ましくは５５０°Ｃの
温度で２時間熱処理することにより、膜２中に導入され
たＮｉあるいはＰｔとＯとが結合し、電気的に不活性な
プラチナブロンズ（ＰｔＮｉ x Ｏy ）８が、主として結
晶粒界５に偏析して形成される。
【００６２】図１２（ａ）〜（ｃ），図１３（ｄ）〜
（ｆ），図１４（ｇ）〜（ｉ）は、本発明の第８実施例
による薄膜ＭＯＳトランジスタの製造工程を示す。ただ
し、図面中、先に説明した部分には対応する参照符号を
付し、説明を省略する。まず、図１２（ａ）の工程にお
いて、平行平板型プラズマＣＶＤ装置を使ってガラス基
板１上に水素化アモルファスシリコン膜２を、ＳｉＨ4
の分解により、５０ｎｍの厚さに堆積する。その際、プ
ラズマＣＶＤ装置の反応室中に残留するＨ2 Ｏを主体と
する気体を原料として、形成されるアモルファスシリコ
ン膜２にＯを１×１０19〜５×１０21／ｃｍ-3の濃度、
より好ましくは６×１０19／ｃｍ -3の濃度で導入する。
【００６３】次に、図１２（ｂ）の工程で、前記アモル
ファスシリコン膜２の表面をＯ中における高周波放電に
より５分間酸化し、薄い酸化膜２Ａを形成した。さら
に、このように酸化膜２Ａを形成されたアモルファスシ
リコン膜２を、ガラス基板１と共にＮｉＣｌ2 およびＰ
ｔＣｌ4 の水溶液中に浸漬し、酸化膜２Ａの表面にＮｉ
原子３およびＰｔ原子３’を吸着させる。かかる水溶液
は、ＮｉおよびＰｔをそれぞれ０．０１〜１０００ｍｇ
／ｌの割合で、より好ましくは１０ｍｇ／ｌの割合で含
むように調製する。
【００６４】さらに、このようにしてＮｉ原子３および
Ｐｔ原子３’を吸着した後、アモルファスシリコン膜２
は基板１とともに前記水溶液から引き上げられ、乾燥の
後、窒素雰囲気中、５５０°Ｃの温度で４時間の熱処理
を行うことにより、前記Ｎｉ原子３あるいはＰｔ原子
３’をアモルファスシリコン膜２中に、固相拡散により
導入する。その際、前記Ｎｉ原子３あるいはＰｔ原子
３’は前記アモルファスシリコン膜２中で結晶核として
作用し、アモルファスシリコン膜２はポリシリコン膜２
に変化する。この状態を図１２（ｂ）に示す。
【００６５】次に、図１２（ｂ）の構造に、波長が３０
８ｎｍのエキシマレーザ光を、３５０ｍＪ／ｃｍ2 の強
度で照射し、Ｎｉ，Ｐｔ，Ｏを膜２中に分散させ、さら
に図１２（ｃ）の工程で、前記酸化膜２Ａを、緩衝ＨＦ
水溶液により溶解・除去する。あるいは、先に図１２
（ｃ）の工程で酸化膜２Ａを除去した後にエキシマレー
ザの照射を行なってもよい。
【００６６】さらに、図１３（ｄ）の工程で、前記ポリ
シリコン膜２をフォトリソグラフィにより所望のパター
ンにパターニングし、前記ポリシリコン膜２上に、ゲー
ト酸化膜となる酸化シリコン膜１４を、ＳｉＨ4 および
Ｎ2 Ｏを使ったプラズマＣＶＤ法により、１２０ｎｍの
厚さに堆積する。次に、図１３（ｅ）の工程において、
図１３（ｄ）の構造を窒素雰囲気の電気炉中において５
５０°Ｃで２時間熱処理し、前記Ｎｉ，ＰｔおよびＯよ
りなり電気的に不活性な化合物であるＰｔＮｉ x Ｏy ８
を、結晶粒界５に沿って析出させる。その結果、図１３
（ｅ）の構造が得られる。
【００６７】次に、図１３（ｆ）の工程で、前記酸化シ
リコン膜１４上にゲート電極となるＡｌ膜１５を直流ス
パッタ法により３０ｎｍの厚さで堆積し、さらにこのよ
うにして堆積された前記Ａｌ膜１５およびその下の酸化
シリコン膜１４をパターニングすることにより、ゲート
酸化膜１４Ａおよびゲート電極１５Ａを有する図１４
（ｇ）の構造が得られる。ただし、図１４（ｇ）の構造
では、ゲート電極１５Ａは、側壁がゲート絶縁膜１４Ａ
の側縁から０．１５〜０．６μｍ、好ましくは０．３μ
ｍ程度内側に位置するようにサイドエッチングされる。
【００６８】さらに、図１４（ｈ）の工程において、Ｐ
+ を前記ゲート電極１５Ａおよびゲート絶縁膜１４Ａを
マスクにイオン注入し、さらにこれに引き続いてエキシ
マレーザ光による活性化を行なうことにより、前記ポリ
シリコン膜２中の、前記ゲート絶縁膜１４Ａの直ぐ外側
の領域にｎ型のソース領域１３Ａおよびドレイン領域１
３Ｂを有する薄膜ＭＯＳトランジスタが形成される。か
かるＭＯＳトランジスタでは、前記ゲート電極１５Ａの
側壁と前記ゲート酸化膜１４Ａの側縁との間の領域にい
わゆるオフセット領域１１ａ，１１ｂが形成されている
のがわかる。
【００６９】さらに、図１４（ｉ）の工程で、図１４
（ｈ）の構造をＳｉＮよりなる層間絶縁膜１７で覆い、
前記ソース領域１３Ａおよびドレイン領域１３Ｂに対応
してコンタクトホールを形成した後、得られた構造上に
さらに直流スパッタによりＣｒ膜を３００ｎｍの厚さに
堆積し、パターニングすることにより、ソース電極およ
びドレイン電極となる電極１３Ｃ，１３Ｄが形成され
る。
【００７０】図１４（ｈ），（ｉ）の薄膜トランジスタ
は、オフセット領域１１ａ，１１ｂを備えた構成を有す
るため、チャネル領域がポリシリコンで形成されていて
も、リーク電流の増大を抑止することができる。さらに
本発明では、ポリシリコン膜２中に前記電気的に不活性
な化合物８が形成されるため、かかる結晶化ポリシリコ
ン膜に特有の、結晶化の核となった金属元素を介したリ
ーク電流が抑止され、トランジスタの電気的特性が安定
化する。
【００７１】本実施例において、前記オフセット領域１
１ａ，１１ｂを低い不純物濃度にドープすれば、いわゆ
るＬＤＤ構造の薄膜ＭＯＳトランジスタを得ることがで
きる。例えば、図１４（ｈ）のレーザアニール工程にお
いて、イオン注入されたＰをソース領域１３Ａあるいは
ドレイン領域１３Ｂからゲート酸化膜１４Ａ直下のチャ
ネル領域に拡散させることにより、図１４（ｈ）あるい
は図１４（ｉ）のトランジスタをＬＤＤ構造にすること
ができる。
【００７２】図１５（ａ）〜（ｃ）は本発明の第９実施
例による薄膜ＭＯＳトランジスタの製造工程を示す。た
だし、図面中先に説明した部分には同一の参照符号を付
し、説明を省略する。図１５（ａ）は、先に説明した図
１４（ｈ）の工程に対応する工程を示す。
【００７３】図１４（ｈ）の工程では、すでに不活性化
合物８が形成されているポリシリコン膜２中にＰ+ のイ
オン注入を行なってソース領域１３Ａおよびドレイン領
域１３Ｂを形成していたが、ソース領域１３Ａやドレイ
ン領域１３Ｂにおいて良好なコンタクトを得ようとする
と、イオン注入を、ポリシリコン膜２が非晶質化するよ
うな非常に大きなドーズ量で実行する必要があり、かか
る高濃度での不純物のドープ、およびそれに引き続くエ
キシマレーザ照射による活性化の結果、ポリシリコン膜
２がダメージを受け、先に形成されていた不活性化合物
８が分解されてしまうおそれがある。
【００７４】そこで、本発明では、図１４（ｈ）に対応
する、エキシマレーザによる活性化工程を含む図１５
（ａ）の工程の後、図１５（ｂ）の工程においてポリシ
リコン膜２を３５０°Ｃで３時間熱処理し、いったん分
解してしまったＰｔＮｉx Ｏy８を再び結晶粒界５に析
出させる。
【００７５】図１５（ｂ）の工程後、図１５（ｃ）の工
程において図１４（ｉ）の工程と同一の工程が実行さ
れ、オフセットゲート構造を有する薄膜ＭＯＳトランジ
スタが形成される。図１５（ｂ）の工程において、ゲー
トパターン１５ＡがＡｌあるいはＡｌ合金ではなく、Ｗ
Ｓｉ等の高融点材料である場合には、より高い温度で熱
処理を実行することができる。
【００７６】次に、本発明の第１０実施例による薄膜Ｍ
ＯＳトランジスタの製造工程を、図１６（ａ）〜
（ｃ），図１７（ｄ）〜（ｆ），図１８（ｇ）を参照し
ながら説明する。ただし、図面中、先に説明した部分に
は同一の参照符号を付し、説明を省略する。
【００７７】本実施例では、まず図１６（ａ）の工程に
おいて、ガラス基板１上に水素化アモルファスシリコン
膜２を、プラズマＣＶＤ法により、約５０ｎｍの厚さに
堆積する。その際、先の実施例と異なり、本実施例で
は、膜２中に含まれるＯの濃度を可能な限り減少させ
る。すなわち、本実施例では、アモルファスシリコン膜
２は、含まれるＯの濃度が１×１０19ｃｍ-3以下、より
好ましくは３×１０18ｃｍ -3以下になるように形成され
る。さらに、図１６（ａ）の工程においては、形成され
たアモルファスシリコン膜２中に、Ｎｉ原子３およびＰ
ｔ原子３’が、前記本発明の第９実施例と同様にして導
入される。
【００７８】次に、図１６（ｂ）の工程において、前記
Ｎｉ原子およびＰｔ原子を核に、前記アモルファスシリ
コン膜２を結晶化させてポリシリコン膜２に変換し、さ
らに図１６（ｃ）の工程において、前記アモルファスシ
リコン膜２を必要な形状にパターニングした後、膜２上
にゲート酸化膜となる酸化シリコン膜およびゲート電極
となるＣｒ膜を逐次堆積し、さらにこれをパターニング
することにより、ゲート酸化膜１４Ａおよびゲート電極
１５Ａが形成される。
【００７９】さらに、図１７（ｄ）の工程において、前
記ポリシリコン膜２中に、ゲート電極１５Ａおよびゲー
ト酸化膜１４ＡをマスクにＰ+ をイオン注入し、さらに
注入されたＰ+ を活性化してソース領域１３Ａおよびド
レイン領域１３Ｂを形成する。
【００８０】さらに、本実施例では、図１７（ｄ）の工
程に引き続く図１７（ｅ）の工程において、前記ゲート
電極１５Ａをマスクに、Ｏ+ イオン４をソース領域１３
Ａ、ドレイン領域１３Ｂ、およびオフセット領域１１
ａ，１１ｂにイオン注入し、図１７（ｆ）の工程で、先
の実施例と同様に低温で熱処理することにより、不活性
化合物８を、ソース領域１３Ａおよびドレイン領域１３
Ｂ、およびこれに隣接するオフセット領域１１ａ，１１
ｂに析出させる。
【００８１】さらに、図１４（ｉ）の工程に対応する図
１８（ｇ）の工程が実行され、オフセットゲート構造を
有する薄膜ＭＯＳトランジスタが形成される。本実施例
では、Ｏを含む電気的に不活性な化合物８が前記オフセ
ット領域１１ａ，１１ｂの間のチャネル領域に形成され
ることがないため、かかる不活性化合物８によるトラン
ジスタのオン電流の減少が回避される。一方、リーク電
流は主としてソース領域１３Ａ、ドレイン領域１３Ｂ、
あるいはオフセット領域１１ａ，１１ｂに存在する金属
元素により影響されるものであり、本実施例では、これ
らの領域に不活性化合物８を形成することにより、リー
ク電流の問題も解決できる。
【００８２】なお、本実施例は、ＬＤＤ構造を有する薄
膜トランジスタの製造に対しても有効である。図１９
（ａ）〜（ｃ），図２０（ｄ）〜（ｆ），図２１（ｇ）
は、本発明の第１１実施例によるＬＤＤ構造を有する薄
膜ＭＯＳトランジスタの製造工程を示す。
【００８３】図１９（ａ）を参照するに、ガラス基板１
上に、プラズマＣＶＤ法により、水素化アモルファスシ
リコン膜２を、先の実施例と同様に、５０ｎｍの厚さに
堆積する。その際、プラズマＣＶＤ装置の反応室中に、
ＳｉＨ4 およびＮ2 Ｏの他にフォスフィン（ＰＨ3 ）を
導入し、形成されるアモルファスシリコン膜２中にＰ原
子１８を５×１０15／ｃｍ-3程度の濃度に導入する。換
言すると、前記アモルファスシリコン膜２はｎ型にドー
プされる。図１９（ａ）の工程では、先の実施例と同
様、プラズマＣＶＤ装置の反応室を高真空に排気し、反
応室中の酸素分圧を可能な限り減少させる。その結果、
このようにして形成されたアモルファスシリコン膜２中
のＯ濃度は１×１０19／ｃｍ-3以下、好ましくは３×１
０18ｃｍ-3以下になる。
【００８４】さらに、図１９（ａ）の工程において、前
記アモルファスシリコン膜２中にＮｉ原子３およびＰｔ
原子３’を先に説明した方法により導入しておく。次
に、図１９（ｂ）の工程において、前記図１９（ａ）の
構造を窒素雰囲気の電気炉中において５５０°Ｃで２時
間熱処理し、アモルファスシリコン膜２を結晶化させ、
ポリシリコン膜２に変換する。
【００８５】次に、図１９（ｃ）の工程において、前記
ポリシリコン膜２を所望の活性部の形状にパターニング
し、その上にゲート絶縁膜１４Ａおよびゲート電極１５
Ａを、先の実施例と同様に形成する。さらに、図２０
（ｄ）の工程で、前記ゲート電極１５Ａおよびその下の
ゲート絶縁膜１４Ａをマスクに、Ｐ+ のイオン注入を行
い、ソース領域１３Ａおよびドレイン領域１３Ｂをｎ+
型にドープする。同様にイオン注入により、ゲート絶縁
膜１４Ａの側縁とゲート電極１５Ａの側壁との間にＬＤ
Ｄ領域１１ａ，１１ｂを形成する。かかるＬＤＤ領域
は、周知のＬＤＤ構造と同様に、ゲート電極１５直下の
チャネル領域への電界の集中を緩和する。
【００８６】さらに、図２０（ｅ）の工程で、前記ゲー
ト電極１５ＡをマスクにＯイオンのイオン注入を行い、
前記ポリシリコン膜２のソース領域１３Ａ，ドレイン領
域１３ＢおよびＬＤＤ領域１１ａ，１１ｂにＯイオン４
を導入し、図２０（ｆ）の工程でポリシリコン膜２を５
５０°Ｃで２時間熱処理し、ＮｉあるいはＰｔを、電気
的に不活性な化合物８の形で結晶粒界５に析出させる。
【００８７】図２１（ｇ）は、このようにして形成され
た薄膜ＭＯＳトランジスタを、ソース・ドレイン電極１
３を形成した状態で示す。本発明において、ポリシリコ
ン膜２へのＯイオンの導入を、ゲート電極１５Ａをマス
クにして実行することにより、ＭＯＳトランジスタのオ
ン電流の減少が回避できる。一方、かかるオン電流の減
少が問題にならない用途では、図１２（ａ）の段階から
アモルファスシリコン膜２中にＯを導入してもよい。
【００８８】図２２は、本発明による薄膜ＭＯＳトラン
ジスタの特性を、従来の薄膜ＭＯＳトランジスタの特性
と比較して示す。図２２を参照するに、曲線１９は従来
の薄膜ＭＯＳトランジスタの特性を示し、１０-9Ａを越
えるオフ電流が流れるのがわかる。これに対し、曲線２
０は、本発明の第４実施例において、Ｎｉ，Ｐｔを１×
１０18／ｃｍ3 の濃度で添加し、さらにＯを６×１０19
／ｃｍ3 の濃度で添加したものについての結果を示す。
【００８９】図２２よりわかるように、本発明の薄膜Ｍ
ＯＳトランジスタではオフ電流を、液晶表示装置で要求
される１０-11 Ａ以下に減少させることが可能である。
また、図２２に示した曲線２１は、本発明の薄膜ＭＯＳ
トランジスタにおいて、Ｎｉ，ＰｔおよびＡｕを１×１
０18／ｃｍ3 の濃度で添加し、さらにＯを６×１０19／
ｃｍ3 の濃度で添加したものについての結果を示す。こ
の場合には、オフ電流がさらに減少することがわかる。
【００９０】本発明による薄膜ＭＯＳトランジスタは、
先にも説明したようにオフセットゲート構造あるいはＬ
ＤＤ構造を有するが、このようなトランジスタでは、オ
フセット領域あるいはＬＤＤ領域の抵抗値が適当である
場合にドレイン領域近傍における電界の集中が緩和さ
れ、これに伴いオフ電流が低減される。本発明では、先
に説明したリーク電流の低減以外にも、このようなオフ
セット領域の抵抗値の最適化を、ポリシリコン膜２にそ
の抵抗値を減少させるような不純物元素を添加すること
により実現できる。このような元素としては、キャリア
を生成するＰ，Ｂ，Ａｓ等の元素、あるいはＡｕ，Ｚ
ｎ，Ｓｎ，Ｃｕ等の偏析しにくい元素が適当である。先
に説明した特性曲線２１も、前記ＮｉおよびＰｔにさら
にＡｕを加えた場合の結果である。
【００９１】特に、偏析しにくい元素を添加した場合、
ポリシリコン膜中で結晶粒同志が薄い電気的に不活性な
析出物で隔てられていることに伴う動作特性の非線形
性、すなわち低いソースドレイン電圧でドレイン電流が
急激に減少する問題が軽減される。
【００９２】以上の説明では、アモルファスシリコン
膜、従って薄膜トランジスタの活性領域を構成するポリ
シリコン膜に添加する金属元素として、Ｎｉ，Ｐｔおよ
びＡｕの例を記載したが、本発明で使われる金属元素は
これらに限定されるものではなく、Ｂ，Ａｌ，Ｆｅ，Ｃ
ｏ，Ｎｉ，Ｚｎ，Ｈｆ，Ｗ，Ｍｏ，Ｐｄ，Ａｇ，Ｉｎ，
Ｂｉ，Ｓｎ，Ｐｂ等を用いてもよい。また、前記金属元
素と反応して電気的に不活性な化合物を形成する元素は
Ｏに限定されるものではなく、Ｓ，Ｆ，Ｃｌ等のVIＢ族
あるいはVII Ｂ族の非金属元素やＮを使うこともでき
る。
【００９３】図２３（ａ）〜（ｃ）は、本発明による結
晶化シリコン膜上に形成された薄膜トランジスタ、例え
ば図１４（ｉ）あるいは図１５（ｃ）、あるいは図１８
（ｇ）、あるいは図２１（ｇ）のトランジスタの動作特
性、特にオフセット領域１１ａ，１１ｂの電流−電圧特
性を示す。このうち、図２３（ａ）は、結晶化シリコン
膜を形成する際、アモルファスシリコン膜に１０ｐｐｍ
のＮｉのみを添加した従来例に対応する場合を、図２３
（ｂ）はアモルファスシリコン膜を結晶化させる際に前
記１０ｐｐｍのＮｉの他にＡｕおよびＯを添加した場合
を、さらに図２３（ｃ）は、アモルファスシリコン膜を
結晶化させる際に、前記１０ｐｐｍのＮｉの他にＡｕ，
ＰｔおよびＯをさらに添加した場合を示す。図２３
（ｂ）および２３（ｃ）の実験では、結晶化の後、より
低い温度で得られたポリシリコン膜をアニールしてい
る。
【００９４】図２３（ｂ），（ｃ）より明らかなよう
に、結晶化の際にＯを添加することにより、図２３
（ａ）の酸素を添加しなかった場合よりも、電流−電圧
特性のばらつきが著しく減少することがわかる。図２４
は、本発明による結晶化シリコン膜上に形成された薄膜
トランジスタを使った液晶表示装置の一部を示す図であ
る。
【００９５】図２４を参照するに、液晶表示装置は先に
説明した硬質ガラス基板１に対応するガラス基板５１上
に形成され、基板５１上には行方向に複数のゲートバス
５２が、また列方向に複数のデータバス５３が延在し、
ゲートバス５２とデータバス５３の交点の各々に薄膜ト
ランジスタＴＦＴが形成されている。さらに、各々の薄
膜トランジスタＴＦＴに対応して、図５（ｅ）の画素電
極１２Ａに対応する透明画素電極５４が形成されてい
る。ＴＦＴは、ゲートバス５２の一部を構成するゲート
電極Ｇと、ゲート電極Ｇの下に形成されたポリシリコン
膜中に、画素電極５４と接触して形成されたソース領域
Ｓと、同じポリシリコン膜中にデータバス５３と接触し
て形成されたドレイン領域Ｄとよりなる。
【００９６】ここで、薄膜トランジスタＴＦＴは、例え
ば図５（ｅ）あるいは図７（ｃ）、あるいは図１４
（ｉ）、あるいは図１５（ｃ）、あるいは図１８
（ｇ）、あるいは図２１（ｇ）に示した構成の、ガラス
基板１に対応するガラス基板５１上に形成されたポリシ
リコン膜上に形成されており、ポリシリコン膜は、先に
説明したように、アモルファスシリコン膜にシリサイド
等の金属間化合物を形成する金属元素を導入し、シリサ
イドを結晶核として結晶化させたものであり、その際、
さらにVIb 族あるいはVIIb族より選ばれる非金属元素を
アモルファスシリコン膜に導入することにより、導電性
のシリサイドを、冷却の際に電気的に不活性な不定比化
合物に変換する。その結果、薄膜トランジスタＴＦＴの
オフ電流が減少し、良好なスイッチング特性が得られ
る。かかる電気的に不活性な不定比化合物がポリシリコ
ン膜中に残留しても、薄膜トランジスタＴＦＴのオン電
流が減少する等の問題は生じない。
【００９７】硬質ガラス基板１あるいは５１としては、
安価なアルミナシリケートガラス、バリウム硼珪酸ガラ
ス等が使用可能である。先にも繰り返し説明したよう
に、本発明においてアモルファス半導体膜の結晶化に使
われる金属元素は、先に説明したＮｉ，ＰｔあるいはＡ
ｕに限定されるものではなく、Ｂ，Ａｌ，Ｆｅ，Ｃｏ，
Ｎｉ，Ｚｎ，Ｈｆ，Ｗ，Ｍｏ，Ｐｄ，Ａｇ，Ｉｎ，Ｂ
ｉ，Ｓｎ，Ｐｂ等を用いることもできる。また、結晶化
半導体膜中において添加金属元素を不活性化する非金属
元素は、Ｏに限定されるものではなく、Ｎ，Ｆ，Ｓ，Ｃ
ｌ等のVIＢ族あるいはVII Ｂ族の非金属元素を使うこと
もできる。
【００９８】次に、本発明の第１２実施例として、金属
元素としてＩｎ，Ａｌを使い、非金属元素としてＮを使
った例について説明する。本実施例では、先に説明した
のと同様な、通常の平行平板型プラズマＣＶＤ装置を使
い、いったん反応室容器の内壁にＳｉＮ膜を３００〜５
００ｎｍの厚さに形成した後、硬質ガラス基板上に、シ
ランガスを原料としたプラズマＣＶＤ法により、アモル
ファスシリコン膜を５０ｎｍ程度堆積させる。このよう
な、内壁にＳｉＮ膜を形成された反応容器中において堆
積されたアモルファスシリコン膜中には、堆積時にプラ
ズマが反応容器壁をエッチングすることにより、一般に
Ｎが含まれるこれは、メモリ効果として知られている。
本発明者の実験では、アモルファスシリコン膜中に含ま
れるＮの割合は、５×１０16ｃｍ-3程度であった。
【００９９】次に、このようにして堆積したアモルファ
スシリコン膜中に、イオン注入法により、Ｉｎを、膜厚
方向上の中心部付近において濃度が最大になるように、
例えば５×１０17原子／ｃｍ3 程度の濃度で導入した。
また、Ａｌを、同様に、５×１０16原子／ｃｍ3 程度の
濃度で導入した。
【０１００】さらに、このように、Ｎ，ＩｎおよびＡｌ
を導入されたアモルファスシリコン膜を、波長が２４８
ｎｍのＫｒＦエキシマレーザによりアニールし、前記元
素を膜中ひ拡散させると同時に、結晶化を行い、ポリシ
リコン膜を形成した。さらに、得られたポリシリコン膜
を、基板と共に、３５０°Ｃで２時間加熱し、膜中のＩ
ｎ，ＡｌおよびＮを再結合させた。
【０１０１】かかるアモルファスシリコン膜の結晶化で
は、Ｉｎ，Ａｌを添加することにより、結晶化速度が、
金属元素を添加しなかった場合と比較して約５０倍に増
大し、迅速な結晶化が可能になる。また、Ｉｎ，Ａｌの
いずれもが IIIb 族元素であることから、このようにし
て得られた結晶化Ｓｉ膜はｐ型にドープされやすい問題
点があるが、本実施例による方法では、Ｓｉ膜中にＮが
含まれることから、これらの元素を不活性化することが
可能である。例えば、得られたポリシリコン膜中には、
窒化Ａｌ（ＡｌＮx ）あるいは窒化インジウム（ＩｎＮ
x ）が形成される。
【０１０２】さらに、ＩｎおよびＮの濃度を適宜調整す
ることにより、得られたポリシリコン膜の導電型を、真
性から僅かにｐ型の範囲で変調することが可能である。
このため、本実施例による結晶化方法は、先に説明した
オフセットゲート構造を有する薄膜ＭＯＳトランジスタ
において、オフセット領域の抵抗値を所望の値に設定す
るのに有用である。このようなポリシリコン膜を使って
形成した薄膜トランジスタはリーク電流が少なく、素子
特性が安定する特長を有する。
【０１０３】本発明の第１３実施例では、アモルファス
シリコン膜を結晶化させる際に、金属元素としてＣｏ，
Ｆｅを使い、非金属元素としてＣｌ，Ｏ2 を使う。すな
わち、本実施例では、通常の平行平板型プラズマＣＶＤ
装置を使い、ジクロロシラン（ＳｉＨ2 Ｃｌ2 ），シラ
ン（ＳｉＨ4 ）およびＨ2 を原料として、ガラス基板上
にアモルファスシリコン膜を８０ｎｍ程度の厚さに堆積
し、さらに堆積したアモルファスシリコン膜上に、Ｃｏ
およびＦｅを含ませたエタノール希釈シラノールをスピ
ンコート法により塗布した後、乾燥させる。かかるＣｏ
およびＦｅを含むシラノールは、Ｃｏビスアセチルアセ
トナートあるいはＦｅトリスアセチルアセトナートより
形成できる。あるいは、市販のＭＯＤ（Metal Organic
Deposition）材料を使ってもよい。
【０１０４】次に、前記ＣｏおよびＦｅを含んだ材料を
塗布したアモルファスシリコン膜を、酸素を２０％程度
含む窒素雰囲気中、５５０°Ｃの温度で８時間熱処理
し、塗布した材料を酸化させる。その際、前記材料中に
含まれているＣｏ，Ｆｅが、雰囲気中の酸素と共に、ア
モルファスシリコン膜中に拡散し、アモルファスＳｉ膜
は、Ｃｏ，Ｆｅの拡散に伴って部分的に結晶化する。
【０１０５】さらに、ＨＦ（重量比１％）を使って、前
記部分的に結晶化したアモルファスシリコン膜上に残留
する酸化膜を除去した後、エキシマレーザによりアニー
ルし、結晶化させる。その際、Ｆｅ，Ｃｏは、結晶Ｓｉ
中への固溶限界が、Ｐｔ，Ａｕ，Ｎｉに比べて小さいた
め、エキシマレーザによるアニール工程では、結晶粒界
に偏析を生じやすいが、本発明では、粒界に析出したこ
れらの元素は膜中のＣｌあるいはＯと反応し、電気的に
不活性な化合物ＦｅＣｌx Ｏy やＣｏＣｌx Ｏ y を形成
するため、リーク電流の増大等の問題は生じない。
【０１０６】ＦｅやＡｕ，Ｃｕ等の重金属はシリコン中
において、いわゆる深い不純物準位を形成するが、本発
明では固溶限界を超えて添加することにより、これらの
元素を不活性化合物の形で粒界に析出させることができ
る。その結果、ポリシリコン層の抵抗を制御性よく低減
させることができる。本実施例の場合は、Ｆｅを過剰に
添加することにより、界面に前記Ｆｅの不活性化合物を
析出させる。
【０１０７】このようなポリシリコン膜を使って形成し
た薄膜トランジスタはリーク電流が少なく、素子特性が
安定する特長を有する。本発明の第１４実施例では、金
属元素としてＢおよびＦｅを使い、非金属元素としてＯ
を使う。
【０１０８】より具体的には、本実施例では、通常の平
行平板型プラズマＣＶＤ装置を使い、ＳｉＨ4 ，Ｈ2 お
よびＢ2 Ｈ6 （ジボラン）ガスを原料として、ガラス基
板上に、Ｂを含むアモルファスシリコン膜を約８０ｎｍ
の厚さに堆積する。その際、堆積したアモルファスシリ
コン膜中には、反応容器中の残留酸素に起因するＯが含
まれる。
【０１０９】堆積の後、アモルファスシリコン膜中に
は、イオン注入法により、Ｆｅが１０ 17原子／ｃｍ3 の
濃度で膜中に導入されるが、かかるＦｅを導入されたア
モルファスシリコン膜をさらに５５０°Ｃの温度で８時
間熱処理し、固相成長により結晶化させる。さらに、こ
の後、エキシマレーザを使ったアニールを行い、Ｆｅ，
Ｂを膜中に一様に拡散させ、同時に膜の結晶化を行な
う。
【０１１０】Ｂを添加することで固相成長速度は増大
し、最終的に得られるポリシリコン膜の結晶性も向上す
る。一方、十分な固相成長速度が得られるまでＢを添加
すると、得られるポリシリコン膜はｐ型になってしまう
ので、本実施例では、さらに得られた結晶化ポリシリコ
ン膜を、より低い５００°Ｃの温度で熱処理し、過剰な
Ｆｅ，Ｂを結晶粒界に析出させる。同時に、かかる熱処
理により、Ｆｅ−Ｂ結合を形成し、ポリシリコン膜の導
電型を真性に近づける。ここで、Ｆｅ−Ｂ結合は熱処理
後急冷すると容易に分解するため、低温での徐冷が不可
欠である。
【０１１１】このようなポリシリコン膜を使って形成し
た薄膜トランジスタはリーク電流が少なく、素子特性が
安定する特長を有する。本発明の第１５実施例では、金
属元素としてＮｉを、非金属元素としてＳを使う。
【０１１２】本実施例では、ガラス基板上に、電子ビー
ム蒸着法により、Ｎｉ膜を約５００ｎｍの厚さに堆積
し、次にこれを薄膜トランジスタのゲート電極の形状に
従って、フォトリソグラフィ法によりパターニングす
る。次に、プラズマＣＶＤ法により、かかるＮｉ膜上
に、まずＳｉＯ2 膜を約３００ｎｍの厚さに堆積し、さ
らにその上に、活性層として使われるアモルファスシリ
コン膜を約５０ｎｍの厚さに堆積する。
【０１１３】さらに、このようにして得られた基板をＳ
Ｆ6 ガスを使ったプラズマ雰囲気中に曝露し、アモルフ
ァスシリコン膜中にＦおよびＳを吸着させ、続いて窒素
雰囲気中、５５０°Ｃの温度で熱処理を行なう。かかる
熱処理の結果、ゲート電極からＮｉがＳｉＯ2 膜を横切
って拡散し、これに伴い、アモルファスシリコン膜が結
晶化する。さらに、かかる熱処理の結果、アモルファス
シリコン膜表面に吸着したＳが膜内部に拡散する。一
方、同時に吸着させたＦは膜中に実質的に残留すること
なく離脱する。
【０１１４】このようにして得られたＮｉおよびＳを含
むアモルファスシリコン膜を、レーザアニール法による
再結晶化により、ポリシリコン膜に変換し、得られたポ
リシリコン膜を、さらに、より低い５００°Ｃの温度で
４時間熱処理することにより、膜中のＮｉとＳとを化合
させ、結晶粒界にＮｉの硫化物（ＮｉＳx ）を析出させ
る。特に、ポリシリコン膜中にＯが残留する場合、硫酸
ニッケル（ＮｉＳＯ4）のような電気的に不活性な化合
物が形成される。
【０１１５】このようなポリシリコン膜を使って形成し
た薄膜トランジスタはリーク電流が少なく、素子特性が
安定する特長を有する。
【０１１６】
【発明の効果】請求項１〜９記載の本発明の特徴によれ
ば、ガラス基板上のアモルファスシリコン膜を結晶化し
て薄膜トランジスタの要部を構成するポリシリコン膜を
形成する際に、アモルファスシリコン膜中に金属間化合
物を形成する金属元素を少なくとも一種類導入すること
により、結晶核として作用するシリサイドを形成するこ
とができるため、結晶化の温度を、安価な硬質ガラスを
基板として使えるような低温に設定できる。その際、前
記少なくとも一種類の金属元素の他に、VIb 族あるいは
VIIb族の非金属元素を同時にアモルファスシリコン膜中
に導入することにより、基板を冷却する際に前記シリサ
イドを電気的に不活性な不定比化合物に変換することが
可能になり、得られた薄膜トランジスタの電気的特性の
劣化を回避することが可能になる。
【０１１７】請求項１０記載の本発明の特徴によれば、
基板上に形成されたアモルファス半導体膜中に、金属間
化合物を形成する少なくとも一の金属元素とVIb 族ある
いはVIIb族から選ばれる少なくとも一の非金属元素とを
導入して結晶化させる際、前記結晶化工程の後、前記結
晶化半導体膜を、前記結晶化工程におけるよりも低い温
度で熱処理することにより、電気的に不活性な前記金属
元素と前記非金属元素の析出物を、結晶化半導体膜中に
確実に形成することができ、これに伴いかかる結晶化半
導体膜上に形成された薄膜半導体装置のリーク電流を著
しく低減することができる。
【０１１８】請求項１１記載の本発明の特徴によれば、
半導体膜の堆積工程と、前記金属元素の導入工程と、前
記非金属元素の導入工程と、前記金属元素および非金属
元素を分散させる工程と、前記結晶化工程のうち、少な
くとも二つの工程を同時に実行することにより、薄膜半
導体装置の工程数を減らすことができる。
【０１１９】請求項１２，１３記載の本発明の特徴によ
れば、前記結晶化工程において、前記アモルファス半導
体膜に、紫外光および赤外光の少なくとも一方を照射す
ることにより、前記アモルファス半導体膜の結晶化を実
質的に完全に実行することができる。このような、完全
に結晶化した半導体膜では、電子移動度の低いアモルフ
ァス領域が存在しないため、形成される薄膜半導体装置
の動作速度が向上する。また、特に、結晶化の際に紫外
光あるいは赤外光をパルス的に照射することにより、基
板の温度を上昇させることなく半導体膜のみを溶融させ
ることができる。
【０１２０】請求項１４記載の本発明の特徴によれば、
前記析出工程において、前記半導体膜の堆積工程と、前
記少なくとも一の金属元素を導入する工程と、前記少な
くとも一の非金属元素を導入する工程と、前記結晶化工
程の各工程を通じて前記半導体膜が到達する最高温度よ
りも低い温度で前記アモルファス半導体膜を熱処理する
ことにより、高温になると前記金属元素と非金属元素と
に容易に分解する前記析出物を、前記結晶化半導体膜中
に確実に残留させることができる。
【０１２１】請求項１５，１６記載の本発明の特徴によ
れば、前記分散工程は、前記少なくとも一の金属元素と
少なくとも一の非金属元素とを導入された半導体膜を溶
融し、さらにこれを過冷却することにより、熱平衡状態
では不可能な、固溶限界を越える濃度の金属元素および
非金属元素を前記半導体膜中に導入することが可能にな
る。
【０１２２】請求項１７記載の本発明の特徴によれば、
前記結晶化半導体膜上に、薄膜半導体装置のゲート絶縁
膜となる絶縁膜を形成する絶縁膜形成工程と、前記絶縁
膜上にゲート電極となる金属膜を形成する工程と、前記
絶縁膜および前記金属膜をパターニングして、ゲート絶
縁膜およびゲート電極を形成する工程と、前記ゲート絶
縁膜の両側において、前記結晶化半導体膜上に、ソース
電極およびドレイン電極を形成する工程とをさらに実行
し、その際、前記非金属元素導入工程を前記堆積工程と
同時に実行し、前記析出物形成工程を、前記絶縁膜形成
工程の後で実行することにより、活性領域内に電気的に
不活性な析出物が形成された薄膜半導体装置を確実に形
成することができる。
【０１２３】請求項１８記載の本発明の特徴によれば、
前記析出物形成工程を、前記結晶化半導体膜中にIIIB族
またはVB族より選ばれる不純物を添加し、さらに活性化
するドーピング工程を行なった後で実行することによ
り、ドーピングに伴う結晶化半導体膜の非晶質化等によ
る前記析出物の分解を回避することができ、薄膜トラン
ジスタ中に不活性析出物を確実に残留させることができ
る。その結果、形成される薄膜トランジスタは、複雑な
ＬＤＤ構造を形成せずともリーク電流を減少させること
ができる。
【０１２４】請求項１９記載の本発明の特徴によれば、
前記非金属元素の導入を前記ドーピング工程の後で実行
し、その際前記非金属元素を、前記半導体膜の一部分
に、前記ゲート電極をマスクとして使ったイオン注入法
により、選択的に導入することにより、前記非金属元素
が薄膜トランジスタのチャネル領域に導入されることが
なく、前記電気的に不活性な析出物によるトランジスタ
のオン電流の減少が回避できる。
【０１２５】請求項２０記載の本発明の特徴によれば、
前記堆積工程と前記金属元素導入工程とを実質的に同時
に実行し、さらに前記ドーピング工程を、前記不純物を
前記アモルファス膜中に、前記堆積工程と同時に導入す
る第１のドーピング工程と、前記結晶化工程の後で、前
記不純物を前記結晶化半導体膜中に、選択的にイオン注
入する第２のドーピング工程とに分けて実行することに
より、薄膜トランジスタのチャネル領域に隣接して、オ
フセットゲート領域あるいはＬＤＤ領域を形成すること
ができる。
【図面の簡単な説明】
【図１】本発明の原理を示す図である。
【図２】本発明の原理を示す別の図である。
【図３】本発明の第１実施例による結晶化シリコン膜の
形成工程を示す図である。
【図４】本発明の第２実施例による薄膜トランジスタの
製造工程を示す図（その一）である。
【図５】本発明の第２実施例による薄膜トランジスタの
製造工程を示す図（その二）である。
【図６】本発明の第３実施例による結晶化シリコン膜の
形成工程を示す図である。
【図７】本発明の第４実施例による薄膜トランジスタの
製造工程を示す図である。
【図８】本発明の第５実施例によるアモルファスシリコ
ン膜の結晶化工程を説明する図（その一）である。
【図９】本発明の第５実施例によるアモルファスシリコ
ン膜の結晶化工程を説明する図（その二）である。
【図１０】本発明の第６実施例によるアモルファスシリ
コン膜の結晶化工程を説明する図である。
【図１１】本発明の第３実施例によるアモルファスシリ
コン膜の結晶化工程を説明する図である。
【図１２】本発明の第８実施例によるアモルファスシリ
コン膜の結晶化工程を説明する図（その一）である。
【図１３】本発明の第８実施例によるオフセットゲート
構造を有する薄膜トランジスタの製造工程を示す図（そ
の二）である。
【図１４】本発明の第８実施例によるオフセットゲート
構造を有する薄膜トランジスタの製造工程を示す図（そ
の三）である。
【図１５】本発明の第９実施例によるオフセットゲート
構造を有する薄膜トランジスタの製造工程を示す図であ
る。
【図１６】本発明の第１０実施例によるオフセットゲー
ト構造を有する薄膜トランジスタの製造工程を示す図
（その一）である。
【図１７】本発明の第１０実施例によるオフセットゲー
ト構造を有する薄膜トランジスタの製造工程を示す図
（その二）である。
【図１８】本発明の第１０実施例によるオフセットゲー
ト構造を有する薄膜トランジスタの製造工程を示す図
（その三）である。
【図１９】本発明の第１１実施例によるＬＤＤ構造を有
する薄膜トランジスタの製造工程を示す図（その一）で
ある。
【図２０】本発明の第１１実施例によるＬＤＤ構造を有
する薄膜トランジスタの製造工程を示す図（その二）で
ある。
【図２１】本発明の第１１実施例によるＬＤＤ構造を有
する薄膜トランジスタの製造工程を示す図（その三）で
ある。
【図２２】本発明による薄膜トランジスタの特性を従来
の薄膜トランジスタの特性と比較して示す図である。
【図２３】本発明による薄膜トランジスタのオフセット
領域における電流−電圧特性を示す図である。
【図２４】本発明による薄膜トランジスタを使った液晶
表示装置の構成を示す図である。
【図２５】結晶核を使った従来のアモルファス半導体膜
の低温結晶化工程を示す図である。
【図２６】従来のアモルファス半導体膜の結晶化工程を
説明する図である。
【図２７】図２５の従来の工程で生じる問題点を説明す
るバンド構造図である。
【符号の説明】
１ 基板 ２ アモルファス半導体膜、結晶化半導体膜 ２Ａ，１０，１１ 酸化膜 ３，３’ 金属元素 ４ 非金属元素 ５ 結晶粒界 ６ 結晶粒 ７ シリサイド ８，９ 析出物 １１ａ，１１ｂ オフセットゲート領域 １２Ａ 画素電極 １２ａ ソース電極 １２ｂ ドレイン電極 １３Ａ ソースコンタクト領域 １３Ｂ ドレインコンタクト領域 １３Ｃ ソース電極 １３Ｄ ドレイン電極 １４ 絶縁膜 １４Ａ ゲート酸化膜 １５ 金属膜 １５Ａ ゲート電極 １７ 絶縁膜 ２１ 有機膜 ２１’酸化膜 ５２ ゲートバス ５３ データバス ５４ 画素電極

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 アモルファス半導体膜の結晶化工程を含
    む半導体装置の製造方法において、 前記アモルファス半導体膜中に、金属間化合物を形成す
    る少なくとも一の金属元素と、VIb 族あるいはVIIb族あ
    るいはＮから選ばれる少なくとも一の非金属元素とを導
    入する工程と、 前記金属元素および非金属元素を導入されたアモルファ
    ス半導体膜を、熱処理して結晶化させる結晶化工程とを
    含むことを特徴とする薄膜半導体装置の製造方法。
  2. 【請求項２】 前記非金属元素は、Ｏ，Ｓ，Ｃｌ，Ｆ，
    Ｎよりなる群より選ばれることを特徴とする請求項１記
    載の薄膜半導体装置の製造方法。
  3. 【請求項３】 前記少なくとも一の金属元素を導入する
    工程は、前記アモルファス半導体膜に第１および第２の
    金属元素を導入する工程を含み、 前記結晶化工程は、前記アモルファス半導体膜を、前記
    第１および第２の金属元素および前記非金属元素を含ん
    だ状態で熱処理を行うことを特徴とする請求項１記載の
    薄膜半導体装置の製造方法。
  4. 【請求項４】 前記第１および第２の金属元素はＮｉお
    よびＰｔよりなり、前記非金属元素はＯを含み、さらに
    前記熱処理工程は、結晶化した半導体膜中にＰｔＮｉＯ
    が反応生成物として形成されるように実行されることを
    特徴とする請求項３記載の薄膜半導体装置の製造方法。
  5. 【請求項５】 前記第１および第２の金属元素はＮｉお
    よびＡｕよりなり、前記非金属元素はＯを含み、さらに
    前記熱処理工程は、結晶化した半導体膜中にＡｕＮｉＯ
    が反応生成物として形成されるように実行されることを
    特徴とする請求項３記載の薄膜半導体装置の製造方法。
  6. 【請求項６】 前記第１および第２の金属元素はＢ，Ａ
    ｌ，Ｆｅ，Ｃｏ，Ｎｉ，Ｍｏ，Ａｇ，Ｉｎ，Ｓｎ，Ｈ
    ｆ，Ｗ，Ｐｔ，Ａｕ，Ｐｂ，Ｐｂ，Ｂｉより選ばれるこ
    とを特徴とする請求項３記載の薄膜半導体装置の製造方
    法。
  7. 【請求項７】 絶縁支持基板と；前記絶縁支持基板上に
    形成された結晶質シリコン層と；前記結晶質シリコン層
    上に形成された活性領域とを備えた半導体装置におい
    て、 前記結晶質シリコン膜は、金属間化合物を形成する少な
    くとも一の金属元素と、VIb 族あるいはVIIb族から選ば
    れる少なくとも一の非金属元素とを含むことを特徴とす
    る薄膜半導体装置。
  8. 【請求項８】 前記非金属元素は、Ｏ，Ｓ，Ｃｌ，Ｆ，
    Ｎよりなる群より選ばれることを特徴とする請求項７記
    載の薄膜半導体装置。
  9. 【請求項９】 液晶層を封止するガラス基板と；前記ガ
    ラス基板の一の側に形成された複数の画素電極と；前記
    画素電極の各々に対応して形成された薄膜トランジスタ
    とを備えた液晶表示装置において、 前記薄膜トランジスタは、前記ガラス基板上に形成され
    た結晶質シリコン膜と、前記結晶質シリコン膜上に形成
    された活性領域とよりなり、 前記結晶質シリコン膜は、金属間化合物を形成する少な
    くとも一の金属元素と、VIb 族あるいはVIIb族から選ば
    れる少なくとも一の非金属元素とを含むことを特徴とす
    る液晶表示装置。
  10. 【請求項１０】 基板上に、半導体膜を、アモルファス
    膜として堆積する堆積工程と、前記アモルファス膜中
    に、金属間化合物を形成する少なくとも一の金属元素を
    導入する金属元素導入工程と、前記アモルファス膜中に
    前記金属元素を分散させる金属元素分散工程と、前記金
    属元素を導入されたアモルファス膜を結晶化させ、前記
    半導体膜として、前記基板上に結晶化半導体膜を形成す
    る結晶化工程とを含む薄膜半導体装置の製造方法におい
    て、 さらに、前記半導体膜中に、VIb 族あるいはVIIb族から
    選ばれる少なくとも一の非金属元素とを導入する非金属
    元素導入工程と、 前記非金属元素導入工程の後、前記半導体膜中に前記非
    金属元素とを分散させる非金属元素分散工程と、 前記結晶化工程の後、前記結晶化半導体膜を、前記結晶
    化工程におけるよりも低い温度で熱処理し、前記金属元
    素と前記非金属元素の析出物を形成する析出物形成工程
    とを含むことを特徴とする薄膜半導体装置の製造方法。
  11. 【請求項１１】 前記堆積工程と、前記金属元素導入工
    程と、前記非金属元素導入工程と、前記分散工程と、前
    記結晶化工程のうち、少なくとも二つの工程を同時に実
    行することを特徴とする請求項１０記載の薄膜半導体装
    置の製造方法。
  12. 【請求項１２】 前記結晶化工程は、前記アモルファス
    半導体膜に、紫外光および赤外光の少なくとも一方を照
    射する工程を含むことを特徴とする請求項１０または１
    １記載の薄膜半導体装置の製造方法。
  13. 【請求項１３】 前記分散工程は、前記金属元素と前記
    非金属元素とが導入された後、前記アモルファス半導体
    膜に紫外光および赤外光の少なくとも一方を照射する工
    程を含むことを特徴とする請求項１０〜１２のうちいず
    れか一項記載の薄膜半導体装置の製造方法。
  14. 【請求項１４】 前記析出工程は、前記堆積工程と、前
    記金属元素導入工程と、前記非金属元素導入工程と、前
    記結晶化工程の各工程を通じて前記半導体膜が到達する
    最高温度よりも低い温度で、前記アモルファス半導体膜
    を熱処理する工程を含むことを特徴とする請求項１０〜
    １３のうちいずれか一項記載の薄膜半導体装置の製造方
    法。
  15. 【請求項１５】 前記分散工程は、前記少なくとも一の
    金属元素と少なくとも一の非金属元素とを導入された半
    導体膜を溶融する工程と、前記溶融した半導体膜を過冷
    却する工程とを含むことを特徴とする請求項１０〜１４
    のうちいずれか一項記載の薄膜半導体装置の製造方法。
  16. 【請求項１６】 前記結晶化工程および前記析出物形成
    工程は、さらに前記過冷却した半導体膜を熱処理する熱
    処理工程よりなることを特徴とする請求項１５記載の薄
    膜半導体装置の製造方法。
  17. 【請求項１７】 前記結晶化半導体膜上に、薄膜半導体
    装置のゲート絶縁膜となる絶縁膜を形成する絶縁膜形成
    工程と、前記絶縁膜上にゲート電極となる金属膜を形成
    する工程と、前記絶縁膜および前記金属膜をパターニン
    グして、ゲート絶縁膜およびゲート電極を形成する工程
    と、前記ゲート絶縁膜の両側において、前記結晶化半導
    体膜上に、ソース電極およびドレイン電極を形成する工
    程とをさらに含み、前記非金属元素導入工程は、前記堆
    積工程と同時に実行され、前記析出物形成工程を、前記
    絶縁膜形成工程の後で実行することを特徴とする請求項
    １０〜１６のうち、いずれか一項記載の薄膜半導体装置
    の製造方法。
  18. 【請求項１８】 さらに、前記結晶化半導体膜中に、II
    IB族またはVB族より選ばれる不純物を添加する工程と、
    前記不純物を活性化する工程とよりなるドーピング工程
    を含み、前記析出物形成工程を、前記ドーピング工程の
    後で実行することを特徴とする請求項１０〜１７のう
    ち、いずれか一項記載の薄膜半導体装置の製造方法。
  19. 【請求項１９】 前記結晶化半導体膜上に、薄膜半導体
    装置のゲート絶縁膜となる絶縁膜を形成する絶縁膜形成
    工程と、前記絶縁膜上にゲート電極となる金属膜を形成
    する工程と、前記絶縁膜および前記金属膜をパターニン
    グして、ゲート絶縁膜およびゲート電極を形成する工程
    と、前記ゲート絶縁膜の両側において、前記結晶化半導
    体膜上に、ソース電極およびドレイン電極を形成する工
    程とをさらに含み、前記非金属元素導入工程は前記ドー
    ピング工程の後で実行され、前記非金属元素を、前記半
    導体膜の一部分に、前記ゲート電極をマスクとして使っ
    たイオン注入法により、選択的に導入することを特徴と
    する請求項１０〜１８のうち、いずれか一項記載の薄膜
    半導体装置の製造方法。
  20. 【請求項２０】 前記堆積工程と前記金属元素導入工程
    とは実質的に同時に実行され、さらに前記ドーピング工
    程は、前記不純物を、前記アモルファス膜中に、前記堆
    積工程と同時に導入する第１のドーピング工程と、前記
    結晶化工程の後で、前記不純物を前記結晶化半導体膜中
    に、選択的にイオン注入する第２のドーピング工程とを
    含むことを特徴とする請求項１９記載の薄膜半導体装
    置。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002064205A (ja) * 2000-08-21 2002-02-28 Matsushita Electric Ind Co Ltd タングステン含有シリコン薄膜とその製造方法及びそれを用いた半導体装置
KR20030008752A (ko) * 2001-07-20 2003-01-29 학교법인 경희대학교 액정디스플레이용 다결정 실리콘 형성 방법
JP2005154252A (ja) * 2003-11-04 2005-06-16 Fuji Electric Holdings Co Ltd 錫・白金複酸化物およびその製造方法、錫・タングステン複酸化物およびその製造方法、並びに錫・レニューム複酸化物およびその製造方法
KR100731752B1 (ko) * 2005-09-07 2007-06-22 삼성에스디아이 주식회사 박막트랜지스터
JP2011505685A (ja) * 2007-11-13 2011-02-24 ヴァリアン セミコンダクター イクイップメント アソシエイツ インコーポレイテッド 粒子ビーム補助による薄膜材料の改良
JP2011063507A (ja) * 2003-11-04 2011-03-31 Fuji Electric Holdings Co Ltd 錫・白金複酸化物およびその製造方法

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07131030A (ja) * 1993-11-05 1995-05-19 Sony Corp 表示用薄膜半導体装置及びその製造方法
JPH1050607A (ja) * 1996-07-31 1998-02-20 Sony Corp 半導体装置の製造方法
US5980983A (en) * 1997-04-17 1999-11-09 The President And Fellows Of Harvard University Liquid precursors for formation of metal oxides
US5940693A (en) 1997-07-15 1999-08-17 Sharp Laboratories Of America, Inc. Selective silicide thin-film transistor and method for same
US5937315A (en) * 1997-11-07 1999-08-10 Advanced Micro Devices, Inc. Self-aligned silicide gate technology for advanced submicron MOS devices
US6228693B1 (en) * 1998-06-05 2001-05-08 Sharp Laboratories Of America, Inc. Selected site, metal-induced, continuous crystallization method
US6346437B1 (en) * 1998-07-16 2002-02-12 Sharp Laboratories Of America, Inc. Single crystal TFT from continuous transition metal delivery method
KR100505059B1 (ko) * 1998-08-08 2005-11-30 삼성전자주식회사 셀리사이드 공정에서의 산화막 제거방법
US6953716B2 (en) * 2000-05-01 2005-10-11 The Hong Kong University Of Science And Technology Polysilicon material and semiconductor devices formed therefrom
JP2002373867A (ja) * 2001-06-14 2002-12-26 Idemitsu Kosan Co Ltd 半導体素子用導電性薄膜、半導体素子及びそれらの製造方法
JP4056720B2 (ja) * 2001-08-30 2008-03-05 株式会社半導体エネルギー研究所 結晶質半導体膜の作製方法
US20040224533A1 (en) * 2003-05-07 2004-11-11 Yao-Hui Huang Method for increasing polysilicon granin size
KR100612853B1 (ko) * 2004-07-21 2006-08-14 삼성전자주식회사 와이어 형태의 실리사이드를 포함하는 Ｓｉ 계열 물질층및 그 제조방법
JP4744885B2 (ja) * 2005-01-18 2011-08-10 株式会社東芝 半導体装置の製造方法
KR100982424B1 (ko) * 2006-11-28 2010-09-15 삼성전자주식회사 저항 메모리 소자의 제조 방법
US7855119B2 (en) * 2007-06-15 2010-12-21 Sandisk 3D Llc Method for forming polycrystalline thin film bipolar transistors
US8004013B2 (en) * 2007-06-15 2011-08-23 Sandisk 3D Llc Polycrystalline thin film bipolar transistors
WO2008156694A1 (en) * 2007-06-15 2008-12-24 Sandik 3D Llc Polycrystalline thin film bipolar transistors and methods of making the same
JP5213458B2 (ja) 2008-01-08 2013-06-19 キヤノン株式会社 アモルファス酸化物及び電界効果型トランジスタ
US7964490B2 (en) * 2008-12-31 2011-06-21 Intel Corporation Methods of forming nickel sulfide film on a semiconductor device
KR20130116099A (ko) * 2012-04-13 2013-10-23 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20160017321A (ko) * 2014-08-04 2016-02-16 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
US11764057B2 (en) * 2021-05-24 2023-09-19 Che Inc. Method of forming structure having coating layer and structure having coating layer

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60136304A (ja) * 1983-12-26 1985-07-19 Hitachi Ltd 半導体単結晶膜の製造方法
JPS61134027A (ja) * 1984-12-05 1986-06-21 Mitsubishi Electric Corp 湿式処理装置
JPS63155714A (ja) * 1986-12-19 1988-06-28 Oki Electric Ind Co Ltd 半導体膜の成形方法
JP3662263B2 (ja) * 1993-02-15 2005-06-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5581092A (en) * 1993-09-07 1996-12-03 Semiconductor Energy Laboratory Co., Ltd. Gate insulated semiconductor device

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002064205A (ja) * 2000-08-21 2002-02-28 Matsushita Electric Ind Co Ltd タングステン含有シリコン薄膜とその製造方法及びそれを用いた半導体装置
KR20030008752A (ko) * 2001-07-20 2003-01-29 학교법인 경희대학교 액정디스플레이용 다결정 실리콘 형성 방법
JP2005154252A (ja) * 2003-11-04 2005-06-16 Fuji Electric Holdings Co Ltd 錫・白金複酸化物およびその製造方法、錫・タングステン複酸化物およびその製造方法、並びに錫・レニューム複酸化物およびその製造方法
JP2011063507A (ja) * 2003-11-04 2011-03-31 Fuji Electric Holdings Co Ltd 錫・白金複酸化物およびその製造方法
KR100731752B1 (ko) * 2005-09-07 2007-06-22 삼성에스디아이 주식회사 박막트랜지스터
US7863621B2 (en) 2005-09-07 2011-01-04 Samsung Mobile Display Co., Ltd. Thin film transistor
JP2011505685A (ja) * 2007-11-13 2011-02-24 ヴァリアン セミコンダクター イクイップメント アソシエイツ インコーポレイテッド 粒子ビーム補助による薄膜材料の改良

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Publication number Publication date
US5804473A (en) 1998-09-08
KR100271440B1 (ko) 2000-11-15

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