JP3211998B2 - 半導体装置製造方法 - Google Patents
半導体装置製造方法Info
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Description
【０００１】
【目次】以下順序で本発明を説明する。 産業上の利用分野 従来の技術（図７） 発明が解決しようとする課題 課題を解決するための手段（図１） 作用 実施例（図１〜図６） （１）実施例の主要工程（図１） （２）第１の実施例（図２〜図４） （３）第２の実施例（図５及び図６） （４）他の実施例 発明の効果
【０００２】
【産業上の利用分野】本発明は半導体装置製造方法に関
し、特にＮ型拡散層の形成に砒素を用いる半導体装置の
製造方法に適用して好適なものである。
し、特にＮ型拡散層の形成に砒素を用いる半導体装置の
製造方法に適用して好適なものである。
【０００３】
【従来の技術】従来、バイポーラトランジスタとＭＯＳ
型トランジスタを同一の半導体チツプ上に形成してなる
アナログ／デイジタル混合回路など、半導体装置におけ
るＮ型拡散層の形成には砒素Ａｓのイオンインプランテ
ーシヨンが一般に用いられている（図７（Ａ））。砒素
Ａｓは同族に属するリンＰやアンチモンＳｂなど他の半
導体材料に比べて拡散層を浅く高濃度（低抵抗）に形成
し易い理由により微細化ＭＯＳや高速バイポーラのエミ
ツタ等に用いられることが多い。
型トランジスタを同一の半導体チツプ上に形成してなる
アナログ／デイジタル混合回路など、半導体装置におけ
るＮ型拡散層の形成には砒素Ａｓのイオンインプランテ
ーシヨンが一般に用いられている（図７（Ａ））。砒素
Ａｓは同族に属するリンＰやアンチモンＳｂなど他の半
導体材料に比べて拡散層を浅く高濃度（低抵抗）に形成
し易い理由により微細化ＭＯＳや高速バイポーラのエミ
ツタ等に用いられることが多い。
【０００４】
【発明が解決しようとする課題】ところがこのように砒
素ＡｓをＮ型拡散領域の形成に用いると、次の２点が生
産性や安定性を向上する上において問題となることが多
く、改善が望れている。１つめの問題は、注入された砒
素イオンを高温拡散させる際に、外方拡散（すなわちou
t diffusion ）が生じ易く、条件によつては表面濃度が
低下し易いことである（図７（Ｂ））。一般には外方拡
散を防ぐため厚い酸化膜（ＳｉＯ2 ）によつて予め基板
表面を覆うようになされているが、不十分であることが
あつた。
素ＡｓをＮ型拡散領域の形成に用いると、次の２点が生
産性や安定性を向上する上において問題となることが多
く、改善が望れている。１つめの問題は、注入された砒
素イオンを高温拡散させる際に、外方拡散（すなわちou
t diffusion ）が生じ易く、条件によつては表面濃度が
低下し易いことである（図７（Ｂ））。一般には外方拡
散を防ぐため厚い酸化膜（ＳｉＯ2 ）によつて予め基板
表面を覆うようになされているが、不十分であることが
あつた。
【０００５】２つめの問題は、高温拡散の際に微量でも
酸素Ｏ2 が侵入すると、表面酸化に伴なう偏析係数の影
響が加わつて表面濃度がさらに低下することである。こ
の現象は酸化膜（ＳｉＯ2 ）によつて基板表面を塞いだ
だけでは防げることができないものである。また偏析の
原因となる酸素Ｏ2 の侵入は、拡散炉のローデイング時
の大気巻き込みとして一般に生じ、これを防ぐことはで
きない。
酸素Ｏ2 が侵入すると、表面酸化に伴なう偏析係数の影
響が加わつて表面濃度がさらに低下することである。こ
の現象は酸化膜（ＳｉＯ2 ）によつて基板表面を塞いだ
だけでは防げることができないものである。また偏析の
原因となる酸素Ｏ2 の侵入は、拡散炉のローデイング時
の大気巻き込みとして一般に生じ、これを防ぐことはで
きない。
【０００６】本発明は以上の点を考慮してなされたもの
で、高温拡散時における砒素の外方拡散や偏析による表
面領域の濃度低下を有効に抑制することができる半導体
装置製造方法を適用しようとするものである。
で、高温拡散時における砒素の外方拡散や偏析による表
面領域の濃度低下を有効に抑制することができる半導体
装置製造方法を適用しようとするものである。
【０００７】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、半導体基体（１又は２０）中に酸
化膜を通して不純物として砒素（Ａｓ）を導入した後、
当該砒素（Ａｓ）が導入された領域上面に窒化膜（Ｓｉ
3 Ｎ4 ）を堆積させ、その後、アニール処理によつて砒
素（Ａｓ）を半導体基体（１又は２０）中に拡散させる
ようにする。
め本発明においては、半導体基体（１又は２０）中に酸
化膜を通して不純物として砒素（Ａｓ）を導入した後、
当該砒素（Ａｓ）が導入された領域上面に窒化膜（Ｓｉ
3 Ｎ4 ）を堆積させ、その後、アニール処理によつて砒
素（Ａｓ）を半導体基体（１又は２０）中に拡散させる
ようにする。
【０００８】
【作用】アニール処理工程前に、砒素が導入されている
半導体基体（１又は２０）の表面を窒化膜（Ｓｉ
3 Ｎ4 ）によつて覆つたことにより、アニール処理工程
時における砒素（Ａｓ）の外方拡散および偏析現象を抑
制することができる。これにより半導体素子の層抵抗ρ
s 及び電気特性の安定性を従来に比して一段と向上させ
ることができる。
半導体基体（１又は２０）の表面を窒化膜（Ｓｉ
3 Ｎ4 ）によつて覆つたことにより、アニール処理工程
時における砒素（Ａｓ）の外方拡散および偏析現象を抑
制することができる。これにより半導体素子の層抵抗ρ
s 及び電気特性の安定性を従来に比して一段と向上させ
ることができる。
【０００９】
【実施例】以下図面について、本発明の一実施例を詳述
する。
する。
【００１０】（１）実施例の主要工程 ＮＰＮ型バイポーラトランジスタのエミツタ形成やＮチ
ヤネルＭＯＳ（MetalOxide Semiconductor ）トランジ
スタのソース／ドレインの形成によらず、実施例の製造
プロセスは次の工程を主要工程としている。まずシリコ
ン基板１上に形成された酸化膜（ＳｉＯ2 ）２を通して
砒素イオンＡｓを打ち込んだ後、酸化膜２の表面をナイ
トライド膜（Ｓｉ3 Ｎ4 ）３によつて覆う（図１
（Ａ））。
ヤネルＭＯＳ（MetalOxide Semiconductor ）トランジ
スタのソース／ドレインの形成によらず、実施例の製造
プロセスは次の工程を主要工程としている。まずシリコ
ン基板１上に形成された酸化膜（ＳｉＯ2 ）２を通して
砒素イオンＡｓを打ち込んだ後、酸化膜２の表面をナイ
トライド膜（Ｓｉ3 Ｎ4 ）３によつて覆う（図１
（Ａ））。
【００１１】ナイトライド膜（Ｓｉ3 Ｎ4 ）は、シリコ
ン酸化膜に比較して緻密な構成を有し、膜中に存在する
砒素（Ａｓ）及び酸素の拡散係数がほとんど０に近い性
質を有する。その後、 900〜1200〔℃〕に熱した窒素ガ
スＮ2 の雰囲気中でウエハを加熱し、シリコン基板１の
表面に打ち込まれている砒素イオンＡｓを拡散させてエ
ミツタ領域等を形成する。このように砒素イオンのイオ
ンインプランテーシヨン後におけるアニール処理前にナ
イトライド膜を形成することを主工程とする。
ン酸化膜に比較して緻密な構成を有し、膜中に存在する
砒素（Ａｓ）及び酸素の拡散係数がほとんど０に近い性
質を有する。その後、 900〜1200〔℃〕に熱した窒素ガ
スＮ2 の雰囲気中でウエハを加熱し、シリコン基板１の
表面に打ち込まれている砒素イオンＡｓを拡散させてエ
ミツタ領域等を形成する。このように砒素イオンのイオ
ンインプランテーシヨン後におけるアニール処理前にナ
イトライド膜を形成することを主工程とする。
【００１２】（２）第１の実施例 ここではＢｉＣＭＯＳ（デジタルアナログ混載）プロセ
スを図２〜図４を用いて説明する。まずレジストパター
ニングによりシリコン基板１上の所定位置にＮ+ 埋込層
５及びＰ+ 埋込層６をそれぞれ形成する（図２
（Ａ））。その後、エピタキシヤル成長によつてＮ型の
単結晶層７をシリコン基板１上に形成し、所定の膜厚の
単結晶層７によつてシリコン基板１の表面を覆う。この
とき各埋込層の不純物が、わずかながら単結晶層７側の
方に上昇してくる（図２（Ｂ））。
スを図２〜図４を用いて説明する。まずレジストパター
ニングによりシリコン基板１上の所定位置にＮ+ 埋込層
５及びＰ+ 埋込層６をそれぞれ形成する（図２
（Ａ））。その後、エピタキシヤル成長によつてＮ型の
単結晶層７をシリコン基板１上に形成し、所定の膜厚の
単結晶層７によつてシリコン基板１の表面を覆う。この
とき各埋込層の不純物が、わずかながら単結晶層７側の
方に上昇してくる（図２（Ｂ））。
【００１３】次にバイポーラ素子の分離領域とＭＯＳ素
子のＰ型又はＮ型ウエル領域となる領域にレジストパタ
ーニングによつてイオンインプランテーシヨンを用い、
不純物を導入する（図２（Ｃ））。この工程が終了する
と、1100〔℃〕以上の温度条件の下、 180分以上の間熱
処理することにより前工程において導入した不純物を高
温アニール拡散する（図２（Ｄ）。これにより素子間分
離領域（Isolation ：ＩＳＯ）８及びＰウエル９を各領
域に形成する。
子のＰ型又はＮ型ウエル領域となる領域にレジストパタ
ーニングによつてイオンインプランテーシヨンを用い、
不純物を導入する（図２（Ｃ））。この工程が終了する
と、1100〔℃〕以上の温度条件の下、 180分以上の間熱
処理することにより前工程において導入した不純物を高
温アニール拡散する（図２（Ｄ）。これにより素子間分
離領域（Isolation ：ＩＳＯ）８及びＰウエル９を各領
域に形成する。
【００１４】続いて化学気相成長（ＣＶＤ：chemical v
apor deposition ）によつてウエハ表面に薄いナイトラ
イド膜（Ｓｉ3 Ｎ4 ）を積層する。その後、素子形成領
域になる部分を除くナイトライド膜をパターニングして
取り除き、開口部分に 600〔nm〕ほどの厚い酸化膜１０
を選択的に形成する。いわゆるＬＯＣＯＳ（local oxid
ation of silicon）酸化である。この酸化膜１０が素子
分離フイールドとなる。その後、ホツトリン酸によつて
選択酸化に用いたナイトライド膜を除去し、シリコン面
を露出させる（図３（Ｅ））。
apor deposition ）によつてウエハ表面に薄いナイトラ
イド膜（Ｓｉ3 Ｎ4 ）を積層する。その後、素子形成領
域になる部分を除くナイトライド膜をパターニングして
取り除き、開口部分に 600〔nm〕ほどの厚い酸化膜１０
を選択的に形成する。いわゆるＬＯＣＯＳ（local oxid
ation of silicon）酸化である。この酸化膜１０が素子
分離フイールドとなる。その後、ホツトリン酸によつて
選択酸化に用いたナイトライド膜を除去し、シリコン面
を露出させる（図３（Ｅ））。
【００１５】これらの処理工程が終了すると、シリコン
面上にゲート酸化膜１１を形成し、ゲートとなるポリシ
リコン１２をＣＶＤによつて堆積させる（図３
（Ｆ））。このときポリシリコン１２に伝導性を与える
不純物をプレデポジシヨン拡散によつて与えても良く、
ドープドオキサイトやイオンインプランテーシヨン等に
よつて与えても良い。因にこのポリシリコン１２はポリ
シリコン単層、シリサイド、サリサイド等でも良い。
面上にゲート酸化膜１１を形成し、ゲートとなるポリシ
リコン１２をＣＶＤによつて堆積させる（図３
（Ｆ））。このときポリシリコン１２に伝導性を与える
不純物をプレデポジシヨン拡散によつて与えても良く、
ドープドオキサイトやイオンインプランテーシヨン等に
よつて与えても良い。因にこのポリシリコン１２はポリ
シリコン単層、シリサイド、サリサイド等でも良い。
【００１６】次にポリシリコン１２をパターニングして
ゲート電極１３を形成し、その表面を酸化膜１４によつ
て一様に覆う（図３（Ｇ））。この後、ウエハ表面にレ
ジスト１５を塗布し、レジスト１５のうちバイポーラト
ランジスタのベース領域となる部分に開口を形成してベ
ース不純物（ホウ素）をイオンインプランテーシヨンす
る。次に 900〔℃〕以下窒素ガス雰囲気のもと打ち込ま
れたベース不純物を活性化させ、熱拡散によつてベース
領域１６を形成する（図４（Ｈ））。
ゲート電極１３を形成し、その表面を酸化膜１４によつ
て一様に覆う（図３（Ｇ））。この後、ウエハ表面にレ
ジスト１５を塗布し、レジスト１５のうちバイポーラト
ランジスタのベース領域となる部分に開口を形成してベ
ース不純物（ホウ素）をイオンインプランテーシヨンす
る。次に 900〔℃〕以下窒素ガス雰囲気のもと打ち込ま
れたベース不純物を活性化させ、熱拡散によつてベース
領域１６を形成する（図４（Ｈ））。
【００１７】かかる工程の後、砒素イオン（Ａｓ+ ）の
イオンインプランテーシヨン工程に移る。まずバイポー
ラトランジスタのエミツタ部分とＮチヤネルＭＯＳ型ト
ランジスタのソースおよびドレイン領域を形成するため
レジスト１６に開口を同時に形成する。続いて砒素イオ
ン（Ａｓ+ ）を各領域にイオンインプランテーシヨンす
る（図４（Ｉ））。通常工程では、このままの状態で又
は酸化膜（ＳｉＯ2 ）をＣＶＤに堆積させた後にバイポ
ーラトランジスタの電流増幅率ｈfeをコントロールする
エミツタ拡散（エミツタデイフユージヨン）が施される
のであるが、この実施例の場合、次の工程に移る。
イオンインプランテーシヨン工程に移る。まずバイポー
ラトランジスタのエミツタ部分とＮチヤネルＭＯＳ型ト
ランジスタのソースおよびドレイン領域を形成するため
レジスト１６に開口を同時に形成する。続いて砒素イオ
ン（Ａｓ+ ）を各領域にイオンインプランテーシヨンす
る（図４（Ｉ））。通常工程では、このままの状態で又
は酸化膜（ＳｉＯ2 ）をＣＶＤに堆積させた後にバイポ
ーラトランジスタの電流増幅率ｈfeをコントロールする
エミツタ拡散（エミツタデイフユージヨン）が施される
のであるが、この実施例の場合、次の工程に移る。
【００１８】すなわち砒素（Ａｓ）不純物の外方拡散
（アウトデイユージヨン）を防止するためにナイトライ
ド膜（Ｓｉ3 Ｎ4 ）１７を減圧ＣＶＤによつて形成す
る。その後、リフロー材としてホウ素・リン・シリケー
トガラス（ＢＰＳＧ）を用いた層間絶縁膜１８をウエハ
全面に形成する（図４（Ｊ））。因にリフロー材として
は砒素シリケートガラス（ＡｓＳＧ）やリンシリケート
ガラス（ＰＳＧ）等の他の材料を用いても良い。次にエ
ミツタ拡散とリフローを兼ねる熱処理工程に移る（図４
（Ｋ））。ここでの拡散によりバイポーラトランジスタ
のエミツタ部とＮチヤネルＭＯＳトランジスタのソース
及びドレイン部の双方が活性化されることになるが、ナ
イトライド膜（Ｓｉ3 Ｎ4 ）のキヤツピング効果により
外方拡散は阻止される。
（アウトデイユージヨン）を防止するためにナイトライ
ド膜（Ｓｉ3 Ｎ4 ）１７を減圧ＣＶＤによつて形成す
る。その後、リフロー材としてホウ素・リン・シリケー
トガラス（ＢＰＳＧ）を用いた層間絶縁膜１８をウエハ
全面に形成する（図４（Ｊ））。因にリフロー材として
は砒素シリケートガラス（ＡｓＳＧ）やリンシリケート
ガラス（ＰＳＧ）等の他の材料を用いても良い。次にエ
ミツタ拡散とリフローを兼ねる熱処理工程に移る（図４
（Ｋ））。ここでの拡散によりバイポーラトランジスタ
のエミツタ部とＮチヤネルＭＯＳトランジスタのソース
及びドレイン部の双方が活性化されることになるが、ナ
イトライド膜（Ｓｉ3 Ｎ4 ）のキヤツピング効果により
外方拡散は阻止される。
【００１９】以上の構成によれば、外方拡散のない安定
な拡散層とデバイス特性を実現することができる。また
拡散時における酸素（Ｏ2 ）の巻き込み（ごく微量の酸
素Ｏ2 ）による層抵抗ρs のバラツキも抑制され、均一
性も確保することができる。この結果、ＮＰＮ型トラン
ジスタの電流増幅率ｈfeの集中性、エミツタ抵抗ＲE の
集中性が向上し、同時にＭＯＳトランジスタにおけるド
レイン抵抗の集中性、低抵抗化を実現することができ
る。これによりＢｉＣＭＯＳプロセスによつて形成され
るデバイス特性を一段と向上することができる。
な拡散層とデバイス特性を実現することができる。また
拡散時における酸素（Ｏ2 ）の巻き込み（ごく微量の酸
素Ｏ2 ）による層抵抗ρs のバラツキも抑制され、均一
性も確保することができる。この結果、ＮＰＮ型トラン
ジスタの電流増幅率ｈfeの集中性、エミツタ抵抗ＲE の
集中性が向上し、同時にＭＯＳトランジスタにおけるド
レイン抵抗の集中性、低抵抗化を実現することができ
る。これによりＢｉＣＭＯＳプロセスによつて形成され
るデバイス特性を一段と向上することができる。
【００２０】（３）第２の実施例 ここではバイポーラトランジスタのポリシリコンエミツ
タプロセスを図５及び図６を用いて説明する。まず通常
のバイポーラプロセスの場合と同様、アンチモン（Ｓ
ｂ）、リン（Ｐ）、砒素（Ａｓ）等によつて埋込層（Ｂ
Ｌ）２１をシリコン基板２０上に形成する（図５
（Ａ））。
タプロセスを図５及び図６を用いて説明する。まず通常
のバイポーラプロセスの場合と同様、アンチモン（Ｓ
ｂ）、リン（Ｐ）、砒素（Ａｓ）等によつて埋込層（Ｂ
Ｌ）２１をシリコン基板２０上に形成する（図５
（Ａ））。
【００２１】続いてエピタキシヤル成長によつてＮ型の
単結晶層２２をシリコン基板２０上に形成する（図５
（Ｂ））。次に単結晶層２２の表面に塗布されたレジス
ト２３をパターニングし、素子分離領域（ＩＳＯ）にホ
ウ素（Ｂ+ ）をイオンインプランテーシヨンする（図５
（Ｃ））。
単結晶層２２をシリコン基板２０上に形成する（図５
（Ｂ））。次に単結晶層２２の表面に塗布されたレジス
ト２３をパターニングし、素子分離領域（ＩＳＯ）にホ
ウ素（Ｂ+ ）をイオンインプランテーシヨンする（図５
（Ｃ））。
【００２２】ＣＶＤによつてウエハ上にナイトライド膜
２４を形成した後、これをパターニングしてＬＯＣＯＳ
形成のためのマスクを形成する（図５（Ｄ））。次に開
口部に打ち込まれているホウ素を熱拡散して厚い酸化膜
（いわゆるＬＯＣＯＳ）２５を形成する。同時にこのと
きの熱処理によつて先の工程において打ち込まれたホウ
素（Ｂ+ ）を活性化し、拡散することによりＰ型の素子
間分離領域２６を形成する（図６（Ｅ））。
２４を形成した後、これをパターニングしてＬＯＣＯＳ
形成のためのマスクを形成する（図５（Ｄ））。次に開
口部に打ち込まれているホウ素を熱拡散して厚い酸化膜
（いわゆるＬＯＣＯＳ）２５を形成する。同時にこのと
きの熱処理によつて先の工程において打ち込まれたホウ
素（Ｂ+ ）を活性化し、拡散することによりＰ型の素子
間分離領域２６を形成する（図６（Ｅ））。
【００２３】次に先の工程でマスクとして使用したナイ
トライド膜２４を除去し、ＣＶＤによつて堆積されるフ
イールド酸化膜（ＳｉＯ2 ）２７によつてウエハ表面を
覆う。続いて酸化膜を通してベース不純物を注入後、こ
れを拡散してベース領域２８を形成する。さらにフイー
ルド酸化膜２７にコンタクト窓用の開口を形成し、全面
にポリシリコン膜２９をＣＶＤによつて堆積させる。こ
のポリシリコン膜２９がエミツタ不純物源として、ポリ
シリコンエミツタ（Poly Silicon Washed Emitter ）を
構成するものである（図６（Ｆ））。
トライド膜２４を除去し、ＣＶＤによつて堆積されるフ
イールド酸化膜（ＳｉＯ2 ）２７によつてウエハ表面を
覆う。続いて酸化膜を通してベース不純物を注入後、こ
れを拡散してベース領域２８を形成する。さらにフイー
ルド酸化膜２７にコンタクト窓用の開口を形成し、全面
にポリシリコン膜２９をＣＶＤによつて堆積させる。こ
のポリシリコン膜２９がエミツタ不純物源として、ポリ
シリコンエミツタ（Poly Silicon Washed Emitter ）を
構成するものである（図６（Ｆ））。
【００２４】次にエミツタ部及びＮ+ のコンタクト部を
形成するためレジスト３０を開口し、開口部に砒素イオ
ン（Ａｓ+ ）をイオンインプランテーシヨンする。この
工程が終了した時点でレジスト３０を除去し、ポリシリ
コン２９を所定の形状にパターニングする。そして砒素
（Ａｓ）の外方拡散を防止するための減圧ＣＶＤによつ
てナイトライド膜（Ｓｉ3 Ｎ4 ）を形成してウエハ全面
を覆う（図６（Ｇ））。
形成するためレジスト３０を開口し、開口部に砒素イオ
ン（Ａｓ+ ）をイオンインプランテーシヨンする。この
工程が終了した時点でレジスト３０を除去し、ポリシリ
コン２９を所定の形状にパターニングする。そして砒素
（Ａｓ）の外方拡散を防止するための減圧ＣＶＤによつ
てナイトライド膜（Ｓｉ3 Ｎ4 ）を形成してウエハ全面
を覆う（図６（Ｇ））。
【００２５】その後、ウエハを30分間、1000〔℃〕の窒
素ガス（Ｎ2 ）中に置くことによりポリシリコン中に打
ち込まれている不純物を単結晶層２２側に拡散させ、エ
ミツタ領域を形成する。このときウエハの表面はナイト
ライド膜によつて覆われているため外方拡散および微量
酸素の影響による層抵抗ρs のバラツキも抑制すること
ができる。
素ガス（Ｎ2 ）中に置くことによりポリシリコン中に打
ち込まれている不純物を単結晶層２２側に拡散させ、エ
ミツタ領域を形成する。このときウエハの表面はナイト
ライド膜によつて覆われているため外方拡散および微量
酸素の影響による層抵抗ρs のバラツキも抑制すること
ができる。
【００２６】以上の構成によれば、従来のように外方拡
散や偏析現象によつて劣化がみられた層抵抗ρs をなく
すことができるためバイポーラポリシリコンエミツタの
プロセスによつて製造されるデバイスの動作特性を一段
と向上させることができる。
散や偏析現象によつて劣化がみられた層抵抗ρs をなく
すことができるためバイポーラポリシリコンエミツタの
プロセスによつて製造されるデバイスの動作特性を一段
と向上させることができる。
【００２７】（４）他の実施例 なお上述の第１の実施例においては、アナログ素子であ
るバイポーラトランジスタのエミツタ領域の形成と、デ
イジタル素子であるＮチヤネルＭＯＳトランジスタのソ
ース及びドレイン領域の形成を同時に実行する場合につ
いて述べたが、本発明はこれに限らず、バイポーラトラ
ンジスタのエミツタ領域のみを形成する場合にも、また
ＮチヤネルＭＯＳトランジスタのソース及びドレイン領
域のみを形成する場合にも適用し得る。
るバイポーラトランジスタのエミツタ領域の形成と、デ
イジタル素子であるＮチヤネルＭＯＳトランジスタのソ
ース及びドレイン領域の形成を同時に実行する場合につ
いて述べたが、本発明はこれに限らず、バイポーラトラ
ンジスタのエミツタ領域のみを形成する場合にも、また
ＮチヤネルＭＯＳトランジスタのソース及びドレイン領
域のみを形成する場合にも適用し得る。
【００２８】また上述の第１及び第２の実施例において
は、砒素（Ａｓ）を導入することによりバイポーラトラ
ンジスタのエミツタ領域を形成する場合について述べた
が、本発明はこれに限らず、シリコン中に砒素（Ａｓ）
の導入後にアニール熱処理を加えるプロセス一般に適用
し得る。
は、砒素（Ａｓ）を導入することによりバイポーラトラ
ンジスタのエミツタ領域を形成する場合について述べた
が、本発明はこれに限らず、シリコン中に砒素（Ａｓ）
の導入後にアニール熱処理を加えるプロセス一般に適用
し得る。
【００２９】
【発明の効果】上述のように本発明によれば、アニール
処理工程前に、砒素が導入されている半導体基体上の酸
化膜の表面を窒化膜によつて覆い、その後アニール処理
することにより、当該処理工程の際における砒素の外方
拡散および偏析現象を抑制することができる。これによ
り半導体素子の層抵抗及び電気特性の安定性を従来に比
して一段と向上させることができる。
処理工程前に、砒素が導入されている半導体基体上の酸
化膜の表面を窒化膜によつて覆い、その後アニール処理
することにより、当該処理工程の際における砒素の外方
拡散および偏析現象を抑制することができる。これによ
り半導体素子の層抵抗及び電気特性の安定性を従来に比
して一段と向上させることができる。
【図１】本発明による半導体装置製造方法における主工
程の説明に供する略線的断面図である。
程の説明に供する略線的断面図である。
【図２】その処理工程の説明に供する略線的断面図であ
る。
る。
【図３】その処理工程の説明に供する略線的断面図であ
る。
る。
【図４】その処理工程の説明に供する略線的断面図であ
る。
る。
【図５】その処理工程の説明に供する略線的断面図であ
る。
る。
【図６】その処理工程の説明に供する略線的断面図であ
る。
る。
【図７】従来の製造工程の説明に供する略線的断面図で
ある。
ある。
１、２０……シリコン基板、２、１０、１１、１４、２
５、２７……酸化膜、３、１７、２４、３１……ナイト
ライド膜、５、６、２１……埋め込み層、７、２２……
単結晶層、８、２６……素子間分離領域、９……ウエ
ル、１２、２９……ポリシリコン膜、１３……ゲート電
極、１５、１６、２３、３０……レジスト、１８……層
間絶縁膜、２８……ベース領域。
５、２７……酸化膜、３、１７、２４、３１……ナイト
ライド膜、５、６、２１……埋め込み層、７、２２……
単結晶層、８、２６……素子間分離領域、９……ウエ
ル、１２、２９……ポリシリコン膜、１３……ゲート電
極、１５、１６、２３、３０……レジスト、１８……層
間絶縁膜、２８……ベース領域。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/265
Claims (3)
- 【請求項１】酸化膜を形成した半導体基体中に当該酸化
膜を通して不純物としての砒素を導入した後、 当該砒素が導入された領域上の上記酸化膜の表面に窒化
膜を堆積させ、 その後、アニール処理によつて上記砒素を上記半導体基
体中に拡散させることを特徴とする半導体装置製造方
法。 - 【請求項２】酸化膜を形成した半導体基体中の第１及び
第２の領域に当該酸化膜を通して不純物としてのホウ素
及び砒素を導入した後、 当該ホウ素及び砒素が導入された領域上の上記酸化膜の
表面に窒化膜を堆積させ、 その後、アニール処理によつて上記ホウ素及び砒素を上
記半導体基体中に拡散させることによりホウ素拡散領域
及び砒素拡散領域を同時に形成することを特徴とする半
導体装置製造方法。 - 【請求項３】酸化膜を形成した半導体基体中に当該酸化
膜を通して不純物としての砒素を導入した後、 当該砒素が導入された領域上の上記酸化膜の表面に窒化
膜を堆積させ、 その後、アニール処理によつて上記砒素を上記半導体基
体中に拡散させることによりバイポーラトランジスタの
エミツタ領域を形成することを特徴とする半導体装置製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15280293A JP3211998B2 (ja) | 1993-05-31 | 1993-05-31 | 半導体装置製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15280293A JP3211998B2 (ja) | 1993-05-31 | 1993-05-31 | 半導体装置製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06342765A JPH06342765A (ja) | 1994-12-13 |
| JP3211998B2 true JP3211998B2 (ja) | 2001-09-25 |
Family
ID=15548480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15280293A Expired - Fee Related JP3211998B2 (ja) | 1993-05-31 | 1993-05-31 | 半導体装置製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3211998B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2282332B1 (en) * | 2009-08-04 | 2012-06-27 | S.O.I. TEC Silicon | Method for fabricating a semiconductor substrate |
| CN109643638B (zh) * | 2016-09-16 | 2023-09-05 | 应用材料公司 | 用于在低于7纳米cmos制造中控制砷脱气的紫外线辐射系统与方法 |
-
1993
- 1993-05-31 JP JP15280293A patent/JP3211998B2/ja not_active Expired - Fee Related
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|---|---|
| JPH06342765A (ja) | 1994-12-13 |
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