JPH07130757A - バイポーラトランジスタの製造方法 - Google Patents

Abstract

(57)【要約】 【目的】本発明は高速動作し、かつ動作特性が安定した
バイポーラトランジスタの製造方法を提案する。 【構成】エミツタコンタクトを形成した後、酸素を含ん
だ不活性ガスの雰囲気中でリフロー性の膜をリフローす
る。これにより雰囲気中に露出したエミツタコンタクト
領域表面に酸化膜を形成することができる。従つてリフ
ロー性の膜をリフローする際にリフロー性の膜から外方
拡散した不純物によつて真性ベース領域が汚染されるお
それをなくすことができる。この結果、真性ベース領域
及びエミツタ領域の不純物濃度を正確に管理することが
でき、高速動作し、かつ特性が安定したバイポーラトラ
ンジスタを容易に実現することができる。

Description

【発明の詳細な説明】

【０００１】

【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術（図６） 発明が解決しようとする課題（図７） 課題を解決するための手段（図１） 作用 実施例（図１〜図５） （１）製造工程の概要（図１） （２）製造工程（図２〜図５） （３）他の実施例 発明の効果

【０００２】

【産業上の利用分野】本発明はバイポーラトランジスタ
の製造方法に関し、例えば電解効果トランジスタと同一
基板上に形成されるバイポーラトランジスタに適用して
好適なものである。

【０００３】

【従来の技術】今日、機器のデイジタル化に伴つてアナ
ログ信号とデイジタル信号のインタフエースの高速化と
低消費電力化とを実現できるアナログデイジタル共存集
積回路の開発が積極的に進められている。この種の集積
回路としてはバイポーラ素子とＣＭＯＳ回路を組み合わ
せたＢｉＣＭＯＳ大規模集積回路が良く知られている。

【０００４】この集積回路では複数ある配線層や絶縁膜
の段差を緩和する（すなわち平坦化する）ためにベース
とエミツタ層との間にＢＰＳＧ（Boron-doped Phospho-
Silicate Glass）膜を用いることがある。例えばベース
電極とエミツタ電極とをそれぞれポリシリコンとする２
層構造のバイポーラトランジスタを製造する際にこのＢ
ＰＳＧ膜が用いられる。

【０００５】このバイポーラトランジスタの製造過程の
一例を図６に示す。この製造方法はシリコン基板１の全
面を覆うＢＰＳＧ膜８を熱処理してリフローする際に基
板表面を平坦化すると同時にベースポリシリコン６から
ベース不純物を拡散することによりエピタキシヤル成長
されたシリコン層３中にベース領域９を形成するもので
ある。その後、ＢＰＳＧ膜８にエミツタコンタクトを形
成することによりベース領域９中にエミツタ１０を形成
するようになされている。

【０００６】

【発明が解決しようとする課題】このようにＢＰＳＧ膜
８を堆積した後にエミツタコンタクトを形成するプロセ
スでは、ＢＰＳＧ膜８を熱処理してリフローする際に、
ベースポリシリコン６中に高濃度に添加されている不純
物が基板表面（すなわちエピタキシヤルシリコン層３の
表面）に入りベース領域９となる不純物層が形成される
ことになる。しかしこの拡散工程によるとベース領域９
の幅が広がるためバイポーラトランジスタの動作特性が
低下するおそれがあつた。

【０００７】これに対して図７に示すように、エミツタ
コンタクト１３を形成した後にＢＰＳＧ膜８をリフロー
する方法がある。ところがこのプロセスではＢＰＳＧ膜
８のリフロー時にエミツタコンタクトが既に開孔されて
いるため、真性ベース領域１５がＢＰＳＧ膜８から外方
拡散される不純物（リンやボロン）によつて汚染される
問題があつた。このとき外方拡散によつて形成される層
が汚染層１４である。しかしこの場合には本来の不純物
注入工程とは別の工程時に無秩序に不純物が拡散される
ことになるため不純物濃度の管理が難しくバイポーラト
ランジスタの特性が大きく変動し易いという問題があつ
た。

【０００８】本発明は以上の点を考慮してなされたもの
で、従来に比して特性の安定したバイポーラトランジス
タを提案しようとするものである。

【０００９】

【課題を解決するための手段】かかる課題を解決するた
め本発明においては、ベースポリシリコンとエミツタポ
リシリコンの２層のポリシリコン電極を有するバイポー
ラトランジスタの製造方法において、半導体基板１、３
の一方の主表面にコレクタ２、５を形成する工程と、主
平面に絶縁膜を形成する工程と、絶縁膜をエツチングし
て半導体基板３の表面に達するベースコンタクトを形成
する工程と、主表面に第１のポリシリコン層６を堆積す
る工程と、第１のポリシリコン層６に第１の不純物（ボ
ロン）を導入してベース引出電極を形成する工程と、主
平面にリフロー性の膜８を堆積する工程と、主平面にエ
ミツタコンタクト１３を形成する工程と、酸素を含んだ
不活性ガス（Ｎ₂ ）の雰囲気中で熱処理し、エミツタコ
ンタクト領域１３を酸化すると共にリフロー性の膜８を
リフローする工程と、エミツタコンタクト部分に形成さ
れた酸化膜２０を除去してから第１の不純物（ボロン）
を導入する工程と、エミツタコンタクトホールの側面に
絶縁膜からなる側壁スペーサ１１を形成する工程と、主
表面に第２のポリシリコン層１２を堆積する工程と、第
２のポリシリコン層１２に第２の不純物（ヒ素）を導入
する工程と、熱処理によつて第１及び第２の不純物を拡
散してベース９及びエミツタ１０を形成する工程とを設
けるようにする。

【００１０】

【作用】エミツタコンタクト１３を形成した後、酸素を
含んだ不活性ガス（Ｎ₂ ）の雰囲気中でリフロー性の膜
８をリフローすることにしたことにより、雰囲気中に露
出したエミツタコンタクト領域１３の表面に酸化膜２０
を形成することができる。これにより真性ベース領域が
リフロー性の膜８から外方拡散した不純物によつて汚染
されるおそれを有効になくすことができる。この結果、
真性ベース領域及びエミツタ領域の不純物濃度を正確に
管理することができ、高速動作し、かつ特性が安定した
バイポーラトランジスタを容易に実現することができ
る。

【００１１】

【実施例】以下図面について、本発明の一実施例を詳述
する。

【００１２】（１）製造工程の概要 ここでは図７との対応部分に同一符号を付して示す図１
を用いて製造工程の概要を説明する。この実施例の製造
工程はエミツタコンタクトの形成後、酸素を含んだ雰囲
気中においてＢＰＳＧ膜８を熱処理することを特徴とし
ている。すなわち図１（Ｃ）に示すように、真性ベース
領域１５に相当するシリコン層の表面を酸化膜で覆うこ
とによりＢＰＳＧ膜８から外方拡散した不純物が真性ベ
ース領域を汚染するおそれを回避するようになされてい
る。因にこのとき真性ベース領域１５の表面を覆う酸化
膜はポリシリコンエミツタの形成には妨げとなるためエ
ミツタポリシリコンの堆積前にフツ酸系の洗浄液で除去
する。

【００１３】（２）製造工程 図２〜図５を用いてｎｐｎバイポーラトランジスタと電
解効果トランジスタとによつて形成されるスタテイツク
ＲＡＭの製造工程を説明する。まず図２（Ａ）に示すよ
うに、ｐ型シリコン基板２１を用意し、その表面に熱酸
化膜２２を形成する。次にフオトエツチ処理によつてア
ンチモン（Ｓｂ）を被着拡散してｎ+ 埋め込み層２３を
形成する。このｎ+ 埋め込み層２３はｎｐｎバイポーラ
トランジスタのコレクタの一部になる。

【００１４】次に図２（Ｂ）に示すように、熱酸化膜を
エツチング除去した後、全面にシリコンをエピタキシヤ
ル成長させ、厚さ１〔μｍ〕、比抵抗１〔Ω・cm〕のｎ
型シリコン層２４を形成する。この後、ｎウエル２５と
ｐウエル２６を作り分け、シリコンナイトライド膜（Ｓ
i₃Ｎ₄ ）をマスクとして選択酸化する。選択酸化法によ
つて素子形成領域を除いたｎ型シリコン層２４に 400
〔nm〕の厚さを有するアイソレーシヨン用の酸化膜２７
を形成する。このｐウエル２６の一部はｎｐｎバイポー
ラトランジスタのアイソレーシヨン領域になる。因にｐ
型不純物層２８は寄生チヤンネル防止層である。

【００１５】この後、選択酸化用マスクを除去し、素子
形成領域部分のシリコン基板を露出させる。次にバイポ
ーラトランジスタのコレクタ引き出し部にフオトレジス
トをマスクとしてリンを50〔keＶ〕、５×１０¹⁵〔atom
／cm² 〕でイオン注入し、さらに同じイオンを 360〔ke
Ｖ〕、１×１０¹⁴〔atom／cm² 〕でイオン注入してコレ
クタ引き出し層２９を形成する。

【００１６】次に、熱酸化により露出表面に11〔nm〕の
薄いゲート酸化膜３０を形成し、ＭＯＳトランジスタ形
成領域にフオトマスクを用いてしきい値調整用のボロン
をイオン注入する。続いてフオトレジストをマスクにゲ
ート酸化膜をバツフアードフツ酸でエツチングし、基板
コンタクト部３１を形成する。

【００１７】これらの工程が終わると、次は図３に示す
工程に移る。まず図３（Ｃ）に示すように、ＣＶＤ法に
よりポリシリコン膜３２を 620〔℃〕で 100〔nm〕堆積
する。続いてPOCL₃ を用いてポリシリコン膜３２にリン
を添加する。次に表面にできたリンガラスを除去した
後、タングステンシリサイド膜３３をスパツタ又はＣＶ
Ｄ法で 100〔nm〕堆積する。この後、フオトレジストを
マスクにタングステンシリサイド膜３３とポリシリコン
膜３２を異方性エツチングしてｎチヤネルＭＯＳトラン
ジスタのゲート電極３４及びｐチヤネルＭＯＳトランジ
スタのゲート電極３５を形成する。

【００１８】次にフオトレジストをマスクにしてｎチヤ
ネルＭＯＳトランジスタ部にヒ素を３×１０¹³〔atom／
cm² 〕でイオン注入し、ｎ型低濃度ソースドレイン領域
３６を形成する。同様にｐチヤネルＭＯＳトランジスタ
部にボロンを１×１０¹³〔atom／cm² 〕でイオン注入
し、ｐ型低濃度ソースドレイン領域３７を形成する。次
にＣＶＤ法により酸化膜を 200〔nm〕堆積し、エツチバ
ツクすることによりＭＯＳトランジスタの側面に側壁ス
ペーサ３８を形成する。

【００１９】次にフオトレジストをマスクにｎチヤネル
ＭＯＳトランジスタ部にヒ素を５×１０¹⁵〔atom／c
m² 〕でイオン注入してｎ⁺ 高濃度ソースドレイン領域
３９を形成する。同様にｐチヤネルＭＯＳトランジスタ
部にボロンを２×１０¹⁵〔atom／cm² 〕でイオン注入し
てｐ⁺ 高濃度ソースドレイン領域４０を形成する。

【００２０】続いて図３（Ｄ）に示すように、ＣＶＤ法
により酸化膜４１を 700〔nm〕堆積する。そしてこの酸
化膜４１のうちメモリセルの接地部（この図では省
略）、ビツトコンタクト部４２、周辺回路のコンタクト
部（この図では省略）及びバイポーラトランジスタのベ
ースコンタクト４３に相当する部分をフオトレジストを
マスクとして選択的にエツチングし、シリコン層に達す
る開孔を形成する。

【００２１】次にＣＶＤによりポリシリコン膜４４を 6
20〔℃〕で40〔nm〕堆積する。次にフオトレジストをマ
スクにメモリセルのビツト線コンタクトのパツド部４
５、グランド配線４６及び周辺回路の一部（この図では
省略）にヒ素を５×１０¹⁵〔atom／cm² 〕でイオン注入
する。またバイポーラトランジスタのベース配線領域４
７及び周辺回路の一部（この図では省略）にボロンを
2.5×１０¹⁵〔atom／cm²〕でイオン注入する。

【００２２】続いてスパツタ又はＣＶＤにより全面にタ
ングステンシリサイド膜４８を60〔nm〕堆積する。この
後、フオトレジストをマスクにタングステンシリサイド
膜４８及びポリシリコン４４を異方性エツチングしてメ
モリセルのグランド配線４６等の二層目の配線層及びバ
イポーラトランジスタのベース配線領域４７を形成す
る。

【００２３】これら各配線及び配線領域の形成が終了す
ると、ＣＶＤ酸化膜４９及びＢＰＳＧ膜５０を基板の全
面に順次堆積する。この段階の部分断面図が図１（Ａ）
に示す断面構造である。次にフオトレジストをマスクに
してバイポーラトランジスタのベース領域内のＢＰＳＧ
膜５０、ＣＶＤ酸化４９、タングステンシリサイド膜４
８及びポリシリコン４４をエツチングしてエミツタコン
タクト５１を形成する。この段階の断面図が図１（Ｂ）
に示す断面構造である。

【００２４】次に酸素を流量比で10から50〔％〕混合し
た窒素又はアルゴン雰囲気を比較的低温から 850〔℃〕
〜 900〔℃〕までランピングアツプしてシリコン表面を
酸化する。これによりエミツタコンタクト５１のシリコ
ン部分に保護酸化膜５２を形成し、同時にＢＰＳＧ膜を
リフローする。この段階の断面図が図１（Ｃ）に示す断
面図である。

【００２５】このときエミツタコンタクト部は保護酸化
膜５２で覆われているためＢＰＳＧ膜５０から外方拡散
された不純物によつて汚染されるおそれはない。またエ
ミツタコンタクト５１を形成した後、熱処理を加えるた
めボロンドープされた２層目のポリシリコン４４から高
濃度のボロンが後に作られる真性ベース領域に拡散する
こともない。

【００２６】これら一連の処理工程が終了すると、次は
図４及び図５の処理に移る。まず図４（Ｅ）に示すよう
に、先の工程においてエミツタコンタクト５１に形成さ
れた保護酸化膜５２をフツ酸系の洗浄液で除去する。こ
の後、エミツタコンタクト５１を通してシリコン層２４
中にボロンを 3.5×１０¹³〔atom／cm² 〕でイオン注入
し、ｐ型不純物層を形成する。次にＣＶＤによつて酸化
膜を 100〔nm〕堆積し、エツチバツクすることによりエ
ミツタコンタクト５１の内側面に側壁スペーサ５２を形
成する。

【００２７】このときシリコン層２４中に形成されたｐ
型不純物層は側壁スペーサ５２の形成工程においてオー
バーエツチングされるためｐ型不純物層は側壁スペーサ
５２の下にのみ残ることになる。これがグラフトベース
５３となる。グラフトベース５３は真性ベース５４を電
気的に繋ぐ役割をする。続いて全面にポリシリコンを 6
20〔℃〕で 150〔nm〕堆積し、ＢＦ₂ を60〔keＶ〕で２
×１０¹⁴〔atom／cm² 〕でイオン注入する。この後、窒
素中で熱処理することによりボロンを拡散させて真性ベ
ース５４を形成する。

【００２８】次にヒ素を40〔keＶ〕、１×１０¹⁶〔atom
／cm² 〕でポリシリコン膜中にイオン注入し、その後の
熱処理によつてヒ素を拡散させることによりエミツタ５
５を形成する。次にフオトレジストをマスクにポリシリ
コン膜をエツチングして配線の形状に加工することによ
りエミツタポリシリコン５６を形成する。この段階の部
分断面図が図１（Ｄ）の図である。

【００２９】この後、図４（Ｆ）に示すように、ＣＶＤ
によつて酸化膜５７を70〔nm〕堆積し、フオトレジスト
をマスクにしてメモリセルのドライバＭＯＳとのコンタ
クト５８を形成する。次に、全面にポリシリコンを 620
〔℃〕で50〔nm〕堆積し、全面にボロンを５×１０
¹⁴〔atom／cm² 〕でイオン注入する。この後、フオトレ
ジストをマスクにしてポリシリコンをエツチングし、薄
膜トランジスタのゲート５９を形成する。

【００３０】次に、ＣＶＤによつて酸化膜６０を40〔n
m〕堆積し、フオトレジストをマスクにしてメモリセル
の記憶ノード部に相当するコンタクト６１を形成する。
その後、全面にアモルフアスポリシリコンを 480〔℃〕
で 500〔nm〕堆積し、さらに 600〔℃〕で結晶化アニー
ルする。次にフオトレジストをマスクにしてエツチング
し、薄膜トランジスタのチヤンネルポリシリコン６２及
び給電線（この図では省略）を形成する。さらにその
後、フオトレジストをマスクにして薄膜トランジスタの
ソースドレイン領域６３及び給電線にボロンを５×１０
¹⁴〔atom／cm² 〕でイオン注入する。

【００３１】この工程が終了すると、図５（Ｇ）に示す
ように、ＣＶＤ酸化膜６４及びＢＰＳＧ膜６５を順次堆
積して全面を覆う。その後、 900〔℃〕でアニールする
ことによりＢＰＳＧ膜６５をリフローする。次にフオト
レジストをマスクにして酸化膜を異方性エツチングし、
コンタクトホール６６を形成する。この後、全面にメタ
ル膜（アルミニウム合金又はアルミニウム多層膜）をス
パツタして堆積する。続いてフオトレジストをマスクに
してメタル層をエツチングすることにより所望の下層メ
タル配線パターン６７を形成する。

【００３２】その後、ＣＶＤによつて酸化膜６８を 400
〔℃〕で 400〔nm〕堆積し、その表面を 500〔nm〕の膜
厚のＳＯＧ（Spin On Glass ）膜６９でコートする。さ
らにエツチバツクした後、ＣＶＤによつて酸化膜７０を
600〔nm〕堆積する。続いてフオトレジストをマスクに
して下層メタル配線パターン６７とのコンタクトホール
７１を形成する。次に全面にメタル膜（アルミニウム合
金又はアルミニウム多層膜）をスパツタによつて堆積す
る。続いてフオトレジストをマスクにエツチングするこ
とにより所望の上層メタル配線パターン７２を形成す
る。

【００３３】続いて 400〔℃〕のフオーミングガス中で
アニール処理することによりプラズマＣＶＤ窒化膜７３
を1000〔nm〕の膜厚で堆積する。引き続きフオトレジス
トをマスクにしてプラズマＣＶＤ窒化膜７３をエツチン
グし、ボンデイングパツド用の孔（この図では省略）を
あければＳＲＡＭ装置を完成することができる。

【００３４】以上の工程によれば、ベース幅が狭く、ま
たベース領域の不純物濃度の安定したバイポーラトラン
ジスタを形成することができるため装置全体の許容動作
範囲や信頼性を一段と向上することができる。

【００３５】（３）他の実施例 なお上述の実施例においては、タングステンシリサイド
膜４８をポリシリコン膜４４上に積層した複合膜をベー
ス引出電極とする場合について述べたが、本発明はこれ
に限らず、他の高融点金属を成分とするシリサイド膜を
ポリシリコン膜４４上に積層することにより形成した複
合膜（すなわちポリサイド膜）をベース引出電極として
用いても良い。

【００３６】また上述の実施例においては、エミツタ電
極をエミツタポリシリコンとする場合について述べた
が、本発明はこれに限らず、ポリシリコン膜上に金属シ
リサイド層を重ねて形成した複合膜（すなわちポリサイ
ド膜）を用いても良い。

【００３７】さらに上述の実施例においては、ベース引
出電極の上層に堆積されるリフロー性の膜をＢＰＳＧ膜
５０とする場合について述べたが、本発明はこれに限ら
ず、他の材料でなるリフロー性膜を用いても良い。

【００３８】また上述の実施例においては、ｎｐｎトラ
ンジスタの製造工程について述べたが、本発明はこれに
限らず、ｐｎｐトランジスタの製造工程の場合にも適用
し得る。

【００３９】さらに上述の実施例においては、バイポー
ラトランジスタを含む集積回路としてスタテイツクＲＡ
Ｍの場合について述べたが、本発明はこれに限らず、バ
イポーラトランジスタを含む他の集積回路を製造する場
合に広く適用し得る。

【００４０】

【発明の効果】上述のように本発明によれば、エミツタ
コンタクトの形成後にリフロー性の膜をリフローする
際、酸素を含んだ雰囲気中でリフロー性の膜をリフロー
することによつて真性ベース領域の表面を酸化膜で保護
することにより、リフロー性の膜から外方拡散した不純
物が真性ベース領域を汚染するおそれをなくすことがで
きる。これによりベース幅が狭く、また動作特性の安定
したバイポーラトランジスタを容易に得ることができ
る。

【図面の簡単な説明】

【図１】本発明によるバイポーラトランジスタの製造方
法の概略工程を示す略線図である。

【図２】バイポーラトランジスタを含む集積回路の製造
工程の説明に供する略線図である。

【図３】バイポーラトランジスタを含む集積回路の製造
工程の説明に供する略線図である。

【図４】バイポーラトランジスタを含む集積回路の製造
工程の説明に供する略線図である。

【図５】バイポーラトランジスタを含む集積回路の製造
工程の説明に供する略線図である。

【図６】従来用いられているバイポーラトランジスタ製
造方法の概要を示す略線図である。

【図７】従来用いられているバイポーラトランジスタ製
造方法の概要を示す略線図である。

【符号の説明】

１、２１……シリコン基板、２、２３……埋め込み層、
３、２４……シリコン層、４、２２……素子分離酸化
膜、５、２９……コレクタ引出層、６……ベースポリシ
リコン、７、２０、２７、４１、５７、６０、６８、７
０……酸化膜、８、５０、６５……ＢＰＳＧ膜、９……
ベース領域、１０、５５……エミツタ、１２、５６……
エミツタポリシリコン、１３、５１……エミツタコンタ
クト、１４……汚染層、１５、５４……真性ベース領
域、２５……ｎウエル、２６……ｐウエル、２７、２８
……ｐ型不純物層、３０……ゲート酸化膜、３２、４４
……ポリシリコン膜、３３……タングステンシリサイド
膜、３４、３５……ゲート電極、３６、３７、３９、４
０……低濃度ソースドレイン領域、３８……側壁スペー
サ、４２……ビツトコンタクト部４２、４３……ベース
コンタクト、４５……パツド部、４６……グランド配
線、４７……ベース配線領域、４８……タングステンシ
リサイド膜、４９、６４……ＣＶＤ酸化膜、５２……保
護酸化膜、５３……グラフトベース、５８、６１……コ
ンタクト、５９……ゲート、６２……チヤンネルポリシ
リコン、６３……ソース、ドレイン、６６、７１……コ
ンタクトホール、６７、７２……メタル配線パターン、
６９……ＳＯＧ膜、７３……プラズマＣＶＤ窒化膜。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06

Claims (4)

【特許請求の範囲】
1. 【請求項１】ベースポリシリコンとエミツタポリシリコ
   ンの２層のポリシリコン電極を有するバイポーラトラン
   ジスタの製造方法において、 半導体基板の一方の主表面にコレクタを形成する工程
   と、 上記主平面に絶縁膜を形成する工程と、 上記絶縁膜をエツチングして上記半導体基板の表面に達
   するベースコンタクトを形成する工程と、 上記主表面に第１のポリシリコン層を堆積する工程と、 上記第１のポリシリコン層に第１の不純物を導入してベ
   ース引出電極を形成する工程と、 上記主平面にリフロー性の膜を堆積する工程と、 上記主平面にエミツタコンタクトを形成する工程と、 酸素を含んだ不活性ガスの雰囲気中で熱処理し、上記エ
   ミツタコンタクト領域を酸化すると共に上記リフロー性
   の膜をリフローする工程と、 上記エミツタコンタクト部分に形成された酸化膜を除去
   してから第１の不純物を導入する工程と、 上記エミツタコンタクトホールの側面に絶縁膜からなる
   側壁スペーサを形成する工程と、 上記主表面に第２のポリシリコン層を堆積する工程と、 上記第２のポリシリコン層に第２の不純物を導入する工
   程と、 熱処理によつて上記第１及び第２の不純物を拡散してベ
   ース及びエミツタを形成する工程とを具えることを特徴
   とするバイポーラトランジスタの製造方法。
2. 【請求項２】上記熱処理に用いる不活性ガスを窒素ガス
   とすることを特徴とする請求項１に記載のバイポーラト
   ランジスタの製造方法。
3. 【請求項３】上記第１のポリシリコン層はポリサイドに
   よつて形成されることを特徴とするバイポーラトランジ
   スタの製造方法。
4. 【請求項４】上記第２のポリシリコン層はポリサイドに
   よつて形成されることを特徴とする請求項１又は請求項
   ３に記載のバイポーラトランジスタの製造方法。