JPH0774169A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0774169A JPH0774169A JP16841993A JP16841993A JPH0774169A JP H0774169 A JPH0774169 A JP H0774169A JP 16841993 A JP16841993 A JP 16841993A JP 16841993 A JP16841993 A JP 16841993A JP H0774169 A JPH0774169 A JP H0774169A
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Abstract
(57)【要約】
【目的】 半導体装置のコンタクト部において、複雑な
工程や、コストの増加のない構造及び方法により、低融
点金属の拡散を抑制し、素子特性の劣化がない半導体装
置及びその製造方法を提供する。 【構成】 半導体装置のコンタクト部において、上層に
少なくとも低融点金属を含む金属または金属シリサイド
１１３、下層にｐ型不純物を含むIV族多結晶半導体材料
１１１を配した構成よりなり、前記IV族多結晶半導体材
料層１１１への不純物注入工程が、ゲルマニウム、錫、
燐、砒素、アンチモン、ガリウム、インジウムの内の少
なくとも一元素を注入する第１の注入工程と、該元素の
注入後にｐ型の不純物を注入する第２の注入工程との２
工程によって行なわれることを特徴とする半導体装置の
製造方法、及びそれによる半導体装置。
工程や、コストの増加のない構造及び方法により、低融
点金属の拡散を抑制し、素子特性の劣化がない半導体装
置及びその製造方法を提供する。 【構成】 半導体装置のコンタクト部において、上層に
少なくとも低融点金属を含む金属または金属シリサイド
１１３、下層にｐ型不純物を含むIV族多結晶半導体材料
１１１を配した構成よりなり、前記IV族多結晶半導体材
料層１１１への不純物注入工程が、ゲルマニウム、錫、
燐、砒素、アンチモン、ガリウム、インジウムの内の少
なくとも一元素を注入する第１の注入工程と、該元素の
注入後にｐ型の不純物を注入する第２の注入工程との２
工程によって行なわれることを特徴とする半導体装置の
製造方法、及びそれによる半導体装置。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、特に半導体素子と、配線との接続部に関
する。
造方法に関し、特に半導体素子と、配線との接続部に関
する。
【０００２】
【従来の技術】近年、半導体装置の高集積化が進むにつ
れチップ内における各所の面積の節減が進められている
が、配線部はチップ面積中の多くの割合を占めているた
め、その省面積化は重要な問題である。このうち半導体
素子の配線への引き出し部いわゆるコンタクト部に関し
ては、従来素子の直上でIV族多結晶半導体材料からなる
オーミックコンタクト用材料を敷設した後、素子の直上
からはずれた位置でＡｌなどの低融点金属を含む金属ま
たは金属シリサイド電極とIV族多結晶半導体材料を接続
するという形態をとっていたのを、金属または金属シリ
サイドも同時に素子直上での接続をするような工夫が進
められている。
れチップ内における各所の面積の節減が進められている
が、配線部はチップ面積中の多くの割合を占めているた
め、その省面積化は重要な問題である。このうち半導体
素子の配線への引き出し部いわゆるコンタクト部に関し
ては、従来素子の直上でIV族多結晶半導体材料からなる
オーミックコンタクト用材料を敷設した後、素子の直上
からはずれた位置でＡｌなどの低融点金属を含む金属ま
たは金属シリサイド電極とIV族多結晶半導体材料を接続
するという形態をとっていたのを、金属または金属シリ
サイドも同時に素子直上での接続をするような工夫が進
められている。
【０００３】一方、IV族多結晶半導体材料は素子の動作
周波数が高くなると電流の担体となるキャリアの移動が
追随しなくなるため、引き出し配線として使用するのは
望ましくなく、高速動作という観点からも金属または金
属シリサイド電極を素子の直上でコンタクトさせる構成
がとられるようになっている。
周波数が高くなると電流の担体となるキャリアの移動が
追随しなくなるため、引き出し配線として使用するのは
望ましくなく、高速動作という観点からも金属または金
属シリサイド電極を素子の直上でコンタクトさせる構成
がとられるようになっている。
【０００４】
【発明が解決しようとしている課題】しかしながら、低
抵抗配線材料として用いられる金属または金属シリサイ
ド中の低融点金属はIV族多結晶半導体材料中への拡散が
大きく、上記従来例では素子の直上に金属または金属シ
リサイドコンタクトをとった場合には素子部にまで低融
点金属の拡散が発生し、素子特性の劣化を引き起こすこ
ととなっていた。このため低融点金属の拡散を抑制する
のに金属または金属シリサイドとIV族多結晶半導体材料
の間にバリアメタルを配するという構成がとられること
もある。この構成では確かに低融点金属の拡散が抑えら
れ、素子特性の劣化は起こらないが、バリアメタルの堆
積及びそのパターニングという工程が入るために、工程
が複雑となりコストも増加するという欠点がおこってい
た。
抵抗配線材料として用いられる金属または金属シリサイ
ド中の低融点金属はIV族多結晶半導体材料中への拡散が
大きく、上記従来例では素子の直上に金属または金属シ
リサイドコンタクトをとった場合には素子部にまで低融
点金属の拡散が発生し、素子特性の劣化を引き起こすこ
ととなっていた。このため低融点金属の拡散を抑制する
のに金属または金属シリサイドとIV族多結晶半導体材料
の間にバリアメタルを配するという構成がとられること
もある。この構成では確かに低融点金属の拡散が抑えら
れ、素子特性の劣化は起こらないが、バリアメタルの堆
積及びそのパターニングという工程が入るために、工程
が複雑となりコストも増加するという欠点がおこってい
た。
【０００５】［発明の目的］本発明の目的は、半導体装
置のコンタクト部において、複雑な工程や、コストの増
加のない構造及び方法により、低融点金属の拡散を抑制
し、素子特性の劣化がない半導体装置及びその製造方法
を提供することにある。
置のコンタクト部において、複雑な工程や、コストの増
加のない構造及び方法により、低融点金属の拡散を抑制
し、素子特性の劣化がない半導体装置及びその製造方法
を提供することにある。
【０００６】
【課題を解決するための手段及び作用】本発明は、半導
体領域と、該半導体部に被着された絶縁膜と、該絶縁膜
に形成された開口部を介して該半導体領域に接続される
配線部とからなる半導体装置において、該配線部が上層
に少なくとも低融点金属を含む金属または金属シリサイ
ド、下層にｐ型不純物を含むIV族多結晶半導体材料を配
した構成とし、かつ該IV族多結晶半導体材料層にイオン
注入においてゲルマニウム、錫、燐、砒素、アンチモ
ン、ガリウム、インジウムのうちの少なくとも一元素の
注入と、該元素注入後に行なわれるｐ型の不純物注入の
２工程で不純物添加させることによって、素子の劣化が
なくコストの上昇の少ない高速高密度の半導体装置を提
供するものである。
体領域と、該半導体部に被着された絶縁膜と、該絶縁膜
に形成された開口部を介して該半導体領域に接続される
配線部とからなる半導体装置において、該配線部が上層
に少なくとも低融点金属を含む金属または金属シリサイ
ド、下層にｐ型不純物を含むIV族多結晶半導体材料を配
した構成とし、かつ該IV族多結晶半導体材料層にイオン
注入においてゲルマニウム、錫、燐、砒素、アンチモ
ン、ガリウム、インジウムのうちの少なくとも一元素の
注入と、該元素注入後に行なわれるｐ型の不純物注入の
２工程で不純物添加させることによって、素子の劣化が
なくコストの上昇の少ない高速高密度の半導体装置を提
供するものである。
【０００７】また上記IV族多結晶半導体材料中に含まれ
るゲルマニウム、錫、燐、砒素、アンチモン、ガリウ
ム、インジウムの濃度が、IV族多結晶半導体材料へのイ
オン注入時にIV族多結晶半導体材料表面から深さ１００
０Ａで５Ｅ１９ａｔｏｍ／ｃｍ3 を越え、かつIV族半導
体材料全領域でｐ型不純物濃度を越えないようにするこ
とによって、より確実に素子劣化を抑えるものである。
るゲルマニウム、錫、燐、砒素、アンチモン、ガリウ
ム、インジウムの濃度が、IV族多結晶半導体材料へのイ
オン注入時にIV族多結晶半導体材料表面から深さ１００
０Ａで５Ｅ１９ａｔｏｍ／ｃｍ3 を越え、かつIV族半導
体材料全領域でｐ型不純物濃度を越えないようにするこ
とによって、より確実に素子劣化を抑えるものである。
【０００８】以下に図を用いて本発明の作用を詳細に説
明する。
明する。
【０００９】図５は、半導体装置のコンタクト部の縦構
造を示す。この例では金属または金属シリサイド電極の
１つとしては、ＡｌＳｉを用いている。またIV族多結晶
半導体材料としてポリシリコンを用いている。
造を示す。この例では金属または金属シリサイド電極の
１つとしては、ＡｌＳｉを用いている。またIV族多結晶
半導体材料としてポリシリコンを用いている。
【００１０】図６（ａ）は、従来のコンタクト部のポリ
シリコン（図５ ２０３）表面から半導体領域（２０
１）に至るまでのＡｌ濃度の変化を示す。Ａｌはポリシ
リコン内で１Ｅ１８以上の濃度を保ち、ポリシリコン２
０３と半導体領域２０１の界面で増加している。また半
導体領域２０１中にもＡｌが多く拡散していることがわ
かる。
シリコン（図５ ２０３）表面から半導体領域（２０
１）に至るまでのＡｌ濃度の変化を示す。Ａｌはポリシ
リコン内で１Ｅ１８以上の濃度を保ち、ポリシリコン２
０３と半導体領域２０１の界面で増加している。また半
導体領域２０１中にもＡｌが多く拡散していることがわ
かる。
【００１１】これに対し、本発明では図６（ｂ）に示す
ように、ポリシリコンの表面側でＡｌが阻止され、ポリ
シリコン中での濃度が半導体領域２０１に向かって低下
している。また半導体領域２０１内では１Ｅ１８以下と
１桁以上低い濃度に抑えられている。
ように、ポリシリコンの表面側でＡｌが阻止され、ポリ
シリコン中での濃度が半導体領域２０１に向かって低下
している。また半導体領域２０１内では１Ｅ１８以下と
１桁以上低い濃度に抑えられている。
【００１２】この理由は以下の様に考えられる。一般に
ポリシリコン中の低融点金属の拡散は、結晶粒界を介し
て行なわれるのが殆どである。このため結晶粒径が大き
くなると金属が拡散する経路が少なくなり、拡散量は少
量に抑えられる。
ポリシリコン中の低融点金属の拡散は、結晶粒界を介し
て行なわれるのが殆どである。このため結晶粒径が大き
くなると金属が拡散する経路が少なくなり、拡散量は少
量に抑えられる。
【００１３】本発明では、IV族多結晶半導体材料である
ポリシリコンの粒径は従来より大きくなっているため、
金属の拡散が抑えられた。ポリシリコンの粒径は、ｐ型
不純物注入後の熱処理の際に起こるポリシリコンの再結
晶化によって決まるが、再結晶化させる前の状態におい
て非晶質化の進んでいる方が大粒径の再結晶化が起こ
る。
ポリシリコンの粒径は従来より大きくなっているため、
金属の拡散が抑えられた。ポリシリコンの粒径は、ｐ型
不純物注入後の熱処理の際に起こるポリシリコンの再結
晶化によって決まるが、再結晶化させる前の状態におい
て非晶質化の進んでいる方が大粒径の再結晶化が起こ
る。
【００１４】ところが、ポリシリコンの非晶質化は、イ
オン注入の際の衝撃によって起こるのであるが、代表的
なｐ型不純物であるＢの場合、イオンの質量が軽いため
Ｂの注入だけでは非晶質化があまり進まない。そのた
め、本発明では、予めＢよりも質量が大きく半導体中に
多くの欠陥準位を作らないゲルマニウム、錫、燐、砒
素、アンチモン、ガリウム、インジウムなどを注入して
非晶質化を促進し、ｐ型不純物注入後の熱処理による大
粒径化を図っている。さらにＢの注入の前に非晶質化さ
せておくことでＢのチャネリングを抑えることもでき、
ｐ型化する領域を必要以上に深くしないという効果もあ
る。
オン注入の際の衝撃によって起こるのであるが、代表的
なｐ型不純物であるＢの場合、イオンの質量が軽いため
Ｂの注入だけでは非晶質化があまり進まない。そのた
め、本発明では、予めＢよりも質量が大きく半導体中に
多くの欠陥準位を作らないゲルマニウム、錫、燐、砒
素、アンチモン、ガリウム、インジウムなどを注入して
非晶質化を促進し、ｐ型不純物注入後の熱処理による大
粒径化を図っている。さらにＢの注入の前に非晶質化さ
せておくことでＢのチャネリングを抑えることもでき、
ｐ型化する領域を必要以上に深くしないという効果もあ
る。
【００１５】また、ポリシリコン中のゲルマニウム、
錫、燐、砒素、アンチモン、ガリウム、インジウムの濃
度が１Ｅ１９ｃｍ-3以上になると非晶質化がかなり進
み、ポリシリコンの大粒径化が図れること、１０００Ａ
程度の深さまで非晶質化を進めることで低融点金属の拡
散がおさまることより、本発明をより確実に実現するに
はゲルマニウム、錫、燐、砒素、アンチモン、ガリウ
ム、インジウムのうち少なくとも１元素をポリシリコン
表面から１０００Ａの深さで５Ｅ１９ｃｍ-3以上、かつ
ポリシリコン全領域で該元素の濃度がＢの濃度を越えな
いように添加するのが望ましい。
錫、燐、砒素、アンチモン、ガリウム、インジウムの濃
度が１Ｅ１９ｃｍ-3以上になると非晶質化がかなり進
み、ポリシリコンの大粒径化が図れること、１０００Ａ
程度の深さまで非晶質化を進めることで低融点金属の拡
散がおさまることより、本発明をより確実に実現するに
はゲルマニウム、錫、燐、砒素、アンチモン、ガリウ
ム、インジウムのうち少なくとも１元素をポリシリコン
表面から１０００Ａの深さで５Ｅ１９ｃｍ-3以上、かつ
ポリシリコン全領域で該元素の濃度がＢの濃度を越えな
いように添加するのが望ましい。
【００１６】［実施態様例］本発明に用いられる金属ま
たは金属シリサイド中に含まれる低融点金属としては、
一般的には１Ｂ〜３Ｂ族及び２Ａ族に属する金属で、代
表的なものとしてＡｌ、Ｍｇ、Ｃｕ、Ａｇ、Ａｕ、Ｚ
ｎ、Ｃｄがあげられる。
たは金属シリサイド中に含まれる低融点金属としては、
一般的には１Ｂ〜３Ｂ族及び２Ａ族に属する金属で、代
表的なものとしてＡｌ、Ｍｇ、Ｃｕ、Ａｇ、Ａｕ、Ｚ
ｎ、Ｃｄがあげられる。
【００１７】
【実施例】［実施例１］図１〜４に本発明による実施例
の構造及び製造工程を示す。
の構造及び製造工程を示す。
【００１８】まずＰ型基板に、所望の形状にマスキング
を行ないながら、通常のイオン注入法によりＡｓ+ イオ
ンをドーズ量１Ｅ１５ｃｍ-2、加速電圧６０ｋｅＶの条
件で打ち込み、その後Ｎ2 雰囲気中１０００℃の条件で
アニールすることによりＡｓ+ イオンの拡散を行なって
Ｎ型ブロッキング層（１０１）を形成した。
を行ないながら、通常のイオン注入法によりＡｓ+ イオ
ンをドーズ量１Ｅ１５ｃｍ-2、加速電圧６０ｋｅＶの条
件で打ち込み、その後Ｎ2 雰囲気中１０００℃の条件で
アニールすることによりＡｓ+ イオンの拡散を行なって
Ｎ型ブロッキング層（１０１）を形成した。
【００１９】続いてＢ+ イオンを所望の形状にマスキン
グを行ないながら、ドーズ量２Ｅ１３ｃｍ-2、加速電圧
６０ｋｅＶの条件で打ち込み、その後Ｎ2 雰囲気中１０
００℃の条件でアニールすることによってＢ+ イオンの
拡散を行なってＰ型ブロッキング層（１０２）を形成し
た（図１（ａ））。
グを行ないながら、ドーズ量２Ｅ１３ｃｍ-2、加速電圧
６０ｋｅＶの条件で打ち込み、その後Ｎ2 雰囲気中１０
００℃の条件でアニールすることによってＢ+ イオンの
拡散を行なってＰ型ブロッキング層（１０２）を形成し
た（図１（ａ））。
【００２０】この基板にＮ型エピタキシャル成長を行な
い厚さ５μｍのエピ層（１０３）を形成した（図１
（ｂ））。
い厚さ５μｍのエピ層（１０３）を形成した（図１
（ｂ））。
【００２１】このあと、所望の形状にマスキングしなが
ら、通常のイオン注入法によりＢ+イオンをドーズ量６
Ｅ１２ｃｍ-2、加速電圧１００ｋｅＶで打ち込み、その
後Ｎ2 雰囲気中１０００℃の条件でアニールすることに
よりＢ+ イオンの拡散を行なって、Ｐウエル（１０４）
を形成した。続いて所望の形状にマスキングを行ないな
がら、通常のイオン注入法により、Ｂ+ イオンをドーズ
量７Ｅ１５、加速電圧３０ｋｅＶの条件で打ち込んで、
その後Ｎ2 雰囲気中１０００℃の条件でアニールするこ
とによりＰ型ブロッキング層１０２のコンタクト領域１
０５を形成した（図１（ｃ））。
ら、通常のイオン注入法によりＢ+イオンをドーズ量６
Ｅ１２ｃｍ-2、加速電圧１００ｋｅＶで打ち込み、その
後Ｎ2 雰囲気中１０００℃の条件でアニールすることに
よりＢ+ イオンの拡散を行なって、Ｐウエル（１０４）
を形成した。続いて所望の形状にマスキングを行ないな
がら、通常のイオン注入法により、Ｂ+ イオンをドーズ
量７Ｅ１５、加速電圧３０ｋｅＶの条件で打ち込んで、
その後Ｎ2 雰囲気中１０００℃の条件でアニールするこ
とによりＰ型ブロッキング層１０２のコンタクト領域１
０５を形成した（図１（ｃ））。
【００２２】次に通常の低圧ＣＶＤ法により窒化シリコ
ン膜（１０６）を１５００Ａ堆積し、所望の形状にパタ
ーニングした。続いてＯ2 ＝４ １／ｍｉｎ、Ｈ2 ＝２
１／ｍｉｎ、Ｎ2 ＝５１／ｍｉｎの雰囲気中１０００
℃で５時間酸化を行なうことによりフィールド酸化膜
（１０７）を形成した（図１（ｄ））。
ン膜（１０６）を１５００Ａ堆積し、所望の形状にパタ
ーニングした。続いてＯ2 ＝４ １／ｍｉｎ、Ｈ2 ＝２
１／ｍｉｎ、Ｎ2 ＝５１／ｍｉｎの雰囲気中１０００
℃で５時間酸化を行なうことによりフィールド酸化膜
（１０７）を形成した（図１（ｄ））。
【００２３】その後、窒化シリコン膜（１０６）を除去
し、所望の形状にマスキングを行ないながら、通常のイ
オン注入法によりドーズ量４Ｅ１３ｃｍ-2、加速電圧８
５ｋｅＶでＰ+ イオンを打ち込み、その後Ｎ2 雰囲気中
１０００℃でアニールすることによってＰ+ イオンの拡
散を行ないベース領域１０８を形成した（図２
（ｅ））。
し、所望の形状にマスキングを行ないながら、通常のイ
オン注入法によりドーズ量４Ｅ１３ｃｍ-2、加速電圧８
５ｋｅＶでＰ+ イオンを打ち込み、その後Ｎ2 雰囲気中
１０００℃でアニールすることによってＰ+ イオンの拡
散を行ないベース領域１０８を形成した（図２
（ｅ））。
【００２４】さらに所望の形状にマスキングを行ないな
がら、ドーズ量２Ｅ１５ｃｍ-2、加速電圧８５ｋｅＶで
ＢＦ2 +イオンの打ち込みを行ない、続いてＮ2 雰囲気中
１０００℃でアニールすることによってＢＦ2 +イオンの
拡散を行ない、エミッタ領域１０９を形成した（図２
（ｆ））。
がら、ドーズ量２Ｅ１５ｃｍ-2、加速電圧８５ｋｅＶで
ＢＦ2 +イオンの打ち込みを行ない、続いてＮ2 雰囲気中
１０００℃でアニールすることによってＢＦ2 +イオンの
拡散を行ない、エミッタ領域１０９を形成した（図２
（ｆ））。
【００２５】このあと通常の常圧ＣＶＤ法によってＳｉ
Ｏ2 （１１０）を３０００Ａ堆積して層間絶縁膜とし、
これに通常のホトリソ工程によって所望の形状にエッチ
ングし、開口部を形成した（図２（ｇ））。
Ｏ2 （１１０）を３０００Ａ堆積して層間絶縁膜とし、
これに通常のホトリソ工程によって所望の形状にエッチ
ングし、開口部を形成した（図２（ｇ））。
【００２６】続いて、配線部の下層構造として、通常の
低圧ＣＶＤ法により、IV族多結晶半導体材料としてポリ
シリコン層（１１１）を４４００Ａ堆積した。
低圧ＣＶＤ法により、IV族多結晶半導体材料としてポリ
シリコン層（１１１）を４４００Ａ堆積した。
【００２７】次に、このポリシリコン層１１１に、本発
明の第１の注入工程として、ドーズ量５Ｅ１４ｃｍ-2，
加速電圧１５０ｋｅＶでＧｅ+ イオンを打ち込み、さら
に、第２の注入工程としてドーズ量５Ｅ１５ｃｍ-2、加
速電圧３０ｋｅＶで、ｐ型不純物としてＢ+ イオンを打
ち込んだあと、Ｎ2 雰囲気中９５０℃でアニールするこ
とによってＧｅ+ イオンとＢ+ イオンの拡散を行なって
ポリシリコン層をＰ型化した。Ｇｅ+ イオンの注入条件
は図７に示すような領域が望ましい（図３（ｈ））。
明の第１の注入工程として、ドーズ量５Ｅ１４ｃｍ-2，
加速電圧１５０ｋｅＶでＧｅ+ イオンを打ち込み、さら
に、第２の注入工程としてドーズ量５Ｅ１５ｃｍ-2、加
速電圧３０ｋｅＶで、ｐ型不純物としてＢ+ イオンを打
ち込んだあと、Ｎ2 雰囲気中９５０℃でアニールするこ
とによってＧｅ+ イオンとＢ+ イオンの拡散を行なって
ポリシリコン層をＰ型化した。Ｇｅ+ イオンの注入条件
は図７に示すような領域が望ましい（図３（ｈ））。
【００２８】続いて通常のホトリソ工程によってポリシ
リコン層１１１を所望の形状にエッチングした（図３
（ｉ））。
リコン層１１１を所望の形状にエッチングした（図３
（ｉ））。
【００２９】このあと通常の常圧ＣＶＤ法によってＳｉ
Ｏ2 膜を６０００Ａ堆積し、層間絶縁膜１１２を形成し
たあと、通常のホトリソ工程によって所望の形状にエッ
チングし、開口部を形成した（図３（ｊ））。
Ｏ2 膜を６０００Ａ堆積し、層間絶縁膜１１２を形成し
たあと、通常のホトリソ工程によって所望の形状にエッ
チングし、開口部を形成した（図３（ｊ））。
【００３０】この後、配線部の上層構造として、通常の
スパッタ法によりＡｌＳｉを１００００Ａ堆積し、続い
て通常のホトリソ工程により所望の形状にエッチング
し、さらにＮ2 雰囲気中４５０℃で３０分熱処理するこ
とによってＡｌＳｉとポリシリコンの合金化を行なっ
た。これにより配線電極１１３を形成し、本発明による
半導体装置を完成した（図４（ｋ））。
スパッタ法によりＡｌＳｉを１００００Ａ堆積し、続い
て通常のホトリソ工程により所望の形状にエッチング
し、さらにＮ2 雰囲気中４５０℃で３０分熱処理するこ
とによってＡｌＳｉとポリシリコンの合金化を行なっ
た。これにより配線電極１１３を形成し、本発明による
半導体装置を完成した（図４（ｋ））。
【００３１】［実施例１の効果］上記のようにして形成
した半導体装置（半導体装置Ａ）とポリシリコン部のＧ
ｅ注入をなくして作成した半導体装置（半導体装置Ｂ）
を比較したところ、半導体装置ＢではＶｂｅ−Ｉｃ，Ｉ
ｂ特性を見た時に低電圧領域でのリーク電流が非常に大
きかったが（図８（ｂ））、半導体装置Ａでは殆ど抑え
られ、Ｖｂｅ＝０〜０．５Ｖの領域でＩｃ，ＩｂがＶｂ
ｅに指数関数的に依存する関係が明確に見られた（図８
（ａ））。
した半導体装置（半導体装置Ａ）とポリシリコン部のＧ
ｅ注入をなくして作成した半導体装置（半導体装置Ｂ）
を比較したところ、半導体装置ＢではＶｂｅ−Ｉｃ，Ｉ
ｂ特性を見た時に低電圧領域でのリーク電流が非常に大
きかったが（図８（ｂ））、半導体装置Ａでは殆ど抑え
られ、Ｖｂｅ＝０〜０．５Ｖの領域でＩｃ，ＩｂがＶｂ
ｅに指数関数的に依存する関係が明確に見られた（図８
（ａ））。
【００３２】［実施例２］図９に本発明による第２の実
施例の構造を示す。
施例の構造を示す。
【００３３】まずＰ型基板に、所望の形状にマスキング
を行ないながら、通常のイオン注入法によりＡｓ+ イオ
ンをドーズ量１Ｅ１５ｃｍ-2、加速電圧６０ｋｅＶの条
件で打ち込み、その後Ｎ2 雰囲気中１０００℃の条件で
アニールすることによりＡｓ+ イオンの拡散を行なって
Ｎ型ブロッキング層（２０１）を形成した。
を行ないながら、通常のイオン注入法によりＡｓ+ イオ
ンをドーズ量１Ｅ１５ｃｍ-2、加速電圧６０ｋｅＶの条
件で打ち込み、その後Ｎ2 雰囲気中１０００℃の条件で
アニールすることによりＡｓ+ イオンの拡散を行なって
Ｎ型ブロッキング層（２０１）を形成した。
【００３４】続いてＢ+ イオンを所望の形状にマスキン
グを行ないながら、ドーズ量２Ｅ１３ｃｍ-2、加速電圧
６０ｋｅＶの条件で打ち込み、その後Ｎ2 雰囲気中１０
００℃の条件でアニールすることによってＢ+ イオンの
拡散を行なってＰ型ブロッキング層（２０２）を形成し
た。
グを行ないながら、ドーズ量２Ｅ１３ｃｍ-2、加速電圧
６０ｋｅＶの条件で打ち込み、その後Ｎ2 雰囲気中１０
００℃の条件でアニールすることによってＢ+ イオンの
拡散を行なってＰ型ブロッキング層（２０２）を形成し
た。
【００３５】この基板にエピタキシャル成長を行ない厚
さ５μｍのエピ層（２０３）を形成した。
さ５μｍのエピ層（２０３）を形成した。
【００３６】このあと、所望の形状にマスキングしなが
ら、通常のイオン注入法によりＢ+イオンをドーズ量６
Ｅ１３ｃｍ-2、加速電圧１００ｋｅＶで打ち込み、その
後Ｎ2 雰囲気中１０００℃の条件でアニールすることに
よりＢ+ イオンの拡散を行なって、Ｐウエル（２０４）
を形成した。
ら、通常のイオン注入法によりＢ+イオンをドーズ量６
Ｅ１３ｃｍ-2、加速電圧１００ｋｅＶで打ち込み、その
後Ｎ2 雰囲気中１０００℃の条件でアニールすることに
よりＢ+ イオンの拡散を行なって、Ｐウエル（２０４）
を形成した。
【００３７】次に通常の低圧ＣＶＤ法により窒化シリコ
ン膜（２０５）を１５００Ａ堆積し、所望の形状にパタ
ーニングした。続いてＯ2 ＝４ １／ｍｉｎ、Ｈ2 ＝２
１／ｍｉｎ、Ｎ2 ＝５ １／ｍｉｎの雰囲気中１００
０℃で５時間酸化を行なうことによりフィールド酸化膜
（２０６）を形成後、窒化シリコン膜（２０５）を除去
した。
ン膜（２０５）を１５００Ａ堆積し、所望の形状にパタ
ーニングした。続いてＯ2 ＝４ １／ｍｉｎ、Ｈ2 ＝２
１／ｍｉｎ、Ｎ2 ＝５ １／ｍｉｎの雰囲気中１００
０℃で５時間酸化を行なうことによりフィールド酸化膜
（２０６）を形成後、窒化シリコン膜（２０５）を除去
した。
【００３８】さらに所望の形状にマスキングを行ないな
がら、ドーズ量１Ｅ１５ｃｍ-2、加速電圧４０ｋｅＶで
Ａｓ+ イオンの打ち込みを行ない、続いてＮ2 雰囲気中
１０００℃でアニールすることによってＡｓ+ イオンの
拡散を行ない、エミッタ領域（２０７）、コレクタ領域
（２０８）を形成した。
がら、ドーズ量１Ｅ１５ｃｍ-2、加速電圧４０ｋｅＶで
Ａｓ+ イオンの打ち込みを行ない、続いてＮ2 雰囲気中
１０００℃でアニールすることによってＡｓ+ イオンの
拡散を行ない、エミッタ領域（２０７）、コレクタ領域
（２０８）を形成した。
【００３９】このあと通常の常圧ＣＶＤ法によってＳｉ
Ｏ2 （２０９）を３０００Ａ堆積して層間絶縁膜とし、
これに通常のホトリソ工程によって所望の形状にエッチ
ングし、開口部を形成した。
Ｏ2 （２０９）を３０００Ａ堆積して層間絶縁膜とし、
これに通常のホトリソ工程によって所望の形状にエッチ
ングし、開口部を形成した。
【００４０】続いて通常の低圧ＣＶＤ法によりポリシリ
コン層（２１０）を４４００Ａ堆積した。このポリシリ
コン層（２１０）にドーズ量５Ｅ１５ｃｍ-2，加速電圧
１５０ｋｅＶでＧｅ+ イオンを打ち込み、さらにドーズ
量５Ｅ１５ｃｍ-2、加速電圧３０ｋｅＶでＢ+ イオンを
打ち込んだあと、Ｎ2 雰囲気中９５０℃でアニールする
ことによってＧｅ+ イオンとＢ+ イオンの拡散を行なっ
てポリシリコン層をＰ型化した。
コン層（２１０）を４４００Ａ堆積した。このポリシリ
コン層（２１０）にドーズ量５Ｅ１５ｃｍ-2，加速電圧
１５０ｋｅＶでＧｅ+ イオンを打ち込み、さらにドーズ
量５Ｅ１５ｃｍ-2、加速電圧３０ｋｅＶでＢ+ イオンを
打ち込んだあと、Ｎ2 雰囲気中９５０℃でアニールする
ことによってＧｅ+ イオンとＢ+ イオンの拡散を行なっ
てポリシリコン層をＰ型化した。
【００４１】続いて通常のホトリソ工程によってポリシ
リコン層（２１０）を所望の形状にエッチングした。
リコン層（２１０）を所望の形状にエッチングした。
【００４２】このあと通常の常圧ＣＶＤ法によってＳｉ
Ｏ2 膜を６０００Ａ堆積し、層間絶縁膜（２１１）を形
成したあと、通常のホトリソ工程によって所望の形状に
エッチングし、開口部を形成した。
Ｏ2 膜を６０００Ａ堆積し、層間絶縁膜（２１１）を形
成したあと、通常のホトリソ工程によって所望の形状に
エッチングし、開口部を形成した。
【００４３】この後通常のスパッタ法によりＡｌＳｉを
１００００Ａ堆積し、続いて通常のホトリソ工程により
所望の形状にエッチングし、さらにＮ2 雰囲気中４５０
℃で３０分熱処理することによってＡｌＳｉとポリシリ
コンの合金化を行なった。これにより配線電極（２１
２）を形成し、本発明による半導体装置を完成した。
１００００Ａ堆積し、続いて通常のホトリソ工程により
所望の形状にエッチングし、さらにＮ2 雰囲気中４５０
℃で３０分熱処理することによってＡｌＳｉとポリシリ
コンの合金化を行なった。これにより配線電極（２１
２）を形成し、本発明による半導体装置を完成した。
【００４４】［実施例２の効果］上記のようにして形成
した半導体装置（半導体装置Ａ）とポリシリコン部のＧ
ｅ注入をなくして作成した半導体装置（半導体装置Ｂ）
を比較したところ、半導体装置ＢではＶｂｅ−Ｉｃ，Ｉ
ｂ特性を見た時に低電圧領域でのリーク電流が非常に大
きかったが、半導体装置Ａでは殆ど抑えられ、Ｖｂｅ＝
０〜０．５Ｖの領域でＩｃ，ＩｂがＶｂｅに指数関数的
に依存する関係が明確に見られた。
した半導体装置（半導体装置Ａ）とポリシリコン部のＧ
ｅ注入をなくして作成した半導体装置（半導体装置Ｂ）
を比較したところ、半導体装置ＢではＶｂｅ−Ｉｃ，Ｉ
ｂ特性を見た時に低電圧領域でのリーク電流が非常に大
きかったが、半導体装置Ａでは殆ど抑えられ、Ｖｂｅ＝
０〜０．５Ｖの領域でＩｃ，ＩｂがＶｂｅに指数関数的
に依存する関係が明確に見られた。
【００４５】［実施例３］図１０に本発明による第３の
実施例の構造を示す。
実施例の構造を示す。
【００４６】まずＰ型基板に、所望の形状にマスキング
を行ないながら、通常のイオン注入法によりＡｓ+ イオ
ンをドーズ量１Ｅ１５ｃｍ-2、加速電圧６０ｋｅＶの条
件で打ち込み、その後Ｎ2 雰囲気中１０００℃の条件で
アニールすることによりＡｓ+ イオンの拡散を行なって
Ｎ型ブロッキング層（３０１）を形成した。
を行ないながら、通常のイオン注入法によりＡｓ+ イオ
ンをドーズ量１Ｅ１５ｃｍ-2、加速電圧６０ｋｅＶの条
件で打ち込み、その後Ｎ2 雰囲気中１０００℃の条件で
アニールすることによりＡｓ+ イオンの拡散を行なって
Ｎ型ブロッキング層（３０１）を形成した。
【００４７】続いてＢ+ イオンを所望の形状にマスキン
グを行ないながら、ドーズ量２Ｅ１３ｃｍ-2、加速電圧
６０ｋｅＶの条件で打ち込み、その後Ｎ2 雰囲気中１０
００℃の条件でアニールすることによってＢ+ イオンの
拡散を行なってＰ型ブロッキング層（３０２）を形成し
た。この基板にＮ型エピタキシャル成長を行ない厚さ５
μｍのエピ層（３０３）を形成した。
グを行ないながら、ドーズ量２Ｅ１３ｃｍ-2、加速電圧
６０ｋｅＶの条件で打ち込み、その後Ｎ2 雰囲気中１０
００℃の条件でアニールすることによってＢ+ イオンの
拡散を行なってＰ型ブロッキング層（３０２）を形成し
た。この基板にＮ型エピタキシャル成長を行ない厚さ５
μｍのエピ層（３０３）を形成した。
【００４８】このあと、所望の形状にマスキングしなが
ら、通常のイオン注入法によりＢ+イオンをドーズ量６
Ｅ１２ｃｍ-2、加速電圧１００ｋｅＶで打ち込み、その
後Ｎ2 雰囲気中１０００℃の条件でアニールすることに
よりＢ+ イオンの拡散を行なって、Ｐウエル（３０４）
を形成した。
ら、通常のイオン注入法によりＢ+イオンをドーズ量６
Ｅ１２ｃｍ-2、加速電圧１００ｋｅＶで打ち込み、その
後Ｎ2 雰囲気中１０００℃の条件でアニールすることに
よりＢ+ イオンの拡散を行なって、Ｐウエル（３０４）
を形成した。
【００４９】続いて所望の形状にマスキングを行ないな
がら、通常のイオン注入法により、Ｂ+ イオンをドーズ
量７Ｅ１５、加速電圧３０ｋｅＶの条件で打ち込んで、
その後Ｎ2 雰囲気中１０００℃の条件でアニールするこ
とによりＰ型ブロッキング層（３０２）のコンタクト領
域（３０５）を形成した。
がら、通常のイオン注入法により、Ｂ+ イオンをドーズ
量７Ｅ１５、加速電圧３０ｋｅＶの条件で打ち込んで、
その後Ｎ2 雰囲気中１０００℃の条件でアニールするこ
とによりＰ型ブロッキング層（３０２）のコンタクト領
域（３０５）を形成した。
【００５０】次に通常の低圧ＣＶＤ法により窒化シリコ
ン膜（３０６）を１５００Ａ堆積し、所望の形状にパタ
ーニングした。続いてＯ2 ＝４ １／ｍｉｎ、Ｈ2 ＝２
１／ｍｉｎ、Ｎ2 ＝５ １／ｍｉｎの雰囲気中１００
０℃で５時間酸化を行なうことによりフィールド酸化膜
（３０７）を形成後、窒化シリコン膜（３０６）を除去
した。
ン膜（３０６）を１５００Ａ堆積し、所望の形状にパタ
ーニングした。続いてＯ2 ＝４ １／ｍｉｎ、Ｈ2 ＝２
１／ｍｉｎ、Ｎ2 ＝５ １／ｍｉｎの雰囲気中１００
０℃で５時間酸化を行なうことによりフィールド酸化膜
（３０７）を形成後、窒化シリコン膜（３０６）を除去
した。
【００５１】このあと所望の形状にマスキングを行ない
ながら、通常のイオン注入法によりドーズ量４Ｅ１３ｃ
ｍ-2、加速電圧８５ｋｅＶでＰ+ イオンを打ち込み、そ
の後Ｎ2 雰囲気中１０００℃でアニールすることによっ
てＰ+ イオンの拡散を行ないベース領域（３０８）を形
成した。
ながら、通常のイオン注入法によりドーズ量４Ｅ１３ｃ
ｍ-2、加速電圧８５ｋｅＶでＰ+ イオンを打ち込み、そ
の後Ｎ2 雰囲気中１０００℃でアニールすることによっ
てＰ+ イオンの拡散を行ないベース領域（３０８）を形
成した。
【００５２】さらに所望の形状にマスキングを行ないな
がら、ドーズ量２Ｅ１５ｃｍ-2、加速電圧８５ｋｅＶで
ＢＦ2 +イオンの打ち込みを行ない、続けてドーズ量５Ｅ
１４ｃｍ-2、加速電圧１００ｋｅＶでＧｅ+ イオンを打
ち込み、さらに続いてＮ2 雰囲気中１０００℃でアニー
ルすることによってＢＦ2 +イオン、Ｇｅイオンの拡散を
行ない、エミッタ領域（３０９）を形成した。
がら、ドーズ量２Ｅ１５ｃｍ-2、加速電圧８５ｋｅＶで
ＢＦ2 +イオンの打ち込みを行ない、続けてドーズ量５Ｅ
１４ｃｍ-2、加速電圧１００ｋｅＶでＧｅ+ イオンを打
ち込み、さらに続いてＮ2 雰囲気中１０００℃でアニー
ルすることによってＢＦ2 +イオン、Ｇｅイオンの拡散を
行ない、エミッタ領域（３０９）を形成した。
【００５３】このあと通常の常圧ＣＶＤ法によってＳｉ
Ｏ2 （３１０）を３０００Ａ堆積して層間絶縁膜とし、
これに通常のホトリソ工程によって所望の形状にエッチ
ングし、開口部を形成した。
Ｏ2 （３１０）を３０００Ａ堆積して層間絶縁膜とし、
これに通常のホトリソ工程によって所望の形状にエッチ
ングし、開口部を形成した。
【００５４】続いて通常の低圧ＣＶＤ法によりポリシリ
コン層（３１１）を４４００Ａ堆積した。このポリシリ
コン層（３１１）にドーズ量５Ｅ１４ｃｍ-2，加速電圧
１５０ｋｅＶでＧｅ+ イオンを打ち込み、さらにドーズ
量５Ｅ１５ｃｍ-2、加速電圧３０ｋｅＶでＢ+ イオンを
打ち込んだあと、Ｎ2 雰囲気中９５０℃でアニールする
ことによってＧｅ+ イオンとＢ+ イオンの拡散を行なっ
てポリシリコン層をＰ型化した。Ｇｅ+ イオンの注入条
件は図７に示すような領域が望ましい。
コン層（３１１）を４４００Ａ堆積した。このポリシリ
コン層（３１１）にドーズ量５Ｅ１４ｃｍ-2，加速電圧
１５０ｋｅＶでＧｅ+ イオンを打ち込み、さらにドーズ
量５Ｅ１５ｃｍ-2、加速電圧３０ｋｅＶでＢ+ イオンを
打ち込んだあと、Ｎ2 雰囲気中９５０℃でアニールする
ことによってＧｅ+ イオンとＢ+ イオンの拡散を行なっ
てポリシリコン層をＰ型化した。Ｇｅ+ イオンの注入条
件は図７に示すような領域が望ましい。
【００５５】続いて通常のホトリソ工程によってポリシ
リコン層（３１１）を所望の形状にエッチングした。
リコン層（３１１）を所望の形状にエッチングした。
【００５６】このあと通常の常圧ＣＶＤ法によってＳｉ
Ｏ2 膜を６０００Ａ堆積し、層間絶縁膜（３１２）を形
成したあと、通常のホトリソ工程によって所望の形状に
エッチングし、開口部を形成した。
Ｏ2 膜を６０００Ａ堆積し、層間絶縁膜（３１２）を形
成したあと、通常のホトリソ工程によって所望の形状に
エッチングし、開口部を形成した。
【００５７】この後通常のスパッタ法によりＡｌＳｉを
１００００Ａ堆積し、続いて通常のホトリソ工程により
所望の形状にエッチングし、さらにＮ2 雰囲気中４５０
℃で３０分熱処理することによってＡｌＳｉとポリシリ
コンの合金化を行なった。これにより配線電極（３１
３）を形成し、本発明による半導体装置を完成した。
１００００Ａ堆積し、続いて通常のホトリソ工程により
所望の形状にエッチングし、さらにＮ2 雰囲気中４５０
℃で３０分熱処理することによってＡｌＳｉとポリシリ
コンの合金化を行なった。これにより配線電極（３１
３）を形成し、本発明による半導体装置を完成した。
【００５８】［実施例３の効果］上記のようにして形成
した半導体装置を実施例１で作成した半導体装置と比較
したところ、Ａｌ電極の拡散によるエミッタとベースの
ショートが全くなくなり、非常に歩留まりが向上した。
した半導体装置を実施例１で作成した半導体装置と比較
したところ、Ａｌ電極の拡散によるエミッタとベースの
ショートが全くなくなり、非常に歩留まりが向上した。
【００５９】［実施例４］図１１に本発明による第４の
実施例の構造を示す。
実施例の構造を示す。
【００６０】まずＰ型基板に、所望の形状にマスキング
を行ないながら、通常のイオン注入法によりＡｓ+ イオ
ンをドーズ量１Ｅ１５ｃｍ-2、加速電圧６０ｋｅＶの条
件で打ち込み、その後Ｎ2 雰囲気中１０００℃の条件で
アニールすることによりＡｓ+ イオンの拡散を行なって
Ｎ型ブロッキング層（４０１）を形成した。続いてＢ+
イオンを所望の形状にマスキングを行ないながら、ドー
ズ量２Ｅ１３ｃｍ-2、加速電圧６０ｋｅＶの条件で打ち
込み、その後Ｎ2 雰囲気中１０００℃の条件でアニール
することによってＢ+ イオンの拡散を行なってＰ型ブロ
ッキング層（４０２）を形成した。この基板にエピタキ
シャル成長を行ない厚さ５μｍのエピ層（４０３）を形
成した。このあと、所望の形状にマスキングしながら、
通常のイオン注入法によりＢ+ イオンをドーズ量６Ｅ１
３ｃｍ-2、加速電圧１００ｋｅＶで打ち込み、その後Ｎ
2 雰囲気中１０００℃の条件でアニールすることにより
Ｂ+ イオンの拡散を行なって、Ｐウェル（４０４）を形
成した。
を行ないながら、通常のイオン注入法によりＡｓ+ イオ
ンをドーズ量１Ｅ１５ｃｍ-2、加速電圧６０ｋｅＶの条
件で打ち込み、その後Ｎ2 雰囲気中１０００℃の条件で
アニールすることによりＡｓ+ イオンの拡散を行なって
Ｎ型ブロッキング層（４０１）を形成した。続いてＢ+
イオンを所望の形状にマスキングを行ないながら、ドー
ズ量２Ｅ１３ｃｍ-2、加速電圧６０ｋｅＶの条件で打ち
込み、その後Ｎ2 雰囲気中１０００℃の条件でアニール
することによってＢ+ イオンの拡散を行なってＰ型ブロ
ッキング層（４０２）を形成した。この基板にエピタキ
シャル成長を行ない厚さ５μｍのエピ層（４０３）を形
成した。このあと、所望の形状にマスキングしながら、
通常のイオン注入法によりＢ+ イオンをドーズ量６Ｅ１
３ｃｍ-2、加速電圧１００ｋｅＶで打ち込み、その後Ｎ
2 雰囲気中１０００℃の条件でアニールすることにより
Ｂ+ イオンの拡散を行なって、Ｐウェル（４０４）を形
成した。
【００６１】続いて、所望の形状にマスキングしなが
ら、通常のイオン注入法によりＰ+ イオンをドーズ量８
Ｅ１３ｃｍ-2、加速電圧１５０ｋｅＶで打ち込み、その
後Ｎ2雰囲気中１０００℃の条件でアニールすることに
よりＰ+ イオンの拡散を行なってＮウェル（４０５）を
形成した。
ら、通常のイオン注入法によりＰ+ イオンをドーズ量８
Ｅ１３ｃｍ-2、加速電圧１５０ｋｅＶで打ち込み、その
後Ｎ2雰囲気中１０００℃の条件でアニールすることに
よりＰ+ イオンの拡散を行なってＮウェル（４０５）を
形成した。
【００６２】続いて、所望の形状にマスキングしなが
ら、通常のイオン注入法によりＢ+ イオンをドーズ量１
Ｅ１５ｃｍ-2、加速電圧１５０ｋｅＶで打ち込み、その
後Ｎ2雰囲気中１０００℃の条件でアニールすることに
よりＢ+ イオンの拡散を行なって、コレクタコンタクト
部（４０６）を形成した。
ら、通常のイオン注入法によりＢ+ イオンをドーズ量１
Ｅ１５ｃｍ-2、加速電圧１５０ｋｅＶで打ち込み、その
後Ｎ2雰囲気中１０００℃の条件でアニールすることに
よりＢ+ イオンの拡散を行なって、コレクタコンタクト
部（４０６）を形成した。
【００６３】次に通常の低圧ＣＶＤ法により窒化シリコ
ン膜（４０７）を１５００Ａ堆積し、所望の形状にパタ
ーニングした。続いてＯ2 ＝４ ｌ／ｍｉｎ、Ｈ2 ＝２
ｌ／ｍｉｎ、Ｎ2 ＝５ ｌ／ｍｉｎの雰囲気中１００
０℃で５時間酸化を行なうことによりフィールド酸化膜
（４０８）を形成後、窒化シリコン膜（４０７）を除去
した。
ン膜（４０７）を１５００Ａ堆積し、所望の形状にパタ
ーニングした。続いてＯ2 ＝４ ｌ／ｍｉｎ、Ｈ2 ＝２
ｌ／ｍｉｎ、Ｎ2 ＝５ ｌ／ｍｉｎの雰囲気中１００
０℃で５時間酸化を行なうことによりフィールド酸化膜
（４０８）を形成後、窒化シリコン膜（４０７）を除去
した。
【００６４】続いて、ホトレジストによって所望の形状
にマスキングした後、通常のイオン注入法によってドー
ズ量６Ｅ１３ｃｍ-2、加速電圧５０ｋｅＶでＰ+ イオン
を打ち込み、Ｎ2 雰囲気中９５０℃でアニールすること
によりＰ+ イオンの拡散を行なって、ＰＮＰ ＢＪＴ部
（４１）のベース（４０９）部を形成した。
にマスキングした後、通常のイオン注入法によってドー
ズ量６Ｅ１３ｃｍ-2、加速電圧５０ｋｅＶでＰ+ イオン
を打ち込み、Ｎ2 雰囲気中９５０℃でアニールすること
によりＰ+ イオンの拡散を行なって、ＰＮＰ ＢＪＴ部
（４１）のベース（４０９）部を形成した。
【００６５】このあと通常の熱酸化法によって表面にＳ
ｉＯ2 （４１０）を５００Ａ形成してゲート絶縁膜とし
た。
ｉＯ2 （４１０）を５００Ａ形成してゲート絶縁膜とし
た。
【００６６】続いて通常の低圧ＣＶＤ法によりポリシリ
コン層（４１１）を４４００Ａ堆積した。このポリシリ
コン層（４１１）にドーズ量５Ｅ１５ｃｍ-2、加速電圧
８０ｋｅＶでＰ+ イオンを打ち込んだあと、Ｎ2 雰囲気
中９５０℃でアニールすることによってＰ+ イオンの拡
散を行なってポリシリコン層をＮ型化した。
コン層（４１１）を４４００Ａ堆積した。このポリシリ
コン層（４１１）にドーズ量５Ｅ１５ｃｍ-2、加速電圧
８０ｋｅＶでＰ+ イオンを打ち込んだあと、Ｎ2 雰囲気
中９５０℃でアニールすることによってＰ+ イオンの拡
散を行なってポリシリコン層をＮ型化した。
【００６７】続いて通常のホトリソ工程によってポリシ
リコン層（４１１）を所望の形状にエッチングした。
リコン層（４１１）を所望の形状にエッチングした。
【００６８】このあとホトレジストによって所望の形状
にマスキングした後、通常のイオン注入法によってドー
ズ量１Ｅ１５ｃｍ-2、加速電圧４０ｋｅＶでＡｓ+ イオ
ンを打ち込んで、ＮＭＯＳ部（４２）のソース（４１
２）、ドレイン（４１３）部に相当する部分にイオン注
入した。
にマスキングした後、通常のイオン注入法によってドー
ズ量１Ｅ１５ｃｍ-2、加速電圧４０ｋｅＶでＡｓ+ イオ
ンを打ち込んで、ＮＭＯＳ部（４２）のソース（４１
２）、ドレイン（４１３）部に相当する部分にイオン注
入した。
【００６９】続いてホトレジストによって所望の形状に
マスキングした後、通常のイオン注入法によってドーズ
量２Ｅ１５ｃｍ-2、加速電圧５０ｋｅＶでＢＦ2 +イオン
を打ち込み、ＰＭＯＳ部（４３）のソース（４１４）、
ドレイン（４１５）部及びＰＮＰ ＢＪＴ部（４１）の
エミッタ部（４１６）に相当する部分にイオン注入し、
Ｎ2 雰囲気中９５０℃でアニールすることによりＡｓ+
イオン、Ｂ+ イオンの拡散を行なった。
マスキングした後、通常のイオン注入法によってドーズ
量２Ｅ１５ｃｍ-2、加速電圧５０ｋｅＶでＢＦ2 +イオン
を打ち込み、ＰＭＯＳ部（４３）のソース（４１４）、
ドレイン（４１５）部及びＰＮＰ ＢＪＴ部（４１）の
エミッタ部（４１６）に相当する部分にイオン注入し、
Ｎ2 雰囲気中９５０℃でアニールすることによりＡｓ+
イオン、Ｂ+ イオンの拡散を行なった。
【００７０】このあと通常の常圧ＣＶＤ法によってＳｉ
Ｏ2 膜を６０００Ａ堆積し、層間絶縁膜（４１７）を形
成したあと、通常のホトリソ工程によって所望の形状に
エッチングし、開口部を形成した。
Ｏ2 膜を６０００Ａ堆積し、層間絶縁膜（４１７）を形
成したあと、通常のホトリソ工程によって所望の形状に
エッチングし、開口部を形成した。
【００７１】続いて通常の低圧ＣＶＤ法によりポリシリ
コン層（４１８）を４４００Ａ堆積した。このポリシリ
コン層（４１８）にドーズ量５Ｅ１５ｃｍ-2、加速電圧
１５０ｋｅＶでＧｅ+ イオンを打ち込み、さらにドーズ
量５Ｅ１５ｃｍ-2、加速電圧３０ｋｅＶでＢ+ イオンを
打ち込んだあと、Ｎ2 雰囲気中９５０℃でアニールする
ことによってＧｅ+ イオンとＢ+ イオンの拡散を行なっ
てポリシリコン層をＰ型化した。ここでＧｅ+ イオンの
注入条件は図７に示す領域におさめるようにすれば良
い。
コン層（４１８）を４４００Ａ堆積した。このポリシリ
コン層（４１８）にドーズ量５Ｅ１５ｃｍ-2、加速電圧
１５０ｋｅＶでＧｅ+ イオンを打ち込み、さらにドーズ
量５Ｅ１５ｃｍ-2、加速電圧３０ｋｅＶでＢ+ イオンを
打ち込んだあと、Ｎ2 雰囲気中９５０℃でアニールする
ことによってＧｅ+ イオンとＢ+ イオンの拡散を行なっ
てポリシリコン層をＰ型化した。ここでＧｅ+ イオンの
注入条件は図７に示す領域におさめるようにすれば良
い。
【００７２】続いて通常のホトリソ工程によってポリシ
リコン層（４１８）を所望の形状にエッチングした。
リコン層（４１８）を所望の形状にエッチングした。
【００７３】このあと通常の常圧ＣＶＤ法によってＳｉ
Ｏ2 膜を６０００Ａ堆積し、層間絶縁膜（４１９）を形
成したあと、通常のホトリソ工程によって所望の形状に
エッチングし、開口部を形成した。
Ｏ2 膜を６０００Ａ堆積し、層間絶縁膜（４１９）を形
成したあと、通常のホトリソ工程によって所望の形状に
エッチングし、開口部を形成した。
【００７４】この後通常のスパッタ法によりＡｌＳｉを
１００００Ａ堆積し、続いて通常のホトリソ工程により
所望の形状にエッチングし、さらにＮ2 雰囲気中４５０
℃で３０分熱処理することによってＡｌＳｉとポリシリ
コンの合金化を行なった。これにより配線電極（４２
０）を形成し、本発明による半導体装置を完成した。
１００００Ａ堆積し、続いて通常のホトリソ工程により
所望の形状にエッチングし、さらにＮ2 雰囲気中４５０
℃で３０分熱処理することによってＡｌＳｉとポリシリ
コンの合金化を行なった。これにより配線電極（４２
０）を形成し、本発明による半導体装置を完成した。
【００７５】［実施例４の効果］上記のようにして形成
した半導体装置（半導体装置Ａ）を図１２に示すような
回路構成で遅延時間を評価したところ、ＰＮＰ ＢＪＴ
のエミッタ電極をベース部分直上からはずして形成した
半導体装置（半導体装置Ｂ）と比較して、時定数が７０
〜８０％程度まで低減された。
した半導体装置（半導体装置Ａ）を図１２に示すような
回路構成で遅延時間を評価したところ、ＰＮＰ ＢＪＴ
のエミッタ電極をベース部分直上からはずして形成した
半導体装置（半導体装置Ｂ）と比較して、時定数が７０
〜８０％程度まで低減された。
【００７６】なお、上述した各実施例では、IV族多結晶
半導体材料としてポリシリコンを用いたが、ゲルマニウ
ムを主成分としても良い。
半導体材料としてポリシリコンを用いたが、ゲルマニウ
ムを主成分としても良い。
【００７７】また、上述した各実施例では、第１の注入
工程での注入物としてＧｅを用いたが、錫、燐、砒素、
アンチモン、ガリウム、インジウムを用いても、同様の
効果が得られる。
工程での注入物としてＧｅを用いたが、錫、燐、砒素、
アンチモン、ガリウム、インジウムを用いても、同様の
効果が得られる。
【００７８】
【発明の効果】以上説明したように、本発明によれば、
半導体装置のコンタクト部において、複雑な工程や、コ
ストの増加のない構造及び方法により、低融点金属の拡
散を抑制し、素子特性の劣化がない半導体装置及びその
製造方法を提供することができる。このため、本発明を
用いた各種の半導体装置において、以下の具体的な効果
が得られる。
半導体装置のコンタクト部において、複雑な工程や、コ
ストの増加のない構造及び方法により、低融点金属の拡
散を抑制し、素子特性の劣化がない半導体装置及びその
製造方法を提供することができる。このため、本発明を
用いた各種の半導体装置において、以下の具体的な効果
が得られる。
【００７９】Ｖｂｅ−Ｉｃ，Ｉｂ特性を見た時には、低
電圧領域でのリーク電流が殆ど抑えられ、特性が向上し
た。
電圧領域でのリーク電流が殆ど抑えられ、特性が向上し
た。
【００８０】また、Ａｌ電極の拡散によるエミッタとベ
ースのショートが全く無くなり、非常に歩留まりが向上
した。
ースのショートが全く無くなり、非常に歩留まりが向上
した。
【００８１】また、ＰＮＰ ＢＪＴのエミッタ電極をベ
ース部分直上からはずして形成した半導体装置と、遅延
回路において比較したところ、時定数が７０〜８０％程
度まで低減された。
ース部分直上からはずして形成した半導体装置と、遅延
回路において比較したところ、時定数が７０〜８０％程
度まで低減された。
【図１】本発明による実施例１の半導体装置の製造工程
を示す概略断面図。
を示す概略断面図。
【図２】本発明による実施例１の半導体装置の製造工程
を示す概略断面図。
を示す概略断面図。
【図３】本発明による実施例１の半導体装置の製造工程
を示す概略断面図。
を示す概略断面図。
【図４】本発明による実施例１の半導体装置の製造工程
及び構成を示す概略断面図。
及び構成を示す概略断面図。
【図５】本発明の作用を示すための図であり、本発明が
適用されるポリシリコン／Ａｌコンタクト部を示す概略
図。
適用されるポリシリコン／Ａｌコンタクト部を示す概略
図。
【図６】本発明の作用を示すための図であり、ポリシリ
コン、シリコン基板内のＡｌの拡散の様子を示す図であ
る。
コン、シリコン基板内のＡｌの拡散の様子を示す図であ
る。
【図７】本発明を実施する際に、所定の不純物濃度を達
成するために限定されるイオン注入条件を示す図であ
る。
成するために限定されるイオン注入条件を示す図であ
る。
【図８】本発明の効果を示す図で、本発明を応用して形
成したバイポーラトランジスタのＶｂｅ−Ｉｃ，Ｉｂ特
性を示す。
成したバイポーラトランジスタのＶｂｅ−Ｉｃ，Ｉｂ特
性を示す。
【図９】本発明の実施例２の半導体装置を示す概略断面
図。
図。
【図１０】本発明の実施例３の半導体装置を示す概略断
面図。
面図。
【図１１】本発明の実施例４の半導体装置を示す概略断
面図。
面図。
【図１２】本発明の実施例４の効果が得られる回路構成
を示したものである。
を示したものである。
１０１，２０１，３０１，４０１ Ｎ型ブロッキング領
域 １０２，２０２，３０２，４０２ Ｐ型ブロッキング領
域 １０３，２０３，３０３，４０３ エピタキシャル成長
層 １０４，２０４，３０４，４０４ Ｐウエル ４０５ Ｎウエル １０５，３０５，４０６ コレクタコンタクト領域 １０７，２０６，３０７，４０８ フィールド酸化膜 １０８，３０８，４０９ ベース領域 １０９，２０７，３０９，４１６ エミッタ領域 ２０８ コレクタ領域 ４１０ ゲート絶縁膜 ４１１ ゲート電極 ４１２ ＮＭＯＳソース部 ４１３ ＮＭＯＳドレイン部 ４１４ ＰＭＯＳソース部 ４１５ ＰＭＯＳドレイン部 １１０，１１２，２０９，２１１，３１０，３１２，４
１７，４１９ 層間絶縁膜 １１１，２１０，３１１，４１８ ポリシリコン電極 １１３，２１２，３１３，４２０ Ａｌ電極
域 １０２，２０２，３０２，４０２ Ｐ型ブロッキング領
域 １０３，２０３，３０３，４０３ エピタキシャル成長
層 １０４，２０４，３０４，４０４ Ｐウエル ４０５ Ｎウエル １０５，３０５，４０６ コレクタコンタクト領域 １０７，２０６，３０７，４０８ フィールド酸化膜 １０８，３０８，４０９ ベース領域 １０９，２０７，３０９，４１６ エミッタ領域 ２０８ コレクタ領域 ４１０ ゲート絶縁膜 ４１１ ゲート電極 ４１２ ＮＭＯＳソース部 ４１３ ＮＭＯＳドレイン部 ４１４ ＰＭＯＳソース部 ４１５ ＰＭＯＳドレイン部 １１０，１１２，２０９，２１１，３１０，３１２，４
１７，４１９ 層間絶縁膜 １１１，２１０，３１１，４１８ ポリシリコン電極 １１３，２１２，３１３，４２０ Ａｌ電極
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/768 Ｈ０１Ｌ 21/88 Ｑ 21/90 Ｃ
Claims (4)
- 【請求項１】 半導体領域と、該半導体部に被着された
絶縁膜と、該絶縁膜に形成された開口部を介して該半導
体領域に接続される配線部とからなる半導体装置におい
て、 前記配線部は、上層に少なくとも低融点金属を含む金属
または金属シリサイド、下層にｐ型不純物を含むIV族多
結晶半導体材料を配した構成よりなり、かつ該IV族多結
晶半導体材料層に、ゲルマニウム、錫、燐、砒素、アン
チモン、ガリウム、インジウムの内少なくとも一元素が
注入されていることを特徴とする半導体装置。 - 【請求項２】 前記IV族多結晶半導体材料に含まれるゲ
ルマニウム、錫、燐、砒素、アンチモン、ガリウム、イ
ンジウムの濃度が、前記IV族多結晶半導体材料表面から
深さ１０００Ａで５Ｅ１９ａｔｏｍ／ｃｍ3 を越え、か
つ該IV族多結晶半導体材料全領域でｐ型不純物濃度を越
えないことを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 上記IV族多結晶半導体材料が、シリコ
ン、ゲルマニウムの内少なくとも１元素を主成分とする
ことを特徴とする請求項１に記載の半導体装置。 - 【請求項４】 請求項１に記載の半導体装置の製造方法
において、 前記IV族多結晶半導体材料層への不純物注入工程が、 ゲルマニウム、錫、燐、砒素、アンチモン、ガリウム、
インジウムの内の少なくとも一元素を注入する第１の注
入工程と、 該元素の注入後にｐ型の不純物を注入する第２の注入工
程との２工程を含むことを特徴とする半導体装置の製造
方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16841993A JPH0774169A (ja) | 1993-06-16 | 1993-06-16 | 半導体装置及びその製造方法 |
| DE69424717T DE69424717T2 (de) | 1993-03-17 | 1994-03-16 | Verbindungsverfahren einer Verdrahtung mit einem Halbleitergebiet und durch dieses Verfahren hergestellte Halbleitervorrichtung |
| EP94104127A EP0622832B1 (en) | 1993-03-17 | 1994-03-16 | Method of connecting a wiring with a semiconductor region and semiconductor device obtained by this method |
| US08/670,148 US6190911B1 (en) | 1993-03-17 | 1996-06-27 | Semiconductor device and fabrication method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16841993A JPH0774169A (ja) | 1993-06-16 | 1993-06-16 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0774169A true JPH0774169A (ja) | 1995-03-17 |
Family
ID=15867780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16841993A Pending JPH0774169A (ja) | 1993-03-17 | 1993-06-16 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0774169A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004335899A (ja) * | 2003-05-09 | 2004-11-25 | Denso Corp | 炭化珪素半導体装置の製造方法 |
-
1993
- 1993-06-16 JP JP16841993A patent/JPH0774169A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004335899A (ja) * | 2003-05-09 | 2004-11-25 | Denso Corp | 炭化珪素半導体装置の製造方法 |
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