KR20040029285A - 집적 회로들을 위한 낮은 열 예산의 실리콘 리치 실리콘질화물 - Google Patents

집적 회로들을 위한 낮은 열 예산의 실리콘 리치 실리콘질화물 Download PDF

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Abstract

낮은 열 예산의, 실리콘-리치 실리콘 질화물막은 N-H 결합들에서 수소의 농도보다 적어도 1.5배 큰 Si-H 결합들에서의 수소 농도를 포함할 수 있다. 실리콘 질화물막은 이런 디바이스들이 종래의 붕소 확산을 촉진하는 고온 처리 작업들을 사용하여 처리될 때 붕소 도핑 디바이스들에서 붕소 확산을 억제한다. 낮은 열 예산의 실리콘 리치 실리콘 질화물막이 CMOS 디바이스들에서 스페이서들을 형성하도록 사용될 수 있고, 이는 타이트하게 채워진 SRAM 어레이들에서 쇼트를 방지하기 위해 유전체 스택의 부분으로서 사용될 수 있고, 이미터로부터 베이스를 절연시키는 베이스 질화층 및/또는 질화물 스페이서들을 형성하도록 BiCMOS 공정에서 사용될 수 있다. 또한, 낮은 열 예산의, 실리콘 리치 실리콘 질화물막은 결과로서 붕소 침투 및 붕소 도핑 폴리 공핍을 만드는 붕소 확산을 억제하기 때문에, 바이폴라 디바이스들이 형성되는 동안 CMOS 구조를 덮은 채로 유지될 수 있다.

Description

집적 회로들을 위한 낮은 열 예산의 실리콘 리치 실리콘 질화물{Silicon-rich low thermal budget silicon nitride for integrated circuits}
(발명의 분야)
본 발명은 가장 일반적으로는 반도체 디바이스들 및 반도체 디바이스들을 형성하는 방법들에 관한 것이다. 특히, 본 발명은 붕소 침투 및 붕소 공핍을 억제하는 다양한 집적 회로 애플리케이션들에서 사용된 낮은 열 예산의, 실리콘-리치 SiN 막에 관한 것이다.
(발명의 배경)
붕소는 반도체 제조 산업에서 일반적으로 선호되는 P형 도펀트이고 CMOS, BiPolar 및 BiCMOS 기술들에서 일반적으로 사용된다. 실리콘 질화물막들은 다양한 기능들, 다양한 애플리케이션들, 및 다양한 기술들에 대한 반도체 제조에서 광범위하게 사용된다. 형성의 다양한 방법들을 사용하여, SiN 막들이 형성될 때, 수소는 막에 일정하게 포함된다. 예를 들어, 실란(SiH4)은 실리콘 질화물막들을 형성하는데 사용된 다양한 처리들에서 실리콘 소스로서 일반적으로 사용되는 소스 가스이다. SiN 막에 포함된 수소는 막의 실리콘(Si-H 결합들)과 질소(N-H 결합들) 성분들 둘 다와 결합들을 형성한다. Si-H 결합들은 N-H 결합들보다 높은 활성 에너지를 포함한다. 이와 같이, 실리콘에 결합되는 것에 비해, 질소에 결합되는 수소는 그것의 결합으로부터 분리되고 SiN 막 전체에 그리고 SiN 막으로부터 이동되기 쉽다. 다양한 고온 처리들 동안, 이런 결합되지 않은 수소는 붕소가 형성될 반도체 디바이스에 사용될 때 붕소 확산을 촉진한다. 이런 붕소 확산은 결과적으로 붕소 침투 및 붕소 도핑 폴리 공핍이 될 수 있다. 관련한 활성 에너지들 때문에, N-H 결합 수소만이 디바이스에 부정인 영향을 주는 위에 언급된 변형들에 기여한다는 것이 발견되어 왔다.
상승 온도들에서 실행되는 처리 작업들은 수소가 N-H 결합들로부터 분리되게 한다. 붕소는 다결정 실리콘 및 다른 재료에서 P형 도펀트로서 일반적으로 사용된다. 고온 작업들 동안, 이용 가능한, 비결합 수소의 존재는 P형 도핑 다결정 실리콘 재료로부터 붕소의 확산을 향상시킨다. 예를 들어, CMOS 트랜지스터에 있어서, 특히, PMOS 트랜지스터에 있어서, 이하 "폴리실리콘", 게이트라 하는 다결정 실리콘으로부터의 붕소는, 게이트로부터 그리고 게이트 산화물 및/또는 트랜지스터 채널로 확산할 수 있다. 이런 확산인, a.k.a.붕소 침투는 질소에 결합되었던 수소와 같은 자유 수소의 이용 가능성(availability)으로 도움을 받는다. 종래의 실리콘 질화물막들에 있어서, 질소에 결합된 수소는 부분적으로, 실질적으로 질소-리치인 종래의 SiN 막으로 인해 실리콘에 결합된 수소보다 훨씬 더 우세하다. MOSFET 기술에 있어서, 종래의 실리콘 질화물 스페이서들이 폴리 게이트에 인접하여 형성될 때, 실리콘 질화물막의 질소에 우세하게 결합되고 그것에 약한 결합을 형성하는 수소는, 1000 내지 1100°C의 범위 내의 온도들에서 전형적으로 실행되는 소스/드레인 어닐들과 같은 후속하는 고온 처리 작업들 동안 탈출하고(break free) 붕소 확산을 향상시킨다. 트랜지스터 게이트 산화물 또는 트랜지스터 채널로의 이런 붕소 침투는 적어도 트랜지스터의 Vt(임계 전압)을 이동시키고, 트랜지스터 성능을 완전히 파괴할 수 있다.
결합되지 않은 수소가 부정적으로 디바이스 성능에 부정적인 영향을 주는 다른 메커니즘은 붕소 도핑 폴리 공핍이다. 질소에 이전에 결합되었던 수소는, 붕소 원자가 전기적으로 비활성이 되도록 유리되고(liberated), 억셉터와 쌍들을 이룬다. 이 메커니즘에 따라서, P형 붕소 액셉터 원자들의 농도가 폴리실리콘에서 감소된다.
이런 내장된 SRAM들, 향상된 SRAM들 SiGe과 다른 BiCMOS 기술들, 및 향상된 CMOS 공정들과 같은, 반도체 제조 산업에서 현재 사용되는 다양한 기술들에 있어서, 실리콘 질화물 재료가 스페이서들, 살리사이드 블록들과 라이너들, 및 다양한 절연체들과 같은 다양한 애플리케이션들에 대해 일반적으로 사용될 수 있다. 질화물막들은 다른 디바이스 피쳐들(features)의 형성을 돕도록 마스킹 막들로서 또한 사용될 수 있다. 또한, 이런 기술들은 전형적으로 다양한 구조 및 상호접속 피쳐들에 대해 붕소 도핑 폴리실리콘 재료들을 사용한다. 그러므로, Si-H 결합들에서 수소 결합 양이 증가되고, N-H 결합들에서 수소 결합 양이 감소되는 실리콘 질화물 재료들을 형성하는 것이 바람직할 수 있다. 마찬가지로, 낮은 열 예산을 사용하여 이런 막을 형성하는 것이 바람직하다. 이런 방식으로, 수소는 실리콘 질화물막에 결합된 채로 유지되고 반도체 디바이스들에 부정인 영향을 주는 붕소 도핑 폴리 공핍과 붕소 침투의 위에 언급된 메커니즘들을 향상시키지 않는다.
(발명의 요약)
일 실시예에 있어서, 본 발명은 폴리실리콘 게이트를 포함하는 게이트 구조와 게이트 구조에 인접하여 형성된 실리콘 질화물 스페이서들을 포함하는 반도체 MOS 트랜지스터를 제공한다. 실리콘 질화물 스페이서들은 질소-수소 결합들의 N-H 농도보다 적어도 1.5배 큰 실리콘-수소 결합들의 Si-H 농도를 갖는 것을 특징으로 하는 SiN 재료로 형성된다.
또다른 실시예에 있어서, 본 발명은 베이스와 이미터를 포함한 바이폴라 트랜지스터를 제공한다. SiN 재료는 이미터로부터 베이스를 절연시킨다. SiN 재료는 거기에 질소-수소 결합들의 N-H 농도보다 적어도 1.5배 큰 실리콘-수소 결합들의 Si-H 농도를 갖는 것을 특징으로 한다.
또다른 실시예에 있어서, 본 발명은 BiCMOS 공정 기술들을 사용하여 반도체 디바이스들을 제조하는 방법을 제공한다. 이 방법은 기판의 제 1 영역 위에 적어도 하나의 CMOS 트랜지스터를 제공하는 단계, 적어도 하나의 트랜지스터 위에 SiN 막을 형성하는 단계로서, 이 SiN 막은 그것에 질소-수소 결합들의 N-H 농도보다 적어도 1.5배 큰 실리콘-수소 결합들의 Si-H 농도를 갖는 것을 특징으로 하는, 상기 SiN 막을 형성하는 단계, 및 기판의 제 2 영역에 바이폴라 트랜지스터를 형성하는 단계를 포함한다.
또다른 예시적인 실시예에 따라, 본 발명은 질소-수소 결합들의 N-H 농도보다 적어도 1.5배 큰 실리콘-수소 결합들의 Si-H 농도를 갖는 것을 특징으로 하는 SiN 막을 포함하고 CMOS 트랜지스터들 위에 형성된 유전체막 스택과 기판 위의 CMOS 트랜지스터를 포함한 반도체 제품을 제공한다.
선행하는 것은 예시적인 것으로 의도되고, 제한으로서 제공되지 않는다. 본발명은 선행하는 일반적인 설명들 및 이하의 상세한 설명들로 그리고 첨부된 청구항들에 기술된 것으로서 최상으로 이해된다.
본 발명은 첨부한 도면들에 관련하여 읽을 때, 다음 상세한 설명으로부터 최상으로 이해된다. 통상적인 실행에 따라, 도면의 다양한 피쳐들은 실제 크기로 그려지지 않고 다양한 피쳐들의 치수들 및 피쳐들의 관련 치수들 및 위치들은 명확함을 위해 임의로 확대 또는 축소된다. 같은 참조 부호들은 명세서와 도면 전체에 걸쳐 같은 피쳐들을 나타내다.
도 1은 본 발명의 SiN 스페이서들을 도시한 단면도.
도 2는 SRAM 셀 내에 형성된 본 발명의 SiN 막을 도시한 단면도.
도 3a 내지 3h는 본 발명의 SiN 막을 이용하는 예시적인 BiCMOS 순서를 도시한 단면도들.
*도면의 주요부분에 대한 부호의 설명*
2 : CMOS 트랜지스터4 : 게이트
6 : 게이트 유전체8 : 스페이서
12 : 채널16 : 기판
본 발명은 실리콘 리치 SiN(실리콘 질화물)막을 제공한다. 본 발명은 또한 유리하게는 비교적 낮은 열 예산을 포함한 다양한 처리들을 사용하여 실리콘 리치 SiN 막을 형성하는 다양한 방법들을 제공한다. 많은 부분들에서 SiN 막들을 형성하는데 사용되는 소스 가스들 및 방법들로 인해, 본 발명의 SiN 막들을 포함한, 이와 같은 SiN 막들은, 막의 구성성분들, 즉, 실리콘 및 질소와 합성하고 막 사이에 있는 수소를 포함한다. 본 발명의 양호한 실시예들에 따라서, 실리콘 리치 SiN 막들은 종래의 SiN 막들과 비교하여, N-H 결합들에서 결합된 감소된 양의 수소와 Si-H 결합들에서 결합된 증가된 양의 수소를 포함한다. 일 실시예에 있어서, SiN 막은 수소의 더 많은 부분이 질소보다 실리콘에 결합되게 한다. Si-H 결합들이 N-H 결합들보다 더 큰 활성 에너지를 포함하기 때문에, 더 작은 양의 수소가, 후속하는 고온 처리 작업들이 실행될 때 붕소 침투 및 붕소 도핑 폴리 공핍을 허용하도록 실리콘 질화물막으로부터 분리되고 확산할 수 있다.
본 발명은 SiN 막에서 실리콘에 결합된 수소의 증가량으로 실리콘 리치 SiN 막을 형성하는 이하의 막 형성 처리들, 즉, 급속 열 화학적 기상 증착(Rapid Thermal Chemical Vapor Deposition : RTCVD), 노 증착으로도 불리우는 저압 화학적 기상 증착(Low Pressure Chemical Vapor Deposition : LPCVD), 및 플라즈마 증착으로도 일반적으로 불리우는 플라즈마 향상 화학적 기상 증착(Plasma Enhanced Chemical Vapor Deposition : PECVD)을 제공한다. 테이블 1에 보여지는 다음 막 형성 처리들은 본 발명의 예시적이고 설명적인 것으로 의도되고, 한정적이지 않다. 각 경우에 있어서, 특정 처리 파라미터들은 애플리케이션에 의존하여 바뀔 수 있다. 특히, 소스 가스 흐름들의 상대양은 형성된 실리콘 리치 SiN 막에서 실리콘의 백분율을 최적화하기 위해 바뀔 수 있고, 온도는 원하는 열 예산을 유지하기 위해 바뀔 수 있다.
테이블 1
상기 파라미터들은 비교적 낮은 열 예산들로 실리콘 리치 SiN 막들을 형성하도록 사용될 수 있는 다양한 처리들의 예로 의도된다. RTCVD 공정들은 그들의 낮은 열 예산들 때문에 특정 이점을 발견한다. 비교를 위해, 1 분 동안 750°C의 온도를 사용하는 RTCVD 공정은 1 시간 동안 800°C의 온도로 노에서 전형적으로 형성되는 실리콘 질화물막을 형성할 수 있다. 감소된 N-H 결합 농도(즉, 적은 붕소 확산)를 가진 이런 실리콘 리치 실리콘 질화물막의 위에 언급된 이점들이 자체 실리콘 질화물막 형성 처리 자체와 후속하는 고온 처리 작업들과 같은, 붕소의 존재하에서 실행되는 다양한 고온 처리들 동안 달성된다. 많은 경우들에 있어서, 붕소는 실리콘 질화물막이 형성될 때에 존재해도 되고 SiN 막 형성 처리의 감소된 열 예산은 유리하게는 이런 처리 동안 붕소 확산을 제한한다. 본 발명의 처리들의 다양한 처리 파라미터들은 형성된 막이 비교적 실리콘 리치이고 대부분의 수소가 질소보다는 실리콘에 결합되도록 바뀔 수 있고 최적화될 수 있다. 막에서 Si-H 및 N-H 결합들의 벌크 농도는 일반적으로 하나의 예시적인 실시예에서 약 1e21/cm3내지 1e22/cm3정도 일 수 있다. 또다른 실시예에 있어서, Si-H 결합들의 농도는 5e19- 8e19/cm3의 범위 내에서 N-H 결합들의 농도를 가진 1e20- 5e20/cm3의 범위 내에 있을 수 있다. 또다른 예시적인 실시예에 따라, Si-H 결합들과 N-H 결합들의 상대 양들은 실질적으로 동일할 수 있다. 하나의 예시적인 실시예에 있어서, SiN 막은 질소-수소 결합들의 N-H 농도의 적어도 1.5배인 실리콘-수소 결합들의 Si-H 농도를 갖는 것을 특징으로 할 수 있다. 또다른 실시예에 있어서, 막은 질소-수소 결합들의 N-H 농도보다 5 내지 10배 큰 실리콘-수소 결합들의 Si-H 농도를 포함하도록 형성될 수 있다.
본 발명의 낮은 열 예산의, 실리콘 리치 SiN 막은 반도체 제조에서 사용되는 다양한 기술들에서 애플리케이션을 발견한다. 본 발명의 실리콘 리치 SiN 막에 대한 예시적인 애플리케이션들은 베이스 질화물막, MOS 트랜지스터 스페이서들, 바이폴라 트랜지스터들에 대한 이미터-베이스 스페이서들을 포함하고, 베이스 질화물막은 BiCMOS에 사용되고, 복합막 스택의 일부로서, 예를 들면 ESRAM (enhanced/embedded SRAM) 기술들과 같은, 활동적인 설계 규칙들 및 감소된 피쳐 크기들을 가진 고밀도 집적 기술들에서 사용된다. 본 발명의 실리콘 리치 실리콘 질화물막은 집적 회로 디바이스들에서 다양한 피쳐들을 형성하기 위해 사용되는 마스킹 막과 같은 다양한 다른 애플리케이션들에서 사용될 수 있다. 본 발명의 실리콘 리치 실리콘 질화물막은 또한 디바이스 전체에 걸쳐 형성되는 블랭킷 막(blanket film)으로서 사용되는 이점들을 찾을 수 있고 그것은 후속적으로 고온 처리 작업들이 행해진다. 실리콘 질화물막의 기능(영구적인 마스킹 막)에 관계없이, N-H 결합들 대 Si-H 결합들의 감소율이 붕소 침투, 붕소 도핑 폴리 공핍 및 다른 이런 원하지 않는 디바이스 효과들을 감소시킨다고 여겨진다.
하나의 예시적인 실시예에 있어서, 본 발명의 낮은 열 예산의, 실리콘 리치 실리콘 질화물막이 MOSFET 트랜지스터들의 스페이서들을 형성하는데 사용된다. 예시적인 반도체 MOS 트랜지스터가 도 1에 도시된다. CMOS 트랜지스터(2)는 게이트(4), 게이트 유전체(6) 및 채널(12)을 포함한다. CMOS 트랜지스터(2)는 게이트(4)를 포함한 PMOS 트랜지스터일 수 있다. 예시적인 실시예에 있어서, 게이트(4)는 p형 도펀트로 도핑될 수 있다. CMOS 트랜지스터(2)는 p형 채널(12)을 포함한PMOS 트랜지스터로 간주될 수 있고, 이와 같이, 터브(tub) 영역(14)은 기판(16)에 형성된 n 도핑 터브일 수 있다. 게이트(4)는 붕소로 도핑된 폴리실리콘으로 형성된 "p+" 게이트일 수 있다. "p+"에 의해, 이는 비교적 높은 p형 도펀트 농도가 사용된 것을 의미한다. 하나의 예시적인 실시예에 있어서, 도핑 농도는 1e19atoms/cm3또는 그 이상일 수 있다. 다른 반도체 게이트 재료들과 도펀트 농도들이 다른 예시적인 실시예들에서 사용될 수 있다.
스페이서들(8)은 게이트(4)와 게이트 산화물(6)로 구성되는 게이트 구조(20)에 인접하여 형성된다. 본 발명의 낮은 열 예산의, 실리콘 리치 실리콘 질화물막의 유리한 애플리케이션은 스페이서들(8)이 사용될 때, 적은 붕소 확산을 일으킨다는 것이다. 스페이서들(8)은 소스/드레인 영역들(10)의 위치에서 돕는다. 스페이서들(8)은 종래의 증착/에치 백 방법들을 사용하여 형성될 수 있다. 소스/드레인 영역들(10)은 주입 공정에 의해 형성될 수 있고 스페이서들(8)은 소스/드레인 영역들(10)이 게이트(20) 아래로 연장하는 것을 방지한다. 소스/드레인 영역들(10)이 형성된 후, 그것들은 전형적으로 1000°C 내지 1100°C의 범위의 고온에서 어닐링된다. 이런 고온 작업들 동안, 게이트(4)에서와 같은, 인근에 존재하는 붕소는, 붕소가 불리하게는 디바이스 성능에 악영향을 끼치거나 디바이스를 파괴하는, 게이트 산화물(6)과 채널(12)을 침투하도록 확산할 수 있다. 게이트 산화물(6) 내의 붕소의 존재는 CMOS(PMOS) 트랜지스터(2)에 임계 전압 Vt를 감소시킨다. PMOS 트랜지스터(2)가 원하는 250밀리볼트 Vt를 포함하도록 형성된 예시적인 실시예에 있어서,스페이서들로서 종래의 질화물막들을 사용하여 형성된 트랜지스터들이 붕소 확산으로 인해, 221밀리볼트의 실제 Vt를 갖는 반면, 본 발명의 낮은 열 예산의, 실리콘 리치 실리콘 질화물로 형성된 스페이서들을 사용하여 형성된 예시적인 PMOS 트랜지스터(2)는 247밀리볼트의 Vt를 가진다는 것이 발견되었다. Vt이동에서의 이런 감소는 스페이서들(8)로서 사용되는 실리콘 질화물막에서 N-H 결합들의 농도 감소에 관련하는 Vt이동에서 이런 감소가 있다는 발견을 설명하기 위해 의도되고 단지 예로서 의도된다. 본 발명에 있어서, Vt이동의 감소는 본 발명의 실리콘 리치, 실리콘 질화물막에 기여할 수 있고, 이는 다양한 예시적인 PMOS 트랜지스터들에 따라 Vt이동들에서 다른 감소들을 달성할 수 있다.
본 발명의 낮은 열 예산의, 실리콘 리치 실리콘 질화물막은 또한 향상된 SRAM들 또는 내장된 SRAM들과 같은 SRAM 셀들에서 애플리케이션을, 발견하고, 이는 감소된 트랜지스터 대 트랜지스터 간격을 포함하도록 제조된다. 활동적인 설계 규칙들의 결과로서 더 타이트한 트랜지스터 대 트랜지스터 간격 때문에, 실리콘 질화물막들은 도 2에 도시된 바와 같이 SRAM 셀들에서 종종 사용된다. CMOS 트랜지스터 실시예와 유사하게, 실리콘 질화물막은 p형 도펀트로서 붕소를 포함할 수 있는 트랜지스터 게이트들 가까이에, 그리고 게이트 산화물들과 채널들 가까이에 있고, 따라서, 도 1의 CMOS 트랜지스터에 관련하여 논의된 바와 같이 동일한 유리한 Vt안정성을 제공한다.
도 2를 참조하여, SRAM 셀(30)은 게이트들(34)과 게이트 유전체들(36)을 각각 포함한, 트랜지스터들(32)을 포함한다. 가깝게 형성된 트랜지스터들(32)은 공통 소스/드레인(40)을 공유할 수 있고 다양한 예시적인 실시예들에서 0.2마이크론 또는 그보다 작은 간격으로 분리될 수 있다. 실리콘 질화물막들은 유리하게는 접촉(50)과 같은 접촉들이 트랜지스터(32) 가까이에(54) 형성되게 하는 치밀한 설계 규칙들로 인해 더 가능하게 만들어진, 부정합(misalignment)으로 인한 쇼팅(shorting)을 방지하도록, 막들(42, 44 및 46)과 같은 유전체 스택의 부분으로서 사용된다. 예시적인 실시예에 있어서, SRAM 설계 규칙들은 80나노미터의 개구(50)와 같은, 개구와 트랜지스터(32) 사이에 간격을 허용한다. 따라서, 약간의 부정합이 개구(52)와 같은 개구의 위치에서 일어날 수 있다는 것이 이해될 수 있다.
유전체막 스택은 100옹스트롬의 두께를 가진 TEOS 산화막인, 하부막(42), 200 내지 1000옹스트롬 정도의 두께를 가진 실리콘 질화물막(44), 및 대략 10,000옹스트롬 정도의 두께를 가진 상부에 증착된 산화막(46)을 포함할 수 있다. 이 막 스택은 단지 예시적인 것이고 다른 두께들을 포함한 다른 스택들이 사용될 수 있다. 트랜지스터의 스텝들 위로 연장하고, 그것은 막의 벌크 두께(60)보다 큰 수직 두께(62)를 갖는 부분(56)을 포함하기 때문에 실리콘 질화물막(44)이 선호된다. 이 방식으로, 접촉(52)과 같은 접촉이 부정합되고 트랜지스터(32) 위에 적어도 부분적으로 연장하면, 3 단계 에칭 공정(산화물 에칭/질화물 에칭/TEOS 산화물 에칭)은 예시적인 부정합된 개구(52)에 채워진 전도성 재료가 게이트(34)로 소스/드레인 영역(40)을 바람직하지 않게 쇼트하게 하는 유전체막들 모두의 제거를 생성하지 않을 것이다. 부분(56)은 증가된 수직 두께(62) 때문에, 완전히 제거되지 않을 것이고, 하부 막(42)의 아래에 있는 부분이 아닐 것이다. 이와 같이, 실리콘 질화물막(44)은 타이트하게 채워진 SRAM 셀들 내에서 이 애플리케이션에서 특히 유용하고 트랜지스터들에서, Vt이동의 대응하는 감소 및 감소된 붕소 도핑 폴리 공핍과 감소된 붕소 침투의 이점을 제공한다. 실리콘 질화물막(44)은 유리하게는 위에 설명된 바와 같이, 본 발명의 낮은 열 예산의 실리콘 리치 실리콘 질화물막이다.
바람직하게는, 상기 논의된 바와 같이, 실리콘 질화물막(44)은 실리콘 리치 실리콘 질화물막을 생성하고 유리하게는 낮은 N-H:Si-H 비율을 보장하기 위해 1 내지 2분의 증착 시간에서 650°C에서의 RTCVD 공정과 같은, 열 예산 처리와 적당한 소스/가스 비율을 사용하여 형성된다. 600°C 보다 높은 상승 온도에서의 추가 처리 작업들은 이런 고온 작업들 동안, SRAM 셀(30)의 형성에서 후속적으로 사용될 수 있고, 바람직하지 않은 붕소 확산이 억제된다.
본 발명의 실리콘 리치 실리콘 질화물막은 또한 이런 실리콘 질화물막의 다수의 층들을 사용하는 BiCMOS 처리 흐름에서 애플리케이션을 발견한다. 제 1 실리콘 질화층이 바이폴라 트랜지스터에서 이미터와 베이스 폴리층들 사이의 유전체의 부분으로서 일반적으로 사용된다. 제 2 및 제 3 질화층들은 바이폴라 트랜지스터의 이미터 윈도우 내부에 스페이서들을 형성하도록 침착 및 에칭될 수 있다. 이용 가능한 수소의 낮은 함유량은 바이폴라 처리의 상당한 부분 동안 CMOS 영역의 상부에남기 때문에 제 1 질화층에서 특히 유리하다. 다른 방법으로, 바이폴라 처리 동안 열 사이클링이 질화물막 내의 잉여 수소가 BiCMOS 구조의 CMOS 영역에 형성되는 PMOS 트랜지스터들을 위한 CMOS 게이트 폴리 근방에서 해리되게 할 수 있다. PMOS 트랜지스터의 p+ 게이트 폴리에서 게이트를 도핑하기 위해 사용되는 붕소는 그 다음 게이트 산화물을 통해 확산될 것이다(상기와 같은 붕소 침투). 이 확산량은 게이트 폴리의 영역에서 이용 가능한 수소의 존재로 바뀔 것이다. 붕소 침투는 CMOS 영역을 덮는 질화층이 너무 많은 이용 가능한 수소, 즉, Si-H 결합들과 비교되는 다수의 N-H 결합들을 포함하면 종래의 PMOS 디바이스들에서 관측된다. 트랜지스터 게이트로의 붕소 침투는 부정적으로 PMOS 트랜지스터의 전기적 성능에 영향을 끼친다. 위에 논의된 바와 같이, 트랜지스터의 바람직하지 않은 Vt이동은 실리콘 질화물막에서 결합되지 않았거나 또는 약하게 결합된 수소, 즉, N-H 결합들의 양에 관련한다.
도 3a 내지 3h는 예시적인 BiCMOS 공정 순서를 도시한 단면도이다. BiCMOS 공정 순서는 어떻게 본 발명의 낮은 열 예산의, 실리콘 리치 실리콘 질화물막이 이미터로부터 바이폴라 트랜지스터 베이스를 절연시키는 스페이서들과 같은, 베이스 질화물막, 즉, 이미터로부터 바이폴라 트랜지스터 베이스를 또한 절연시키는 블랭킷 막과 같은 애플리케이션을 찾는 지를 예시하고, 본 발명의 낮은 열 예산의, 실리콘 리치 실리콘 질화물막이, 바이폴라 트랜지스터의 형성 동안 CMOS 트랜지스터들 위에 남아 있는 것을 도시하고, 이 형성은 본 발명의 실리콘 질화물막이 CMOS트랜지스터 게이트들에서 CMOS 트랜지스터 유전체와 채널들로 붕소 침투를 억제하는 고온 처리들을 포함한다.
도 3a는 NMOS 트랜지스터(108)와 PMOS 트랜지스터(109)가 각각 NMOS 영역(105)과 PMOS 영역(107) 내에 형성되어진 후의 스테이지에서의 BiCMOS 공정 흐름의 예시적인 단면을 도시한다. PMOS 트랜지스터(109)는 붕소로 도핑된 p+ 폴리실리콘으로 유리하게 형성된 게이트 구조를 포함하지만 다른 게이트 재료들이 다른 예시적인 실시예들에 사용될 수 있다. 처리의 이 스테이지에서, 바이폴라 트랜지스터는 아직 NPN 영역(103)에 형성되지 않았다. 예시적인 증착된 산화물(115)이 CMOS 트랜지스터들 위에 그리고 NPN 영역(103) 내에 형성된 후, 베이스 폴리실리콘 막(111)이 형성되고 붕소와 같은 p형 도펀트 불순물이 막에 도입된다. 베이스 실리콘 질화물막(113)이 구조 위에 형성되고, 추가 증착된 산화물들(114 및 116)로 형성될 수 있다. 베이스 실리콘 질화물막(113)은 앞서 설명된 낮은 열 예산의, 실리콘 리치 실리콘 질화물막이고, 이런 막은 NPN 영역(103) 내의 베이스 폴리실리콘 막(111) 위로 그리고 NMOS 및 PMOS 영역들(105 및 107) 위로 각각 연장되는 것을 볼 수 있다. 감광막(117)이 그 후 바이폴라 레지스터의 생성을 시작하기 위해 형성 및 패터닝된다.
이제, 도 3b를 참조하면, 에칭 공정이 증착된 산화층(115)을 노출하고 개구(120)를 형성하도록 실행되고, 개구(120)는 측벽들(121)을 포함하고 베이스 폴리실리콘 막(111)을 통해 연장한다. 도 3c는 개구(120) 내에 측벽들(121)을 따라 형성된 실리콘 질화물 스페이서들(123)을 도시한다. 실리콘 질화물스페이서들(123)은 본 발명에 따른 낮은 열 예산의, 실리콘 리치 실리콘 질화물막일 수 있고 종래의 기술들을 사용하여 형성될 수 있다. 도 3d는 베이스 폴리실리콘 막(111) 하부로 연장하도록 형성되는 개구(125)를 도시한다. 베이스 실리콘 질화물막(113)은 또한 선택적인 에칭 공정을 포함할 수 있는 도 3d에 도시된 예시적인 처리 작업에서 마스킹 막으로서 작용한다. 선택적인 에피택셜 성장 처리(selective epitaxial growth process)이 그 다음 도 3e에 도시된 바와 같이 SiGe 베이스(127)를 형성하는데 사용된다. 이 성장 처리가 700 내지 900°C 의 범위 내에서와 같은 상승 온도에서 일어날 수 있다. 하나의 예시적인 실시예에 있어서, SiGe 에피택셜 베이스 형성 처리가 약 20분 동안 800°C에서 일어날 수 있다. 이 고온 작업 동안, 베이스 실리콘 질화물막(113)에서 N-H 결합된 수소의 감소량이 상승 온도들에서의 이 예시적인 처리 작업 동안 PMOS 트랜지스터(109) 내에서 붕소 침투와 Vt이동을 억제한다.
도 3f는 개구(120) 내에 그리고 대략 측벽들(121)을 따라 또한 형성된 제 2 실리콘 질화물 스페이서들(135)을 도시한다. 평평한 부분(129)을 포함하는 스페이스 산화막(131)은 각각의 실리콘 질화물 스페이서(123)와 제 2 실리콘 질화물 스페이서(135) 사이에 개재된다. 실리콘 질화물 스페이서(123)와 제 2 실리콘 질화물 스페이서(135) 각각이 측벽들(121)을 따라 형성된 복수의 스페이서들로 간주될 수 있거나, 또는 개구(120)가 원형의 개구이고 측벽들(121)이 개구 주위로 완전히 연장하는 경우에 있어서, 실리콘 질화물 스페이서(123)와 제 2 실리콘 질화물 스페이서(135) 각각이 단일 스페이서로 간주될 수 있다는 것이 주목되어야 한다. 스페이서들을 형성하는 종래에 기술들이 각 경우에 사용될 수 있다. 도 3g는 베이스 실리콘 질화물막(113) 위에 그리고 개구(120) 내에 형성되는 이미터 폴리실리콘 막(137)을 도시한다. 도 3h는 포토리소그래픽 처리들(Photolithographic processes)이 이미터 폴리실리콘 막(137)을 패터닝하도록 실행된 후의 구조를 도시한다. 선택적인 하드 마스크(143)를 포함한, 표준 포토리소그래픽 처리들이 사용될 수 있다. 도 3h는 이미터 폴리실리콘 막(137)이 지금까지 기재된 실리콘 질화물 스페이서들(123 및 135)에 의해 베이스 폴리실리콘 막(111)으로부터 절연되는 것을 도시한다. 이미터 폴리실리콘 막(137)은 또한 본 발명의 베이스 실리콘 질화물막(113)에 의해 베이스 폴리실리콘 막(111)으로부터 절연되는 위에 걸린 부분들(141)을 포함한다.
요약하면, 베이스 실리콘 막(113)은 본 발명에 따라 N-H 결합들의 감소된 농도를 포함하고 CMOS 영역, 특히, PMOS 트랜지스터(109)에서 붕소 확산을 억제한다. 예시적인 실시예에 있어서, 베이스 실리콘 질화물막(113)이, 예를 들어 한 시간 동안 800°C의 전형적인 노 질화물에 비교되는 1 분 동안 750°C에서의 RTCVD 공정과 같은, 낮은 열 예산을 사용하여 형성되고, 붕소 확산이 이 낮은 열 예산 막 형성 작업 동안 억제되기 때문에 이점이 달성된다. 실리콘 질화물 스페이서들(123)과 제 2 실리콘 질화물 스페이서들(135)을 형성하는데 사용된 막들이 유사한 낮은 열 예산 처리를 사용하여 또한 형성될 때, 붕소 확산이 또한 억제된다. 바이폴라 트랜지스터에 있어서, 낮은 열 예산 형성과 감소된 N-H 결합 농도의 조합이 베이스 폴리실리콘(111)으로부터 붕소 확산을 억제하고 붕소 도핑 폴리 공핍과 같은, 그것에 관련된 문제들을 감소시킨다.
고온에서의 예시적인 SiGe 에피택셜 형성 처리는 붕소 도핑 PMOS 게이트와 베이스 실리콘 막(111)이 형성되고 붕소로 도핑된 후 바이폴라 트랜지스터를 형성하는데 사용된 후속하는 처리 작업들의 예가 되도록 의도된다. 600°C보다 높은 상승 온도들에서의 다양한 다른 처리 작업들이 다양한 예시적인 실시예들에 따른, 바이폴라 트랜지스터의 형성 동안 사용될 수 있다.
도 3a 내지 3h에 도시된, 피쳐들의 특정 구조들 및 명백한 관련 치수들과 위치들, 디바이스 피쳐들에 대해 사용된 재료들 그리고 처리 작업들의 순서는 예로만 의도되고 다양한 다른 장치들이 본 발명의 낮은 열 예산의, 실리콘 리치 SiN 막이 BiCMOS 공정 순서에서 활용되는 다른 예시적인 BiCMOS 실시예들에서 사용될 수 있다.
고온에서 생기고 본 발명의 낮은 열 예산의, 실리콘 리치 실리콘 질화물막으로 제한되는 붕소 침투에 관련하여 일반적으로 설명되었지만, 수소 대 실리콘의 우선 결합과 막 형성에서의 낮은 열 예산은 또한 붕소 도핑 공핍을 감소시키며, 이 현상은 바람직하기 않게는 폴리실리콘과 같은 반도체 막에서 붕소의 유효 도핑 농도를 더 낮춘다는 것이 이해되어야 한다.
이상은 단지 본 발명의 원리들을 예시한다. 따라서, 이 기술분야의 당업자들이 여기에 명백하게 설명되거나 도시되었지만, 본 발명의 원리들을 구현하고 그 범위와 정신에 포함되는, 다양한 장치들을 생각해낼 수 있을 것이라는 것이 명백할것이다. 여기에 기술된 모든 예들 및 조건 언어들은 본 발명의 원리들을 이해하는 것을 돕기 위한 예이고, 본 발명의 범위를 제한하지 않는 것으로 해석된다. 또한, 본원에서 본 발명의 원리들, 양상들, 및 실시예들을 기술하는 모든 설명들과 그것의 특정 예들은 그것의 구조적이고 기능적인 등가물들 둘 다를 포함하도록 의도된다. 추가로, 구조에 관계없이, 이런 등가물들이 현재 알려진 등가물들과 미래에 발전되는 등가물들, 즉, 동일한 기능을 실행하는 발전된 임의의 요소들을 포함하는 것으로 의도된다. 따라서, 본 발명의 범위는 첨부된 청구항들로 단지 제한될 것이다.
본 발명은 반도체 디바이스들 및 반도체 디바이스들을 형성하는 방법들을 제공하는 것이다.

Claims (23)

  1. 질소-수소 결합들의 N-H 농도보다 적어도 1.5배 큰 실리콘-수소 결합들의 Si-H 농도를 갖는 것을 특징으로 하는 SiN 재료를 포함하는, 반도체 제품.
  2. 제 1항에 있어서,
    상기 반도체 제품은 폴리실리콘 게이트를 포함하는 게이트 구조와 상기 게이트 구조에 인접하여 형성된 실리콘 질화물 스페이서들을 가진 반도체 MOS 트랜지스터를 포함하고, 상기 실리콘 질화물 스페이서들은 질소-수소 결합들의 N-H 농도보다 적어도 1.5배 큰 실리콘-수소 결합들의 Si-H 농도를 갖는 것을 특징으로 하는 상기 SiN 재료로 형성되는, 반도체 제품.
  3. 제 2항에 있어서,
    상기 폴리실리콘 게이트는 그 안에 도펀트 불순물로서 붕소를 포함하는, 반도체 제품.
  4. 제 2항에 있어서,
    상기 폴리실리콘 게이트는 적어도 1e19atoms/cm3인 붕소 도펀트 불순물 농도를 포함하는, 반도체 제품.
  5. 제 2항에 있어서,
    상기 SiH 농도는 1e20- 5e20atoms/cm3의 범위 내에 있고 상기 N-H 농도는 5e19- 8e19atoms/cm3의 범위 내에 있는, 반도체 제품.
  6. 바이폴라 트랜지스터에 있어서,
    베이스와 이미터와 상기 이미터로부터 상기 베이스를 절연시키는 SiN 재료를 포함하고, 상기 SiN 재료는 그것에 질소-수소 결합들의 N-H 농도보다 적어도 1.5배 큰 실리콘-수소 결합들의 Si-H 농도를 갖는 것을 특징으로 하는, 바이폴라 트랜지스터.
  7. 제 6항에 있어서,
    상기 베이스는 붕소 도핑 폴리실리콘 영역과 SiGe 영역으로 형성되고, 상기 이미터는 폴리실리콘 재료로 형성되는, 바이폴라 트랜지스터.
  8. 제 6항에 있어서,
    상기 베이스는 그것에 개구를 가진 붕소 도핑 폴리실리콘 막을 포함하고, 상기 개구는 측벽들을 포함하고, 상기 SiN 재료는 상기 측벽들을 따라 형성된 적어도 하나의 실리콘 질화물 스페이서를 포함하며, 상기 이미터는 적어도 상기 적어도 하나의 실리콘 질화물 스페이서에 의해 상기 베이스로부터 절연되고 상기 개구 내로 연장하는 반도체 재료로 형성되는, 바이폴라 트랜지스터.
  9. 제 6항에 있어서,
    상기 이미터는 상기 베이스와 중첩하는 영역을 포함하는 폴리실리콘 재료로 형성되고, 상기 베이스는 붕소 도핑 폴리실리콘으로 형성되며, 상기 SiN 재료는 상기 이미터와 상기 베이스의 상기 영역 사이에 수직으로 개재된 실리콘 질화물막을 포함하는, 바이폴라 트랜지스터.
  10. 제 6항에 있어서,
    상기 SiN 재료는 1e20- 5e20atoms/cm3의 범위 내의 상기 Si-H 농도와 5e19- 8e19atoms/cm3의 범위 내의 상기 N-H 농도를 포함하는, 바이폴라 트랜지스터.
  11. 제 6항에 있어서,
    상기 바이폴라 트랜지스터는 집적 회로의 부분으로서 기판 위에 형성되고 또한 상기 집적 회로에서 상기 기판 위에 형성된 적어도 하나의 MOS 트랜지스터를 포함하며, 상기 SiN 재료는 상기 적어도 하나의 MOS 트랜지스터 위로 연장하는 막을 형성하는, 바이폴라 트랜지스터.
  12. 반도체 제품에 있어서,
    기판 위에 형성된 CMOS 트랜지스터들, 및
    질소-수소 결합들의 N-H 농도보다 적어도 1.5배 큰 실리콘-수소 결합들의 Si-H 농도를 갖는 것을 특징으로 하는 SiN 막을 포함하고 상기 CMOS 트랜지스터 위에 형성된 유전체막 스택으로서, 상기 유전체막 스택은 상기 SiN 막이 상기 SiN 막의 막 두께보다 더 큰 상기 게이트들에 인접한 수직 치수를 포함하도록 상기 CMOS 트랜지스터들의 게이트들 위로 연장하고 정합하는, 상기 유전체막 스택을 포함하는, 반도체 제품.
  13. 제 12항에 있어서,
    상기 유전체막 스택은 1O000옹스트롬보다 큰 두께를 가진 상부 산화막과 하부 TEOS 막과 이들 사이에 개재된 상기 SiN 막을 포함하는, 반도체 제품.
  14. 제 12항에 있어서,
    상기 유전체막 스택은 상부 산화막과 하부 TEOS 막과 이들 사이에 개재된 상기 SiN 막을 포함하고, 상기 SiN 막에 접촉하고 상기 상부 산화막을 통해 연장하는 접촉 개구들을 더 포함하는, 반도체 제품.
  15. BiCMOS 공정 기술들을 사용하여 반도체 디바이스를 제조하는 방법에 있어서,
    기판의 제 1 영역 위에 적어도 하나의 CMOS 트랜지스터를 제공하는 단계,
    상기 제 1 영역에서 상기 적어도 하나의 CMOS 트랜지스터 위에 SiN 막을 형성하는 단계로서, 상기 SiN 막은 그것에 질소-수소 결합들의 N-H 농도보다 적어도 1.5배 큰 실리콘-수소 결합들의 Si-H 농도를 갖는 것을 특징으로 하는, 상기 SiN 막을 형성하는 단계, 및
    상기 기판의 제 2 영역에 바이폴라 트랜지스터를 형성하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  16. 제 15항에 있어서,
    SiN 막을 형성하는 상기 단계는 약 1분의 시간과 750°C보다 높지 않은 온도를 포함하는 RTCVD 공정을 포함하는, 반도체 디바이스 제조 방법.
  17. 제 15항에 있어서,
    상기 제공하는 단계는 폴리실리콘 게이트를 형성하는 단계와 붕소로 상기 폴리실리콘 게이트를 도핑하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  18. 제 15항에 있어서,
    상기 SiN 막은 1e20- 5e20atoms/cm3의 범위 내의 상기 Si-H 농도와 5e19- 8e19atoms/cm3의 범위 내의 상기 N-H 농도를 포함하는, 반도체 디바이스 제조 방법.
  19. 제 15항에 있어서,
    상기 바이폴라 트랜지스터를 형성하는 단계는 약 800°C의 온도에서 SiGe 막을 에피택셜 방식으로 형성하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  20. 제 15항에 있어서,
    상기 바이폴라 트랜지스터를 형성하는 단계는 약 1분의 시간과 750°C보다 높지 않은 온도에서 RTCVD 공정을 사용하여 적어도 하나의 다른 SiN 막을 형성하는 단계를 포함하고, 각각의 다른 SiN 막은 그것에 질소-수소 결합들의 N-H 농도보다 적어도 1.5배 큰 실리콘-수소 결합들의 Si-H 농도를 갖는 것을 특징으로 하는, 반도체 디바이스 제조 방법.
  21. 제 15항에 있어서,
    상기 SiN 막을 형성하는 단계는 상기 제 2 영역에 상기 SiN 막을 형성하는 단계와 상기 바이폴라 트랜지스터를 형성하기 위해 상기 제 2 영역에서 상기 SiN 막을 이용하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  22. 제 15항에 있어서,
    상기 바이폴라 트랜지스터를 형성하는 단계는 붕소 도핑 폴리실리콘의 베이스 층을 형성하는 단계, SiGe의 베이스 부분을 형성하는 단계, 상기 베이스 층위에 상기 SiN 막을 형성하는 단계, 및 상기 SiN 막 위에 이미터 층을 형성하는 단계를포함하는, 반도체 디바이스 제조 방법.
  23. 제 22항에 있어서,
    상기 바이폴라 트랜지스터를 형성하는 단계는 또한 상기 이미터 층을 형성하기 전에, 상기 SiN 막과 상기 베이스 층을 통해 연장하는 개구를 형성하는 단계로서, 상기 개구는 측벽들을 포함하는, 상기 개구를 형성하는 단계, 및
    상기 측벽들을 따라 적어도 하나의 실리콘 질화물 스페이서를 형성하는 단계로서, 상기 적어도 하나의 실리콘 질화물 스페이서는 그것에 질소-수소 결합들의 N-H 농도보다 적어도 1.5배 큰 실리콘-수소 결합들의 Si-H 농도를 갖는 것을 특징으로 하는, 상기 적어도 하나의 실리콘 질화물 스페이서를 형성하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
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