JP2001093985A - 炭化珪素半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ｐｎ接合分離部の領域や、セルのｐ型半導体
で構成される領域を小さくできるようにし、単位面積当
たりのセルの集積密度を向上させる。 【解決手段】 ｐｎ接合分離部となるｐ型分離層２６や
各セルのｐ型半導体で構成される部分、具体的には、ｎ
ｐｎトランジスタのベース領域１０、ｐｎｐトランジス
タのエミッタ領域１７及びコレクタ領域１８、ｎＭＯＳ
ＦＥＴのｐ型ウェル領域３、ｐＭＯＳＦＥＴのソース領
域６ｂ及びドレイン領域７ｂの形成に際し、ｐ型不純物
としてＢを注入する領域に不活性なイオン種であるＣを
注入しておく。これにより、Ｃが炭素サイトの空孔に入
り込み、空孔を無くして結晶欠陥を補修することができ
る。これにより、活性化熱処理の際のＢの拡散が抑制さ
れ、ｐ型半導体で構成される各領域が広がらずに形成さ
れる。これにより、単位面積当たりのセルの集積密度を
向上することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ｐ型半導体層を形
成してなる炭化珪素半導体装置及びその製造方法に関
し、特に、各セルの間をｐ型半導体層で絶縁分離するも
の等に適用して好適である。

【０００２】

【従来の技術】従来より、ＳｉパワーＩＣの絶縁分離技
術が知られている。

【０００３】例えば、縦型のパワーＭＯＳＦＥＴ、ｎチ
ャネルＭＯＳＦＥＴ、ｐチャネルＭＯＳＦＥＴ、ｎｐｎ
トランジスタ部を組み込んだスマートＩＣの各デバイス
を分離するために、深いｐ型層をチップ表面から拡散さ
せ電気的に分離するｐｎ接合分離を用いたものや、トレ
ンチを用いて溝内を酸化膜で埋め込んだトレンチ分離法
（ＳＴＩ技術）がある（電気学会 高性能高機能パワー
ＩＣ調査専門委員会編集「パワーデバイス・パワーＩＣ
ハンドブック」コロナ社 １９９６年７月３０日発行
ｐ．１９６及びｐ．１９９参照）。

【０００４】また、パワーＩＣの分離技術として、ｐ型
層をチップ表面から拡散させることによって各デバイス
を電気的に分離するｐｎ接合分離を用いたものもある
（電気学会 電子デバイス研究会 ＥＤＤ−９０−５０
「パワーＩＣの現状と動向」ｐ．４８参照）。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来の絶縁分離技術を炭化珪素を用いたパワーＩＣに適用
した場合に、以下の問題が生じることが明らかとなっ
た。

【０００６】トレンチ分離法においては、基板に形成さ
れた溝内に埋め込み酸化膜を配置することになるが、こ
の酸化膜の融点が炭化珪素のｐ型ｎ型ドーパントの活性
化アニール温度（１４００〜１６００℃程度）よりも低
いため、炭化珪素デバイスの絶縁分離としては使用でき
ない。

【０００７】また、ｐｎ接合分離においては、ｐｎ接合
分離を利用するために、軽元素であり炭化珪素注入時に
注入欠陥が少なくなるＢ（ボロン）を用いたいという観
点から、Ｂを１０¹⁸ｃｍ^-3の濃度で注入し、１６００
℃、３０分間の活性化熱処理を行ったところ、濃度が１
０¹⁷ｃｍ^-3となる位置から深さ方向に３μｍを超す異常
拡散が生じることが明らかとなった。

【０００８】このため、Ｂをｐｎ接合分離用のドーパン
トとして利用すると、熱拡散によってイオン注入時に用
いるマスク寸法より分離領域が左右に広がってしまい、
単位面積当たりのセル（ＭＯＳＦＥＴやバイポーラトラ
ンジスタ等）の集積密度を上げることができないという
問題がある。

【０００９】さらに、パワーＩＣの構成セルに用いるｐ
型ウェル層もＢによって形成すれば、ｐ型ウェル層も拡
散によって広がるため、構成セルのユニットサイズが巨
大化し、なおさら単位面積当たりのセル（ＭＯＳＦＥＴ
やバイポーラトランジスタ等）の集積密度を上げること
ができないという問題がある。

【００１０】本発明は上記点に鑑みて、ドーパントの拡
散を抑制することによりｐｎ接合分離部の領域を小さく
できるようにし、単位面積当たりのセルの集積密度を向
上させられるようにすることを第１の目的とする。

【００１１】また、ドーパントの拡散を抑制することに
よりｐ型半導体で形成する各セルのユニットセルサイズ
を小さくし、単位面積当たりのセルの集積密度を向上さ
せることを第２の目的とする。

【００１２】

【課題を解決するための手段】上記目的を達成するた
め、請求項１又は８に記載の発明では、ｐ型分離層（２
６）によって複数のセル部のそれぞれが素子分離されて
なる炭化珪素半導体装置において、ｐ型分離層には、ｐ
型不純物と不活性なイオン種とが所定の濃度比で注入さ
れており、該ｐ型分離層とｎ型ウェル層（２）との接合
部において、ｐ型不純物の濃度分布が急峻に変化する階
段型接合を成していることを特徴としている。

【００１３】このように、不活性なイオン種によって炭
素サイトの空孔を無くし、ｐ型不純物の拡散を抑制して
ｐ型分離層を構成することにより、ｐ型不純物にの熱拡
散による広がりがほとんどないｐ型分離層となる。この
ため、ｐ型分離層とｎ型ウェル層によるｐｎ接合分離部
の領域を小さくでき、単位面積当たりのセルの集積密度
を向上させることができる。

【００１４】請求項２に記載の発明においては、複数の
セルのそれぞれは、ｎ型ウェル層（２）の表層部に設け
られたｐ型半導体層（３、６ｂ、７ｂ、１０、１７、１
８、２２、５５）を有しており、該ｐ型半導体層には、
ｐ型不純物と不活性なイオン種とが所定の濃度比で注入
されており、該ｐ型半導体層とｎ型ウェル層との接合部
において、ｐ型不純物の濃度分布が急峻に変化する階段
型接合を成していることを特徴としている。

【００１５】このように、セルに備えられるｐ型半導体
層においても、不活性なイオン種によって炭素サイトの
空孔を無くすことにより、ｐ型不純物の熱拡散を抑制で
き、ｐ型半導体層を小さく形成することができる。これ
により、ｐ型半導体で形成する各セルのユニットセルサ
イズを小さくし、単位面積当たりのセルの集積密度を向
上させることができる。また、所定の出力能力のチップ
を得る場合には、チップサイズを小さくすることができ
る。

【００１６】例えば、請求項３に示すように、複数のセ
ルの１つとしてｎｐｎトランジスタが含まれている場合
には、ｎｐｎトランジスタの第１ベース領域（１０）が
ｐ型半導体層を構成する。また、請求項４に示すよう
に、ｐｎｐトランジスタが含まれている場合には、ｐｎ
ｐトランジスタの第２エミッタ領域（１７）及び第２コ
レクタ領域（１８）がｐ型半導体層を構成する。また、
請求項５に示すように、ｎＭＯＳＦＥＴが含まれている
場合には、ｎＭＯＳＦＥＴのｐ型ウェル領域（３）がｐ
型半導体層を構成する。また、請求項６に示すように、
ｐＭＯＳＦＥＴが含まれている場合には、ｎＭＯＳＦＥ
Ｔの第２ソース領域（６ｂ）及び第２ドレイン領域（７
ｂ）がｐ型半導体層を構成する。さらに、請求項７に示
すように、縦型ＭＯＳＦＥＴが含まれている場合には、
該縦型ＭＯＳＦＥＴのうち、第３ベース領域（５５）が
ｐ型半導体層を構成する。

【００１７】具体的には、請求項１０に示すように、ｐ
型不純物としてＢ（ボロン）、不活性なイオン種として
Ｃ（炭素）が用いられ、ＢとＣとの濃度比を、ＣがＢの
１０倍以上となるように設定される。

【００１８】請求項１１乃至１９は、請求項１乃至１０
に記載の発明の製造方法である。

【００１９】請求項１１に記載の発明においては、ｐ型
分離層の形成予定領域上が開口するマスク（３０）に
て、ｎ型ウェル層上を覆う工程と、マスク上からイオン
注入を行い、ｎ型ウェル層の表面からｐ型領域に達する
ように、不活性なイオン種を注入する工程と、マスク上
からイオン注入を行い、ｎ型ウェル層の表面からｐ型領
域に達するように、ｐ型不純物を注入する工程と、熱処
理を施して、不活性なイオン種にてｐ型不純物の熱拡散
を抑制しつつ、ｐ型不純物を活性化してｐ型分離層を形
成する工程と、を含んでいることを特徴としている。

【００２０】このように、ｐ型不純物が注入される領域
に不活性なイオン種を注入しておくことで、不活性なイ
オン種が炭素サイトの空孔内に入り込み、空孔を無くし
て結晶欠陥を補修することができる。このため、熱処理
によるｐ型不純物の活性化の際に、ｐ型不純物が熱拡散
しないようにできる。これにより、ｐ型分離層とｎ型ウ
ェル層によるｐｎ接合分離部の領域を小さくでき、単位
面積当たりのセルの集積密度を向上させることができ
る。

【００２１】また、請求項１２に示すように、セルのう
ちのｐ型半導体層として形成される部分において、請求
項１１に示す発明を適用してもよい。この場合において
も、ｐ型半導体層におけるｐ型不純物の熱拡散が抑制さ
れ、ｐ型半導体層を小さく形成することができる。これ
により、ｐ型半導体で形成する各セルのユニットセルサ
イズを小さくし、単位面積当たりのセルの集積密度を向
上させることができる。また、所定の出力能力のチップ
を得る場合には、チップサイズを小さくすることができ
る。

【００２２】例えば、請求項１３に示すように、ｎｐｎ
トランジスタの第１ベース領域（１０）、請求項１４に
示すように、ｐｎｐトランジスタの第２エミッタ領域
（１７）及び第２コレクタ領域（１８）、請求項１５に
示すように、ｎＭＯＳＦＥＴのｐ型ウェル領域（３）、
請求項１６に示すように、ｐＭＯＳＦＥＴの第２ソース
領域（６ｂ）及び第２ドレイン領域（７ｂ）、請求項１
７に示すように、縦型ＭＯＳＦＥＴの第３ベース領域
（５５）をｐ型半導体層として、請求項１２に示したｐ
型半導体層の形成工程を用いることができる。

【００２３】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。

【００２４】

【発明の実施の形態】（第１実施形態）図１に、本発明
の一実施形態を適用したパワーＩＣを示す。以下、この
図に基づいてパワーＩＣの構成について説明する。

【００２５】パワーＩＣは、１つのｐ型半導体基板１の
上に成長させたｎ型ウェル層２に、複数のセルを形成す
ることによって構成されている。具体的には、複数のセ
ルとして、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴが備えら
れたＣＭＯＳＦＥＴ、ｎｐｎトランジスタ、ｐｎｐトラ
ンジスタ、ダイオードが形成されている。

【００２６】ｎＭＯＳＦＥＴは、ｎ型ウェル層２の所定
領域に形成されたｐ型ウェル領域３、ｐ型ウェル領域３
の表面に形成されたゲート酸化膜４ａ、ゲート酸化膜４
ａの上に形成されたゲート電極５ａ、ゲート電極５ａの
下部におけるｐ型ウェル領域３の表層部をチャネル領域
とし、このチャネル領域の両側それぞれに形成されたｎ
型のソース領域６ａ及びドレイン領域７ａ、ソース領域
６ａとドレイン領域７ａのそれぞれに接続されたソース
電極８ａ、ドレイン電極９ａとによって構成されてい
る。

【００２７】ｐＭＯＳＦＥＴは、ｎ型ウェル層２の上に
形成されたゲート酸化膜４ｂ、ゲート酸化膜４ｂの上に
形成されたゲート電極５ｂ、ゲート電極５ｂの下部にお
けるｎ型ウェル層２の表層部をチャネル領域とし、この
チャネル領域の両側それぞれに形成されたソース領域６
ｂ及びドレイン領域７ｂ、ソース領域６ｂとドレイン領
域７ｂのそれぞれに接続されたソース電極８ｂ、ドレイ
ン電極９ｂとによって構成されている。

【００２８】ｎｐｎトランジスタは、ｎ型ウェル層２の
所定領域に形成されたｐ型のベース領域１０、ベース領
域１０の表層部に形成されたｎ型のエミッタ領域１１、
ｎ型ウェル層２の表層部においてベース領域１０から離
間した位置に形成されたｎ型のコレクタ領域１２、これ
らベース領域１０とエミッタ領域１１とコレクタ領域１
２のそれぞれに接続されたベース電極１３、エミッタ電
極１４、コレクタ電極１５とによって構成されている。

【００２９】ｐｎｐトランジスタは、ｎ型ウェル層２の
表層部において互いに離間するように形成されたｎ型の
ベース領域１６、ｐ型のエミッタ領域１７、ｐ型のコレ
クタ領域１８、及びこれらそれぞれに接続されたベース
電極１９、エミッタ電極２０、コレクタ電極２１によっ
て構成されている。

【００３０】ダイオードは、ｎ型ウェル層２の表層部に
おいて互いに離間するように形成されたｐ型のアノード
層２２、ｎ型のカソード層２３、及びこれらそれぞれに
接続されたアノード電極２４、カソード電極２５によっ
て構成されている。

【００３１】そして、このように構成された複数のセル
それぞれが、ｎ型ウェル層２の表面からｐ型半導体基板
１の表面まで達するように形成されたｐ型分離層２６に
よって素子分離されている。

【００３２】このように構成されたパワーＩＣのうち、
ｐ型半導体で構成されるｐ型分離層２６、ｎＭＯＳＦＥ
Ｔのｐ型ウェル領域３、ｐＭＯＳＦＥＴのソース領域６
ｂ及びドレイン領域７ｂ、ｎｐｎトランジスタのベース
領域１０、ｐｎｐトランジスタのエミッタ領域１７及び
コレクタ領域１８、ダイオードのアノード層２２には、
ｐ型ドーパントとしてＢ（ボロン）が注入されており、
さらに不活性なイオン種としてＣ（炭素）が注入されて
いる。具体的には、ＢとＣとの濃度比Ｂ：Ｃが１：１０
となるように、好ましくはＣがＢの１０倍以上となるよ
うに注入されている。

【００３３】そして、これらｐ型半導体で構成された各
領域においては、Ｃが注入されることにより炭素サイト
の空孔内にＣが入り込み、空孔による結晶欠陥が補修さ
れているため、Ｂがほとんど熱拡散されておらず、注入
された位置そのままで活性化された状態となっている。

【００３４】次に、図１に示すパワーＩＣの製造工程を
図２〜図４に示し、これらの図に基づいてパワーＩＣの
製造方法を説明する。

【００３５】〔図２（ａ）に示す工程〕まず、単結晶炭
化珪素からなるｐ型半導体基板１を用意する。

【００３６】〔図２（ｂ）に示す工程〕ＣＶＤ装置内に
ｐ型半導体基板１を導入したのち、１６００℃の温度条
件下において、ＳｉＨ₄、Ｃ₃Ｈ₈、Ｈ₂、Ｎ₂ガスを導入
することで、ｐ型半導体基板１の表面に、不純物濃度が
約１×１０¹⁶ｃｍ^-3となるｎ型ウェル層２を約２μｍの
厚さでエピタキシャル成長させる。

【００３７】〔図２（ｃ）に示す工程〕ｎ型ウェル層２
の上に約５μｍ程度の厚さのＬＴＯ膜３０をデポジショ
ンしたのち、パターニングしてｐ型分離層２６（図１参
照）の形成予定領域上においてＬＴＯ膜３０を開口させ
る。

【００３８】次に、基板温度を７００℃程度とし、ＬＴ
Ｏ膜３０をマスクとして、不活性なイオン種としてＣの
イオン注入を行う。このとき、イオン注入の加速電圧を
３０ｋｅＶ〜２ＭｅＶの範囲で段階的に変化させた多段
注入によってＣのイオン注入を行い、Ｃが矩形状に注入
された矩形プロファイルを形成する。これにより、ｐ型
分離層２６の形成予定領域において、Ｃがドーピングさ
れた状態となる。

【００３９】ｎ型ウェル層２をエピタキシャル成長させ
るとき、ｎ型ウェル層２には炭素サイトの空孔が形成さ
れるが、このようにＣをイオン注入することにより、ｎ
型ウェル層２に形成された炭素サイトの空孔内にＣが入
り込み、空孔を無くすことができる。このため、ｐ型分
離層２６の形成予定領域において、ｎ型ウェル層２の炭
素サイトの空孔が無くされ、結晶欠陥が補修される。

【００４０】続いて、ＬＴＯ膜３０をマスクとしてＢの
イオン注入を行う。このＢのイオン注入も、先ほどのＣ
と同様に多段注入によって行い、ｐ型のドーパント濃度
が約１×１０¹⁷ｃｍ^-3となるようにしている。

【００４１】〔図３（ａ）に示す工程〕ＬＴＯ膜３０を
除去したのち、１６００℃、３０分間の熱処理を施して
Ｂを活性化させる。これにより、各セルが形成される領
域それぞれを素子分離するｐ型分離層２６が形成され
る。このとき、上述したように活性化のための熱処理工
程の前にＣを注入し、Ｂの拡散要因となる炭素サイトの
空孔を無くしているため、Ｂは熱処理を行ってもほとん
ど拡散せず、注入された位置そのままで活性化される。
このように、Ｂの熱拡散を抑制することにより、ｐ型分
離層２６によるｐｎ接合分離部の領域を小さくでき、位
面積当たりのセルの集積密度を向上させることができ
る。

【００４２】ここで、上記したＣのイオン注入とＢのイ
オン注入は、ＢとＣとの濃度比が１：１０となるよう
に、好ましくはＣがＢの１０倍以上となるようにドーズ
量を設定している。この理由について説明する。

【００４３】図５に、Ｂの拡散状態をＳＩＭＳ解析によ
って調べた結果を示す。本図は、炭化珪素に注入された
Ｂの濃度と、Ｃの濃度との比率を変化させて、Ｂの拡散
を調べたものである。

【００４４】この図に示されるように、炭化珪素に注入
されたＢの濃度とＣの濃度との比率が１：１０のよう
に、Ｃの濃度の方がＢの濃度よりも大きい場合には、Ｂ
が注入された領域からほとんど拡散しておらず、そのま
まの位置で活性化された状態となっている。そして、さ
らにＣの濃度の比率を上げると、よりＢの拡散が抑制さ
れた状態となっている。このため、ＢとＣとの濃度比が
上記関係を満たすようにすることで、Ｂの拡散が効果的
に抑制されるようにしている。

【００４５】なお、図５からも判るように、ＢとＣとの
濃度比に応じてＢの拡散量を制御することが可能であ
る。このため、ＢとＣとの濃度比に応じてある程度Ｂを
拡散させるようにすれば、注入領域に生じる点欠陥や転
移からジャンクション部分を所定の位置間で離間するこ
とができ、リーク電流の発生を抑制することができる。

【００４６】〔図３（ｂ）に示す工程〕ｐ型分離層２６
を含むｎ型ウェル層２の上に、約２μｍ程度の厚さのＬ
ＴＯ膜３１をデポジションしたのち、パターニングして
ｎＭＯＳＦＥＴのｐ型ウェル領域３（図１参照）の形成
予定領域上においてＬＴＯ膜３１を開口させる。

【００４７】次に、基板温度を７００℃程度とし、ＬＴ
Ｏ膜３１をマスクとして、不活性なイオン種としてＣの
イオン注入を行う。このとき、イオン注入の加速電圧を
３０〜５００ｋｅＶの範囲で段階的に変化させた多段注
入によってＣのイオン注入を行い、Ｃが矩形状に注入さ
れた矩形プロファイルを形成する。これにより、ｐ型ウ
ェル領域３の形成予定領域において、Ｃがドーピングさ
れた状態となる。

【００４８】これにより、ｐ型ウェル領域３の形成予定
領域において、ｎ型ウェル層２に形成された炭素サイト
の空孔内にＣが入り込み、空孔を無くし結晶欠陥を補修
することができる。

【００４９】続いて、ＬＴＯ膜３１をマスクとしてＢの
イオン注入を行う。このＢのイオン注入も、先ほどのＣ
と同様に多段注入によって行い、ｐ型のドーパント濃度
が約５×１０¹⁶ｃｍ^-3となるようにしている。

【００５０】なお、この場合においても、上記と同様
に、ＢとＣとの濃度比が１：１０となるように、好まし
くはＣの濃度がＢの１０倍以上となるようにしている。

【００５１】〔図３（ｃ）に示す工程〕ＬＴＯ膜３１を
除去したのち、１６００℃、３０分間の熱処理を施して
Ｂを活性化させる。これにより、ｐ型ウェル層３が形成
される。このとき、Ｃのイオン注入が施されているた
め、上記と同様にＢはほとんど拡散しない状態で活性化
される。

【００５２】〔図４（ａ）に示す工程〕ｐ型分離層２６
及びｐ型ウェル領域３を含むｎ型ウェル層２の上に、約
２μｍ程度の厚さのＬＴＯ膜３２をデポジションしたの
ち、パターニングしてｎｐｎトランジスタのベース領域
１０（図１参照）の形成予定領域上においてＬＴＯ膜３
２を開口させる。

【００５３】次に、基板温度を７００℃程度とし、ＬＴ
Ｏ膜３２をマスクとして、不活性なイオン種としてＣの
イオン注入を行う。このとき、イオン注入の加速電圧を
３０〜４００ｋｅＶの範囲で段階的に変化させた多段注
入によってＣのイオン注入を行い、Ｃが矩形状に注入さ
れた矩形プロファイルを形成する。これにより、ｐ型ウ
ェル領域３の形成予定領域において、Ｃがドーピングさ
れた状態となる。

【００５４】これにより、ベース領域１０の形成予定領
域において、ｎ型ウェル層２に形成された炭素サイトの
空孔内にＣが入り込み、空孔を無くし結晶欠陥を補修す
ることができる。

【００５５】続いて、ＬＴＯ膜３２をマスクとしてＢの
イオン注入を行う。このＢのイオン注入も、先ほどのＣ
と同様に多段注入によって行い、ｐ型のドーパント濃度
が約５×１０¹⁶ｃｍ^-3となるようにしている。

【００５６】なお、この場合においても、上記と同様
に、ＢとＣとの濃度比が１：１０となるように、好まし
くはＣの濃度がＢの１０倍以上となるようにしている。

【００５７】〔図４（ｂ）に示す工程〕ＬＴＯ膜３２を
除去したのち、１６００℃、３０分間の熱処理を施して
Ｂを活性化させる。これにより、ｐ型のベース領域１０
が形成される。このとき、Ｃのイオン注入が施されてい
るため、上記と同様にＢはほとんど拡散しない状態で活
性化される。

【００５８】続いて、ｐ型分離層２６等を含むｐ型ウェ
ル層２の上に、約２μｍ程度の厚さのＬＴＯ膜３３をデ
ポジションしたのち、パターニングしてｐＭＯＳＦＥＴ
のソース領域６ｂ及びドレイン領域７ｂ、ｐｎｐトラン
ジスタのエミッタ領域１７及びコレクタ領域１８、及び
ダイオードのアノード層２２の形成予定領域上において
ＬＴＯ膜３３を開口させる。

【００５９】次に、基板温度を７００℃程度とし、ＬＴ
Ｏ膜３２をマスクとして、不活性なイオン種としてＣの
イオン注入を行う。このとき、イオン注入の加速電圧を
３０〜１５０ｋｅＶの範囲で段階的に変化させた多段注
入によってＣのイオン注入を行い、Ｃが矩形状に注入さ
れた矩形プロファイルを形成する。これにより、ＬＴＯ
膜３３を開口させた各領域において、Ｃがドーピングさ
れた状態となる。

【００６０】これにより、ソース領域６ｂ、ドレイン領
域７ｂ、エミッタ領域１７、コレクタ領域１８、及びア
ノード層２２の形成予定領域において、ｎ型ウェル層２
に形成された炭素サイトの空孔内にＣが入り込み、空孔
を無くし結晶欠陥を補修することができる。

【００６１】続いて、ＬＴＯ膜３３をマスクとしてＢの
イオン注入を行う。このＢのイオン注入も、先ほどのＣ
と同様に多段注入によって行い、ｐ型のドーパント濃度
が約５×１０¹⁶ｃｍ^-3となるようにしている。

【００６２】なお、この場合においても、上記と同様
に、ＢとＣとの濃度比が１：１０となるように、好まし
くはＣの濃度がＢの１０倍以上となるようにしている。

【００６３】〔図４（ｃ）に示す工程〕ＬＴＯ膜３３を
除去したのち、１６００℃、３０分間の熱処理を施して
Ｂを活性化させる。これにより、ソース領域６ｂ、ドレ
イン領域７ｂ、エミッタ領域１７、コレクタ領域１８、
及びアノード層２２が形成される。このとき、Ｃのイオ
ン注入が施されているため、上記と同様にＢはほとんど
拡散しない状態で活性化される。

【００６４】続いて、ｐ型分離層２６等を含むｐ型ウェ
ル層２の上に、約２μｍ程度の厚さのＬＴＯ膜３４をデ
ポジションしたのち、パターニングしてｎＭＯＳＦＥＴ
のソース領域６ａ及びドレイン領域７ａ、ｎｐｎトラン
ジスタのエミッタ領域１１及びコレクタ領域１２、ｐｎ
ｐトランジスタのベース領域１６、及びダイオードのカ
ソード層２３の形成予定領域上においてＬＴＯ膜３４を
開口させる。

【００６５】そして、ＬＴＯ膜３４をマスクとしてＮ
（窒素）のイオン注入を行う。このＮのイオン注入も上
述したＢのイオン注入等と同様に多段注入によって行
い、ｎ型のドーパント濃度が約５×１０¹⁶ｃｍ^-3となる
ようにしている。

【００６６】この後、ＬＴＯ膜３４を除去したのち、１
４００℃、３０分間の熱処理を施してＮを活性化させ
る。これにより、ｎ型半導体で構成されるソース領域６
ａ、ドレイン領域７ａ、エミッタ領域１１、コレクタ領
域１２、ベース領域１６、及びカソード層２３が形成さ
れる。

【００６７】この後、図示しないが、熱酸化若しくは酸
化膜のデポジションによってゲート酸化膜４ａ、４ｂを
形成したのち、ポリシリコン膜を配置してゲート電極５
ａ、５ｂをパターニングする。そして、層間絶縁膜２７
を形成したのち、層間絶縁膜２６にコンタクトホール形
成後、アルミ配線をパターニングし、ｎＭＯＳＦＥＴの
ソース電極８ａとドレイン電極９ａ、ｐＭＯＳＦＥＴの
ソース電極８ｂとドレイン電極９ｂ、ｎｐｎトランジス
タのベース電極１３とエミッタ電極１４とコレクタ電極
１５、ｐｎｐトランジスタのベース電極１９とエミッタ
電極２０とコレクタ電極２１、及びダイオードのアノー
ド電極２４とカソード電極２５を形成する。これによ
り、図１に示すパワーＩＣが完成する。

【００６８】このように、本実施形態では、ｐ型分離層
２６の形成において、不活性なイオン種であるＣのイオ
ン注入を行って炭素サイトの空孔を無くすようにしてい
るため、Ｂの拡散が抑制され、ほぼマスク通りの寸法設
計でｐ型分離層２６を形成することができる。このた
め、ｐ型分離層２６によるｐｎ接合分離部の領域を小さ
くでき、所定の出力能力を有するチップを得るに際し、
単位面積当たりのセルの集積密度を向上させることがで
きる。

【００６９】また、本実施形態では、各セルのうちｐ型
半導体で構成される部分の形成において、不活性なイオ
ン種であるＣのイオン注入を行って炭素サイトの空孔を
無くすようにしているため、ｐ型半導体の拡散を抑制で
き、ほぼマスク通りの寸法設計でｐ型半導体を形成する
ことができる。このため、所定の出力能力を有するチッ
プを得るに際し、ｐ型半導体が含まれる各セルのユニッ
トセルサイズを小さくし、単位面積当たりのセルの集積
密度を向上させることができる。

【００７０】また、イオン注入時における注入欠陥が形
成されにくいＢを用いて各セルのｐ型半導体で構成され
る部分を形成しているため、形成されたｐ型半導体の表
面は注入欠陥がほぼ無い状態となっている。このように
注入欠陥がないために、ｐ型半導体の接合部に逆バイア
スが印加された場合に生じるリーク電流を抑制すること
ができる。

【００７１】（第２実施形態）本発明の第２実施形態を
説明する。図６に本実施形態における炭化珪素半導体装
置を示す。図６に示すように、本実施形態は、第１実施
形態におけるパワーＩＣに縦型ＭＯＳＦＥＴを加えたも
のである。このため、第１実施形態と同様の構成である
部分については、第１実施形態と同様の符号を付し、説
明を省略する。

【００７２】本実施形態では、ｎ型半導体基板５１の上
にｐ型ウェル層５２をエピタキシャル成長させせた基板
を用いている。そして、さらにｐ型ウェル層５２の上に
ｎ型ウェル層２を成長させて、各セルを形成した構成と
なっている。

【００７３】上記第１実施形態と異なる部分について
は、ｐ型ウェル層５２の表層部において高濃度のｎ型埋
め込み層５３を形成し、このｎ型埋め込み層５３を介し
て上記各セルを形成した構成となっている。

【００７４】一方、縦型ＭＯＳＦＥＴについては、ｎ型
半導体基板５１の上に形成されたｐ型ウェル層５２にｎ
型ドーパントをイオン注入を行うことによってｎ型半導
体に反転させ、高濃度のｎ型層５４を形成している。こ
のｎ型層５４の上に形成されたｎ型ウェル層２の表層部
において、ｐ型ベース領域５５が形成され、このｐ型ベ
ース領域５５の表層部にｎ型ソース領域５６が形成され
た構成となっている。また、ｎ型ソース領域５６とｎ型
ウェル層２との間に挟まれたｐ型ベース領域５５の表層
部の上にはゲート酸化膜４ｃを介して、ゲート電極層５
ｃが形成された構成となっている。そして、ｎ型ウェル
層２の表面に形成された層間絶縁膜２７のコンタクトホ
ールを介して、ゲート電極層５ｃに接続されたゲート電
極５７、ｐ型ベース領域５５及びｎ型ソース領域５６に
接続されたソース電極５８が形成され、ｎ型半導体基板
５１の裏面にドレイン電極５９が形成された構成となっ
ている。

【００７５】このように構成されたスマートパワーＩＣ
においても、ｐ型半導体で構成されるｐ型分離層２６、
ｎＭＯＳＦＥＴのｐ型ウェル領域３、ｐＭＯＳＦＥＴの
ソース領域６ｂ及びドレイン領域７ｂ、ｎｐｎトランジ
スタノベース領域１０、ｐｎｐトランジスタのエミッタ
領域１７及びコレクタ領域１８、ダイオードのアノード
層２２、縦型ＭＯＳＦＥＴのｐ型ベース領域５５には、
ｐ型ドーパントとしてＢ（ボロン）が注入されており、
さらに不活性なイオン種としてＣ（炭素）が注入されて
いる。具体的には、ＢとＣとが濃度比Ｂ：Ｃが１：１０
となるように、好ましくはＣがＢの１０倍以上となるよ
うに注入されている。

【００７６】そして、これらｐ型半導体で構成された各
領域においては、Ｃが注入されることにより炭素サイト
の空孔内にＣが入り込み、空孔による結晶欠陥が補修さ
れているため、Ｂがほとんど熱拡散されておらず、注入
された位置そのままで活性化された状態となっている。

【００７７】次に、本実施形態におけるスマートパワー
ＩＣの製造方法について説明する。なお、本実施形態の
製造方法はほぼ第１実施形態と同様であるため、同様の
部分については図２〜図４を参照し、異なる部分につい
てのみ説明する。

【００７８】〔図７（ａ）に示す工程〕まず、高濃度の
ｎ型半導体基板５１を用意し、このｎ型半導体基板５１
の上に、Ａｌ（アルミニウム）をドーパントとしてドー
パント濃度が約１×１０¹⁸ｃｍ ^-3のｐ型ウェル層５２を
約１μｍ程度の厚さでエピタキシャル成長させる。

【００７９】〔図７（ｂ）に示す工程〕ｐ型ウェル層５
２の表面にＬＴＯ膜６０を配置したのち、ｎ型層５４の
形成予定領域上においてＬＴＯ膜６０を開口させる。

【００８０】そして、ＬＴＯ膜６０をマスクとして、Ｎ
のイオン注入を行う。このとき、イオン注入の加速電圧
を３０〜１ＭｅＶの範囲で段階的に変化させた多段注入
によってＮのイオン注入を行い、Ｎが矩形状に注入され
た矩形プロファイルを形成する。これにより、ｐ型ウェ
ル層５２を貫通してｎ型半導体基板５１まで達するよう
に、ｎ型のドーパント濃度が約１×１０¹⁹ｃｍ^-3となる
ｎ型層５４が形成される。

【００８１】〔図７（ｃ）に示す工程〕続いて、ＬＴＯ
膜６０を除去したのち、ｎ型層５４を含むｐ型ウェル層
５２の表面に再度ＬＴＯ膜６１を配置し、各ｎ型埋め込
み層５３の形成予定部分上においてＬＴＯ膜６１を開口
させる。

【００８２】そして、ＬＴＯ膜６１をマスクとして、Ｎ
のイオン注入を行う。このとき、イオン注入の加速電圧
を３０〜１８０ｋｅＶの範囲で段階的に変化させた多段
注入によってＮのイオン注入を行い、Ｎが矩形状に注入
された矩形プロファイルを形成する。これにより、接合
深さが０．３μｍ程度、ｎ型のドーパント濃度が約１×
１０¹⁹ｃｍ^-3となるｎ型埋め込み層５３が形成される。

【００８３】この後、図２（ｃ）、図３（ａ）〜図３
（ｃ）に示す工程を施す。そして、図４（ａ）に示す工
程において、ＬＴＯ膜３２のうちｐ型ベース領域５５の
形成予定領域上も開口させるようにすることで、この開
口部分にもＣとＢのイオン注入が成されるようにしてｐ
型ベース領域５５が形成されるようにする。さらに、図
４（ｃ）に示す工程において、ＬＴＯ膜３４のうちｎ型
ソース領域５６の形成予定領域上も開口させるようにす
ることで、この開口部分にもＮのイオン注入が成される
ようにしてｎ型ソース領域５６が形成されるようにす
る。そして、ゲート酸化膜４ａ、４ｂを形成する際に同
時にゲート酸化膜４ｃも形成し、ゲート電極５ａ、５ｂ
を形成する際に同時にゲート電極５ｃも形成し、各種電
極（ソース電極８ａ、ドレイン電極９ａ等）形成時に同
時にゲート電極５７及びソース電極５８を形成し、さら
にｎ型半導体基板５１の裏面にドレイン電極５９をデポ
ジションすることによって本実施形態におけるスマート
パワーＩＣが完成する。

【００８４】このように、縦型ＭＯＳＦＥＴが含まれる
スマートパワーＩＣにおいても、素子分離用のｐ型分離
層２６や、各セルに使用されるｐ型半導体の形成の際に
不活性なイオン種であるＣを注入しておくことにより、
Ｂの熱拡散を抑制することができ、第１実施形態と同様
の効果を得ることができる。

【００８５】また、縦型ＭＯＳＦＥＴにおいては、上記
Ｂの熱拡散の抑制によりｐ型ベース領域５５の縦方向へ
の広がりも抑制されるため、ｐ型ベース領域５５に囲ま
れた部分の抵抗であるＪ−ＦＥＴ抵抗を小さくすること
ができ、オン抵抗の低減を図ることができる。

【００８６】（他の実施形態）上記実施形態では、ｐ型
ドーパントとしてＢを用いているが、その他の熱拡散し
易い不純物に対しても適用可能である。また、不活性な
イオン種としてＣを用いた場合を説明したが、Ｓｉ（シ
リコン）、Ｈｅ（ヘリウム）、Ｎｅ（ネオン）、Ａｒ
（アルゴン）を用いることも可能である。

【００８７】また、上記各実施形態では、熱拡散し易い
ｐ型不純物としてＢを用いたが、ｐ型不純物、ｎ型不純
物に関わらず、結晶欠陥に起因して拡散し易くなる不純
物を用いる場合には他の不純物であっても不活性なイオ
ン種を注入する方法が採用可能である。

【図面の簡単な説明】

【図１】本発明の第１実施形態におけるパワーＩＣの断
面構成を示す図である。

【図２】図１に示すパワーＩＣの製造工程を示す図であ
る。

【図３】図２に続くパワーＩＣの製造工程を示す図であ
る。

【図４】図３に続くパワーＩＣの製造工程を示す図であ
る。

【図５】ＣとＢの濃度比を代えた場合におけるＢの拡散
量の変化を調べた実験結果を示す図である。

【図６】第２実施形態におけるスマートパワーＩＣの断
面構成を示す図である。

【図７】図６に示すスマートパワーＩＣの製造工程を示
す図である。

【符号の説明】

１…ｐ型半導体基板、２…ｎ型ウェル層、３…ｐ型ウェ
ル領域、４ａ、４ｂ、４ｃ…ゲート酸化膜、５ａ、５
ｂ、５ｃ…ゲート電極、６ａ、６ｂ…ソース領域、７
ａ、７ｂ…ドレイン領域、１０…ベース領域、１１…エ
ミッタ領域、１２…コレクタ領域、１６…ベース領域
１、１７…エミッタ領域、１８…コレクタ領域、２２…
アノード層、２３…カソード層、２６…ｐ型分離層。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F040 DB03 DB06 DB07 DC02 EB13 EE05 FC14 FC15 5F048 AA01 AA07 AC03 AC05 AC06 AC10 BA01 BA14 BB05 BD04 BD07 BE01 BE03 BE05 BH01 DA00 DA06 DA07 DA08

Claims (19)

【特許請求の範囲】
1. 【請求項１】 少なくとも表層部がｐ型領域とされた炭
   化珪素からなる半導体基板（１、５１、５２）の前記ｐ
   型領域の表層部上に備えられたｎ型ウェル層（２）に複
   数のセル部が形成されていると共に、前記ｎ型ウェル層
   の表面から前記ｐ型領域の表面に達するように形成され
   たｐ型分離層によって前記複数のセル部のそれぞれが素
   子分離されてなる炭化珪素半導体装置において、 前記ｐ型分離層には、ｐ型不純物と不活性なイオン種と
   が所定の濃度比で注入されており、該ｐ型分離層と前記
   ｎ型ウェル層との接合部において、ｐ型不純物の濃度分
   布が急峻に変化する階段型接合を成していることを特徴
   とする炭化珪素半導体装置。
2. 【請求項２】 少なくとも表層部がｐ型領域とされた炭
   化珪素からなる半導体基板（１、５１、５２）に備えら
   れたｎ型ウェル層に複数のセルが形成されて成る炭化珪
   素半導体装置において、 前記複数のセルのそれぞれは、前記ｎ型ウェル層の表層
   部に設けられたｐ型半導体層を有しており、該ｐ型半導
   体層には、ｐ型不純物と不活性なイオン種とが所定の濃
   度比で注入されており、該ｐ型半導体層と前記ｎ型ウェ
   ル層との接合部において、ｐ型不純物の濃度分布が急峻
   に変化する階段型接合を成していることを特徴とする炭
   化珪素半導体装置。
3. 【請求項３】 前記複数のセルの１つとして、前記ｎ型
   ウェル層の表層部に形成されたｐ型の第１ベース領域
   （１０）と、前記第１ベース領域の表層部に形成された
   ｎ型の第１エミッタ領域（１１）と、前記ｎ型ウェル層
   の表層部において前記第１ベース領域から離間されて形
   成されたｎ型の第１コレクタ領域（１２）と、を有する
   ｎｐｎトランジスタが含まれており、 該ｎｐｎトランジスタのうち、前記第１ベース領域が前
   記ｐ型半導体層を構成していることを特徴とする請求項
   ２に記載の炭化珪素半導体装置。
4. 【請求項４】 前記複数のセルの１つとして、前記ｎ型
   ウェル層の表層部に形成されたｎ型の第２ベース領域
   （１６）と、前記ｎ型ウェル層の表層部において前記第
   ２ベース領域から離間されて形成されたｐ型の第２エミ
   ッタ領域（１７）と、前記ｎ型ウェル層の表層部におい
   て前記第２ベース領域及び前記第２エミッタ領域から離
   間されて形成されたｐ型の第２コレクタ領域（１８）
   と、を有するｐｎｐトランジスタが含まれており、 該ｐｎｐトランジスタのうち、前記第２エミッタ領域及
   び前記第２コレクタ領域が前記ｐ型半導体層を構成して
   いることを特徴とする請求項２又は３に記載の炭化珪素
   半導体装置。
5. 【請求項５】 前記複数のセルの１つとして、前記ｎ型
   ウェル層の表層部に形成されたｐ型ウェル領域（３）
   と、前記ｐ型ウェル領域の表層部に形成されたｎ型の第
   １ソース領域（６ａ）及び第１ドレイン領域（７ａ）
   と、前記第１ソース領域と第１ドレイン領域との間に位
   置する前記ｐ型ウェル領域上に形成された第１ゲート絶
   縁膜（４ａ）と、前記第１ゲート絶縁膜上に形成された
   第１ゲート電極（５ａ）と、を有するｎＭＯＳＦＥＴが
   含まれており、 該ｎＭＯＳＦＥＴのうち、前記ｐ型ウェル領域が前記ｐ
   型半導体層を構成していることを特徴とする請求項２乃
   至４のいずれか１つに記載の炭化珪素半導体装置。
6. 【請求項６】 前記複数のセルの１つとして、前記ｎ型
   ウェル層の表層部に形成されたｐ型の第２ソース領域
   （６ｂ）及び第２ドレイン領域（７ｂ）と、前記第２ソ
   ース領域と第２ドレイン領域との間に位置する前記ｎ型
   ウェル層上に形成された第２ゲート絶縁膜（４ｂ）と、
   前記第２ゲート絶縁膜上に形成された第２ゲート電極
   （５ｂ）と、を有するｐＭＯＳＦＥＴが含まれており、 該ｎＭＯＳＦＥＴのうち、前記第２ソース領域及び前記
   第２ドレイン領域が前記ｐ型半導体層を構成しているこ
   とを特徴とする請求項２乃至５のいずれか１つに記載の
   炭化珪素半導体装置。
7. 【請求項７】 前記半導体基板としてｎ型半導体基板
   （５１）が用いられており、 前記複数のセルの１つとして、前記ｎ型半導体基板の主
   表面に形成された前記ｐ型領域（５２）に前記ｎ型ウェ
   ル層から前記ｎ型半導体基板まで達するように形成され
   たｎ型領域（５４）と、前記ｎ型領域上において前記ｎ
   型ウェル層の表層部に形成されたｐ型の第３ベース領域
   （５５）と、前記第３ベース領域の表層部に形成された
   ｎ型の第３ソース領域（５６）と、前記第３ソース領域
   と前記ｎ型ウェル層との間に位置する前記第３ベース領
   域上に形成された第３のゲート絶縁膜（４ｃ）と、前記
   第３のゲート絶縁膜上に形成された第３のゲート電極
   （５ｃ）と、前記第３ベース領域及び前記第３ソース領
   域と接するように形成されたソース電極（５８）と、前
   記ｎ型半導体基板の裏面に形成されたドレイン電極（５
   ９）と、を有する縦型ＭＯＳＦＥＴが含まれており、 該縦型ＭＯＳＦＥＴのうち、前記第３ベース領域が前記
   ｐ型半導体層を構成していることを特徴とする請求項２
   乃至６のいずれか１つに記載の炭化珪素半導体装置。
8. 【請求項８】 前記ｎ型ウェル層の表面から前記ｐ型領
   域の表面に達するように形成されたｐ型分離層によって
   前記複数のセル部のそれぞれが素子分離されており、 前記ｐ型分離層には、ｐ型不純物と不活性なイオン種と
   が所定の濃度比で注入されており、該ｐ型分離層と前記
   ｎ型ウェル層との接合部において、ｐ型不純物の濃度分
   布が急峻に変化する階段型接合を成していることを特徴
   とする請求項２乃至７のいずれか１つに記載の炭化珪素
   半導体装置。
9. 【請求項９】 前記階段型接合を成している部分におい
   て、ｐ型不純物の不純物濃度が１×１０¹⁷ｃｍ^-3以上と
   なっていることを特徴とする請求項１乃至８のいずれか
   １つに記載の炭化珪素半導体装置。
10. 【請求項１０】 前記ｐ型不純物としてＢ（ボロン）が
    用いられ、前記不活性なイオン種としてＣ（炭素）が用
    いられており、前記Ｂと前記Ｃとの濃度比は、前記Ｃが
    前記Ｂの１０倍以上となるように設定されていることを
    特徴とする請求項１乃至９のいずれか１つに記載の炭化
    珪素半導体装置。
11. 【請求項１１】 少なくとも表層部がｐ型領域とされた
    炭化珪素からなる半導体基板（１、５１、５２）の前記
    ｐ型領域の表層部上に備えられたｎ型ウェル層（２）に
    複数のセル部が形成されていると共に、前記ｎ型ウェル
    層の表面から前記ｐ型領域の表面に達するように形成さ
    れたｐ型分離層によって前記複数のセル部のそれぞれが
    素子分離されてなる炭化珪素半導体装置の製造方法にお
    いて、前記ｐ型分離層の形成予定領域上が開口するマス
    ク（３０）にて、前記ｎ型ウェル層上を覆う工程と、 前記マスク上からイオン注入を行い、前記ｎ型ウェル層
    の表面から前記ｐ型領域に達するように、不活性なイオ
    ン種を注入する工程と、 前記マスク上からイオン注入を行い、前記ｎ型ウェル層
    の表面から前記ｐ型領域に達するように、ｐ型不純物を
    注入する工程と、 熱処理を施して、前記不活性なイオン種にて前記ｐ型不
    純物の熱拡散を抑制しつつ、前記ｐ型不純物を活性化し
    て前記ｐ型分離層を形成する工程と、を含んでいること
    を特徴とする炭化珪素半導体装置の製造方法。
12. 【請求項１２】 少なくとも表層部がｐ型領域とされた
    炭化珪素からなる半導体基板（１、５１、５２）に備え
    られたｎ型ウェル層（２）に複数のセルが形成され、該
    複数のセルのそれぞれが前記ｎ型ウェル層の表層部にｐ
    型半導体層（３、６ｂ、７ｂ、１０、１７、１８、２
    ２、５５）を有して成る炭化珪素半導体装置の製造方法
    において、 前記ｐ型半導体層の形成工程として、 前記複数のセルの前記ｐ型半導体層形成予定領域上が開
    口する第１のマスクで前記ｎ型ウェル層を覆う工程と、 前記第１のマスク上からイオン注入を行い、前記ｎ型ウ
    ェル層の表層部に不活性なイオン種を注入する工程と、 前記第１のマスク上からイオン注入を行い、前記ｎ型ウ
    ェル層の表層部にｐ型不純物を注入する工程と、 熱処理を施して、前記不活性なイオン種にて前記ｐ型不
    純物の熱拡散を抑制しつつ、前記ｐ型不純物を活性化し
    前記ｐ型半導体層を形成する工程と、を含んでいること
    を特徴とする炭化珪素半導体装置の製造方法。
13. 【請求項１３】 前記複数のセルの１つとして、前記ｎ
    型ウェル層の表層部にｐ型の第１ベース領域（１０）が
    形成され、前記第１ベース領域の表層部にｎ型の第１エ
    ミッタ領域（１１）が形成され、前記ｎ型ウェル層の表
    層部において前記第１ベース領域から離間されるように
    ｎ型の第１コレクタ領域（１２）が形成されるｎｐｎト
    ランジスタが含まれている場合において、 該ｎｐｎトランジスタのうち、前記第１ベース領域を前
    記ｐ型半導体層として、該第１ベース領域の形成に前記
    ｐ型半導体層の形成工程を用いることを特徴とする請求
    項１２に記載の炭化珪素半導体装置の製造方法。
14. 【請求項１４】 前記複数のセルの１つとして、前記ｎ
    型ウェル層の表層部にｎ型の第２ベース領域（１６）が
    形成され、前記ｎ型ウェル層の表層部において前記第２
    ベース領域から離間されるようにｐ型の第２エミッタ領
    域（１７）が形成され、前記ｎ型ウェル層の表層部にお
    いて前記第２ベース領域及び前記第２エミッタ領域から
    離間されるようにｐ型の第２コレクタ領域（１８）が形
    成されるｐｎｐトランジスタが含まれる場合において、 該ｐｎｐトランジスタのうち、前記第２エミッタ領域及
    び前記第２コレクタ領域を前記ｐ型半導体層として、該
    第２エミッタ領域及び該第２コレクタ領域の形成に前記
    ｐ型半導体の形成工程を用いることを特徴とする請求項
    １２又は１３に記載の炭化珪素半導体装置の製造方法。
15. 【請求項１５】 前記複数のセルの１つとして、前記ｎ
    型ウェル層の表層部にｐ型ウェル領域（３）が形成さ
    れ、前記ｐ型ウェル領域の表層部にｎ型の第１ソース領
    域（６ａ）及び第１ドレイン領域（７ａ）が形成され、
    前記第１ソース領域と第１ドレイン領域との間に位置す
    る前記ｐ型ウェル領域上に第１ゲート絶縁膜（４ａ）が
    形成され、前記第１ゲート絶縁膜上に第１ゲート電極
    （５ａ）が形成されるｎＭＯＳＦＥＴが含まれている場
    合において、 該ｎＭＯＳＦＥＴのうち、前記ｐ型ウェル領域を前記ｐ
    型半導体層として、該ｐ型ウェル領域の形成に前記ｐ型
    半導体層の形成工程を用いることを特徴とする請求項１
    ２乃至１４のいずれか１つに記載の炭化珪素半導体装
    置。
16. 【請求項１６】 前記複数のセルの１つとして、前記ｎ
    型ウェル層の表層部にｐ型の第２ソース領域（６ｂ）及
    び第２ドレイン領域（７ｂ）が形成され、前記第２ソー
    ス領域と第２ドレイン領域との間に位置する前記ｎ型ウ
    ェル層上に第２ゲート絶縁膜（４ｂ）が形成され、前記
    第２ゲート絶縁膜上に第２ゲート電極（５ｂ）が形成さ
    れるｐＭＯＳＦＥＴが含まれている場合において、 該ｎＭＯＳＦＥＴのうち、前記第２ソース領域及び前記
    第２ドレイン領域を前記ｐ型半導体層として、該第２ソ
    ース領域及び該第２ドレイン領域の形成に前記ｐ型半導
    体層の形成工程を用いることを特徴とする請求項１２乃
    至１５のいずれか１つに記載の炭化珪素半導体装置。
17. 【請求項１７】 前記半導体基板としてｎ型半導体基板
    （５１）を用い、 前記複数のセルの１つとして、前記ｎ型半導体基板の主
    表面に形成されたｐ型領域（５２）に前記ｎ型ウェル層
    から前記ｎ型半導体基板まで達するようにｎ型領域（５
    ４）が形成され、前記ｎ型領域上において前記ｎ型ウェ
    ル層の表層部にｐ型の第３ベース領域（５５）が形成さ
    れ、前記第３ベース領域の表層部にｎ型の第３ソース領
    域（５６）が形成され、前記第３ソース領域と前記ｎ型
    ウェル層との間に位置する前記第３ベース領域上に第３
    のゲート絶縁膜（４ｃ）が形成され、前記第３のゲート
    絶縁膜上に第３のゲート電極（５ｃ）が形成され、前記
    第３ベース領域及び前記第３ソース領域と接するように
    ソース電極（５８）が形成され、前記ｎ型半導体基板の
    裏面にドレイン電極（５９）が形成された縦型ＭＯＳＦ
    ＥＴが含まれている場合において、 該縦型ＭＯＳＦＥＴのうち、前記第３ベース領域を前記
    ｐ型半導体層として、該第３ベース領域の形成に前記ｐ
    型半導体層の形成工程を用いることを特徴とする請求項
    １２乃至１６のいずれか１つに記載の炭化珪素半導体装
    置。
18. 【請求項１８】 前記不活性なイオン種を注入する工程
    と、前記ｐ型不純物を注入する工程では、前記不活性な
    イオン種の注入量が前記ｐ型不純物の１０倍以上となる
    ようにすることを特徴とする請求項１１乃至１７のいず
    れか１つに記載の炭化珪素半導体装置のせ製造方法。
19. 【請求項１９】 前記不活性なイオン種を注入する工程
    では、前記不活性なイオン種としてＣ（炭素）を用い、 前記ｐ型不純物を注入する工程では、前記ｐ型不純物と
    してＢ（ボロン）を用いることを特徴とする請求項１１
    乃至１８のいずれか１つに記載の炭化珪素半導体装置の
    製造方法。