JP3006464B2 - Ｂｉ−ＣＭＯＳ半導体装置の製造方法 - Google Patents
Ｂｉ−ＣＭＯＳ半導体装置の製造方法Info
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- JP3006464B2 JP3006464B2 JP7222291A JP22229195A JP3006464B2 JP 3006464 B2 JP3006464 B2 JP 3006464B2 JP 7222291 A JP7222291 A JP 7222291A JP 22229195 A JP22229195 A JP 22229195A JP 3006464 B2 JP3006464 B2 JP 3006464B2
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- polycrystalline silicon
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はＢｉ−ＣＭＯＳ半導
体装置およびその製造方法に関する。
体装置およびその製造方法に関する。
【０００２】
【従来の技術】高速で動作し，高負荷電流駆動能力を有
するバイポーラ・トランジスタと、低消費電力で集積度
の高いＣＭＯＳトランジスタとを同一半導体基板上に形
成するＢｉ−ＣＭＯＳ半導体装置において、より高速な
動作を可能にする構造と、この構造を実現するための簡
素化された製造方法とが求められている。その一例とし
て、多結晶シリコン膜を用いてバイポーラ・トランジス
タのエミッタ電極およびベース電極を自己整合的に形成
する等の自己整合技術を駆使した製造方法により得られ
たＢｉ−ＣＭＯＳ半導体装置がある。Ｂｉ−ＣＭＯＳ半
導体装置の断面模式図である図９を参照すると、このよ
うなＢｉ−ＣＭＯＳ半導体装置の構造は、次のとおりに
なっている。
するバイポーラ・トランジスタと、低消費電力で集積度
の高いＣＭＯＳトランジスタとを同一半導体基板上に形
成するＢｉ−ＣＭＯＳ半導体装置において、より高速な
動作を可能にする構造と、この構造を実現するための簡
素化された製造方法とが求められている。その一例とし
て、多結晶シリコン膜を用いてバイポーラ・トランジス
タのエミッタ電極およびベース電極を自己整合的に形成
する等の自己整合技術を駆使した製造方法により得られ
たＢｉ−ＣＭＯＳ半導体装置がある。Ｂｉ−ＣＭＯＳ半
導体装置の断面模式図である図９を参照すると、このよ
うなＢｉ−ＣＭＯＳ半導体装置の構造は、次のとおりに
なっている。
【０００３】ｐ型シリコン基板２０１の表面には、深さ
が０．７〜１．０μｍ程度で不純物濃度が８×１０16〜
４×１０17ｃｍ-3程度のｐウェル２０３と、接合の深さ
がそれぞれ０．７〜１．０μｍ程度で不純物濃度がそれ
ぞれ８×１０16〜４×１０17ｃｍ-3程度のｎウェル２０
４Ａ，２０４Ｂとが設けらてれいる。ｐウェル２０３表
面には第１の素子形成領域，ｎウェル２０４Ａ表面には
第２の素子形成領域，ｎウェル２０４Ｂ表面には第３並
びに第４の素子形成領域が設けられており、これらの素
子形成領域は３００〜４００ｎｍ程度の膜厚のフィール
ド酸化膜２０２により囲まれている。
が０．７〜１．０μｍ程度で不純物濃度が８×１０16〜
４×１０17ｃｍ-3程度のｐウェル２０３と、接合の深さ
がそれぞれ０．７〜１．０μｍ程度で不純物濃度がそれ
ぞれ８×１０16〜４×１０17ｃｍ-3程度のｎウェル２０
４Ａ，２０４Ｂとが設けらてれいる。ｐウェル２０３表
面には第１の素子形成領域，ｎウェル２０４Ａ表面には
第２の素子形成領域，ｎウェル２０４Ｂ表面には第３並
びに第４の素子形成領域が設けられており、これらの素
子形成領域は３００〜４００ｎｍ程度の膜厚のフィール
ド酸化膜２０２により囲まれている。
【０００４】ｐウェル２０３の第１の素子形成領域に
は、ｎＭＯＳトランジスタが設けられている。これらｎ
ＭＯＳトランジスタは５〜１０ｎｍ程度の膜厚のゲート
酸化膜２０６を介してｐウェル２０３表面上を横断する
ゲート電極２０９Ａと、フィールド酸化膜２０２および
ゲート電極２０９Ａに自己整合的に第１の素子形成領域
表面に設けられた高濃度のｎ型ソース・ドレイン領域２
１２とからなる。ゲート電極２０９Ａは高濃度のｎ型の
多結晶シリコン膜からなり、ゲート長は０．４μｍ程度
であり、ゲート幅は５〜１０μｍ程度である。ゲート電
極２０９Ａの側面と上面とは、それぞれ絶縁膜スペーサ
２０８と絶縁膜２１７とによる覆われている。ｎ型ソー
ス・ドレイン領域２１２の接合の深さは０．１５μｍ程
度である。ｐウェル２０３の表面不純物濃度は、これら
のｎＭＯＳトランジスタのしきい値電圧（ＶTN）が０．
５〜０．８Ｖ程度になるように調整されている。
は、ｎＭＯＳトランジスタが設けられている。これらｎ
ＭＯＳトランジスタは５〜１０ｎｍ程度の膜厚のゲート
酸化膜２０６を介してｐウェル２０３表面上を横断する
ゲート電極２０９Ａと、フィールド酸化膜２０２および
ゲート電極２０９Ａに自己整合的に第１の素子形成領域
表面に設けられた高濃度のｎ型ソース・ドレイン領域２
１２とからなる。ゲート電極２０９Ａは高濃度のｎ型の
多結晶シリコン膜からなり、ゲート長は０．４μｍ程度
であり、ゲート幅は５〜１０μｍ程度である。ゲート電
極２０９Ａの側面と上面とは、それぞれ絶縁膜スペーサ
２０８と絶縁膜２１７とによる覆われている。ｎ型ソー
ス・ドレイン領域２１２の接合の深さは０．１５μｍ程
度である。ｐウェル２０３の表面不純物濃度は、これら
のｎＭＯＳトランジスタのしきい値電圧（ＶTN）が０．
５〜０．８Ｖ程度になるように調整されている。
【０００５】ｎウェル２０４Ａの第２の素子形成領域に
は、ｐＭＯＳトランジスタが設けられている。これらｐ
ＭＯＳトランジスタはゲート酸化膜２０６を介してｎウ
ェル２０４Ａ表面上を横断するゲート電極２０９Ｂと、
フィールド酸化膜２０２およびゲート電極２０９Ｂに自
己整合的に第２の素子形成領域表面に設けられた高濃度
のｐ型ソース・ドレイン領域２１３とからなる。ゲート
電極２０９Ｂは高濃度のｐ型の多結晶シリコン膜からな
り、ゲート長は０．５μｍ程度であり、ゲート幅は５〜
１０μｍ程度である。ゲート電極２０９Ｂの側面および
上面も、それぞれ絶縁膜スペーサ２０８および絶縁膜２
１７による覆われている。ｐ型ソース・ドレイン領域２
１３の接合の深さは０．２μｍ程度である。ｎウェル２
０４Ａ（およびｎウェル２０４Ｂ）の表面不純物濃度
は、これらのｐＭＯＳトランジスタのしきい値電圧（Ｖ
TP）が−０．５〜−０．８Ｖ程度になるように調整され
ている。
は、ｐＭＯＳトランジスタが設けられている。これらｐ
ＭＯＳトランジスタはゲート酸化膜２０６を介してｎウ
ェル２０４Ａ表面上を横断するゲート電極２０９Ｂと、
フィールド酸化膜２０２およびゲート電極２０９Ｂに自
己整合的に第２の素子形成領域表面に設けられた高濃度
のｐ型ソース・ドレイン領域２１３とからなる。ゲート
電極２０９Ｂは高濃度のｐ型の多結晶シリコン膜からな
り、ゲート長は０．５μｍ程度であり、ゲート幅は５〜
１０μｍ程度である。ゲート電極２０９Ｂの側面および
上面も、それぞれ絶縁膜スペーサ２０８および絶縁膜２
１７による覆われている。ｐ型ソース・ドレイン領域２
１３の接合の深さは０．２μｍ程度である。ｎウェル２
０４Ａ（およびｎウェル２０４Ｂ）の表面不純物濃度
は、これらのｐＭＯＳトランジスタのしきい値電圧（Ｖ
TP）が−０．５〜−０．８Ｖ程度になるように調整され
ている。
【０００６】ｎウェル２０４Ｂには、ｎウェル２０４Ｂ
自体をコレクタ領域とした縦型でｎｐｎ型のバイポーラ
・トランジスタが設けられている。ｎウェル２０４Ｂの
第３の素子形成領域には、高濃度のｎ型コレクタ引き出
し領域２０５が設けられている。ｎウェル２０４Ｂの第
４の素子形成領域にはベース領域とエミッタ領域とが設
けられており、この第４の素子形成領域の開口幅は例え
ば１．６μｍ程度である。第４の素子形成領域のｎウェ
ル２０４Ｂの表面には、ゲート酸化膜２０６が除去され
たベース開口部が設けられている。このベース開口部の
開口幅（Ｗａ）は、例えば１．２μｍ程度であり、この
とき、この第４の素子形成領域の縁端から例えば０．２
μｍ程度の幅でゲート酸化膜２０６が残置されることに
なる。第４の素子形成領域のｎウェル２０４Ｂの表面に
おいて、ベース開口部の一部とここに残置させたゲート
酸化膜とは高濃度のｐ型の多結晶シリコン膜からなるベ
ース電極２０９Ｃにより覆われている。このベース電極
２０９Ｃは第４の素子形成領域の周辺のフィールド酸化
膜２０２上にまで延在し、フィールド酸化膜２０２上で
のベース電極２０９Ｃの側面には絶縁膜スペーサ２０８
が設けられている。ベース電極２０９Ｃの上面は絶縁膜
２１７により覆われている。
自体をコレクタ領域とした縦型でｎｐｎ型のバイポーラ
・トランジスタが設けられている。ｎウェル２０４Ｂの
第３の素子形成領域には、高濃度のｎ型コレクタ引き出
し領域２０５が設けられている。ｎウェル２０４Ｂの第
４の素子形成領域にはベース領域とエミッタ領域とが設
けられており、この第４の素子形成領域の開口幅は例え
ば１．６μｍ程度である。第４の素子形成領域のｎウェ
ル２０４Ｂの表面には、ゲート酸化膜２０６が除去され
たベース開口部が設けられている。このベース開口部の
開口幅（Ｗａ）は、例えば１．２μｍ程度であり、この
とき、この第４の素子形成領域の縁端から例えば０．２
μｍ程度の幅でゲート酸化膜２０６が残置されることに
なる。第４の素子形成領域のｎウェル２０４Ｂの表面に
おいて、ベース開口部の一部とここに残置させたゲート
酸化膜とは高濃度のｐ型の多結晶シリコン膜からなるベ
ース電極２０９Ｃにより覆われている。このベース電極
２０９Ｃは第４の素子形成領域の周辺のフィールド酸化
膜２０２上にまで延在し、フィールド酸化膜２０２上で
のベース電極２０９Ｃの側面には絶縁膜スペーサ２０８
が設けられている。ベース電極２０９Ｃの上面は絶縁膜
２１７により覆われている。
【０００７】ベース電極２０９Ｃにはエミッタ開口部が
設けられており、このエミッタ開口部の開口幅（Ｗｃ）
は例えば０．６μｍ程度である。したがって、ベース電
極２０９Ｃは概ね（Ｗａ−Ｗｃ）／２（例えば０．３μ
ｍ程度）の幅でｎウェル２０４Ｂに直接に接触してお
り、この直接に接触した部分のｎウェル２０４Ｂ表面に
は（ベース電極２０９Ｃに自己整合的に）高濃度のｐ型
外部ベース領域２１１が設けられている。ｐ型外部ベー
ス領域２１１の接合の深さは例えば０．２μｍ程度であ
る。このｐ型外部ベース領域２１１はフィールド酸化膜
２０２とは直接には接触していない。第４の素子形成領
域のｎウェル２０４Ｂの表面には、エミッタ開口部に自
己整合的なｐ型ベース領域２１５が設けられている。ｐ
型ベース領域２１５の接合の深さは例えば０．１５μｍ
程度であり、このｐ型ベース領域２１５はｐ型外部ベー
ス領域２１１に直接に接続されている。さらに第４の素
子形成領域のｎウェル２０４Ｂ中には、エミッタ開口部
に自己整合的な高濃度ｎ型ＳＩＣ領域２１４（ＳＩＣは
Ｓｅｌｅｃｔｉｖｅ−Ｉｏｎ・ｉｍｐａｎｔｅｄ−Ｃｏ
ｌｌｅｃｔｏｒの略）が設けられている。この高濃度ｎ
型ＳＩＣ領域２１４は少なくともｐ型ベース領域２１４
の底面に直接に接触しており、高濃度ｎ型ＳＩＣ領域２
１６の深さは例えば０．６〜０．７μｍ程度である。
設けられており、このエミッタ開口部の開口幅（Ｗｃ）
は例えば０．６μｍ程度である。したがって、ベース電
極２０９Ｃは概ね（Ｗａ−Ｗｃ）／２（例えば０．３μ
ｍ程度）の幅でｎウェル２０４Ｂに直接に接触してお
り、この直接に接触した部分のｎウェル２０４Ｂ表面に
は（ベース電極２０９Ｃに自己整合的に）高濃度のｐ型
外部ベース領域２１１が設けられている。ｐ型外部ベー
ス領域２１１の接合の深さは例えば０．２μｍ程度であ
る。このｐ型外部ベース領域２１１はフィールド酸化膜
２０２とは直接には接触していない。第４の素子形成領
域のｎウェル２０４Ｂの表面には、エミッタ開口部に自
己整合的なｐ型ベース領域２１５が設けられている。ｐ
型ベース領域２１５の接合の深さは例えば０．１５μｍ
程度であり、このｐ型ベース領域２１５はｐ型外部ベー
ス領域２１１に直接に接続されている。さらに第４の素
子形成領域のｎウェル２０４Ｂ中には、エミッタ開口部
に自己整合的な高濃度ｎ型ＳＩＣ領域２１４（ＳＩＣは
Ｓｅｌｅｃｔｉｖｅ−Ｉｏｎ・ｉｍｐａｎｔｅｄ−Ｃｏ
ｌｌｅｃｔｏｒの略）が設けられている。この高濃度ｎ
型ＳＩＣ領域２１４は少なくともｐ型ベース領域２１４
の底面に直接に接触しており、高濃度ｎ型ＳＩＣ領域２
１６の深さは例えば０．６〜０．７μｍ程度である。
【０００８】上記エミッタ開口部を成すベース電極２０
９Ｃの側面は、例えば０．１μｍ程度の幅の絶縁膜スペ
ーサ２１８により覆われている。この絶縁膜スペーサ２
１８を覆い，絶縁膜２１７を介してベース電極２０９Ｃ
を覆い，さらにエミッタ開口部において第４の素子形成
領域のｎウェル２０４Ｂの表面（ｐ型ベース領域２１５
の表面）に直接に接触するエミッタ電極２２１が設けら
れている。このエミッタ電極２２１は高濃度のｎ型の多
結晶シリコン膜からなる。ｐ型ベース領域２１５の表面
には、エミッタ電極２２１に自己整合的な高濃度のｎ型
エミッタ領域２２２が設けられている。ｎ型エミッタ領
域２２２の接合の深さは例えば５００〜６００ｎｍ程度
であり、このｎ型エミッタ領域２２２はｐ型外部ベース
領域２１１とは直接には接触していない。
９Ｃの側面は、例えば０．１μｍ程度の幅の絶縁膜スペ
ーサ２１８により覆われている。この絶縁膜スペーサ２
１８を覆い，絶縁膜２１７を介してベース電極２０９Ｃ
を覆い，さらにエミッタ開口部において第４の素子形成
領域のｎウェル２０４Ｂの表面（ｐ型ベース領域２１５
の表面）に直接に接触するエミッタ電極２２１が設けら
れている。このエミッタ電極２２１は高濃度のｎ型の多
結晶シリコン膜からなる。ｐ型ベース領域２１５の表面
には、エミッタ電極２２１に自己整合的な高濃度のｎ型
エミッタ領域２２２が設けられている。ｎ型エミッタ領
域２２２の接合の深さは例えば５００〜６００ｎｍ程度
であり、このｎ型エミッタ領域２２２はｐ型外部ベース
領域２１１とは直接には接触していない。
【０００９】Ｂｉ−ＣＭＯＳ半導体装置の製造工程の断
面模式図である図１０および図１１と図９とを併せて参
照すると、上記Ｂｉ−ＣＭＯＳ半導体装置は次のとおり
に形成される。
面模式図である図１０および図１１と図９とを併せて参
照すると、上記Ｂｉ−ＣＭＯＳ半導体装置は次のとおり
に形成される。
【００１０】まず、ｐ型シリコン基板２０１の表面の素
子分離領域に、例えば選択酸化法により膜厚３００〜４
００ｎｍ程度のフィールド酸化膜２０２を形成する。高
加速エネルギーによるイオン注入等により、それぞれ所
要の領域にｐウェル２０３，ｎウェル２０４Ａ，２０４
Ｂを形成する。ｐウェル２０３表面には第１の素子形成
領域が、ｎウェル２０４Ａ表面には第２の素子形成領域
が、ｎウェル２０４Ｂ表面には第３並びに第４の素子形
成領域が、それぞれフィールド酸化膜２０２に囲まれて
形成される。表面不純物濃度を含めてｎウェル２０４Ａ
とｎウェル２０４Ｂとの不純物濃度分布は同じであり、
これらｎウェル２０４Ａ，２０４Ｂの不純物濃度分布
は、ｎウェル２０４Ａに形成されるｐＭＯＳトランジス
タのＶTPに適合するように設定されている。これは、製
造工程を簡略化し，さらに（バイポーラ・トランジス
タ，ｎＭＯＳトランジスタに比べてｐＭＯＳトランジス
タの性能が劣ることから）ｐＭＯＳトランジスタの性能
の確保を最優先するためである。
子分離領域に、例えば選択酸化法により膜厚３００〜４
００ｎｍ程度のフィールド酸化膜２０２を形成する。高
加速エネルギーによるイオン注入等により、それぞれ所
要の領域にｐウェル２０３，ｎウェル２０４Ａ，２０４
Ｂを形成する。ｐウェル２０３表面には第１の素子形成
領域が、ｎウェル２０４Ａ表面には第２の素子形成領域
が、ｎウェル２０４Ｂ表面には第３並びに第４の素子形
成領域が、それぞれフィールド酸化膜２０２に囲まれて
形成される。表面不純物濃度を含めてｎウェル２０４Ａ
とｎウェル２０４Ｂとの不純物濃度分布は同じであり、
これらｎウェル２０４Ａ，２０４Ｂの不純物濃度分布
は、ｎウェル２０４Ａに形成されるｐＭＯＳトランジス
タのＶTPに適合するように設定されている。これは、製
造工程を簡略化し，さらに（バイポーラ・トランジス
タ，ｎＭＯＳトランジスタに比べてｐＭＯＳトランジス
タの性能が劣ることから）ｐＭＯＳトランジスタの性能
の確保を最優先するためである。
【００１１】続いて、第３の素子形成領域への選択的に
高濃度の燐のイオン注入等により、第３の素子形成領域
のｎウェル２０４Ｂの表面に、高濃度のｎ型コレクタ引
き出し領域２０５を形成する。熱酸化法により、第１，
第２，第３および第４の素子形成領域の表面にそれぞれ
ゲート酸化膜２０６を形成する。第１，第２および第４
の素子形成領域の表面に形成されたゲート酸化膜２０６
の膜厚は例えば５〜１０ｎｍ程度であるが、第３の素子
形成領域の表面に形成されたゲート酸化膜の膜厚は（高
濃度のｎ型コレクタ引き出し領域２０５表面に形成され
るため）厚くなっている。全面に例えば２０〜５０ｎｍ
程度の膜厚のノンドープの（第１の）多結晶シリコン膜
２２９を形成する。フォト・レジスト膜２３６をマスク
に用い，第４の素子形成領域上の多結晶シリコン膜２２
９，ゲート酸化膜２０６を順次異方性エッチングして、
開口幅Ｗａのベース開口部を形成する〔図１０
（ａ）〕。なお、多結晶シリコン膜２２９を形成するの
は、ベース開口部の形成に際して、ゲート酸化膜２０６
の汚染を防止するためである。
高濃度の燐のイオン注入等により、第３の素子形成領域
のｎウェル２０４Ｂの表面に、高濃度のｎ型コレクタ引
き出し領域２０５を形成する。熱酸化法により、第１，
第２，第３および第４の素子形成領域の表面にそれぞれ
ゲート酸化膜２０６を形成する。第１，第２および第４
の素子形成領域の表面に形成されたゲート酸化膜２０６
の膜厚は例えば５〜１０ｎｍ程度であるが、第３の素子
形成領域の表面に形成されたゲート酸化膜の膜厚は（高
濃度のｎ型コレクタ引き出し領域２０５表面に形成され
るため）厚くなっている。全面に例えば２０〜５０ｎｍ
程度の膜厚のノンドープの（第１の）多結晶シリコン膜
２２９を形成する。フォト・レジスト膜２３６をマスク
に用い，第４の素子形成領域上の多結晶シリコン膜２２
９，ゲート酸化膜２０６を順次異方性エッチングして、
開口幅Ｗａのベース開口部を形成する〔図１０
（ａ）〕。なお、多結晶シリコン膜２２９を形成するの
は、ベース開口部の形成に際して、ゲート酸化膜２０６
の汚染を防止するためである。
【００１２】次に、フォト・レジスト膜２３６を除去す
る。全面に膜厚１００〜３００ｎｍ程度のノンドープの
多結晶シリコン膜を堆積し、結果としてこの多結晶シリ
コン膜と上記多結晶シリコン膜２２９とが積層された多
結晶シリコン膜２３９を形成する〔図１０（ｂ）〕。続
いて、この多結晶シリコン膜２３９をパターニングし
て、多結晶シリコン膜パターン２３９Ａ，２３９Ｂ，２
３９Ｃを形成する。多結晶シリコン膜パターン２３９Ａ
は、０．４μｍ程度の幅を有し，第１の素子形成領域を
横断するようにｐウェル２０３上に形成される。多結晶
シリコン膜パターン２３９Ｂは、０．５μｍ程度の幅を
有し，第２の素子形成領域を横断するようにｎウェル２
０４Ａ上に形成される。多結晶シリコン膜パターン２３
９Ｃは、ベース開口部を含めて第４の素子形成領域を覆
うようにｎウェル２０４Ｂ上に形成される〔図１０
（ｃ）〕。
る。全面に膜厚１００〜３００ｎｍ程度のノンドープの
多結晶シリコン膜を堆積し、結果としてこの多結晶シリ
コン膜と上記多結晶シリコン膜２２９とが積層された多
結晶シリコン膜２３９を形成する〔図１０（ｂ）〕。続
いて、この多結晶シリコン膜２３９をパターニングし
て、多結晶シリコン膜パターン２３９Ａ，２３９Ｂ，２
３９Ｃを形成する。多結晶シリコン膜パターン２３９Ａ
は、０．４μｍ程度の幅を有し，第１の素子形成領域を
横断するようにｐウェル２０３上に形成される。多結晶
シリコン膜パターン２３９Ｂは、０．５μｍ程度の幅を
有し，第２の素子形成領域を横断するようにｎウェル２
０４Ａ上に形成される。多結晶シリコン膜パターン２３
９Ｃは、ベース開口部を含めて第４の素子形成領域を覆
うようにｎウェル２０４Ｂ上に形成される〔図１０
（ｃ）〕。
【００１３】次に、全面に所要膜厚の絶縁膜（酸化シリ
コン膜もしくは窒化シリコン膜）を形成し、この絶縁膜
をエッチ・バックして多結晶シリコン膜パターン２３９
Ａ，２３９Ｂ，２３９Ｃの側面にそれぞれ絶縁膜スペー
サ２０８を形成する。ｐウェル２０３に開口部を有する
フォト・レジスト膜２５２を形成する。このフォト・レ
ジスト膜２５２をマスクにして高濃度の砒素のイオン注
入を行ない、ｐウェル２０３表面に砒素イオン注入層２
４２を形成する。このとき、ノンドープの多結晶シリコ
ン膜パターン２３９Ａにも高濃度の砒素が注入され、こ
れは多結晶シリコン膜パターン２５９Ａになる〔図１０
（ｄ）〕。
コン膜もしくは窒化シリコン膜）を形成し、この絶縁膜
をエッチ・バックして多結晶シリコン膜パターン２３９
Ａ，２３９Ｂ，２３９Ｃの側面にそれぞれ絶縁膜スペー
サ２０８を形成する。ｐウェル２０３に開口部を有する
フォト・レジスト膜２５２を形成する。このフォト・レ
ジスト膜２５２をマスクにして高濃度の砒素のイオン注
入を行ない、ｐウェル２０３表面に砒素イオン注入層２
４２を形成する。このとき、ノンドープの多結晶シリコ
ン膜パターン２３９Ａにも高濃度の砒素が注入され、こ
れは多結晶シリコン膜パターン２５９Ａになる〔図１０
（ｄ）〕。
【００１４】フォト・レジスト膜２５２を除去した後、
ｐウェル２０３および第３の素子形成領域（ｎ型コレク
タ引き出し領域２０５）を覆うフォト・レジスト膜２５
３を形成する。このフォト・レジスト膜２５３をマスク
にして高濃度の２弗化ボロン（ＢＦ2 ）のイオン注入を
行ない、ｎウェル２０４Ａ表面にボロン・イオン注入層
２４３を形成する。このとき、多結晶シリコン膜パター
ン２３９Ｂ，２３９Ｃにもそれぞれ高濃度のＢＦ2 が注
入され、それぞれ多結晶シリコン膜パターン２５９Ｂ，
２５９Ｃになる〔図１１（ａ）〕。
ｐウェル２０３および第３の素子形成領域（ｎ型コレク
タ引き出し領域２０５）を覆うフォト・レジスト膜２５
３を形成する。このフォト・レジスト膜２５３をマスク
にして高濃度の２弗化ボロン（ＢＦ2 ）のイオン注入を
行ない、ｎウェル２０４Ａ表面にボロン・イオン注入層
２４３を形成する。このとき、多結晶シリコン膜パター
ン２３９Ｂ，２３９Ｃにもそれぞれ高濃度のＢＦ2 が注
入され、それぞれ多結晶シリコン膜パターン２５９Ｂ，
２５９Ｃになる〔図１１（ａ）〕。
【００１５】フォト・レジスト膜２５３を除去した後、
全面に膜厚１００〜２００ｎｍ程度の絶縁膜２１７（酸
化シリコン膜もしくは窒化シリコン膜）を低温の気相成
長法により形成する。この絶縁膜２１７は、後工程で形
成されるベース電極とエミッタ電極とを絶縁分離するこ
とを目的としている。また、この絶縁膜２１７の成長方
法が低温であるのは、この段階で多結晶シリコン膜パタ
ーン２５９Ｃからｎウェル２０４Ｂにボロンが熱拡散す
るのを抑制するためである。次に、エミッタ開口部形成
予定領域に開口部を有するフォト・レジスト膜２５４を
形成する。このフォト・レジスト膜２５４をマスクにし
て絶縁膜２１７，多結晶シリコン膜パターン２５９Ｃに
対する異方性エッチングを順次行ない、開口幅Ｗｃを有
するエミッタ開口部を形成する。続いて、フォト・レジ
スト膜２５４をマスクにして、２００〜４００ｋｅＶ，
１×１０12〜５×１０12ｃｍ-2の燐のイオン注入を行な
い、エミッタ開口部直下のｎウェル２０４Ｂ中に燐イオ
ン注入層２４４を形成する。さらに、フォト・レジスト
膜２５４をマスクにして、５〜２０ｋｅＶ，１×１０13
〜５×１０13ｃｍ-2のボロンのイオン注入を行ない、エ
ミッタ開口部直下のｎウェル２０４Ｂ表面にボロン・イ
オン注入層２４５を形成する〔図１１（ｂ）〕。
全面に膜厚１００〜２００ｎｍ程度の絶縁膜２１７（酸
化シリコン膜もしくは窒化シリコン膜）を低温の気相成
長法により形成する。この絶縁膜２１７は、後工程で形
成されるベース電極とエミッタ電極とを絶縁分離するこ
とを目的としている。また、この絶縁膜２１７の成長方
法が低温であるのは、この段階で多結晶シリコン膜パタ
ーン２５９Ｃからｎウェル２０４Ｂにボロンが熱拡散す
るのを抑制するためである。次に、エミッタ開口部形成
予定領域に開口部を有するフォト・レジスト膜２５４を
形成する。このフォト・レジスト膜２５４をマスクにし
て絶縁膜２１７，多結晶シリコン膜パターン２５９Ｃに
対する異方性エッチングを順次行ない、開口幅Ｗｃを有
するエミッタ開口部を形成する。続いて、フォト・レジ
スト膜２５４をマスクにして、２００〜４００ｋｅＶ，
１×１０12〜５×１０12ｃｍ-2の燐のイオン注入を行な
い、エミッタ開口部直下のｎウェル２０４Ｂ中に燐イオ
ン注入層２４４を形成する。さらに、フォト・レジスト
膜２５４をマスクにして、５〜２０ｋｅＶ，１×１０13
〜５×１０13ｃｍ-2のボロンのイオン注入を行ない、エ
ミッタ開口部直下のｎウェル２０４Ｂ表面にボロン・イ
オン注入層２４５を形成する〔図１１（ｂ）〕。
【００１６】フォト・レジスト膜２５４を除去した後、
全面に膜厚１００ｎｍ程度の絶縁膜（酸化シリコン膜も
しくは窒化シリコン膜）を低温の気相成長法で形成し、
この絶縁膜をエッチ・バックしてエミッタ開口部の多結
晶シリコン膜パターン２５９Ｃ（および絶縁膜２１７）
側面に絶縁膜スペーサ２１８を形成する。続いて、全面
にノンドープの第３の多結晶シリコン膜を形成し、この
第３の多結晶シリコン膜に高濃度の砒素を導入し、この
第３の多結晶シリコン膜をパターニングする。その後、
多結晶シリコン膜パターン中の燐，ボロンおよび砒素と
各種イオン注入層中のボロンおよび燐等とを活性化する
ための熱処理を行なう。これにより、多結晶シリコン膜
パターン２５９Ａは（高濃度のｎ型の多結晶シリコン膜
からなる）ゲート電極２０９Ａとなり、多結晶シリコン
膜パターン２５９Ｂは（高濃度のｐ型の多結晶シリコン
膜からなる）ゲート電極２０９Ｂとなり、残置されな多
結晶シリコン膜パターン２５９Ｃは（高濃度のｐ型の多
結晶シリコン膜からなる）ベース電極２０９Ｃとなり、
上記第３の多結晶シリコン膜からなるパターンは（高濃
度のｎ型の多結晶シリコン膜からなる）エミッタ電極２
２１になる。また、砒素イオン注入層２４２は（高濃度
の）ｎ型ソース・ドレイン領域２１２となり、ボロン・
イオン注入層２４３は（高濃度の）ｐ型ソース・ドレイ
ン領域２１３となり、燐イオン注入層２４４は高濃度ｎ
型ＳＩＣ領域２１４となり、ボロン・イオン注入層２４
５はｐ型ベース領域２１５となる。さらに、ベース電極
２０９Ｃからボロンが拡散され、ｎウェル２０４Ｂの表
面に高濃度のｐ型外部ベース領域２１１が形成される。
さらにまた、エミッタ電極から砒素が拡散され、絶縁膜
スペーサ２１８に自己整合的にｐ型ベース領域２１５表
面に高濃度のｎ型エミッタ領域２２２が形成される〔図
９〕。
全面に膜厚１００ｎｍ程度の絶縁膜（酸化シリコン膜も
しくは窒化シリコン膜）を低温の気相成長法で形成し、
この絶縁膜をエッチ・バックしてエミッタ開口部の多結
晶シリコン膜パターン２５９Ｃ（および絶縁膜２１７）
側面に絶縁膜スペーサ２１８を形成する。続いて、全面
にノンドープの第３の多結晶シリコン膜を形成し、この
第３の多結晶シリコン膜に高濃度の砒素を導入し、この
第３の多結晶シリコン膜をパターニングする。その後、
多結晶シリコン膜パターン中の燐，ボロンおよび砒素と
各種イオン注入層中のボロンおよび燐等とを活性化する
ための熱処理を行なう。これにより、多結晶シリコン膜
パターン２５９Ａは（高濃度のｎ型の多結晶シリコン膜
からなる）ゲート電極２０９Ａとなり、多結晶シリコン
膜パターン２５９Ｂは（高濃度のｐ型の多結晶シリコン
膜からなる）ゲート電極２０９Ｂとなり、残置されな多
結晶シリコン膜パターン２５９Ｃは（高濃度のｐ型の多
結晶シリコン膜からなる）ベース電極２０９Ｃとなり、
上記第３の多結晶シリコン膜からなるパターンは（高濃
度のｎ型の多結晶シリコン膜からなる）エミッタ電極２
２１になる。また、砒素イオン注入層２４２は（高濃度
の）ｎ型ソース・ドレイン領域２１２となり、ボロン・
イオン注入層２４３は（高濃度の）ｐ型ソース・ドレイ
ン領域２１３となり、燐イオン注入層２４４は高濃度ｎ
型ＳＩＣ領域２１４となり、ボロン・イオン注入層２４
５はｐ型ベース領域２１５となる。さらに、ベース電極
２０９Ｃからボロンが拡散され、ｎウェル２０４Ｂの表
面に高濃度のｐ型外部ベース領域２１１が形成される。
さらにまた、エミッタ電極から砒素が拡散され、絶縁膜
スペーサ２１８に自己整合的にｐ型ベース領域２１５表
面に高濃度のｎ型エミッタ領域２２２が形成される〔図
９〕。
【００１７】高濃度ｎ型ＳＩＣ領域２１４を設ける目的
は、ｎｐｎ型のバイポーラ・トランジスタにおいてｎ型
エミッタ領域２２２直下のｎ型コレクタ領域（ｎウェル
２０４Ｂ）の不純物濃度を調整することにより、カーク
効果抑制（高ｆT 化）をはかるためである。このバイポ
ーラ・トランジスタでは、フィールド酸化膜２０２とｎ
型エミッタ領域２２２とは例えば０．６μｍ程度離れて
いる。このため、フィールド酸化膜２０２によるストレ
スによるｎ型エミッタ領域２２２とｐ型ベース領域２１
５のと接合への影響は緩和（０．４μｍ以上の間隔が必
要）され、ｎ型エミッタ領域２２２とｐ型ベース領域２
１５との電位差に対するベース電流の特性異常が回避さ
れる。また、このバイポーラ・トランジスタでは、ｐ型
外部ベース領域１１５がフィールド酸化膜２０２の縁端
から離れている。これには２つの目的がある。第１の目
的は、ｐ型外部ベース領域１１５とｎ型コレクタ領域
（ｎウェル２０４Ｂ）との間の接合容量の低減にある。
第２の目的は、ｎ型コレクタ領域（ｎウェル２０４Ｂ）
とｐ型外部ベース領域１１５との間の耐圧劣化の防止に
ある。ｐ型外部ベース領域１１５がフィールド酸化膜２
０２の縁端に接触している（もしくは含まれている）場
合には、ｎ型コレクタ領域（ｎウェル２０４Ｂ）とｐ型
外部ベース領域１１５との間が逆バイアスされたとき、
ｎ型コレクタ領域（ｎウェル２０４Ｂ）とｐ型外部ベー
ス領域１１５との接合からｐ型外部ベース領域１１５側
に伸びた空乏層（空乏層の伸びは、ｎ型コレクタ領域
（ｎウェル２０４Ｂ）側への伸びの方が大きい）が結晶
欠陥の多いフィールド酸化膜２０２の縁端に達してベー
ス・リーク電流が増大し、その結果、上記耐圧の劣化が
発生しやすくなる。
は、ｎｐｎ型のバイポーラ・トランジスタにおいてｎ型
エミッタ領域２２２直下のｎ型コレクタ領域（ｎウェル
２０４Ｂ）の不純物濃度を調整することにより、カーク
効果抑制（高ｆT 化）をはかるためである。このバイポ
ーラ・トランジスタでは、フィールド酸化膜２０２とｎ
型エミッタ領域２２２とは例えば０．６μｍ程度離れて
いる。このため、フィールド酸化膜２０２によるストレ
スによるｎ型エミッタ領域２２２とｐ型ベース領域２１
５のと接合への影響は緩和（０．４μｍ以上の間隔が必
要）され、ｎ型エミッタ領域２２２とｐ型ベース領域２
１５との電位差に対するベース電流の特性異常が回避さ
れる。また、このバイポーラ・トランジスタでは、ｐ型
外部ベース領域１１５がフィールド酸化膜２０２の縁端
から離れている。これには２つの目的がある。第１の目
的は、ｐ型外部ベース領域１１５とｎ型コレクタ領域
（ｎウェル２０４Ｂ）との間の接合容量の低減にある。
第２の目的は、ｎ型コレクタ領域（ｎウェル２０４Ｂ）
とｐ型外部ベース領域１１５との間の耐圧劣化の防止に
ある。ｐ型外部ベース領域１１５がフィールド酸化膜２
０２の縁端に接触している（もしくは含まれている）場
合には、ｎ型コレクタ領域（ｎウェル２０４Ｂ）とｐ型
外部ベース領域１１５との間が逆バイアスされたとき、
ｎ型コレクタ領域（ｎウェル２０４Ｂ）とｐ型外部ベー
ス領域１１５との接合からｐ型外部ベース領域１１５側
に伸びた空乏層（空乏層の伸びは、ｎ型コレクタ領域
（ｎウェル２０４Ｂ）側への伸びの方が大きい）が結晶
欠陥の多いフィールド酸化膜２０２の縁端に達してベー
ス・リーク電流が増大し、その結果、上記耐圧の劣化が
発生しやすくなる。
【００１８】
【発明が解決しようとする課題】しかしながら、ｐ型外
部ベース領域１１５をフィールド酸化膜２０２の縁端か
ら離した場合、上記第４の素子形成領域においてフィー
ルド酸化膜２０２の縁端から所要の幅でゲート酸化膜２
０６が残置されることになり、ベース電極２０９Ｃをゲ
ート電極とした（ｐ型の）寄生ＭＯＳ容量が存在するこ
とになる。ｎウェル２０４Ａに形成されるｐＭＯＳトラ
ンジスタのＶTPが−０．４〜−０．７Ｖになるようにこ
のｎウェル２０４Ａの不純物表面濃度が設定され，さら
にｎウェル２０４Ｂの不純物表面濃度はｎウェル２０４
Ａの不純物表面濃度に等しく設定されていることから、
（ベース電極２１９Ｃに印加される）ベース電圧ＶB が
（ｎウェル２０４Ｂに印加される）コレクタ電圧ＶC に
等しいとき、この寄生ＭＯＳ容量のエネルギー・バンド
は図１２のようになる。このようなエネルギー・バンド
を有する寄生ＭＯＳ容量の高周波Ｃ−Ｖ特性は図１３の
ようになる。
部ベース領域１１５をフィールド酸化膜２０２の縁端か
ら離した場合、上記第４の素子形成領域においてフィー
ルド酸化膜２０２の縁端から所要の幅でゲート酸化膜２
０６が残置されることになり、ベース電極２０９Ｃをゲ
ート電極とした（ｐ型の）寄生ＭＯＳ容量が存在するこ
とになる。ｎウェル２０４Ａに形成されるｐＭＯＳトラ
ンジスタのＶTPが−０．４〜−０．７Ｖになるようにこ
のｎウェル２０４Ａの不純物表面濃度が設定され，さら
にｎウェル２０４Ｂの不純物表面濃度はｎウェル２０４
Ａの不純物表面濃度に等しく設定されていることから、
（ベース電極２１９Ｃに印加される）ベース電圧ＶB が
（ｎウェル２０４Ｂに印加される）コレクタ電圧ＶC に
等しいとき、この寄生ＭＯＳ容量のエネルギー・バンド
は図１２のようになる。このようなエネルギー・バンド
を有する寄生ＭＯＳ容量の高周波Ｃ−Ｖ特性は図１３の
ようになる。
【００１９】すなわち、ｎウェル２０４Ｂ（ｎ型コレク
タ領域）に対してベース電極２１９Ｃの電位が−０．４
〜−０．７Ｖに達すると、ｎウェル２０４Ｂ表面に反転
層が形成される。反転層が形成されるとそれ以上ｎウェ
ル２０４Ｂに形成される空乏層の幅は伸なくなり（最大
空乏層幅Ｗm に達し）、寄生ＭＯＳ容量は最も低い状態
（Ｃm ）になる。一方、ｎウェル２０４Ｂ（ｎ型コレク
タ領域）に対してベース電極２１９Ｃの電位がある程度
高い状態になると、ｎウェル２０４Ｂには蓄積層が形成
され、寄生ＭＯＳ容量はゲート酸化膜２０６の膜厚のみ
で決定される値Ｃo となる。
タ領域）に対してベース電極２１９Ｃの電位が−０．４
〜−０．７Ｖに達すると、ｎウェル２０４Ｂ表面に反転
層が形成される。反転層が形成されるとそれ以上ｎウェ
ル２０４Ｂに形成される空乏層の幅は伸なくなり（最大
空乏層幅Ｗm に達し）、寄生ＭＯＳ容量は最も低い状態
（Ｃm ）になる。一方、ｎウェル２０４Ｂ（ｎ型コレク
タ領域）に対してベース電極２１９Ｃの電位がある程度
高い状態になると、ｎウェル２０４Ｂには蓄積層が形成
され、寄生ＭＯＳ容量はゲート酸化膜２０６の膜厚のみ
で決定される値Ｃo となる。
【００２０】ここで、ｎウェル２０４Ｂの不純物濃度を
ＮA として、最大空乏層幅Ｗm ，しきい値電圧ＶTP，最
大空乏層容量Ｃo および最小空乏層容量Ｃm を計算して
みる。
ＮA として、最大空乏層幅Ｗm ，しきい値電圧ＶTP，最
大空乏層容量Ｃo および最小空乏層容量Ｃm を計算して
みる。
【００２１】Ｗm は以下の計算式で表される。
【００２２】
【００２３】Ｃo の値は単位面積当り
【００２４】
【００２５】となる。Ｃm の値は
【００２６】
【００２７】となる。しきい値電圧ＶTPは
【００２８】
【００２９】となる。ここで、ＮA ＝３×１０17ｃ
ｍ-3，ｄ＝１０ｎｍとすると、
ｍ-3，ｄ＝１０ｎｍとすると、
【００３０】
【００３１】となる。
【００３２】エミッタ開口部の幅（Ｗｃ）および長さが
０．６μｍおよび２．０μｍ、ベース開口部の幅（Ｗ
ａ）および長さが１．２μｍおよび２．６μｍ、第４の
素子形成領域の幅および長さが１．６μｍおよび３．０
μｍとしたとき、Ｃo ＝３．４５×１０-7Ｆ／ｃｍ2 で
あることから、この寄生ＭＯＳ容量の最大値は約５．８
ｆＦとなる。また、このサイズのバイポーラ・トランジ
スタの接合容量は約４ｆＦ程度であることから、コレク
タ−ベース間の全体の容量は約９．８ｆＦと極めて大き
な値になる。
０．６μｍおよび２．０μｍ、ベース開口部の幅（Ｗ
ａ）および長さが１．２μｍおよび２．６μｍ、第４の
素子形成領域の幅および長さが１．６μｍおよび３．０
μｍとしたとき、Ｃo ＝３．４５×１０-7Ｆ／ｃｍ2 で
あることから、この寄生ＭＯＳ容量の最大値は約５．８
ｆＦとなる。また、このサイズのバイポーラ・トランジ
スタの接合容量は約４ｆＦ程度であることから、コレク
タ−ベース間の全体の容量は約９．８ｆＦと極めて大き
な値になる。
【００３３】したがって、本発明のＢｉ−ＣＭＯＳ半導
体装置の目的は、カーク効果およびコレクタ−ベース間
の耐圧の劣化を抑制するとともに、寄生ＭＯＳ効果を低
減，寄生容量を容易に低減できる構造のＢｉ−ＣＭＯＳ
半導体装置を提供することにある。また、本発明のＢｉ
−ＣＭＯＳ半導体装置の製造方法の目的は、従来よりフ
ォト・リソグラフィ工程の回数を増やすことなく、上記
構造のＢｉ−ＣＭＯＳ半導体装置を形成する方法を提供
することにある。
体装置の目的は、カーク効果およびコレクタ−ベース間
の耐圧の劣化を抑制するとともに、寄生ＭＯＳ効果を低
減，寄生容量を容易に低減できる構造のＢｉ−ＣＭＯＳ
半導体装置を提供することにある。また、本発明のＢｉ
−ＣＭＯＳ半導体装置の製造方法の目的は、従来よりフ
ォト・リソグラフィ工程の回数を増やすことなく、上記
構造のＢｉ−ＣＭＯＳ半導体装置を形成する方法を提供
することにある。
【００３４】
【課題を解決するための手段】本発明のＢｉ−ＣＭＯＳ
半導体装置の製造方法にかかる半導体装置は、ｐ型シリ
コン基板表面に設けられたｐウェル，第１のｎウェルお
よび第１のｎウェルと同じ濃度分布を有する第２のｎウ
ェルと、ｐウェル表面に設けられた第１の素子形成領
域，第１のｎウェル表面に設けられた第２の素子形成領
域および第２のｎウェル表面に設けられた第３並びに第
４の素子形成領域を囲んでｐ型シリコン基板表面に設け
られたフィールド酸化膜とを有し、ゲート酸化膜を介し
て上記ｐウェル表面上に設けられた第１のゲート電極お
よびｎ型ソース・ドレイン領域からなる上記第１の素子
形成領域に設けられたｎＭＯＳトランジスタと、ゲート
酸化膜を介して上記第１のｎウェル表面上に設けられた
第２のゲート電極およびｐ型ソース・ドレイン領域から
なる上記第２の素子形成領域に設けられたｐＭＯＳトラ
ンジスタとを有し、上記第３の素子形成領域の上記第２
のｎウェル表面に設けられたｎ型コレクタ引き出し領域
と、ベース開口部を有して上記第４の素子形成領域の第
２のｎウェル表面に設けられたゲート酸化膜と、第２の
ｎウェル表面に達するエミッタ開口部を有し，ベース開
口部を覆い，ゲート酸化膜および上記フィールド酸化膜
上に延在するエミッタ開口部を除いた表面が絶縁膜に覆
われたベース電極と、エミッタ開口部に自己整合的に第
２のｎウェル表面に設けられたｐ型ベース領域と、ベー
ス電極に自己整合的にベース開口部およびエミッタ開口
部の間の第２のｎウェル表面に設けられたｐ型外部ベー
ス領域と、少なくともｐ型ベース領域の底面に接触して
第２のｎウェル中に設けられた高濃度ｎ型選択イオン注
入コレクタ領域（高濃度ｎ型ＳＩＣ領域）と、少なくと
も第４の素子形成領域のゲート酸化膜直下の第２のｎウ
ェル表面に設けられた低濃度ｎ型コレクタ領域と、エミ
ッタ開口部の側面を覆う絶縁膜スペーサと、エミッタ開
口部を覆い，第２のｎウェル表面に直接に接触するエミ
ッタ電極と、エミッタ電極に自己整合的にｐ型ベース領
域の表面に設けられたｎ型エミッタ領域とからなる第２
のｎウェルに設けられたバイポーラ・トランジスタとを
有する。
半導体装置の製造方法にかかる半導体装置は、ｐ型シリ
コン基板表面に設けられたｐウェル，第１のｎウェルお
よび第１のｎウェルと同じ濃度分布を有する第２のｎウ
ェルと、ｐウェル表面に設けられた第１の素子形成領
域，第１のｎウェル表面に設けられた第２の素子形成領
域および第２のｎウェル表面に設けられた第３並びに第
４の素子形成領域を囲んでｐ型シリコン基板表面に設け
られたフィールド酸化膜とを有し、ゲート酸化膜を介し
て上記ｐウェル表面上に設けられた第１のゲート電極お
よびｎ型ソース・ドレイン領域からなる上記第１の素子
形成領域に設けられたｎＭＯＳトランジスタと、ゲート
酸化膜を介して上記第１のｎウェル表面上に設けられた
第２のゲート電極およびｐ型ソース・ドレイン領域から
なる上記第２の素子形成領域に設けられたｐＭＯＳトラ
ンジスタとを有し、上記第３の素子形成領域の上記第２
のｎウェル表面に設けられたｎ型コレクタ引き出し領域
と、ベース開口部を有して上記第４の素子形成領域の第
２のｎウェル表面に設けられたゲート酸化膜と、第２の
ｎウェル表面に達するエミッタ開口部を有し，ベース開
口部を覆い，ゲート酸化膜および上記フィールド酸化膜
上に延在するエミッタ開口部を除いた表面が絶縁膜に覆
われたベース電極と、エミッタ開口部に自己整合的に第
２のｎウェル表面に設けられたｐ型ベース領域と、ベー
ス電極に自己整合的にベース開口部およびエミッタ開口
部の間の第２のｎウェル表面に設けられたｐ型外部ベー
ス領域と、少なくともｐ型ベース領域の底面に接触して
第２のｎウェル中に設けられた高濃度ｎ型選択イオン注
入コレクタ領域（高濃度ｎ型ＳＩＣ領域）と、少なくと
も第４の素子形成領域のゲート酸化膜直下の第２のｎウ
ェル表面に設けられた低濃度ｎ型コレクタ領域と、エミ
ッタ開口部の側面を覆う絶縁膜スペーサと、エミッタ開
口部を覆い，第２のｎウェル表面に直接に接触するエミ
ッタ電極と、エミッタ電極に自己整合的にｐ型ベース領
域の表面に設けられたｎ型エミッタ領域とからなる第２
のｎウェルに設けられたバイポーラ・トランジスタとを
有する。
【００３５】好ましくは、上記低濃度ｎ型コレクタ領域
が上記第４の素子形成領域における上記ゲート酸化膜直
下の上記第２のｎウェル表面から上記ｐ型外部ベース領
域直下の該第２のｎウェル中に延在し、上記高濃度ｎ型
ＳＩＣ領域が上記ｐ型ベース領域直下の該第２のｎウェ
ル中のみに設けられている。あるいは、上記低濃度ｎ型
コレクタ領域が上記第４の素子形成領域における上記ゲ
ート酸化膜直下の上記第２のｎウェル表面のみに設けら
れ、上記高濃度ｎ型ＳＩＣ領域が上記ｐ型外部ベース領
域直下並びに上記ｐ型ベース領域直下の該第２のｎウェ
ル中に設けられている。
が上記第４の素子形成領域における上記ゲート酸化膜直
下の上記第２のｎウェル表面から上記ｐ型外部ベース領
域直下の該第２のｎウェル中に延在し、上記高濃度ｎ型
ＳＩＣ領域が上記ｐ型ベース領域直下の該第２のｎウェ
ル中のみに設けられている。あるいは、上記低濃度ｎ型
コレクタ領域が上記第４の素子形成領域における上記ゲ
ート酸化膜直下の上記第２のｎウェル表面のみに設けら
れ、上記高濃度ｎ型ＳＩＣ領域が上記ｐ型外部ベース領
域直下並びに上記ｐ型ベース領域直下の該第２のｎウェ
ル中に設けられている。
【００３６】本発明のＢｉ−ＣＭＯＳ半導体装置の製造
方法の第１の態様は、ｐ型シリコン基板表面の第１，第
２，第３および第４の素子形成領域を囲む領域にフィー
ルド酸化膜を形成し、第１の素子形成領域を含んだｐ型
シリコン基板表面にｐウェルを形成し、第２の素子形成
領域を含んだｐ型シリコン基板表面と第３並びに第４の
素子形成領域を含んだｐ型シリコン基板表面とにそれぞ
れ第１のｎウェルと第２のｎウェルとを形成する工程
と、上記第３の素子形成領域に自己整合的にｎ型コレク
タ引き出し領域を形成する工程と、上記第１，第２，第
３および第４の素子形成領域表面にゲート酸化膜を形成
し、全面にノンドープの第１の多結晶シリコン膜とＰＳ
Ｇ膜とを順次を形成する工程と、上記第４の素子形成領
域上において第４の素子形成領より狭い開口部を有し，
第４の素子形成領域表面における上記ゲート酸化膜を上
記フィールド酸化膜の端部から所要の幅で覆う第１のフ
ォト・レジスト膜を形成する工程と、上記第１のフォト
・レジスト膜をマスクにして、上記ＰＳＧ膜，第１の多
結晶シリコン膜を順次異方性エッチングする工程と、上
記第１のフォト・レジスト膜をマスクにした等方性エッ
チングにより、上記第４の素子形成領域表面における上
記ゲート酸化膜にベース開口部を形成し、少なくともゲ
ート酸化膜上の上記ＰＳＧ膜をアンダー・カットする工
程と、上記第１のフォト・レジスト膜を除去し、上記Ｐ
ＳＧ膜をマスクにしたイオン注入により、少なくとも上
記第４の素子形成領域表面の上記第２のｎウェル表面に
第１のｐ型イオン注入層を形成する工程と、上記ＰＳＧ
膜を除去する工程と、上記第１のｐ型イオン注入層を熱
処理により活性化して、少なくとも上記第４の素子形成
領域表面の上記第２のｎウェル表面に低濃度ｎ型コレク
タ領域を形成する工程と、全面にノンドープの第２の多
結晶シリコン膜を形成する工程と、上記第２の多結晶シ
リコン膜並びに上記第１の多結晶シリコン膜をパターニ
ングして、上記ゲート酸化膜を介して上記第１の素子形
成領域を横断する第１の多結晶シリコン膜パターンと、
上記ゲート酸化膜を介して上記第２の素子形成領域を横
断する第２の多結晶シリコン膜パターンと、上記ベース
開口部において上記第４の素子形成領域表面に直接に接
触し，第４の素子形成領域表面に残置された上記ゲート
酸化膜を覆い，さらに第４の素子形成領域周辺のフィー
ルド酸化膜上に延在する姿態を有した第３の多結晶シリ
コン膜パターンとを形成する工程と、上記ｐウェル上に
開口部を有する第２のフォト・レジスト膜を形成し、第
２のフォト・レジスト膜をマスクにしたイオン注入によ
り上記第１の多結晶シリコン膜パターンにｐ型イオンを
注入し，上記第１の素子形成領域表面に第１のｎ型イオ
ン注入層を形成する工程と、上記第２のフォト・レジス
ト膜を除去し、熱処理により上記第１のｎ型イオン注入
層を活性化して上記ｐウェル表面にｎ型ソース・ドレイ
ン領域を形成し，上記第１の多結晶シリコン膜パターン
を第１のゲート電極に変換する工程と、上記ｐウェルお
よび上記ｎ型コレクタ引き出し領域上を覆う第３のフォ
ト・レジスト膜を形成し、第３のフォト・レジスト膜を
マスクにしたイオン注入により上記第２，第３の多結晶
シリコン膜パターンにｐ型イオンを注入し，上記第２の
素子形成領域表面に第２のｐ型イオン注入層を形成する
工程と、低温の気相成長法により、全面に絶縁膜を形成
する工程と、エミッタ開口部形成予定領域に開口部を有
する第４のフォト・レジスト膜を形成し、第４のフォト
・レジスト膜をマスクにした異方性エッチングにより上
記絶縁膜および上記第３の多結晶シリコン膜パターンを
順次エッチングしてエミッタ開口部を形成し、第４のフ
ォト・レジスト膜をマスクにしたイオン注入により上記
低濃度ｎ型コレクタ領域の表面に第２のｎ型イオン注入
層を形成し，第２のｎ型イオン注入層より浅い低濃度ｎ
型コレクタ領域の表面に第３のｐ型イオン注入層を形成
する工程と、上記第４のフォト・レジスト膜を除去する
工程と、熱処理により、上記第２のｐ型イオン注入層を
活性化して上記第１のｎウェル表面にｐ型ソース・ドレ
イン領域を形成し，上記第３のｐ型イオン注入層を活性
化して上記エミッタ開口部に自己整合的に上記低濃度ｎ
型コレクタ領域の表面にｐ型ベース領域を形成し，上記
第２のｎ型イオン注入層を活性化してエミッタ開口部に
自己整合的にｐ型ベース領域の底面直下に高濃度ｎ型Ｓ
ＩＣ領域を形成し，上記第２の多結晶シリコン膜パター
ンを第２のゲート電極に変換し，さらに上記第３の多結
晶シリコン膜パターンをベース電極に変換するとともに
ベース電極に自己整合的なｐ型外部ベース領域を低濃度
ｎ型コレクタ領域の表面に形成する工程と、全面に第２
の絶縁膜を形成し、第２の絶縁膜をエッチ・バックして
上記エミッタ開口部の側面に第２の絶縁膜からなる絶縁
膜スペーサを形成し、全面にｎ型の第３の多結晶シリコ
ン膜を形成し、第３の多結晶シリコン膜をパターニング
してエミッタ電極を形成する工程と、熱処理により、上
記絶縁膜スペーサおよび上記エミッタ電極に自己整合的
に上記低濃度ｎ型コレクタ領域の表面にｎ型エミッタ領
域を形成する工程とを有する。
方法の第１の態様は、ｐ型シリコン基板表面の第１，第
２，第３および第４の素子形成領域を囲む領域にフィー
ルド酸化膜を形成し、第１の素子形成領域を含んだｐ型
シリコン基板表面にｐウェルを形成し、第２の素子形成
領域を含んだｐ型シリコン基板表面と第３並びに第４の
素子形成領域を含んだｐ型シリコン基板表面とにそれぞ
れ第１のｎウェルと第２のｎウェルとを形成する工程
と、上記第３の素子形成領域に自己整合的にｎ型コレク
タ引き出し領域を形成する工程と、上記第１，第２，第
３および第４の素子形成領域表面にゲート酸化膜を形成
し、全面にノンドープの第１の多結晶シリコン膜とＰＳ
Ｇ膜とを順次を形成する工程と、上記第４の素子形成領
域上において第４の素子形成領より狭い開口部を有し，
第４の素子形成領域表面における上記ゲート酸化膜を上
記フィールド酸化膜の端部から所要の幅で覆う第１のフ
ォト・レジスト膜を形成する工程と、上記第１のフォト
・レジスト膜をマスクにして、上記ＰＳＧ膜，第１の多
結晶シリコン膜を順次異方性エッチングする工程と、上
記第１のフォト・レジスト膜をマスクにした等方性エッ
チングにより、上記第４の素子形成領域表面における上
記ゲート酸化膜にベース開口部を形成し、少なくともゲ
ート酸化膜上の上記ＰＳＧ膜をアンダー・カットする工
程と、上記第１のフォト・レジスト膜を除去し、上記Ｐ
ＳＧ膜をマスクにしたイオン注入により、少なくとも上
記第４の素子形成領域表面の上記第２のｎウェル表面に
第１のｐ型イオン注入層を形成する工程と、上記ＰＳＧ
膜を除去する工程と、上記第１のｐ型イオン注入層を熱
処理により活性化して、少なくとも上記第４の素子形成
領域表面の上記第２のｎウェル表面に低濃度ｎ型コレク
タ領域を形成する工程と、全面にノンドープの第２の多
結晶シリコン膜を形成する工程と、上記第２の多結晶シ
リコン膜並びに上記第１の多結晶シリコン膜をパターニ
ングして、上記ゲート酸化膜を介して上記第１の素子形
成領域を横断する第１の多結晶シリコン膜パターンと、
上記ゲート酸化膜を介して上記第２の素子形成領域を横
断する第２の多結晶シリコン膜パターンと、上記ベース
開口部において上記第４の素子形成領域表面に直接に接
触し，第４の素子形成領域表面に残置された上記ゲート
酸化膜を覆い，さらに第４の素子形成領域周辺のフィー
ルド酸化膜上に延在する姿態を有した第３の多結晶シリ
コン膜パターンとを形成する工程と、上記ｐウェル上に
開口部を有する第２のフォト・レジスト膜を形成し、第
２のフォト・レジスト膜をマスクにしたイオン注入によ
り上記第１の多結晶シリコン膜パターンにｐ型イオンを
注入し，上記第１の素子形成領域表面に第１のｎ型イオ
ン注入層を形成する工程と、上記第２のフォト・レジス
ト膜を除去し、熱処理により上記第１のｎ型イオン注入
層を活性化して上記ｐウェル表面にｎ型ソース・ドレイ
ン領域を形成し，上記第１の多結晶シリコン膜パターン
を第１のゲート電極に変換する工程と、上記ｐウェルお
よび上記ｎ型コレクタ引き出し領域上を覆う第３のフォ
ト・レジスト膜を形成し、第３のフォト・レジスト膜を
マスクにしたイオン注入により上記第２，第３の多結晶
シリコン膜パターンにｐ型イオンを注入し，上記第２の
素子形成領域表面に第２のｐ型イオン注入層を形成する
工程と、低温の気相成長法により、全面に絶縁膜を形成
する工程と、エミッタ開口部形成予定領域に開口部を有
する第４のフォト・レジスト膜を形成し、第４のフォト
・レジスト膜をマスクにした異方性エッチングにより上
記絶縁膜および上記第３の多結晶シリコン膜パターンを
順次エッチングしてエミッタ開口部を形成し、第４のフ
ォト・レジスト膜をマスクにしたイオン注入により上記
低濃度ｎ型コレクタ領域の表面に第２のｎ型イオン注入
層を形成し，第２のｎ型イオン注入層より浅い低濃度ｎ
型コレクタ領域の表面に第３のｐ型イオン注入層を形成
する工程と、上記第４のフォト・レジスト膜を除去する
工程と、熱処理により、上記第２のｐ型イオン注入層を
活性化して上記第１のｎウェル表面にｐ型ソース・ドレ
イン領域を形成し，上記第３のｐ型イオン注入層を活性
化して上記エミッタ開口部に自己整合的に上記低濃度ｎ
型コレクタ領域の表面にｐ型ベース領域を形成し，上記
第２のｎ型イオン注入層を活性化してエミッタ開口部に
自己整合的にｐ型ベース領域の底面直下に高濃度ｎ型Ｓ
ＩＣ領域を形成し，上記第２の多結晶シリコン膜パター
ンを第２のゲート電極に変換し，さらに上記第３の多結
晶シリコン膜パターンをベース電極に変換するとともに
ベース電極に自己整合的なｐ型外部ベース領域を低濃度
ｎ型コレクタ領域の表面に形成する工程と、全面に第２
の絶縁膜を形成し、第２の絶縁膜をエッチ・バックして
上記エミッタ開口部の側面に第２の絶縁膜からなる絶縁
膜スペーサを形成し、全面にｎ型の第３の多結晶シリコ
ン膜を形成し、第３の多結晶シリコン膜をパターニング
してエミッタ電極を形成する工程と、熱処理により、上
記絶縁膜スペーサおよび上記エミッタ電極に自己整合的
に上記低濃度ｎ型コレクタ領域の表面にｎ型エミッタ領
域を形成する工程とを有する。
【００３７】好ましくは、上記第２の多結晶シリコン膜
が減圧気相成長法による形成される。さらに好ましく
は、上記ｐ型ソース・ドレイン領域，ｐ型ベース領域，
高濃度ｎ型ＳＩＣ領域，第２のゲート電極，ベース電極
およびｐ型外部ベース領域を形成するための熱処理と、
上記ｎ型エミッタ領域を形成するための熱処理とが同じ
熱処理である。
が減圧気相成長法による形成される。さらに好ましく
は、上記ｐ型ソース・ドレイン領域，ｐ型ベース領域，
高濃度ｎ型ＳＩＣ領域，第２のゲート電極，ベース電極
およびｐ型外部ベース領域を形成するための熱処理と、
上記ｎ型エミッタ領域を形成するための熱処理とが同じ
熱処理である。
【００３８】本発明のＢｉ−ＣＭＯＳ半導体装置の製造
方法の第２の態様は、ｐ型シリコン基板表面の第１，第
２，第３および第４の素子形成領域を囲む領域にフィー
ルド酸化膜を形成し、第１の素子形成領域を含んだｐ型
シリコン基板表面にｐウェルを形成し、第２の素子形成
領域を含んだｐ型シリコン基板表面と第３並びに第４の
素子形成領域を含んだｐ型シリコン基板表面とにそれぞ
れ第１のｎウェルと第２のｎウェルとを形成する工程
と、上記第３の素子形成領域に自己整合的にｎ型コレク
タ引き出し領域を形成する工程と、上記第１，第２，第
３および第４の素子形成領域表面にゲート酸化膜を形成
し、全面にノンドープの第１の多結晶シリコン膜とＰＳ
Ｇ膜とを順次を形成する工程と、上記第４の素子形成領
域上において第４の素子形成領より狭い開口部を有し，
第４の素子形成領域表面における上記ゲート酸化膜を上
記フィールド酸化膜の端部から所要の幅で覆う第１のフ
ォト・レジスト膜を形成する工程と、上記第１のフォト
・レジスト膜をマスクにして、上記ＰＳＧ膜，第１の多
結晶シリコン膜を順次異方性エッチングする工程と、上
記第１のフォト・レジスト膜をマスクにしたイオン注入
により、ベース開口部形成予定領域直下の上記第４の素
子形成領域表面に第１のｎ型イオン注入層を形成する工
程と、上記第１のフォト・レジスト膜をマスクにした等
方性エッチングにより、上記第４の素子形成領域表面に
おける上記ゲート酸化膜にベース開口部を形成し、少な
くともゲート酸化膜上の上記ＰＳＧ膜をアンダー・カッ
トする工程と、上記第１のフォト・レジスト膜を除去
し、上記ＰＳＧ膜をマスクにしたイオン注入により、上
記第４の素子形成領域表面の上記第２のｎウェル表面に
第１のｐ型イオン注入層を形成する工程と、上記ＰＳＧ
膜を除去する工程と、熱処理により、上記第１のｐ型イ
オン注入層を活性化して少なくとも上記ゲート酸化膜直
下の上記第２のｎウェル表面に低濃度ｎ型コレクタ領域
を形成し，上記第１のｎ型イオン注入層を活性化して上
記ベース開口部に自己整合的に第２のｎウェル表面に高
濃度ｎ型ＳＩＣ領域を形成する工程と、全面にノンドー
プの第２の多結晶シリコン膜を形成する工程と、上記第
２の多結晶シリコン膜並びに上記第１の多結晶シリコン
膜をパターニングして、上記ゲート酸化膜を介して上記
第１の素子形成領域を横断する第１の多結晶シリコン膜
パターンと、上記ゲート酸化膜を介して上記第２の素子
形成領域を横断する第２の多結晶シリコン膜パターン
と、上記ベース開口部において上記第４の素子形成領域
表面に直接に接触し，第４の素子形成領域表面に残置さ
れた上記ゲート酸化膜を覆い，さらに第４の素子形成領
域周辺のフィールド酸化膜上に延在する姿態を有した第
３の多結晶シリコン膜パターンとを形成する工程と、上
記ｐウェル上に開口部を有する第２のフォト・レジスト
膜を形成し、第２のフォト・レジスト膜をマスクにした
イオン注入により上記第１の多結晶シリコン膜パターン
にｐ型イオンを注入し，上記第１の素子形成領域表面に
第２のｎ型イオン注入層を形成する工程と、上記第２の
フォト・レジスト膜を除去し、熱処理により上記第２の
ｎ型イオン注入層を活性化して上記ｐウェル表面にｎ型
ソース・ドレイン領域を形成し，上記第１の多結晶シリ
コン膜パターンを第１のゲート電極に変換する工程と、
上記ｐウェルおよび上記ｎ型コレクタ引き出し領域上を
覆う第３のフォト・レジスト膜を形成し、第３のフォト
・レジスト膜をマスクにしたイオン注入により上記第
２，第３の多結晶シリコン膜パターンにｐ型イオンを注
入し，上記第２の素子形成領域表面に第２のｐ型イオン
注入層を形成する工程と、低温の気相成長法により、全
面に絶縁膜を形成する工程と、エミッタ開口部形成予定
領域に開口部を有する第４のフォト・レジスト膜を形成
し、第４のフォト・レジスト膜をマスクにした異方性エ
ッチングにより上記絶縁膜および上記第３の多結晶シリ
コン膜パターンを順次エッチングしてエミッタ開口部を
形成し、第４のフォト・レジスト膜をマスクにしたイオ
ン注入により上記高濃度ｎ型ＳＩＣ領域の表面に第３の
ｐ型イオン注入層を形成する工程と、上記第４のフォト
・レジスト膜を除去する工程と、熱処理により、上記第
２のｐ型イオン注入層を活性化して上記第１のｎウェル
表面にｐ型ソース・ドレイン領域を形成し，上記第３の
ｐ型イオン注入層を活性化して上記エミッタ開口部に自
己整合的に上記高濃度ｎ型ＳＩＣ領域の表面にｐ型ベー
ス領域を形成し，上記第２の多結晶シリコン膜パターン
を第２のゲート電極に変換し，さらに上記第３の多結晶
シリコン膜パターンをベース電極に変換するとともにベ
ース電極に自己整合的なｐ型外部ベース領域を高濃度ｎ
型ＳＩＣ領域の表面に形成する工程と、全面に第２の絶
縁膜を形成し、第２の絶縁膜をエッチ・バックして上記
エミッタ開口部の側面に第２の絶縁膜からなる絶縁膜ス
ペーサを形成し、全面にｎ型の第３の多結晶シリコン膜
を形成し、第３の多結晶シリコン膜をパターニングして
エミッタ電極を形成する工程と、熱処理により、上記絶
縁膜スペーサおよび上記エミッタ電極に自己整合的に上
記高濃度ｎ型ＳＩＣ領域の表面にｎ型エミッタ領域を形
成する工程とを有する。
方法の第２の態様は、ｐ型シリコン基板表面の第１，第
２，第３および第４の素子形成領域を囲む領域にフィー
ルド酸化膜を形成し、第１の素子形成領域を含んだｐ型
シリコン基板表面にｐウェルを形成し、第２の素子形成
領域を含んだｐ型シリコン基板表面と第３並びに第４の
素子形成領域を含んだｐ型シリコン基板表面とにそれぞ
れ第１のｎウェルと第２のｎウェルとを形成する工程
と、上記第３の素子形成領域に自己整合的にｎ型コレク
タ引き出し領域を形成する工程と、上記第１，第２，第
３および第４の素子形成領域表面にゲート酸化膜を形成
し、全面にノンドープの第１の多結晶シリコン膜とＰＳ
Ｇ膜とを順次を形成する工程と、上記第４の素子形成領
域上において第４の素子形成領より狭い開口部を有し，
第４の素子形成領域表面における上記ゲート酸化膜を上
記フィールド酸化膜の端部から所要の幅で覆う第１のフ
ォト・レジスト膜を形成する工程と、上記第１のフォト
・レジスト膜をマスクにして、上記ＰＳＧ膜，第１の多
結晶シリコン膜を順次異方性エッチングする工程と、上
記第１のフォト・レジスト膜をマスクにしたイオン注入
により、ベース開口部形成予定領域直下の上記第４の素
子形成領域表面に第１のｎ型イオン注入層を形成する工
程と、上記第１のフォト・レジスト膜をマスクにした等
方性エッチングにより、上記第４の素子形成領域表面に
おける上記ゲート酸化膜にベース開口部を形成し、少な
くともゲート酸化膜上の上記ＰＳＧ膜をアンダー・カッ
トする工程と、上記第１のフォト・レジスト膜を除去
し、上記ＰＳＧ膜をマスクにしたイオン注入により、上
記第４の素子形成領域表面の上記第２のｎウェル表面に
第１のｐ型イオン注入層を形成する工程と、上記ＰＳＧ
膜を除去する工程と、熱処理により、上記第１のｐ型イ
オン注入層を活性化して少なくとも上記ゲート酸化膜直
下の上記第２のｎウェル表面に低濃度ｎ型コレクタ領域
を形成し，上記第１のｎ型イオン注入層を活性化して上
記ベース開口部に自己整合的に第２のｎウェル表面に高
濃度ｎ型ＳＩＣ領域を形成する工程と、全面にノンドー
プの第２の多結晶シリコン膜を形成する工程と、上記第
２の多結晶シリコン膜並びに上記第１の多結晶シリコン
膜をパターニングして、上記ゲート酸化膜を介して上記
第１の素子形成領域を横断する第１の多結晶シリコン膜
パターンと、上記ゲート酸化膜を介して上記第２の素子
形成領域を横断する第２の多結晶シリコン膜パターン
と、上記ベース開口部において上記第４の素子形成領域
表面に直接に接触し，第４の素子形成領域表面に残置さ
れた上記ゲート酸化膜を覆い，さらに第４の素子形成領
域周辺のフィールド酸化膜上に延在する姿態を有した第
３の多結晶シリコン膜パターンとを形成する工程と、上
記ｐウェル上に開口部を有する第２のフォト・レジスト
膜を形成し、第２のフォト・レジスト膜をマスクにした
イオン注入により上記第１の多結晶シリコン膜パターン
にｐ型イオンを注入し，上記第１の素子形成領域表面に
第２のｎ型イオン注入層を形成する工程と、上記第２の
フォト・レジスト膜を除去し、熱処理により上記第２の
ｎ型イオン注入層を活性化して上記ｐウェル表面にｎ型
ソース・ドレイン領域を形成し，上記第１の多結晶シリ
コン膜パターンを第１のゲート電極に変換する工程と、
上記ｐウェルおよび上記ｎ型コレクタ引き出し領域上を
覆う第３のフォト・レジスト膜を形成し、第３のフォト
・レジスト膜をマスクにしたイオン注入により上記第
２，第３の多結晶シリコン膜パターンにｐ型イオンを注
入し，上記第２の素子形成領域表面に第２のｐ型イオン
注入層を形成する工程と、低温の気相成長法により、全
面に絶縁膜を形成する工程と、エミッタ開口部形成予定
領域に開口部を有する第４のフォト・レジスト膜を形成
し、第４のフォト・レジスト膜をマスクにした異方性エ
ッチングにより上記絶縁膜および上記第３の多結晶シリ
コン膜パターンを順次エッチングしてエミッタ開口部を
形成し、第４のフォト・レジスト膜をマスクにしたイオ
ン注入により上記高濃度ｎ型ＳＩＣ領域の表面に第３の
ｐ型イオン注入層を形成する工程と、上記第４のフォト
・レジスト膜を除去する工程と、熱処理により、上記第
２のｐ型イオン注入層を活性化して上記第１のｎウェル
表面にｐ型ソース・ドレイン領域を形成し，上記第３の
ｐ型イオン注入層を活性化して上記エミッタ開口部に自
己整合的に上記高濃度ｎ型ＳＩＣ領域の表面にｐ型ベー
ス領域を形成し，上記第２の多結晶シリコン膜パターン
を第２のゲート電極に変換し，さらに上記第３の多結晶
シリコン膜パターンをベース電極に変換するとともにベ
ース電極に自己整合的なｐ型外部ベース領域を高濃度ｎ
型ＳＩＣ領域の表面に形成する工程と、全面に第２の絶
縁膜を形成し、第２の絶縁膜をエッチ・バックして上記
エミッタ開口部の側面に第２の絶縁膜からなる絶縁膜ス
ペーサを形成し、全面にｎ型の第３の多結晶シリコン膜
を形成し、第３の多結晶シリコン膜をパターニングして
エミッタ電極を形成する工程と、熱処理により、上記絶
縁膜スペーサおよび上記エミッタ電極に自己整合的に上
記高濃度ｎ型ＳＩＣ領域の表面にｎ型エミッタ領域を形
成する工程とを有する。
【００３９】好ましくは、上記第２の多結晶シリコン膜
が減圧気相成長法による形成される。さらに好ましく
は、上記ｐ型ソース・ドレイン領域，ｐ型ベース領域，
高濃度ｎ型ＳＩＣ領域，第２のゲート電極，ベース電極
およびｐ型外部ベース領域を形成するための熱処理と、
上記ｎ型エミッタ領域を形成するための熱処理とが同じ
熱処理である。
が減圧気相成長法による形成される。さらに好ましく
は、上記ｐ型ソース・ドレイン領域，ｐ型ベース領域，
高濃度ｎ型ＳＩＣ領域，第２のゲート電極，ベース電極
およびｐ型外部ベース領域を形成するための熱処理と、
上記ｎ型エミッタ領域を形成するための熱処理とが同じ
熱処理である。
【００４０】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００４１】Ｂｉ−ＣＭＯＳ半導体装置の断面模式図で
ある図１を参照すると、本発明の第１の実施の形態のＢ
ｉ−ＣＭＯＳ半導体装置の構造は、以下のとおりであ
る。
ある図１を参照すると、本発明の第１の実施の形態のＢ
ｉ−ＣＭＯＳ半導体装置の構造は、以下のとおりであ
る。
【００４２】ｐ型シリコン基板１０１の表面には、深さ
が０．７〜１．０μｍ程度で不純物濃度が８×１０16〜
４×１０17ｃｍ-3程度のｐウェル１０３と、接合の深さ
がそれぞれ０．７〜１．０μｍ程度で不純物濃度がそれ
ぞれ８×１０16〜４×１０17ｃｍ-3程度のｎウェル１０
４Ａ，１０４Ｂとが設けらてれいる。ｐウェル１０３表
面には第１の素子形成領域，ｎウェル１０４Ａ表面には
第２の素子形成領域，ｎウェル１０４Ｂ表面には第３並
びに第４の素子形成領域が設けられており、これらの素
子形成領域は３００〜４００ｎｍ程度の膜厚のフィール
ド酸化膜１０２により囲まれている。
が０．７〜１．０μｍ程度で不純物濃度が８×１０16〜
４×１０17ｃｍ-3程度のｐウェル１０３と、接合の深さ
がそれぞれ０．７〜１．０μｍ程度で不純物濃度がそれ
ぞれ８×１０16〜４×１０17ｃｍ-3程度のｎウェル１０
４Ａ，１０４Ｂとが設けらてれいる。ｐウェル１０３表
面には第１の素子形成領域，ｎウェル１０４Ａ表面には
第２の素子形成領域，ｎウェル１０４Ｂ表面には第３並
びに第４の素子形成領域が設けられており、これらの素
子形成領域は３００〜４００ｎｍ程度の膜厚のフィール
ド酸化膜１０２により囲まれている。
【００４３】ｐウェル１０３の第１の素子形成領域に
は、ｎＭＯＳトランジスタが設けられている。これらｎ
ＭＯＳトランジスタは５〜１０ｎｍ程度の膜厚のゲート
酸化膜１０６を介してｐウェル１０３表面上に設けられ
たゲート電極１０９Ａと、フィールド酸化膜１０２およ
びゲート電極１０９Ａに自己整合的に第１の素子形成領
域表面に設けられた（高濃度の）ｎ型ソース・ドレイン
領域１１２とからなる。ゲート電極１０９Ａは高濃度の
ｎ型の多結晶シリコン膜からなり、ゲート長は０．４μ
ｍ程度であり、ゲート幅は５〜１０μｍ程度である。ゲ
ート電極１０９Ａの側面と上面とは、それぞれ絶縁膜ス
ペーサ１０８と絶縁膜１１７とによる覆われている。ｎ
型ソース・ドレイン領域１１２の接合の深さは０．１５
μｍ程度である。ｐウェル１０３の表面不純物濃度は、
これらのｎＭＯＳトランジスタのしきい値電圧（ＶTN）
が０．５〜０．８Ｖ程度になるように調整されている。
は、ｎＭＯＳトランジスタが設けられている。これらｎ
ＭＯＳトランジスタは５〜１０ｎｍ程度の膜厚のゲート
酸化膜１０６を介してｐウェル１０３表面上に設けられ
たゲート電極１０９Ａと、フィールド酸化膜１０２およ
びゲート電極１０９Ａに自己整合的に第１の素子形成領
域表面に設けられた（高濃度の）ｎ型ソース・ドレイン
領域１１２とからなる。ゲート電極１０９Ａは高濃度の
ｎ型の多結晶シリコン膜からなり、ゲート長は０．４μ
ｍ程度であり、ゲート幅は５〜１０μｍ程度である。ゲ
ート電極１０９Ａの側面と上面とは、それぞれ絶縁膜ス
ペーサ１０８と絶縁膜１１７とによる覆われている。ｎ
型ソース・ドレイン領域１１２の接合の深さは０．１５
μｍ程度である。ｐウェル１０３の表面不純物濃度は、
これらのｎＭＯＳトランジスタのしきい値電圧（ＶTN）
が０．５〜０．８Ｖ程度になるように調整されている。
【００４４】ｎウェル１０４Ａの第２の素子形成領域に
は、ｐＭＯＳトランジスタが設けられている。これらｐ
ＭＯＳトランジスタはゲート酸化膜１０６を介してｎウ
ェル１０４Ａ表面上に設けられたゲート電極１０９Ｂ
と、フィールド酸化膜１０２およびゲート電極１０９Ｂ
に自己整合的に第２の素子形成領域表面に設けられた
（高濃度の）ｐ型ソース・ドレイン領域１１３とからな
る。ゲート電極１０９Ｂは高濃度のｐ型の多結晶シリコ
ン膜からなり、ゲート長は０．５μｍ程度であり、ゲー
ト幅は５〜１０μｍ程度である。ゲート電極１０９Ｂの
側面および上面も、それぞれ絶縁膜スペーサ１０８およ
び絶縁膜１１７による覆われている。ｐ型ソース・ドレ
イン領域１１３の接合の深さは０．２μｍ程度である。
ｎウェル１０４Ａ（およびｎウェル１０４Ｂ）の表面不
純物濃度は、これらのｐＭＯＳトランジスタのしきい値
電圧（ＶTP）が−０．５〜−０．８Ｖ程度になるように
調整されている。
は、ｐＭＯＳトランジスタが設けられている。これらｐ
ＭＯＳトランジスタはゲート酸化膜１０６を介してｎウ
ェル１０４Ａ表面上に設けられたゲート電極１０９Ｂ
と、フィールド酸化膜１０２およびゲート電極１０９Ｂ
に自己整合的に第２の素子形成領域表面に設けられた
（高濃度の）ｐ型ソース・ドレイン領域１１３とからな
る。ゲート電極１０９Ｂは高濃度のｐ型の多結晶シリコ
ン膜からなり、ゲート長は０．５μｍ程度であり、ゲー
ト幅は５〜１０μｍ程度である。ゲート電極１０９Ｂの
側面および上面も、それぞれ絶縁膜スペーサ１０８およ
び絶縁膜１１７による覆われている。ｐ型ソース・ドレ
イン領域１１３の接合の深さは０．２μｍ程度である。
ｎウェル１０４Ａ（およびｎウェル１０４Ｂ）の表面不
純物濃度は、これらのｐＭＯＳトランジスタのしきい値
電圧（ＶTP）が−０．５〜−０．８Ｖ程度になるように
調整されている。
【００４５】ｎウェル１０４Ｂには、ｎウェル１０４Ｂ
自体をｎ型コレクタ領域とした縦型でｎｐｎ型のバイポ
ーラ・トランジスタが設けられている。ｎウェル１０４
Ｂの第３の素子形成領域には、高濃度のｎ型コレクタ引
き出し領域１０５が設けられている。ｎウェル１０４Ｂ
の第４の素子形成領域にはベース領域とエミッタ領域と
が設けられており、この第４の素子形成領域の開口部の
幅および長さは例えば１．６μｍ程度および３．０μｍ
程度である。第４の素子形成領域のｎウェル１０４Ｂの
表面には、ゲート酸化膜１０６が除去されたベース開口
部が設けられている。このベース開口部の開口幅（Ｗ
ａ）は例えば１．２μｍ程度，長さは例えば２．６μｍ
程度であり、このとき、この第４の素子形成領域の縁端
から例えば０．２μｍ程度の幅でゲート酸化膜１０６が
残置されることになる。第４の素子形成領域のｎウェル
１０４Ｂの表面において、ベース開口部の一部とここに
残置させたゲート酸化膜とは高濃度のｐ型の多結晶シリ
コン膜からなるベース電極１０９Ｃにより覆われてい
る。このベース電極１０９Ｃは第４の素子形成領域の周
辺のフィールド酸化膜１０２上にまで延在し、フィール
ド酸化膜１０２上でのベース電極１０９Ｃの側面には絶
縁膜スペーサ１０８が設けられている。ベース電極１０
９Ｃの上面は絶縁膜１１７により覆われている。
自体をｎ型コレクタ領域とした縦型でｎｐｎ型のバイポ
ーラ・トランジスタが設けられている。ｎウェル１０４
Ｂの第３の素子形成領域には、高濃度のｎ型コレクタ引
き出し領域１０５が設けられている。ｎウェル１０４Ｂ
の第４の素子形成領域にはベース領域とエミッタ領域と
が設けられており、この第４の素子形成領域の開口部の
幅および長さは例えば１．６μｍ程度および３．０μｍ
程度である。第４の素子形成領域のｎウェル１０４Ｂの
表面には、ゲート酸化膜１０６が除去されたベース開口
部が設けられている。このベース開口部の開口幅（Ｗ
ａ）は例えば１．２μｍ程度，長さは例えば２．６μｍ
程度であり、このとき、この第４の素子形成領域の縁端
から例えば０．２μｍ程度の幅でゲート酸化膜１０６が
残置されることになる。第４の素子形成領域のｎウェル
１０４Ｂの表面において、ベース開口部の一部とここに
残置させたゲート酸化膜とは高濃度のｐ型の多結晶シリ
コン膜からなるベース電極１０９Ｃにより覆われてい
る。このベース電極１０９Ｃは第４の素子形成領域の周
辺のフィールド酸化膜１０２上にまで延在し、フィール
ド酸化膜１０２上でのベース電極１０９Ｃの側面には絶
縁膜スペーサ１０８が設けられている。ベース電極１０
９Ｃの上面は絶縁膜１１７により覆われている。
【００４６】ベース電極１０９Ｃにはエミッタ開口部が
設けられており、このエミッタ開口部の開口幅（Ｗｃ）
は例えば０．６μｍ程度，長さは例えば２．０μｍであ
る。したがって、ベース電極１０９Ｃは概ね（Ｗａ−Ｗ
ｃ）／２（例えば０．３μｍ程度）の幅でｎウェル１０
４Ｂに直接に接触しており、この直接に接触した部分の
ｎウェル１０４Ｂ表面には（ベース電極１０９Ｃに自己
整合的に）高濃度のｐ型外部ベース領域１１１が設けら
れている。ｐ型外部ベース領域１１１の接合の深さは例
えば０．２μｍ程度である。このｐ型外部ベース領域１
１１はフィールド酸化膜１０２とは直接には接触してい
ない。第４の素子形成領域のｎウェル１０４Ｂの表面に
は、エミッタ開口部に自己整合的なｐ型ベース領域１１
５が設けられている。ｐ型ベース領域１１５の接合の深
さは例えば０．１５μｍ程度であり、このｐ型ベース領
域１１５はｐ型外部ベース領域１１１に直接に接続され
ている。さらに第４の素子形成領域のｎウェル１０４Ｂ
中には、エミッタ開口部に自己整合的な高濃度ｎ型ＳＩ
Ｃ領域１１４ａが設けられている。この高濃度ｎ型ＳＩ
Ｃ領域２１４は少なくともｐ型ベース領域１１４ａの底
面に直接に接触しており、高濃度ｎ型ＳＩＣ領域１１４
ａの深さは例えば０．６〜０．７μｍ程度である。
設けられており、このエミッタ開口部の開口幅（Ｗｃ）
は例えば０．６μｍ程度，長さは例えば２．０μｍであ
る。したがって、ベース電極１０９Ｃは概ね（Ｗａ−Ｗ
ｃ）／２（例えば０．３μｍ程度）の幅でｎウェル１０
４Ｂに直接に接触しており、この直接に接触した部分の
ｎウェル１０４Ｂ表面には（ベース電極１０９Ｃに自己
整合的に）高濃度のｐ型外部ベース領域１１１が設けら
れている。ｐ型外部ベース領域１１１の接合の深さは例
えば０．２μｍ程度である。このｐ型外部ベース領域１
１１はフィールド酸化膜１０２とは直接には接触してい
ない。第４の素子形成領域のｎウェル１０４Ｂの表面に
は、エミッタ開口部に自己整合的なｐ型ベース領域１１
５が設けられている。ｐ型ベース領域１１５の接合の深
さは例えば０．１５μｍ程度であり、このｐ型ベース領
域１１５はｐ型外部ベース領域１１１に直接に接続され
ている。さらに第４の素子形成領域のｎウェル１０４Ｂ
中には、エミッタ開口部に自己整合的な高濃度ｎ型ＳＩ
Ｃ領域１１４ａが設けられている。この高濃度ｎ型ＳＩ
Ｃ領域２１４は少なくともｐ型ベース領域１１４ａの底
面に直接に接触しており、高濃度ｎ型ＳＩＣ領域１１４
ａの深さは例えば０．６〜０．７μｍ程度である。
【００４７】また、第４の素子形成領域のｎウェル１０
４Ｂ表面には、本実施の形態の特徴を成す低濃度ｎ型コ
レクタ領域１０７ａが設けらている。この低濃度ｎ型コ
レクタ領域１０７ａは、第４の素子形成領域に残置され
たゲート酸化膜１０６とｐ型外部ベース領域１１５の側
面および底面とに直接に接触し，高濃度ｎ型ＳＩＣ領域
１１４ａの少なくとも側面に直接に接続する姿態を有し
ている。この低濃度ｎ型コレクタ領域１０７ａの不純物
濃度は、ｎウェル１０４Ｂ（およびｎウェル１０４Ａ）
の不純物濃度より低く、例えば５×１０15〜２×１０16
ｃｍ-3程度である。また、この低濃度ｎ型コレクタ領域
１０７ａの深さは例えば０．５〜０．８μｍ程度であ
る。
４Ｂ表面には、本実施の形態の特徴を成す低濃度ｎ型コ
レクタ領域１０７ａが設けらている。この低濃度ｎ型コ
レクタ領域１０７ａは、第４の素子形成領域に残置され
たゲート酸化膜１０６とｐ型外部ベース領域１１５の側
面および底面とに直接に接触し，高濃度ｎ型ＳＩＣ領域
１１４ａの少なくとも側面に直接に接続する姿態を有し
ている。この低濃度ｎ型コレクタ領域１０７ａの不純物
濃度は、ｎウェル１０４Ｂ（およびｎウェル１０４Ａ）
の不純物濃度より低く、例えば５×１０15〜２×１０16
ｃｍ-3程度である。また、この低濃度ｎ型コレクタ領域
１０７ａの深さは例えば０．５〜０．８μｍ程度であ
る。
【００４８】上記エミッタ開口部を成すベース電極１０
９Ｃの側面は、例えば１００ｎｍ程度の幅の絶縁膜スペ
ーサ１１８により覆われている。この絶縁膜スペーサ１
１８を覆い，絶縁膜１１７を介してベース電極１０９Ｃ
を覆い，さらにエミッタ開口部において第４の素子形成
領域のｎウェル１０４Ｂの表面（ｐ型ベース領域１１５
の表面）に直接に接触するエミッタ電極１２１が設けら
れている。このエミッタ電極１２１は高濃度のｎ型の多
結晶シリコン膜からなる。ｐ型ベース領域１１５の表面
には、エミッタ電極１２１に自己整合的な高濃度のｎ型
エミッタ領域１２２が設けられている。ｎ型エミッタ領
域１２２の接合の深さは例えば５００〜６００ｎｍ程度
であり、このｎ型エミッタ領域１２２はｐ型外部ベース
領域１１１とは直接には接触していない。
９Ｃの側面は、例えば１００ｎｍ程度の幅の絶縁膜スペ
ーサ１１８により覆われている。この絶縁膜スペーサ１
１８を覆い，絶縁膜１１７を介してベース電極１０９Ｃ
を覆い，さらにエミッタ開口部において第４の素子形成
領域のｎウェル１０４Ｂの表面（ｐ型ベース領域１１５
の表面）に直接に接触するエミッタ電極１２１が設けら
れている。このエミッタ電極１２１は高濃度のｎ型の多
結晶シリコン膜からなる。ｐ型ベース領域１１５の表面
には、エミッタ電極１２１に自己整合的な高濃度のｎ型
エミッタ領域１２２が設けられている。ｎ型エミッタ領
域１２２の接合の深さは例えば５００〜６００ｎｍ程度
であり、このｎ型エミッタ領域１２２はｐ型外部ベース
領域１１１とは直接には接触していない。
【００４９】上記第１の実施の形態のＢｉ−ＣＭＯＳ半
導体装置は、ｐ型ベース領域１１５の底面には高濃度ｎ
型ＳＩＣ領域１１４ａが直接に接触し，ｐ型外部ベース
領域１１１とフィールド酸化膜１０２とが直接に接触し
ていないため、従来構造のＢｉ−ＣＭＯＳ半導体装置と
同様に、カーク効果の抑制とコレクタ−ベース間の耐圧
劣化の抑制とが可能になる。
導体装置は、ｐ型ベース領域１１５の底面には高濃度ｎ
型ＳＩＣ領域１１４ａが直接に接触し，ｐ型外部ベース
領域１１１とフィールド酸化膜１０２とが直接に接触し
ていないため、従来構造のＢｉ−ＣＭＯＳ半導体装置と
同様に、カーク効果の抑制とコレクタ−ベース間の耐圧
劣化の抑制とが可能になる。
【００５０】従来構造のＢｉ−ＣＭＯＳ半導体装置で
は、コレクタ−ベース間の接合容量を低減することを目
的の１つとしてｐ型外部ベース領域の占有面積を縮小し
た。これにより、確かに接合容量自体の低減が実現した
が、これにより新たに発生した寄生ＭＯＳ容量の値はこ
の接合容量の低減分を相殺する程度の大きな値になっ
た。これに対して本実施の形態のＢｉ−ＣＭＯＳ半導体
装置では、第４の素子形成領域に残置するゲート酸化膜
１０６の直下に低濃度ｎ型コレクタ領域１０７ａが設け
られている。その結果、本実施の形態の採用により、寄
生ＭＯＳ容量の値が接合容量の値の１／１０台にするこ
とが容易になる。この寄生ＭＯＳ容量の値の低減につい
て、以下に説明する。
は、コレクタ−ベース間の接合容量を低減することを目
的の１つとしてｐ型外部ベース領域の占有面積を縮小し
た。これにより、確かに接合容量自体の低減が実現した
が、これにより新たに発生した寄生ＭＯＳ容量の値はこ
の接合容量の低減分を相殺する程度の大きな値になっ
た。これに対して本実施の形態のＢｉ−ＣＭＯＳ半導体
装置では、第４の素子形成領域に残置するゲート酸化膜
１０６の直下に低濃度ｎ型コレクタ領域１０７ａが設け
られている。その結果、本実施の形態の採用により、寄
生ＭＯＳ容量の値が接合容量の値の１／１０台にするこ
とが容易になる。この寄生ＭＯＳ容量の値の低減につい
て、以下に説明する。
【００５１】ｎウェル１０４Ａの不純物表面濃度は、こ
こに形成されるｐＭＯＳトランジスタのＶTPが−０．４
〜−０．７Ｖになるように設定され，さらにｎウェル１
０４Ｂの不純物表面濃度もｎウェル１０４Ａの不純物表
面濃度に等しく設定されているが、本実施の形態では、
ｎウェル１０４Ｂ自体の不純物濃度より低い不純物濃度
の低濃度ｎ型コレクタ領域１０７ａが設けられている。
例えば、ゲート酸化膜１０６の膜厚ｄが１０ｎｍ，低濃
度ｎ型コレクタ領域１０７ａの不純物濃度が１×１０16
ｃｍ-3であるならば、
こに形成されるｐＭＯＳトランジスタのＶTPが−０．４
〜−０．７Ｖになるように設定され，さらにｎウェル１
０４Ｂの不純物表面濃度もｎウェル１０４Ａの不純物表
面濃度に等しく設定されているが、本実施の形態では、
ｎウェル１０４Ｂ自体の不純物濃度より低い不純物濃度
の低濃度ｎ型コレクタ領域１０７ａが設けられている。
例えば、ゲート酸化膜１０６の膜厚ｄが１０ｎｍ，低濃
度ｎ型コレクタ領域１０７ａの不純物濃度が１×１０16
ｃｍ-3であるならば、
【００５２】
【００５３】となる。このとき、（ベース電極１１９Ｃ
に印加される）ベース電圧ＶB が（低濃度ｎ型コレクタ
領域１０７ａに印加される）コレクタ電圧ＶC に等しい
とき、この寄生ＭＯＳ容量のエネルギー・バンドは図４
のようになる。このようなエネルギー・バンドを有する
寄生ＭＯＳ容量の高周波Ｃ−Ｖ特性は図５に示すように
なり、この寄生ＭＯＳはデプレッション型になる。本実
施の形態のＢｉ−ＣＭＯＳ半導体装置の第４の素子形成
領域，ベース開口部およびエミッタ開口部の寸法が、そ
れぞれ従来のＢｉ−ＣＭＯＳ半導体装置と同じであるな
らば、本実施の形態の寄生ＭＯＳの容量値は約０．５３
ｆＦとなる。したがってこの場合の本実施の形態におけ
るコレクタ−ベース間の全体の容量は約４．５３ｆＦと
なり、従来構造のＢｉ−ＣＭＯＳ半導体装置のコレクタ
−ベース間の全体の容量より極めて低い値になる。
に印加される）ベース電圧ＶB が（低濃度ｎ型コレクタ
領域１０７ａに印加される）コレクタ電圧ＶC に等しい
とき、この寄生ＭＯＳ容量のエネルギー・バンドは図４
のようになる。このようなエネルギー・バンドを有する
寄生ＭＯＳ容量の高周波Ｃ−Ｖ特性は図５に示すように
なり、この寄生ＭＯＳはデプレッション型になる。本実
施の形態のＢｉ−ＣＭＯＳ半導体装置の第４の素子形成
領域，ベース開口部およびエミッタ開口部の寸法が、そ
れぞれ従来のＢｉ−ＣＭＯＳ半導体装置と同じであるな
らば、本実施の形態の寄生ＭＯＳの容量値は約０．５３
ｆＦとなる。したがってこの場合の本実施の形態におけ
るコレクタ−ベース間の全体の容量は約４．５３ｆＦと
なり、従来構造のＢｉ−ＣＭＯＳ半導体装置のコレクタ
−ベース間の全体の容量より極めて低い値になる。
【００５４】Ｂｉ−ＣＭＯＳ半導体装置の製造工程の断
面模式図である図２および図３と図１とを併せて参照す
ると、上記第１の実施の形態のＢｉ−ＣＭＯＳ半導体装
置は次のとおりに形成される。
面模式図である図２および図３と図１とを併せて参照す
ると、上記第１の実施の形態のＢｉ−ＣＭＯＳ半導体装
置は次のとおりに形成される。
【００５５】まず、ｐ型シリコン基板１０１の表面の素
子分離領域に、例えば選択酸化法により膜厚３００〜４
００ｎｍ程度のフィールド酸化膜１０２を形成する。高
加速エネルギーによるイオン注入等により、それぞれ所
要の領域にｐウェル１０３，ｎウェル１０４Ａ，１０４
Ｂを形成する。ｐウェル１０３表面には第１の素子形成
領域が、ｎウェル１０４Ａ表面には第２の素子形成領域
が、ｎウェル１０４Ｂ表面には第３並びに第４の素子形
成領域が、それぞれフィールド酸化膜１０２に囲まれて
形成される。表面不純物濃度を含めてｎウェル１０４Ａ
とｎウェル１０４Ｂとの不純物濃度分布は同じであり、
これらｎウェル１０４Ａ，１０４Ｂの不純物濃度分布
は、ｎウェル１０４Ａに形成されるｐＭＯＳトランジス
タのＶTPに適合するように設定されている。これは、製
造工程を簡略化し，さらに（バイポーラ・トランジス
タ，ｎＭＯＳトランジスタに比べてｐＭＯＳトランジス
タの性能が劣ることから）ｐＭＯＳトランジスタの性能
の確保を最優先するためである。
子分離領域に、例えば選択酸化法により膜厚３００〜４
００ｎｍ程度のフィールド酸化膜１０２を形成する。高
加速エネルギーによるイオン注入等により、それぞれ所
要の領域にｐウェル１０３，ｎウェル１０４Ａ，１０４
Ｂを形成する。ｐウェル１０３表面には第１の素子形成
領域が、ｎウェル１０４Ａ表面には第２の素子形成領域
が、ｎウェル１０４Ｂ表面には第３並びに第４の素子形
成領域が、それぞれフィールド酸化膜１０２に囲まれて
形成される。表面不純物濃度を含めてｎウェル１０４Ａ
とｎウェル１０４Ｂとの不純物濃度分布は同じであり、
これらｎウェル１０４Ａ，１０４Ｂの不純物濃度分布
は、ｎウェル１０４Ａに形成されるｐＭＯＳトランジス
タのＶTPに適合するように設定されている。これは、製
造工程を簡略化し，さらに（バイポーラ・トランジス
タ，ｎＭＯＳトランジスタに比べてｐＭＯＳトランジス
タの性能が劣ることから）ｐＭＯＳトランジスタの性能
の確保を最優先するためである。
【００５６】続いて、第３の素子形成領域への選択的な
高濃度の燐のイオン注入等により、第３の素子形成領域
のｎウェル１０４Ｂの表面に、高濃度のｎ型コレクタ引
き出し領域１０５を形成する。熱酸化法により、第１，
第２，第３および第４の素子形成領域の表面にそれぞれ
ゲート酸化膜１０６を形成する。第１，第２および第４
の素子形成領域の表面に形成されたゲート酸化膜１０６
の膜厚は例えば５〜１０ｎｍ程度であるが、第３の素子
形成領域の表面に形成されたゲート酸化膜の膜厚は（高
濃度のｎ型コレクタ引き出し領域１０５表面に形成され
るため）厚くなっている。全面に例えば２０〜５０ｎｍ
程度の膜厚のノンドープの第１の多結晶シリコン膜１２
９を形成し、さらに全面に例えば３００〜５００ｎｍ程
度の膜厚のＰＳＧ膜を形成する。このＰＳＧ膜上に、第
４の素子形成領域のベース開口部予定領域に開口部を有
する（第１の）フォト・レジスト膜１３６を形成する。
このフォト・レジスト膜１３６をマスクにして、ＰＳＧ
膜および多結晶シリコン膜１２９を順次異方性エッチン
グする。このときの開口幅はＷａである。再びこのフォ
ト・レジスト膜１３６をマスクにして、ゲート酸化膜１
０６に対してバッファード弗酸による等方性エッチング
を行ない、ベース開口部を完成する。このとき、第４の
素子形成領域に残置されるゲート酸化膜１０６の幅は、
例えば０．２μｍ程度になる。またこの等方性エッチン
グ（ウェット・エッチング）に際して、ＰＳＧ膜のアン
ダー・カントが行なわれ、ＰＳＧ膜１３１Ａが残置され
る。ゲート酸化膜１０６の膜厚が１０ｎｍ程度であるな
らば、このＰＳＧ膜の開口幅Ｗｂは、Ｗａより０．３〜
０．４μｍ以上広くなり、第４の素子形成領域の幅より
広くなる〔図２（ａ）〕。なお、多結晶シリコン膜１２
９を形成するのは、上記ＰＳＧ膜が直接にゲート酸化膜
１０６と接触するのを防止するためである。
高濃度の燐のイオン注入等により、第３の素子形成領域
のｎウェル１０４Ｂの表面に、高濃度のｎ型コレクタ引
き出し領域１０５を形成する。熱酸化法により、第１，
第２，第３および第４の素子形成領域の表面にそれぞれ
ゲート酸化膜１０６を形成する。第１，第２および第４
の素子形成領域の表面に形成されたゲート酸化膜１０６
の膜厚は例えば５〜１０ｎｍ程度であるが、第３の素子
形成領域の表面に形成されたゲート酸化膜の膜厚は（高
濃度のｎ型コレクタ引き出し領域１０５表面に形成され
るため）厚くなっている。全面に例えば２０〜５０ｎｍ
程度の膜厚のノンドープの第１の多結晶シリコン膜１２
９を形成し、さらに全面に例えば３００〜５００ｎｍ程
度の膜厚のＰＳＧ膜を形成する。このＰＳＧ膜上に、第
４の素子形成領域のベース開口部予定領域に開口部を有
する（第１の）フォト・レジスト膜１３６を形成する。
このフォト・レジスト膜１３６をマスクにして、ＰＳＧ
膜および多結晶シリコン膜１２９を順次異方性エッチン
グする。このときの開口幅はＷａである。再びこのフォ
ト・レジスト膜１３６をマスクにして、ゲート酸化膜１
０６に対してバッファード弗酸による等方性エッチング
を行ない、ベース開口部を完成する。このとき、第４の
素子形成領域に残置されるゲート酸化膜１０６の幅は、
例えば０．２μｍ程度になる。またこの等方性エッチン
グ（ウェット・エッチング）に際して、ＰＳＧ膜のアン
ダー・カントが行なわれ、ＰＳＧ膜１３１Ａが残置され
る。ゲート酸化膜１０６の膜厚が１０ｎｍ程度であるな
らば、このＰＳＧ膜の開口幅Ｗｂは、Ｗａより０．３〜
０．４μｍ以上広くなり、第４の素子形成領域の幅より
広くなる〔図２（ａ）〕。なお、多結晶シリコン膜１２
９を形成するのは、上記ＰＳＧ膜が直接にゲート酸化膜
１０６と接触するのを防止するためである。
【００５７】フォト・レジスト膜１３６を除去した後、
ＰＳＧ膜１３１Ａをマスクにして３０〜５０ｋｅＶ，５
×１０11〜５×１０12ｃｍ-2の条件でボロンのイオン注
入を行ない、さらに６０〜１００ｋｅＶ，５×１０11〜
５×１０12ｃｍ-2の条件で再度ボロンのイオン注入を行
なう。これにより、第４の素子形成領域のｎウェル１０
４Ｂ中に、ボロン・イオン注入層１３７ａが形成される
〔図２（ｂ）〕。
ＰＳＧ膜１３１Ａをマスクにして３０〜５０ｋｅＶ，５
×１０11〜５×１０12ｃｍ-2の条件でボロンのイオン注
入を行ない、さらに６０〜１００ｋｅＶ，５×１０11〜
５×１０12ｃｍ-2の条件で再度ボロンのイオン注入を行
なう。これにより、第４の素子形成領域のｎウェル１０
４Ｂ中に、ボロン・イオン注入層１３７ａが形成される
〔図２（ｂ）〕。
【００５８】次に、稀弗酸によりＰＳＧ膜１３１Ａを選
択的にエッチング除去する。熱処理によりボロン・イオ
ン注入層１３７ａを活性化して、第４の素子形成領域の
ｎウェル１０４Ｂ表面に低濃度ｎ型コレクタ領域１０７
ａを形成する。全面に膜厚１００〜３００ｎｍ程度のノ
ンドープの第２の多結晶シリコン膜を堆積し、結果とし
てこの多結晶シリコン膜と上記多結晶シリコン膜１２９
とが積層されたノンドープの多結晶シリコン膜１３９を
形成する〔図２（ｃ）〕。なお、第２の多結晶シリコン
膜の形成は、減圧気相成長法（ＬＰＣＶＤ）により行な
うのが好ましい。これは、上記ベース開口部形成のため
のバッファード弗酸による等方性エッチングと上記ＰＳ
Ｇ膜１３１Ａ除去のための稀弗酸によるエッチングとに
際して、ベース開口部近傍のゲート酸化膜１０６のアン
ダー・カットを完全に抑止することは不可能なためであ
る。また、ボロン・イオン注入層１３７ａを活性化する
ための上記熱処理は、第２の多結晶シリコン膜を形成し
た後に行なってもよい。
択的にエッチング除去する。熱処理によりボロン・イオ
ン注入層１３７ａを活性化して、第４の素子形成領域の
ｎウェル１０４Ｂ表面に低濃度ｎ型コレクタ領域１０７
ａを形成する。全面に膜厚１００〜３００ｎｍ程度のノ
ンドープの第２の多結晶シリコン膜を堆積し、結果とし
てこの多結晶シリコン膜と上記多結晶シリコン膜１２９
とが積層されたノンドープの多結晶シリコン膜１３９を
形成する〔図２（ｃ）〕。なお、第２の多結晶シリコン
膜の形成は、減圧気相成長法（ＬＰＣＶＤ）により行な
うのが好ましい。これは、上記ベース開口部形成のため
のバッファード弗酸による等方性エッチングと上記ＰＳ
Ｇ膜１３１Ａ除去のための稀弗酸によるエッチングとに
際して、ベース開口部近傍のゲート酸化膜１０６のアン
ダー・カットを完全に抑止することは不可能なためであ
る。また、ボロン・イオン注入層１３７ａを活性化する
ための上記熱処理は、第２の多結晶シリコン膜を形成し
た後に行なってもよい。
【００５９】続いて、この多結晶シリコン膜１３９をパ
ターニングして、多結晶シリコン膜パターン１３９Ａ，
１３９Ｂ，１３９Ｃを形成する。多結晶シリコン膜パタ
ーン１３９Ａは、０．４μｍ程度の幅を有し，第１の素
子形成領域を横断するようにｐウェル１０３上に形成さ
れる。多結晶シリコン膜パターン１３９Ｂは、０．５μ
ｍ程度の幅を有し，第２の素子形成領域を横断するよう
にｎウェル１０４Ａ上に形成される。多結晶シリコン膜
パターン１３９Ｃは、ベース開口部を含めて第４の素子
形成領域（低濃度ｎ型コレクタ領域１０７ａ）を覆うよ
うにｎウェル１０４Ｂ上に形成される〔図２（ｄ）〕。
ターニングして、多結晶シリコン膜パターン１３９Ａ，
１３９Ｂ，１３９Ｃを形成する。多結晶シリコン膜パタ
ーン１３９Ａは、０．４μｍ程度の幅を有し，第１の素
子形成領域を横断するようにｐウェル１０３上に形成さ
れる。多結晶シリコン膜パターン１３９Ｂは、０．５μ
ｍ程度の幅を有し，第２の素子形成領域を横断するよう
にｎウェル１０４Ａ上に形成される。多結晶シリコン膜
パターン１３９Ｃは、ベース開口部を含めて第４の素子
形成領域（低濃度ｎ型コレクタ領域１０７ａ）を覆うよ
うにｎウェル１０４Ｂ上に形成される〔図２（ｄ）〕。
【００６０】次に、全面に絶縁膜（酸化シリコン膜もし
くは窒化シリコン膜）の形成とこの絶縁膜のエッチ・バ
ックとにより、多結晶シリコン膜パターン１３９Ａ，１
３９Ｂ，１３９Ｃの側面にそれぞれ絶縁膜スペーサ１０
８を形成する。ｐウェル１０３に開口部を有するフォト
・レジスト膜１５２を形成する。このフォト・レジスト
膜１５２をマスクにして高濃度の砒素のイオン注入を行
ない、ｐウェル１０３表面に砒素イオン注入層１４２を
形成する。このとき、ノンドープの多結晶シリコン膜パ
ターン１３９Ａにも高濃度の砒素が注入され、これは多
結晶シリコン膜パターン１５９Ａになる〔図３
（ａ）〕。
くは窒化シリコン膜）の形成とこの絶縁膜のエッチ・バ
ックとにより、多結晶シリコン膜パターン１３９Ａ，１
３９Ｂ，１３９Ｃの側面にそれぞれ絶縁膜スペーサ１０
８を形成する。ｐウェル１０３に開口部を有するフォト
・レジスト膜１５２を形成する。このフォト・レジスト
膜１５２をマスクにして高濃度の砒素のイオン注入を行
ない、ｐウェル１０３表面に砒素イオン注入層１４２を
形成する。このとき、ノンドープの多結晶シリコン膜パ
ターン１３９Ａにも高濃度の砒素が注入され、これは多
結晶シリコン膜パターン１５９Ａになる〔図３
（ａ）〕。
【００６１】フォト・レジスト膜１５２を除去した後、
熱処理により砒素イオン注入層１４２を活性化してｎ型
ソース・ドレイン領域１１２を形成する。この熱処理に
より、上記多結晶シリコン膜パターン１５９Ａは（高濃
度のｎ型多結晶シリコン膜からなる）ゲート電極１０９
Ａになる。この段階で熱処理を行なうのは、砒素の拡散
係数が小さく，ｎ型エミッタ領域等の形成のための熱処
理によりｎ型ソース・ドレイン領域１１２を形成するの
は好ましくないからである。ｐウェル１０３および第３
の素子形成領域（ｎ型コレクタ引き出し領域１０５）を
覆うフォト・レジスト膜１５３を形成する。このフォト
・レジスト膜１５３をマスクにして高濃度のＢＦ2 のイ
オン注入を行ない、ｎウェル１０４Ａ表面にボロン・イ
オン注入層１４３を形成する。このとき、多結晶シリコ
ン膜パターン１３９Ｂ，１３９Ｃにもそれぞれ高濃度の
ＢＦ2 が注入され、それぞれ多結晶シリコン膜パターン
１５９Ｂ，１５９Ｃになる〔図３（ｂ）〕。
熱処理により砒素イオン注入層１４２を活性化してｎ型
ソース・ドレイン領域１１２を形成する。この熱処理に
より、上記多結晶シリコン膜パターン１５９Ａは（高濃
度のｎ型多結晶シリコン膜からなる）ゲート電極１０９
Ａになる。この段階で熱処理を行なうのは、砒素の拡散
係数が小さく，ｎ型エミッタ領域等の形成のための熱処
理によりｎ型ソース・ドレイン領域１１２を形成するの
は好ましくないからである。ｐウェル１０３および第３
の素子形成領域（ｎ型コレクタ引き出し領域１０５）を
覆うフォト・レジスト膜１５３を形成する。このフォト
・レジスト膜１５３をマスクにして高濃度のＢＦ2 のイ
オン注入を行ない、ｎウェル１０４Ａ表面にボロン・イ
オン注入層１４３を形成する。このとき、多結晶シリコ
ン膜パターン１３９Ｂ，１３９Ｃにもそれぞれ高濃度の
ＢＦ2 が注入され、それぞれ多結晶シリコン膜パターン
１５９Ｂ，１５９Ｃになる〔図３（ｂ）〕。
【００６２】フォト・レジスト膜１５３を除去した後、
全面に膜厚１００〜２００ｎｍ程度の（第１の）絶縁膜
１１７（酸化シリコン膜もしくは窒化シリコン膜）を低
温（７００℃以下が好ましい）の気相成長法により形成
する。この絶縁膜１１７は、後工程で形成されるベース
電極とエミッタ電極とを絶縁分離することを目的として
いる。また、この絶縁膜１１７の成長方法が低温である
のは、この段階で多結晶シリコン膜パターン１５９Ｃか
らｎウェル１０４Ｂ（低濃度ｎ型コレクタ領域１０７
ａ）にボロンが熱拡散するのを抑制するためである。絶
縁膜１１７が窒化シリコン膜の場合には、アンモニア
（ＮＨ3 ）とジ・クロル・シラン（ＳｉＣｌ2 Ｈ2 ）と
を用いたＬＰＣＶＤにより、６００〜７００℃で形成さ
れる。また、絶縁膜１１７が酸化シリコン膜の場合の成
膜法としては、ＴＥＯＳ（Ｓｉ（ＯＣ2 Ｈ5 ）4 ）とオ
ゾン（Ｏ3 ）とを用いた４５０℃前後での常圧気相成長
法（ＡＰＣＶＤ）あるいはＴＥＯＳと酸素（Ｏ2 ）とを
用いた６５０〜７００℃でのＬＰＣＶＤ等がある。
全面に膜厚１００〜２００ｎｍ程度の（第１の）絶縁膜
１１７（酸化シリコン膜もしくは窒化シリコン膜）を低
温（７００℃以下が好ましい）の気相成長法により形成
する。この絶縁膜１１７は、後工程で形成されるベース
電極とエミッタ電極とを絶縁分離することを目的として
いる。また、この絶縁膜１１７の成長方法が低温である
のは、この段階で多結晶シリコン膜パターン１５９Ｃか
らｎウェル１０４Ｂ（低濃度ｎ型コレクタ領域１０７
ａ）にボロンが熱拡散するのを抑制するためである。絶
縁膜１１７が窒化シリコン膜の場合には、アンモニア
（ＮＨ3 ）とジ・クロル・シラン（ＳｉＣｌ2 Ｈ2 ）と
を用いたＬＰＣＶＤにより、６００〜７００℃で形成さ
れる。また、絶縁膜１１７が酸化シリコン膜の場合の成
膜法としては、ＴＥＯＳ（Ｓｉ（ＯＣ2 Ｈ5 ）4 ）とオ
ゾン（Ｏ3 ）とを用いた４５０℃前後での常圧気相成長
法（ＡＰＣＶＤ）あるいはＴＥＯＳと酸素（Ｏ2 ）とを
用いた６５０〜７００℃でのＬＰＣＶＤ等がある。
【００６３】次に、エミッタ開口部形成予定領域に開口
部を有するフォト・レジスト膜１５４を形成する。この
フォト・レジスト膜１５４をマスクにして絶縁膜１１
７，多結晶シリコン膜パターン１５９Ｃに対する異方性
エッチングを順次行ない、開口幅Ｗｃを有するエミッタ
開口部を形成する。続いて、フォト・レジスト膜１５４
をマスクにして、２００〜４００ｋｅＶ，１×１０12〜
５×１０12ｃｍ-2の燐のイオン注入を行ない、エミッタ
開口部直下のｎウェル１０４Ｂ（低濃度ｎ型コレクタ領
域１０７ａ）中に燐イオン注入層１４４ａを形成する。
さらに、フォト・レジスト膜１５４をマスクにして、５
〜２０ｋｅＶ，１×１０13〜５×１０13ｃｍ-2のボロン
のイオン注入を行ない、エミッタ開口部直下のｎウェル
１０４Ｂ（低濃度ｎ型コレクタ領域１０７ａ）表面にボ
ロン・イオン注入層１４５を形成する〔図３（ｃ）〕。
部を有するフォト・レジスト膜１５４を形成する。この
フォト・レジスト膜１５４をマスクにして絶縁膜１１
７，多結晶シリコン膜パターン１５９Ｃに対する異方性
エッチングを順次行ない、開口幅Ｗｃを有するエミッタ
開口部を形成する。続いて、フォト・レジスト膜１５４
をマスクにして、２００〜４００ｋｅＶ，１×１０12〜
５×１０12ｃｍ-2の燐のイオン注入を行ない、エミッタ
開口部直下のｎウェル１０４Ｂ（低濃度ｎ型コレクタ領
域１０７ａ）中に燐イオン注入層１４４ａを形成する。
さらに、フォト・レジスト膜１５４をマスクにして、５
〜２０ｋｅＶ，１×１０13〜５×１０13ｃｍ-2のボロン
のイオン注入を行ない、エミッタ開口部直下のｎウェル
１０４Ｂ（低濃度ｎ型コレクタ領域１０７ａ）表面にボ
ロン・イオン注入層１４５を形成する〔図３（ｃ）〕。
【００６４】フォト・レジスト膜１５４を除去した後、
全面に膜厚１００ｎｍ程度の（第２の）絶縁膜（酸化シ
リコン膜もしくは窒化シリコン膜）を例えば低温の気相
成長法で形成し、この絶縁膜をエッチ・バックしてエミ
ッタ開口部の多結晶シリコン膜パターン１５９Ｃ（およ
び絶縁膜１１７）側面に絶縁膜スペーサ１１８を形成す
る。続いて、全面にノンドープの第３の多結晶シリコン
膜を形成し、この第３の多結晶シリコン膜に高濃度の砒
素を導入し、この第３の多結晶シリコン膜をパターニン
グする。その後、それぞれの多結晶シリコン膜パターン
中のボロンおよび砒素と各種イオン注入層中のボロンお
よび燐等とを活性化するための熱処理を行なう。これに
より、多結晶シリコン膜パターン１５９Ｂは（高濃度の
ｐ型の多結晶シリコン膜からなる）ゲート電極１０９Ｂ
となり、残置されな多結晶シリコン膜パターン１５９Ｃ
は（高濃度のｐ型の多結晶シリコン膜からなる）ベース
電極１０９Ｃとなり、上記第３の多結晶シリコン膜から
なるパターンは（高濃度のｎ型の多結晶シリコン膜から
なる）エミッタ電極１２１になる。また、ボロン・イオ
ン注入層１４３は（高濃度の）ｐ型ソース・ドレイン領
域１１３となり、燐イオン注入層１４４ａは高濃度ｎ型
ＳＩＣ領域１１４ａとなり、ボロン・イオン注入層１４
５はｐ型ベース領域１１５となる。さらに、ベース電極
１０９Ｃからボロンが拡散され、ｎウェル１０４Ｂ（低
濃度ｎ型コレクタ領域１０７ａ）表面に高濃度のｐ型外
部ベース領域１１１が形成される。さらにまた、エミッ
タ電極１２１から砒素が拡散され、絶縁膜スペーサ１１
８に自己整合的にｐ型ベース領域１１５表面に高濃度の
ｎ型エミッタ領域１２２が形成される〔図１〕。
全面に膜厚１００ｎｍ程度の（第２の）絶縁膜（酸化シ
リコン膜もしくは窒化シリコン膜）を例えば低温の気相
成長法で形成し、この絶縁膜をエッチ・バックしてエミ
ッタ開口部の多結晶シリコン膜パターン１５９Ｃ（およ
び絶縁膜１１７）側面に絶縁膜スペーサ１１８を形成す
る。続いて、全面にノンドープの第３の多結晶シリコン
膜を形成し、この第３の多結晶シリコン膜に高濃度の砒
素を導入し、この第３の多結晶シリコン膜をパターニン
グする。その後、それぞれの多結晶シリコン膜パターン
中のボロンおよび砒素と各種イオン注入層中のボロンお
よび燐等とを活性化するための熱処理を行なう。これに
より、多結晶シリコン膜パターン１５９Ｂは（高濃度の
ｐ型の多結晶シリコン膜からなる）ゲート電極１０９Ｂ
となり、残置されな多結晶シリコン膜パターン１５９Ｃ
は（高濃度のｐ型の多結晶シリコン膜からなる）ベース
電極１０９Ｃとなり、上記第３の多結晶シリコン膜から
なるパターンは（高濃度のｎ型の多結晶シリコン膜から
なる）エミッタ電極１２１になる。また、ボロン・イオ
ン注入層１４３は（高濃度の）ｐ型ソース・ドレイン領
域１１３となり、燐イオン注入層１４４ａは高濃度ｎ型
ＳＩＣ領域１１４ａとなり、ボロン・イオン注入層１４
５はｐ型ベース領域１１５となる。さらに、ベース電極
１０９Ｃからボロンが拡散され、ｎウェル１０４Ｂ（低
濃度ｎ型コレクタ領域１０７ａ）表面に高濃度のｐ型外
部ベース領域１１１が形成される。さらにまた、エミッ
タ電極１２１から砒素が拡散され、絶縁膜スペーサ１１
８に自己整合的にｐ型ベース領域１１５表面に高濃度の
ｎ型エミッタ領域１２２が形成される〔図１〕。
【００６５】なお、上記絶縁膜スペーサ１１８を構成す
る（第２の）絶縁膜の形成方法は、低温の気相成長法に
限定されるものではなく、高温の気相成長法でもよい。
例えば、この絶縁膜がＨＴＯ膜からなる場合、これはモ
ノ・シランと亜酸化窒素（Ｎ2 Ｏ）とを用いたＬＰＣＶ
Ｄによる形成される。この場合には、この第３の絶縁膜
の形成とともにゲート電極１０９Ｂ，ベース電極１０９
Ｃ，ｐ型外部ベース領域１１１，ｐ型ソース・ドレイン
領域１１３，高濃度ｎ型ＳＩＣ領域１１４ａおよびｐ型
ベース領域１１５が形成される。このような方法では、
ｎ型エミッタ領域１２２の接合の深さの制御が容易にな
る。また、エミッタ電極１２１の形成方法も上記の方法
に限定されるものではない。ノンドープの非晶質シリコ
ン膜に砒素もしくは燐をドーピングしてこれをパターニ
ングする，砒素もしくは燐がドーピングされた非晶質シ
リコン膜あるいは多結晶シリコン膜をパターニングする
等の方法もあり、エミッタ電極になった段階でｎ型の多
結晶シリコン膜になっていればよい。
る（第２の）絶縁膜の形成方法は、低温の気相成長法に
限定されるものではなく、高温の気相成長法でもよい。
例えば、この絶縁膜がＨＴＯ膜からなる場合、これはモ
ノ・シランと亜酸化窒素（Ｎ2 Ｏ）とを用いたＬＰＣＶ
Ｄによる形成される。この場合には、この第３の絶縁膜
の形成とともにゲート電極１０９Ｂ，ベース電極１０９
Ｃ，ｐ型外部ベース領域１１１，ｐ型ソース・ドレイン
領域１１３，高濃度ｎ型ＳＩＣ領域１１４ａおよびｐ型
ベース領域１１５が形成される。このような方法では、
ｎ型エミッタ領域１２２の接合の深さの制御が容易にな
る。また、エミッタ電極１２１の形成方法も上記の方法
に限定されるものではない。ノンドープの非晶質シリコ
ン膜に砒素もしくは燐をドーピングしてこれをパターニ
ングする，砒素もしくは燐がドーピングされた非晶質シ
リコン膜あるいは多結晶シリコン膜をパターニングする
等の方法もあり、エミッタ電極になった段階でｎ型の多
結晶シリコン膜になっていればよい。
【００６６】上記第１の実施の形態によるＢｉ−ＣＭＯ
Ｓ半導体装置の製造方法では、フォト・リソグラフィ工
程の回数は、以上に説明したように従来と同じ回数であ
る。本実施の形態によれば、ベース開口部を形成するフ
ォト・リソグラフィ工程に工夫を加えることにより、目
的のＢｉ−ＣＭＯＳ半導体装置を製造することを可能に
している。すなわち、このフォト・リソグラフィ工程
は、次のようになっている。ゲート酸化膜１０６を形成
し、ノンドープの多結晶シリコン膜１２９を形成し、さ
らにＰＳＧ膜を形成した後、フォト・レジスト膜１３６
をマスクにしてＰＳＧ膜と多結晶シリコン膜１２９との
異方性エッチングを行ない、ゲート酸化膜１０６をバッ
ファード弗酸によりエッチングして開口幅Ｗａのベース
開口部を形成する際にＰＳＧ膜をアンダー・カットして
ＰＳＧ膜１３１Ａを残置する。このフォト・リソグラフ
ィ工程（フォト・レジスト膜１３６を除去した）後、新
たなフォト・リソグラフィ工程を加えることなく、ボロ
ン・イオン注入層１３７ａの形成，低濃度ｎ型コレクタ
領域１０７ａの形成が行なわれる。
Ｓ半導体装置の製造方法では、フォト・リソグラフィ工
程の回数は、以上に説明したように従来と同じ回数であ
る。本実施の形態によれば、ベース開口部を形成するフ
ォト・リソグラフィ工程に工夫を加えることにより、目
的のＢｉ−ＣＭＯＳ半導体装置を製造することを可能に
している。すなわち、このフォト・リソグラフィ工程
は、次のようになっている。ゲート酸化膜１０６を形成
し、ノンドープの多結晶シリコン膜１２９を形成し、さ
らにＰＳＧ膜を形成した後、フォト・レジスト膜１３６
をマスクにしてＰＳＧ膜と多結晶シリコン膜１２９との
異方性エッチングを行ない、ゲート酸化膜１０６をバッ
ファード弗酸によりエッチングして開口幅Ｗａのベース
開口部を形成する際にＰＳＧ膜をアンダー・カットして
ＰＳＧ膜１３１Ａを残置する。このフォト・リソグラフ
ィ工程（フォト・レジスト膜１３６を除去した）後、新
たなフォト・リソグラフィ工程を加えることなく、ボロ
ン・イオン注入層１３７ａの形成，低濃度ｎ型コレクタ
領域１０７ａの形成が行なわれる。
【００６７】Ｂｉ−ＣＭＯＳ半導体装置の断面模式図で
ある図６を参照すると、本発明の第２の実施の形態のＢ
ｉ−ＣＭＯＳ半導体装置は、上記第１の実施の形態のＢ
ｉ−ＣＭＯＳ半導体装置に比べると、カーク効果を抑制
するための高濃度ｎ型ＳＩＣ領域１１４ｂの構造に特徴
がある。すなわち、高濃度ｎ型ＳＩＣ領域１１４ｂは、
ｐ型ベース領域１１５の底面のみならずｐ型外部ベース
領域１１１の底面にも直接に接触している。
ある図６を参照すると、本発明の第２の実施の形態のＢ
ｉ−ＣＭＯＳ半導体装置は、上記第１の実施の形態のＢ
ｉ−ＣＭＯＳ半導体装置に比べると、カーク効果を抑制
するための高濃度ｎ型ＳＩＣ領域１１４ｂの構造に特徴
がある。すなわち、高濃度ｎ型ＳＩＣ領域１１４ｂは、
ｐ型ベース領域１１５の底面のみならずｐ型外部ベース
領域１１１の底面にも直接に接触している。
【００６８】本実施の形態ではコレクタ−ベース間の接
合容量が上記第１の実施の形態より多少増大するもの
の、本実施の形態には上記第１の実施の形態に比べて以
下の効果がある。高電流領域では、ｎ型エミッタ領域１
２２端部の電流密度が高くなるエミッタ・クラウディン
グ効果が知られている。このため、本実施の形態のよう
に、高濃度ｎ型ＳＩＣ領域１１４ｂをｎ型エミッタ領域
１２２直下の領域より広げることにより、高電流領域で
のｆT 低下の抑制は上記第１の実施の形態より容易にな
る。Ｂｉ−ＣＭＯＳ半導体装置におけるバイポーラ・ト
ランジスタは高電流領域で動作するため、このような構
造の方が有利になる。
合容量が上記第１の実施の形態より多少増大するもの
の、本実施の形態には上記第１の実施の形態に比べて以
下の効果がある。高電流領域では、ｎ型エミッタ領域１
２２端部の電流密度が高くなるエミッタ・クラウディン
グ効果が知られている。このため、本実施の形態のよう
に、高濃度ｎ型ＳＩＣ領域１１４ｂをｎ型エミッタ領域
１２２直下の領域より広げることにより、高電流領域で
のｆT 低下の抑制は上記第１の実施の形態より容易にな
る。Ｂｉ−ＣＭＯＳ半導体装置におけるバイポーラ・ト
ランジスタは高電流領域で動作するため、このような構
造の方が有利になる。
【００６９】また、本実施の形態では、上記第１の実施
の形態と同様に、ゲート酸化膜１０６を介したベース電
極１０９Ｃ直下のｎウェル１０４Ｂには低濃度ｎ型コレ
クタ領域１０７ｂが設けられている。このため、本実施
の形態も上記第１の実施の形態と同様に、コレクタ−ベ
ース間の耐圧劣化の抑制と寄生ＭＯＳ容量の低減とが容
易になる。
の形態と同様に、ゲート酸化膜１０６を介したベース電
極１０９Ｃ直下のｎウェル１０４Ｂには低濃度ｎ型コレ
クタ領域１０７ｂが設けられている。このため、本実施
の形態も上記第１の実施の形態と同様に、コレクタ−ベ
ース間の耐圧劣化の抑制と寄生ＭＯＳ容量の低減とが容
易になる。
【００７０】Ｂｉ−ＣＭＯＳ半導体装置の製造工程の断
面模式図である図７および図８と図６とを併せて参照す
ると、上記第２の実施の形態のＢｉ−ＣＭＯＳ半導体装
置は次のとおりに形成される。
面模式図である図７および図８と図６とを併せて参照す
ると、上記第２の実施の形態のＢｉ−ＣＭＯＳ半導体装
置は次のとおりに形成される。
【００７１】まず、ｐ型シリコン基板１０１の表面の素
子分離領域にフィールド酸化膜１０２を形成し、それぞ
れ所要の領域にｐウェル１０３，ｎウェル１０４Ａ，１
０４Ｂを形成する。ｐウェル１０３表面には第１の素子
形成領域が、ｎウェル１０４Ａ表面には第２の素子形成
領域が、ｎウェル１０４Ｂ表面には第３並びに第４の素
子形成領域が、それぞれフィールド酸化膜１０２に囲ま
れて形成される。さらに、第３の素子形成領域のｎウェ
ル１０４Ｂの表面に高濃度のｎ型コレクタ引き出し領域
１０５を形成し、第１，第２，第３および第４の素子形
成領域の表面にそれぞれゲート酸化膜１０６を形成し、
全面にノンドープの第１の多結晶シリコン膜１２９，Ｐ
ＳＧ膜１３１を形成する。このＰＳＧ膜１３１上に、第
４の素子形成領域のベース開口部予定領域に開口部を有
する（第１の）フォト・レジスト膜１３６を形成する。
このフォト・レジスト膜１３６をマスクにして、ＰＳＧ
膜および多結晶シリコン膜１２９を順次異方性エッチン
グする。このときの開口幅はＷａである。この工程まで
は、上記第１の実施の形態と同様である。続いて、フォ
ト・レジスト膜１３６をマスクにして、２００〜４００
ｋｅＶ，１×１０12〜５×１０12ｃｍ-2の燐のイオン注
入を行ない、ベース開口部形成予定領域直下のｎウェル
１０４Ｂ中に燐イオン注入層１４４ｂを形成する〔図７
（ａ）〕。
子分離領域にフィールド酸化膜１０２を形成し、それぞ
れ所要の領域にｐウェル１０３，ｎウェル１０４Ａ，１
０４Ｂを形成する。ｐウェル１０３表面には第１の素子
形成領域が、ｎウェル１０４Ａ表面には第２の素子形成
領域が、ｎウェル１０４Ｂ表面には第３並びに第４の素
子形成領域が、それぞれフィールド酸化膜１０２に囲ま
れて形成される。さらに、第３の素子形成領域のｎウェ
ル１０４Ｂの表面に高濃度のｎ型コレクタ引き出し領域
１０５を形成し、第１，第２，第３および第４の素子形
成領域の表面にそれぞれゲート酸化膜１０６を形成し、
全面にノンドープの第１の多結晶シリコン膜１２９，Ｐ
ＳＧ膜１３１を形成する。このＰＳＧ膜１３１上に、第
４の素子形成領域のベース開口部予定領域に開口部を有
する（第１の）フォト・レジスト膜１３６を形成する。
このフォト・レジスト膜１３６をマスクにして、ＰＳＧ
膜および多結晶シリコン膜１２９を順次異方性エッチン
グする。このときの開口幅はＷａである。この工程まで
は、上記第１の実施の形態と同様である。続いて、フォ
ト・レジスト膜１３６をマスクにして、２００〜４００
ｋｅＶ，１×１０12〜５×１０12ｃｍ-2の燐のイオン注
入を行ない、ベース開口部形成予定領域直下のｎウェル
１０４Ｂ中に燐イオン注入層１４４ｂを形成する〔図７
（ａ）〕。
【００７２】再びこのフォト・レジスト膜１３６をマス
クにして、ゲート酸化膜１０６に対してバッファード弗
酸による等方性エッチングを行ない、ベース開口部を完
成する。このとき、第４の素子形成領域に残置されるゲ
ート酸化膜１０６の幅は、例えば０．２μｍ程度にな
る。またこの等方性エッチング（ウェット・エッチン
グ）に際して、ＰＳＧ膜１３１のアンダー・カントが行
なわれ、ＰＳＧ膜の開口幅はＷｂとなり、ＰＳＧ膜１３
１Ａが残置される〔図７（ｂ）〕。
クにして、ゲート酸化膜１０６に対してバッファード弗
酸による等方性エッチングを行ない、ベース開口部を完
成する。このとき、第４の素子形成領域に残置されるゲ
ート酸化膜１０６の幅は、例えば０．２μｍ程度にな
る。またこの等方性エッチング（ウェット・エッチン
グ）に際して、ＰＳＧ膜１３１のアンダー・カントが行
なわれ、ＰＳＧ膜の開口幅はＷｂとなり、ＰＳＧ膜１３
１Ａが残置される〔図７（ｂ）〕。
【００７３】フォト・レジスト膜１３６を除去した後、
ＰＳＧ膜１３１Ａをマスクにして３０〜５０ｋｅＶ，５
×１０11〜５×１０12ｃｍ-2の条件でボロンのイオン注
入を行ない、さらに６０〜１００ｋｅＶ，５×１０11〜
５×１０12ｃｍ-2の条件で再度ボロンのイオン注入を行
なう。これにより、第４の素子形成領域のｎウェル１０
４Ｂ中に、ボロン・イオン注入層１３７ｂが形成される
〔図７（ｃ）〕。
ＰＳＧ膜１３１Ａをマスクにして３０〜５０ｋｅＶ，５
×１０11〜５×１０12ｃｍ-2の条件でボロンのイオン注
入を行ない、さらに６０〜１００ｋｅＶ，５×１０11〜
５×１０12ｃｍ-2の条件で再度ボロンのイオン注入を行
なう。これにより、第４の素子形成領域のｎウェル１０
４Ｂ中に、ボロン・イオン注入層１３７ｂが形成される
〔図７（ｃ）〕。
【００７４】次に、稀弗酸によりＰＳＧ膜１３１Ａを選
択的にエッチング除去する。熱処理により燐イオン注入
層１４４ｂおよびボロン・イオン注入層１３７ａを活性
化して、高濃度ｎ型ＳＩＣ領域１１４ｂおよび低濃度ｎ
型コレクタ領域１０７ｂを形成する。全面にノンドープ
の第２の多結晶シリコン膜を堆積し、結果としてこの多
結晶シリコン膜と上記多結晶シリコン膜１２９とが積層
されたノンドープの多結晶シリコン膜１３９を形成する
〔図７（ｄ）〕。なお本実施の形態においても、第２の
多結晶シリコン膜の形成は、ＬＰＣＶＤにより行なうの
が好ましい。
択的にエッチング除去する。熱処理により燐イオン注入
層１４４ｂおよびボロン・イオン注入層１３７ａを活性
化して、高濃度ｎ型ＳＩＣ領域１１４ｂおよび低濃度ｎ
型コレクタ領域１０７ｂを形成する。全面にノンドープ
の第２の多結晶シリコン膜を堆積し、結果としてこの多
結晶シリコン膜と上記多結晶シリコン膜１２９とが積層
されたノンドープの多結晶シリコン膜１３９を形成する
〔図７（ｄ）〕。なお本実施の形態においても、第２の
多結晶シリコン膜の形成は、ＬＰＣＶＤにより行なうの
が好ましい。
【００７５】続いて、上記第１の実施の形態と同様に、
この多結晶シリコン膜１３９をパターニングして、多結
晶シリコン膜パターン１３９Ａ，１３９Ｂ，１３９Ｃを
形成する。多結晶シリコン膜パターン１３９Ａは、０．
４μｍ程度の幅を有し，第１の素子形成領域を横断する
ようにｐウェル１０３上に形成される。多結晶シリコン
膜パターン１３９Ｂは、０．５μｍ程度の幅を有し，第
２の素子形成領域を横断するようにｎウェル１０４Ａ上
に形成される。多結晶シリコン膜パターン１３９Ｃは、
ベース開口部を含めて第４の素子形成領域（高濃度ｎ型
ＳＩＣ領域１１４ｂおよび低濃度ｎ型コレクタ領域１０
７ｂ）を覆うようにｎウェル１０４Ｂ上に形成される
〔図８（ａ）〕。
この多結晶シリコン膜１３９をパターニングして、多結
晶シリコン膜パターン１３９Ａ，１３９Ｂ，１３９Ｃを
形成する。多結晶シリコン膜パターン１３９Ａは、０．
４μｍ程度の幅を有し，第１の素子形成領域を横断する
ようにｐウェル１０３上に形成される。多結晶シリコン
膜パターン１３９Ｂは、０．５μｍ程度の幅を有し，第
２の素子形成領域を横断するようにｎウェル１０４Ａ上
に形成される。多結晶シリコン膜パターン１３９Ｃは、
ベース開口部を含めて第４の素子形成領域（高濃度ｎ型
ＳＩＣ領域１１４ｂおよび低濃度ｎ型コレクタ領域１０
７ｂ）を覆うようにｎウェル１０４Ｂ上に形成される
〔図８（ａ）〕。
【００７６】次に、絶縁膜（酸化シリコン膜もしくは窒
化シリコン膜）の形成とこの絶縁膜のエッチ・バックと
により、多結晶シリコン膜パターン１３９Ａ，１３９
Ｂ，１３９Ｃの側面にそれぞれ絶縁膜スペーサ１０８を
形成する。ｐウェル１０３に開口部を有するフォト・レ
ジスト膜１５２を形成する。このフォト・レジスト膜１
５２をマスクにして高濃度の砒素のイオン注入を行な
い、ｐウェル１０３表面に砒素イオン注入層１４２を形
成する。このとき、ノンドープの多結晶シリコン膜パタ
ーン１３９Ａにも高濃度の砒素が注入され、これは多結
晶シリコン膜パターン１５９Ａになる〔図８（ｂ）〕。
化シリコン膜）の形成とこの絶縁膜のエッチ・バックと
により、多結晶シリコン膜パターン１３９Ａ，１３９
Ｂ，１３９Ｃの側面にそれぞれ絶縁膜スペーサ１０８を
形成する。ｐウェル１０３に開口部を有するフォト・レ
ジスト膜１５２を形成する。このフォト・レジスト膜１
５２をマスクにして高濃度の砒素のイオン注入を行な
い、ｐウェル１０３表面に砒素イオン注入層１４２を形
成する。このとき、ノンドープの多結晶シリコン膜パタ
ーン１３９Ａにも高濃度の砒素が注入され、これは多結
晶シリコン膜パターン１５９Ａになる〔図８（ｂ）〕。
【００７７】フォト・レジスト膜１５２を除去した後、
熱処理により砒素イオン注入層１４２を活性化してｎ型
ソース・ドレイン領域１１２を形成する。この熱処理に
より、上記多結晶シリコン膜パターン１５９Ａは（高濃
度のｎ型多結晶シリコン膜からなる）ゲート電極１０９
Ａになる。ｐウェル１０３および第３の素子形成領域
（ｎ型コレクタ引き出し領域１０５）を覆うフォト・レ
ジスト膜１５３を形成する。このフォト・レジスト膜１
５３をマスクにして高濃度のＢＦ2 のイオン注入を行な
い、ｎウェル１０４Ａ表面にボロン・イオン注入層１４
３を形成する。このとき、多結晶シリコン膜パターン１
３９Ｂ，１３９Ｃにもそれぞれ高濃度のＢＦ2 が注入さ
れ、それぞれ多結晶シリコン膜パターン１５９Ｂ，１５
９Ｃになる〔図８（ｃ）〕。
熱処理により砒素イオン注入層１４２を活性化してｎ型
ソース・ドレイン領域１１２を形成する。この熱処理に
より、上記多結晶シリコン膜パターン１５９Ａは（高濃
度のｎ型多結晶シリコン膜からなる）ゲート電極１０９
Ａになる。ｐウェル１０３および第３の素子形成領域
（ｎ型コレクタ引き出し領域１０５）を覆うフォト・レ
ジスト膜１５３を形成する。このフォト・レジスト膜１
５３をマスクにして高濃度のＢＦ2 のイオン注入を行な
い、ｎウェル１０４Ａ表面にボロン・イオン注入層１４
３を形成する。このとき、多結晶シリコン膜パターン１
３９Ｂ，１３９Ｃにもそれぞれ高濃度のＢＦ2 が注入さ
れ、それぞれ多結晶シリコン膜パターン１５９Ｂ，１５
９Ｃになる〔図８（ｃ）〕。
【００７８】フォト・レジスト膜１５３を除去した後、
上記第１の実施の形態と同様の方法により、全面に（第
１の）絶縁膜１１７（酸化シリコン膜もしくは窒化シリ
コン膜）を低温（７００℃以下が好ましい）の気相成長
法により形成する。エミッタ開口部形成予定領域に開口
部を有するフォト・レジスト膜１５４を形成する。この
フォト・レジスト膜１５４をマスクにして絶縁膜１１
７，多結晶シリコン膜パターン１５９Ｃに対する異方性
エッチングを順次行ない、開口幅Ｗｃを有するエミッタ
開口部を形成する。続いて、フォト・レジスト膜１５４
をマスクにして、５〜２０ｋｅＶ，１×１０13〜５×１
０13ｃｍ-2のボロンのイオン注入を行ない、エミッタ開
口部直下のｎウェル１０４Ｂ（高濃度ｎ型ＳＩＣ領域１
１４ｂ）表面にボロン・イオン注入層１４５を形成する
〔図８（ｄ）〕。
上記第１の実施の形態と同様の方法により、全面に（第
１の）絶縁膜１１７（酸化シリコン膜もしくは窒化シリ
コン膜）を低温（７００℃以下が好ましい）の気相成長
法により形成する。エミッタ開口部形成予定領域に開口
部を有するフォト・レジスト膜１５４を形成する。この
フォト・レジスト膜１５４をマスクにして絶縁膜１１
７，多結晶シリコン膜パターン１５９Ｃに対する異方性
エッチングを順次行ない、開口幅Ｗｃを有するエミッタ
開口部を形成する。続いて、フォト・レジスト膜１５４
をマスクにして、５〜２０ｋｅＶ，１×１０13〜５×１
０13ｃｍ-2のボロンのイオン注入を行ない、エミッタ開
口部直下のｎウェル１０４Ｂ（高濃度ｎ型ＳＩＣ領域１
１４ｂ）表面にボロン・イオン注入層１４５を形成する
〔図８（ｄ）〕。
【００７９】フォト・レジスト膜１５４を除去した後、
全面に膜厚１００ｎｍ程度の（第２の）絶縁膜（酸化シ
リコン膜もしくは窒化シリコン膜）を例えば低温の気相
成長法で形成し、この絶縁膜をエッチ・バックしてエミ
ッタ開口部の多結晶シリコン膜パターン１５９Ｃ（およ
び絶縁膜１１７）側面に絶縁膜スペーサ１１８を形成す
る。続いて、全面にノンドープの第３の多結晶シリコン
膜を形成し、この第３の多結晶シリコン膜に高濃度の砒
素を導入し、この第３の多結晶シリコン膜をパターニン
グする。その後、それぞれの多結晶シリコン膜パターン
中のボロンおよび砒素と各種イオン注入層中のボロンお
よび燐等とを活性化するための熱処理を行なう。これに
より、多結晶シリコン膜パターン１５９Ｂは（高濃度の
ｐ型の多結晶シリコン膜からなる）ゲート電極１０９Ｂ
となり、残置された多結晶シリコン膜パターン１５９Ｃ
は（高濃度のｐ型の多結晶シリコン膜からなる）ベース
電極１０９Ｃとなり、上記第３の多結晶シリコン膜から
なるパターンは（高濃度のｎ型の多結晶シリコン膜から
なる）エミッタ電極１２１になる。また、ボロン・イオ
ン注入層１４３は（高濃度の）ｐ型ソース・ドレイン領
域１１３となり、ボロン・イオン注入層１４５はｐ型ベ
ース領域１１５となる。さらに、ベース電極１０９Ｃか
らボロンが拡散され、ｎウェル１０４Ｂ（高濃度ｎ型Ｓ
ＩＣ領域１１４ｂ）表面に高濃度のｐ型外部ベース領域
１１１が形成される。さらにまた、エミッタ電極１２１
から砒素が拡散され、絶縁膜スペーサ１１８に自己整合
的にｐ型ベース領域１１５表面に高濃度のｎ型エミッタ
領域１２２が形成される〔図６〕。
全面に膜厚１００ｎｍ程度の（第２の）絶縁膜（酸化シ
リコン膜もしくは窒化シリコン膜）を例えば低温の気相
成長法で形成し、この絶縁膜をエッチ・バックしてエミ
ッタ開口部の多結晶シリコン膜パターン１５９Ｃ（およ
び絶縁膜１１７）側面に絶縁膜スペーサ１１８を形成す
る。続いて、全面にノンドープの第３の多結晶シリコン
膜を形成し、この第３の多結晶シリコン膜に高濃度の砒
素を導入し、この第３の多結晶シリコン膜をパターニン
グする。その後、それぞれの多結晶シリコン膜パターン
中のボロンおよび砒素と各種イオン注入層中のボロンお
よび燐等とを活性化するための熱処理を行なう。これに
より、多結晶シリコン膜パターン１５９Ｂは（高濃度の
ｐ型の多結晶シリコン膜からなる）ゲート電極１０９Ｂ
となり、残置された多結晶シリコン膜パターン１５９Ｃ
は（高濃度のｐ型の多結晶シリコン膜からなる）ベース
電極１０９Ｃとなり、上記第３の多結晶シリコン膜から
なるパターンは（高濃度のｎ型の多結晶シリコン膜から
なる）エミッタ電極１２１になる。また、ボロン・イオ
ン注入層１４３は（高濃度の）ｐ型ソース・ドレイン領
域１１３となり、ボロン・イオン注入層１４５はｐ型ベ
ース領域１１５となる。さらに、ベース電極１０９Ｃか
らボロンが拡散され、ｎウェル１０４Ｂ（高濃度ｎ型Ｓ
ＩＣ領域１１４ｂ）表面に高濃度のｐ型外部ベース領域
１１１が形成される。さらにまた、エミッタ電極１２１
から砒素が拡散され、絶縁膜スペーサ１１８に自己整合
的にｐ型ベース領域１１５表面に高濃度のｎ型エミッタ
領域１２２が形成される〔図６〕。
【００８０】上記第２の実施の形態によるＢｉ−ＣＭＯ
Ｓ半導体装置の製造方法も上記第１の実施の形態による
製造方法と同様に、フォト・リソグラフィ工程の回数を
増加させることなく、目的のＢｉ−ＣＭＯＳ半導体装置
を製造することが可能である。さらに本実施の形態で
は、ベース開口部を形成するためのフォト・リソグラフ
ィ工程に関連して、初期の段階で深さの深い高濃度ｎ型
ＳＩＣ領域１１４ｂを形成している。そのため、本実施
の形態による製造方法では、上記第１の実施の形態によ
る製造方法に比べて、接合の深さの浅い拡散層（ｎ型ソ
ース・ドレイン領域１１２，ｐ型ソース・ドレイン領域
１１３，ｐ型ベース領域１１５，ｐ型外部ベース領域１
１１およびｎ型エミッタ領域１２２等）の形成制御が容
易であるという利点を有している。
Ｓ半導体装置の製造方法も上記第１の実施の形態による
製造方法と同様に、フォト・リソグラフィ工程の回数を
増加させることなく、目的のＢｉ−ＣＭＯＳ半導体装置
を製造することが可能である。さらに本実施の形態で
は、ベース開口部を形成するためのフォト・リソグラフ
ィ工程に関連して、初期の段階で深さの深い高濃度ｎ型
ＳＩＣ領域１１４ｂを形成している。そのため、本実施
の形態による製造方法では、上記第１の実施の形態によ
る製造方法に比べて、接合の深さの浅い拡散層（ｎ型ソ
ース・ドレイン領域１１２，ｐ型ソース・ドレイン領域
１１３，ｐ型ベース領域１１５，ｐ型外部ベース領域１
１１およびｎ型エミッタ領域１２２等）の形成制御が容
易であるという利点を有している。
【００８１】
【発明の効果】以上説明したように本発明のＢｉ−ＣＭ
ＯＳ半導体装置は、ベース電極とエミッタ電極とが自己
整合的に構成され，ベース電極に接続されるｎウェル表
面に設けられたｐ型外部ベース領域の外周にゲート酸化
膜が存在するｎｐｎ型のバイポーラ・トランジスタにお
いて、ゲート酸化膜を介してベース電極直下のｎウェル
表面にはこのｎウェルの不純物濃度より低い不純物濃度
を有する低濃度ｎ型コレクタ領域が設けられている。こ
のため、本発明のＢｉ−ＣＭＯＳ半導体装置では、カー
ク効果の抑制およびコレクタ−ベース間の耐圧劣化の抑
制とコレクタ−ベース間の寄生容量の抑制とが容易にな
る。
ＯＳ半導体装置は、ベース電極とエミッタ電極とが自己
整合的に構成され，ベース電極に接続されるｎウェル表
面に設けられたｐ型外部ベース領域の外周にゲート酸化
膜が存在するｎｐｎ型のバイポーラ・トランジスタにお
いて、ゲート酸化膜を介してベース電極直下のｎウェル
表面にはこのｎウェルの不純物濃度より低い不純物濃度
を有する低濃度ｎ型コレクタ領域が設けられている。こ
のため、本発明のＢｉ−ＣＭＯＳ半導体装置では、カー
ク効果の抑制およびコレクタ−ベース間の耐圧劣化の抑
制とコレクタ−ベース間の寄生容量の抑制とが容易にな
る。
【００８２】また、本発明のＢｉ−ＣＭＯＳ半導体装置
の製造方法によれば、特段のフォト・リソグラフィ工程
を設けることなく、ベース開口部を形成するためのフォ
ト・リソグラフィ工程において上記低濃度ｎ型コレクタ
領域を形成することが可能となる。
の製造方法によれば、特段のフォト・リソグラフィ工程
を設けることなく、ベース開口部を形成するためのフォ
ト・リソグラフィ工程において上記低濃度ｎ型コレクタ
領域を形成することが可能となる。
【図１】本発明の第１の実施の形態の断面模式図であ
る。
る。
【図２】上記第１の実施の形態の製造工程の断面模式図
である。
である。
【図３】上記第１の実施の形態の製造工程の断面模式図
である。
である。
【図４】上記第１の実施の形態の効果を説明するための
図であり、寄生ＭＯＳ効果を説明するためのエネルギー
・バンド図である。
図であり、寄生ＭＯＳ効果を説明するためのエネルギー
・バンド図である。
【図５】上記第１の実施の形態の効果を説明するための
図であり、寄生ＭＯＳのＣ−Ｖ特性のグラフである。
図であり、寄生ＭＯＳのＣ−Ｖ特性のグラフである。
【図６】本発明の第２の実施の形態の断面模式図であ
る。
る。
【図７】上記第２の実施の形態の製造工程の断面模式図
である。
である。
【図８】上記第２の実施の形態の製造工程の断面模式図
である。
である。
【図９】従来のＢｉ−ＣＭＯＳ半導体装置の断面模式図
である。
である。
【図１０】上記従来のＢｉ−ＣＭＯＳ半導体装置の製造
工程の断面模式図である。
工程の断面模式図である。
【図１１】上記従来のＢｉ−ＣＭＯＳ半導体装置の製造
工程の断面模式図である。
工程の断面模式図である。
【図１２】上記従来のＢｉ−ＣＭＯＳ半導体装置の問題
点を説明するための図であり、寄生ＭＯＳ効果を説明す
るためのエネルギー・バンド図である。
点を説明するための図であり、寄生ＭＯＳ効果を説明す
るためのエネルギー・バンド図である。
【図１３】上記従来のＢｉ−ＣＭＯＳ半導体装置の問題
点を説明するための図であり、寄生ＭＯＳのＣ−Ｖ特性
のグラフである。
点を説明するための図であり、寄生ＭＯＳのＣ−Ｖ特性
のグラフである。
１０１，２０１ ｐ型シリコン基板 １０２，２０２ フィールド酸化膜 １０３，２０３ ｐウェル １０４Ａ，１０４Ｂ，２０４Ａ，２０４Ｂ ｎウェル １０５，２０５ ｎ型コレクタ引き出し領域 １０６，２０６ ゲート酸化膜 １０７ａ，１０７ｂ 低濃度ｎ型コレクタ領域 １０８，１１８，２０８，２２８ 絶縁膜スペーサ １０９Ａ，１０９Ｂ，２０９Ａ，２０９Ｂ ゲート電
極 １０９Ｃ，２０９Ｃ ベース電極 １１１，２１１ ｐ型外部ベース領域 １１２，２１２ ｎ型ソース・ドレイン領域 １１３，２１３ ｐ型ソース・ドレイン領域 １１４ａ，１１４ｂ，２１４ 高濃度ｎ型ＳＩＣ領域 １１５，２１５ ｐ型ベース領域 １１７，２１７ 絶縁膜 １２１，２２１ エミッタ電極 １２２，２２２ ｎ型エミッタ領域 １２９，１３９，２２９，２３９ 多結晶シリコン膜 １３１，１３１Ａ ＰＳＧ膜 １３６，１５２，１５３，１５４，２３６，２５２，２
５３，２５４ フォト・レジスト膜 １３７ａ，１３７ｂ，１４３，１４５，２４３，２４５
ボロン・イオン注入層 １３９Ａ，１３９Ｂ，１３９Ｃ，１５９Ａ，１５９Ｂ，
１５９Ｃ，２３９Ａ，２３９Ｂ，２３９Ｃ，２５９Ａ，
２５９Ｂ，２５９Ｃ 多結晶シリコン膜パターン １４２，２４２ 砒素イオン注入層 １４４ａ，１４４ｂ，２４４ 燐イオン注入層 Ｗａ，Ｗｂ，Ｗｃ 開口幅
極 １０９Ｃ，２０９Ｃ ベース電極 １１１，２１１ ｐ型外部ベース領域 １１２，２１２ ｎ型ソース・ドレイン領域 １１３，２１３ ｐ型ソース・ドレイン領域 １１４ａ，１１４ｂ，２１４ 高濃度ｎ型ＳＩＣ領域 １１５，２１５ ｐ型ベース領域 １１７，２１７ 絶縁膜 １２１，２２１ エミッタ電極 １２２，２２２ ｎ型エミッタ領域 １２９，１３９，２２９，２３９ 多結晶シリコン膜 １３１，１３１Ａ ＰＳＧ膜 １３６，１５２，１５３，１５４，２３６，２５２，２
５３，２５４ フォト・レジスト膜 １３７ａ，１３７ｂ，１４３，１４５，２４３，２４５
ボロン・イオン注入層 １３９Ａ，１３９Ｂ，１３９Ｃ，１５９Ａ，１５９Ｂ，
１５９Ｃ，２３９Ａ，２３９Ｂ，２３９Ｃ，２５９Ａ，
２５９Ｂ，２５９Ｃ 多結晶シリコン膜パターン １４２，２４２ 砒素イオン注入層 １４４ａ，１４４ｂ，２４４ 燐イオン注入層 Ｗａ，Ｗｂ，Ｗｃ 開口幅
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/06 H01L 29/72
Claims (6)
- 【請求項１】 ｐ型シリコン基板表面の第１，第２，第
３および第４の素子形成領域を囲む領域にフィールド酸
化膜を形成し、該第１の素子形成領域を含んだ該ｐ型シ
リコン基板表面にｐウェルを形成し、該第２の素子形成
領域を含んだ該ｐ型シリコン基板表面と該第３並びに第
４の素子形成領域を含んだ該ｐ型シリコン基板表面とに
それぞれ第１のｎウェルと第２のｎウェルとを形成する
工程と、 前記第３の素子形成領域に自己整合的にｎ型コレクタ引
き出し領域を形成する工程と、 前記第１，第２，第３および第４の素子形成領域表面に
ゲート酸化膜を形成し、全面にノンドープの第１の多結
晶シリコン膜とＰＳＧ膜とを順次を形成する工程と、 前記第４の素子形成領域上において該第４の素子形成領
より狭い開口部を有し，該第４の素子形成領域表面にお
ける前記ゲート酸化膜を前記フィールド酸化膜の端部か
ら所要の幅で覆う第１のフォト・レジスト膜を形成する
工程と、 前記第１のフォト・レジスト膜をマスクにして、前記Ｐ
ＳＧ膜，第１の多結晶シリコン膜を順次異方性エッチン
グする工程と、 前記第１のフォト・レジスト膜をマスクにした等方性エ
ッチングにより、前記第４の素子形成領域表面における
前記ゲート酸化膜にベース開口部を形成し、少なくとも
該ゲート酸化膜上の前記ＰＳＧ膜をアンダー・カットす
る工程と、 前記第１のフォト・レジスト膜を除去し、前記ＰＳＧ膜
をマスクにしたイオン注入により、少なくとも前記第４
の素子形成領域表面の前記第２のｎウェル表面に第１の
ｐ型イオン注入層を形成する工程と、 前記ＰＳＧ膜を除去する工程と、 前記第１のｐ型イオン注入層を熱処理により活性化し
て、少なくとも前記第４の素子形成領域表面の前記第２
のｎウェル表面に低濃度ｎ型コレクタ領域を形成する工
程と、 全面にノンドープの第２の多結晶シリコン膜を形成する
工程と、 前記第２の多結晶シリコン膜並びに前記第１の多結晶シ
リコン膜をパターニングして、前記ゲート酸化膜を介し
て前記第１の素子形成領域を横断する第１の多結晶シリ
コン膜パターンと、前記ゲート酸化膜を介して前記第２
の素子形成領域を横断する第２の多結晶シリコン膜パタ
ーンと、前記ベース開口部において前記第４の素子形成
領域表面に直接に接触し，該第４の素子形成領域表面に
残置された前記ゲート酸化膜を覆い，さらに該第４の素
子形成領域周辺のフィールド酸化膜上に延在する姿態を
有した第３の多結晶シリコン膜パターンとを形成する工
程と、 前記ｐウェル上に開口部を有する第２のフォト・レジス
ト膜を形成し、該第２のフォト・レジスト膜をマスクに
したイオン注入により前記第１の多結晶シリコン膜パタ
ーンにｐ型イオンを注入し，前記第１の素子形成領域表
面に第１のｎ型イオン注入層を形成する工程と、 前記第２のフォト・レジスト膜を除去し、熱処理により
前記第１のｎ型イオン注入層を活性化して前記ｐウェル
表面にｎ型ソース・ドレイン領域を形成し，前記第１の
多結晶シリコン膜パターンを第１のゲート電極に変換す
る工程と、 前記ｐウェルおよび前記ｎ型コレクタ引き出し領域上を
覆う第３のフォト・レジスト膜を形成し、該第３のフォ
ト・レジスト膜をマスクにしたイオン注入により前記第
２，第３の多結晶シリコン膜パターンにｐ型イオンを注
入し，前記第２の素子形成領域表面に第２のｐ型イオン
注入層を形成する工程と、 低温の気相成長法により、全面に絶縁膜を形成する工程
と、 エミッタ開口部形成予定領域に開口部を有する第４のフ
ォト・レジスト膜を形成し、該第４のフォト・レジスト
膜をマスクにした異方性エッチングにより前記絶縁膜お
よび前記第３の多結晶シリコン膜パターンを順次エッチ
ングしてエミッタ開口部を形成し、該第４のフォト・レ
ジスト膜をマスクにしたイオン注入により前記低濃度ｎ
型コレクタ領域の表面に第２のｎ型イオン注入層を形成
し，該第２のｎ型イオン注入層より浅い該低濃度ｎ型コ
レクタ領域の表面に第３のｐ型イオン注入層を形成する
工程と、 前記第４のフォト・レジスト膜を除去する工程と、 熱処理により、前記第２のｐ型イオン注入層を活性化し
て前記第１のｎウェル表面にｐ型ソース・ドレイン領域
を形成し，前記第３のｐ型イオン注入層を活性化して前
記エミッタ開口部に自己整合的に前記低濃度ｎ型コレク
タ領域の表面にｐ型ベース領域を形成し，前記第２のｎ
型イオン注入層を活性化して該エミッタ開口部に自己整
合的に該ｐ型ベース領域の底面直下に高濃度ｎ型ＳＩＣ
領域を形成し，前記第２の多結晶シリコン膜パターンを
第２のゲート電極に変換し，さらに前記第３の多結晶シ
リコン膜パターンをベース電極に変換するとともに該ベ
ース電極に自己整合的なｐ型外部ベース領域を該低濃度
ｎ型コレクタ領域の表面に形成する工程と、 全面に第２の絶縁膜を形成し、該第２の絶縁膜をエッチ
・バックして前記エミッタ開口部の側面に該第２の絶縁
膜からなる絶縁膜スペーサを形成し、全面にｎ型の第３
の多結晶シリコン膜を形成し、該第３の多結晶シリコン
膜をパターニングしてエミッタ電極を形成する工程と、 熱処理により、前記絶縁膜スペーサおよび前記エミッタ
電極に自己整合的に前記低濃度ｎ型コレクタ領域の表面
にｎ型エミッタ領域を形成する工程とを有することを特
徴とするＢｉ−ＣＭＯＳ半導体装置の製造方法。 - 【請求項２】 前記第２の多結晶シリコン膜が減圧気相
成長法による形成されることを特徴とする請求項１記載
のＢｉ−ＣＭＯＳ半導体装置の製造方法。 - 【請求項３】 前記ｐ型ソース・ドレイン領域，ｐ型ベ
ース領域，高濃度ｎ型ＳＩＣ領域，第２のゲート電極，
ベース電極およびｐ型外部ベース領域を形成するための
熱処理と、前記ｎ型エミッタ領域を形成するための熱処
理とが同じ熱処理であることを特徴とする請求項１ある
いは請求項２記載のＢｉ−ＣＭＯＳ半導体装置の製造方
法。 - 【請求項４】 ｐ型シリコン基板表面の第１，第２，第
３および第４の素子形成領域を囲む領域にフィールド酸
化膜を形成し、該第１の素子形成領域を含んだ該ｐ型シ
リコン基板表面にｐウェルを形成し、該第２の素子形成
領域を含んだ該ｐ型シリコン基板表面と該第３並びに第
４の素子形成領域を含んだ該ｐ型シリコン基板表面とに
それぞれ第１のｎウェルと第２のｎウェルとを形成する
工程と、前記第３の素子形成領域に自己整合的にｎ型コ
レクタ引き出し領域を形成する工程と、前記第１，第
２，第３および第４の素子形成領域表面にゲート酸化膜
を形成し、全面にノンドープの第１の多結晶シリコン膜
とＰＳＧ膜とを順次を形成する工程と、前記第４の素子
形成領域上において該第４の素子形成領より狭い開口部
を有し，該第４の素子形成領域表面における前記ゲート
酸化膜を前記フィールド酸化膜の端部から所要の幅で覆
う第１のフォト・レジスト膜を形成する工程と、前記第
１のフォト・レジスト膜をマスクにして、前記ＰＳＧ
膜，第１の多結晶シリコン膜を順次異方性エッチングす
る工程と、前記第１のフォト・レジスト膜をマスクにし
たイオン注入により、ベース開口部形成予定領域直下の
前記第４の素子形成領域表面に第１のｎ型イオン注入層
を形成する工程と、前記第１のフォト・レジスト膜をマ
スクにした等方性エッチングにより、前記第４の素子形
成領域表面における前記ゲート酸化膜にベース開口部を
形成し、少なくとも該ゲート酸化膜上の前記ＰＳＧ膜を
アンダー・カットする工程と、前記第１のフォト・レジ
スト膜を除去し、前記ＰＳＧ膜をマスクにしたイオン注
入により、前記第４の素子形成領域表面の前記第２のｎ
ウェル表面に第１のｐ型イオン注入層を形成する工程
と、前記ＰＳＧ膜を除去する工程と、熱処理により、前
記第１のｐ型イオン注入層を活性化して少なくとも前記
ゲート酸化膜直下の前記第２のｎウェル表面に低濃度ｎ
型コレクタ領域を形成し，前記第１のｎ型イオン注入層
を活性化して前記前記ベース開口部に自己整合的に該第
２のｎウェル表面に高濃度ｎ型ＳＩＣ領域を形成する工
程と、全面にノンドープの第２の多結晶シリコン膜を形
成する工程と、前記第２の多結晶シリコン膜並びに前記
第１の多結晶シリコン膜をパターニングして、前記ゲー
ト酸化膜を介して前記第１の素子形成領域を横断する第
１の多結晶シリコン膜パターンと、前記ゲート酸化膜を
介して前記第２の素子形成領域を横断する第２の多結晶
シリコン膜パターンと、前記ベース開口部において前記
第４の素子形成領域表面に直接に接触し，該第４の素子
形成領域表面に残置された前記ゲート酸化膜を覆い，さ
らに該第４の素子形成領域周辺のフィールド酸化膜上に
延在する姿態を有した第３の多結晶シリコン膜パターン
とを形成する工程と、前記ｐウェル上に開口部を有する
第２のフォト・レジスト膜を形成し、該第２のフォト・
レジスト膜をマスクにしたイオン注入により前記第１の
多結晶シリコン膜パターンにｐ型イオンを注入し，前記
第１の素子形成領域表面に第２のｎ型イオン注入層を形
成する工程と、前記第２のフォト・レジスト膜を除去
し、熱処理により前記第２のｎ型イオン注入層を活性化
して前記ｐウェル表面にｎ型ソース・ドレイン領域を形
成し，前記第１の多結晶シリコン膜パターンを第１のゲ
ート電極に変換する工程と、前記ｐウェルおよび前記ｎ
型コレクタ引き出し領域上を覆う第３のフォト・レジス
ト膜を形成し、該第３のフォト・レジスト膜をマスクに
したイオン注入により前記第２，第３の多結晶シリコン
膜パターンにｐ型イオンを注入し，前記第２の素子形成
領域表面に第２のｐ型イオン注入層を形成する工程と、
低温の気相成長法により、全面に絶縁膜を形成する工程
と、エミッタ開口部形成予定領域に開口部を有する第４
のフォト・レジスト膜を形成し、該第４のフォト・レジ
スト膜をマスクにした異方性エッチングにより前記絶縁
膜および前記第３の多結晶シリコン膜パターンを順次エ
ッチングしてエミッタ開口部を形成し、該第４のフォト
・レジスト膜をマスクにしたイオン注入により前記高濃
度ｎ型ＳＩＣ領域の表面に第３のｐ型イオン注入層を形
成する工程と、前記第４のフォト・レジスト膜を除去す
る工程と、熱処理により、前記第２のｐ型イオン注入層
を活性化して前記第１のｎウェル表面にｐ型ソース・ド
レイン領域を形成し，前記第３のｐ型イオン注入層を活
性化して前記エミッタ開口部に自己整合的に前記高濃度
ｎ型ＳＩＣ領域の表面にｐ型ベース領域を形成し，前記
第２の多結晶シリコン膜パターンを第２のゲート電極に
変換し，さらに前記第３の多結晶シリコン膜パターンを
ベース電極に変換するとともに該ベース電極に自己整合
的なｐ型外部ベース領域を該高濃度ｎ型ＳＩＣ領域の表
面に形成する工程と、全面に第２の絶縁膜を形成し、該
第２の絶縁膜をエッチ・バックして前記エミッタ開口部
の側面に該第２の絶縁膜からなる絶縁膜スペーサを形成
し、全面にｎ型の第３の多結晶シリコン膜を形成し、該
第３の多結晶シリコン膜をパターニングしてエミッタ電
極を形成する工程と、熱処理により、前記絶縁膜スペー
サおよび前記エミッタ電極に自己整合的に前記高濃度ｎ
型ＳＩＣ領域の表面にｎ型エミッタ領域を形成する工程
とを有することを特徴とするＢｉ−ＣＭＯＳ半導体装置
の製造方法。 - 【請求項５】 前記第２の多結晶シリコン膜が減圧気相
成長法による形成されることを特徴とする請求項４記載
のＢｉ−ＣＭＯＳ半導体装置の製造方法。 - 【請求項６】 前記ｐ型ソース・ドレイン領域，ｐ型ベ
ース領域，第２のゲート電極，ベース電極およびｐ型外
部ベース領域を形成するための熱処理と、前記ｎ型エミ
ッタ領域を形成するための熱処理とが同じ熱処理である
ことを特徴とする請求項４あるいは請求項５記載のＢｉ
−ＣＭＯＳ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7222291A JP3006464B2 (ja) | 1995-08-30 | 1995-08-30 | Ｂｉ−ＣＭＯＳ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7222291A JP3006464B2 (ja) | 1995-08-30 | 1995-08-30 | Ｂｉ−ＣＭＯＳ半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0969580A JPH0969580A (ja) | 1997-03-11 |
| JP3006464B2 true JP3006464B2 (ja) | 2000-02-07 |
Family
ID=16780073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7222291A Expired - Lifetime JP3006464B2 (ja) | 1995-08-30 | 1995-08-30 | Ｂｉ−ＣＭＯＳ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
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| JP (1) | JP3006464B2 (ja) |
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| JPH0353562A (ja) * | 1989-07-21 | 1991-03-07 | Nec Corp | 半導体集積回路装置の製造方法 |
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-
1995
- 1995-08-30 JP JP7222291A patent/JP3006464B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JPH0969580A (ja) | 1997-03-11 |
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