JPH0491467A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0491467A JPH0491467A JP2204539A JP20453990A JPH0491467A JP H0491467 A JPH0491467 A JP H0491467A JP 2204539 A JP2204539 A JP 2204539A JP 20453990 A JP20453990 A JP 20453990A JP H0491467 A JPH0491467 A JP H0491467A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11896—Masterslice integrated circuits using combined field effect/bipolar technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的〕
（産業上の利用分野）
本発明は、半導体集積回路に係り、特にＢｉ・ＣＭＯ８
（バイポーラ・相補性絶縁ゲート型）ゲート回路を有す
る半導体集積回路に関する。
（バイポーラ・相補性絶縁ゲート型）ゲート回路を有す
る半導体集積回路に関する。
（従来の技術）
Ｂｉ−ＣＭｏｓゲート回路は、高入力インピーダンス、
高負荷駆動能力、低消費電力という特徴を持つものとし
て注目されており、従来のＢｉ・ＣＭＯＳゲートアレイ
では、例えば第５図に示すようなりｉ−ｃＭｏｓゲート
回路が基本ゲートとして用いられている。このＢｉ争Ｃ
ＭＯＳゲート回路は、ＣＭＯ８構成の論理ゲート部４１
と、バイポーラトランジスタで構成されるドライバー部
４２とからなる。このドライバ一部４２は、ＶＣＣ電源
と接地電位ＶＳＳとの間にプルアップ用の０ＮＰＮ ）
ランジスタＱ１とプルダウン用のＮＰＮトランジスタＱ
２とが直列に接続されており、この２個のトランジスタ
の直列接続点が出力ノード４３となっている。上記論理
ゲート部４１は、ＶＣＣ電源と前記プルアップ用トラン
ジスタ。ｌのベースとの間にベース電流供給用のＰチャ
ネルＭＯＳ）ランジスタＰ１が接続され、前記プルアッ
プ用トランジスタＱ１のベースと接地電位ＶＳＳとの間
に電荷引き抜き用のＮチャネルＭＯＳ）うンジスタＮ１
が接続され、前記出力ノード４３とプルダウン用トラン
ジスタＱ２のベースとの間にベース電流供給用のＮチャ
ネルＭＯ３）ランジスタＮ２が接続され、プルダウン用
トランジスタＱ２のベースと接地電位Ｖｓｓとの間に電
荷引き抜き用のＮチャネルＭＯＳトランジスタＮ３が接
続されている。そして、上記ＰチャネルトランジスタＰ
１とＮチャネルトランジスタＮ１およびＮ２の各ゲート
が入力ノード４４に接続され、Ｎチャネルトランジスタ
Ｎ３のゲートが前記プルアップ用トランジスタＱ１のベ
ースに接続されている。
高負荷駆動能力、低消費電力という特徴を持つものとし
て注目されており、従来のＢｉ・ＣＭＯＳゲートアレイ
では、例えば第５図に示すようなりｉ−ｃＭｏｓゲート
回路が基本ゲートとして用いられている。このＢｉ争Ｃ
ＭＯＳゲート回路は、ＣＭＯ８構成の論理ゲート部４１
と、バイポーラトランジスタで構成されるドライバー部
４２とからなる。このドライバ一部４２は、ＶＣＣ電源
と接地電位ＶＳＳとの間にプルアップ用の０ＮＰＮ ）
ランジスタＱ１とプルダウン用のＮＰＮトランジスタＱ
２とが直列に接続されており、この２個のトランジスタ
の直列接続点が出力ノード４３となっている。上記論理
ゲート部４１は、ＶＣＣ電源と前記プルアップ用トラン
ジスタ。ｌのベースとの間にベース電流供給用のＰチャ
ネルＭＯＳ）ランジスタＰ１が接続され、前記プルアッ
プ用トランジスタＱ１のベースと接地電位ＶＳＳとの間
に電荷引き抜き用のＮチャネルＭＯＳ）うンジスタＮ１
が接続され、前記出力ノード４３とプルダウン用トラン
ジスタＱ２のベースとの間にベース電流供給用のＮチャ
ネルＭＯ３）ランジスタＮ２が接続され、プルダウン用
トランジスタＱ２のベースと接地電位Ｖｓｓとの間に電
荷引き抜き用のＮチャネルＭＯＳトランジスタＮ３が接
続されている。そして、上記ＰチャネルトランジスタＰ
１とＮチャネルトランジスタＮ１およびＮ２の各ゲート
が入力ノード４４に接続され、Ｎチャネルトランジスタ
Ｎ３のゲートが前記プルアップ用トランジスタＱ１のベ
ースに接続されている。
なお、前記出力ノード４３の負荷容量をＣＬで表わして
いる。
いる。
いま、入力ノード４４が“Ｌ″レベル場合、Ｎチャネル
トランジスタＮ１およびＮ２がそれぞれオフになり、Ｐ
チャネルトランジスタＰ１がオンになってプルアップ用
トランジスタＱ１およびＮチャネルトランジスタＮ３が
それぞれオンになり、プルダウン用トランジスタＱ２は
オフになり、出力ノード４３には“Ｈ２レベルが現われ
る。上記とは逆に、入力ノード４４が“Ｈ”レベルの場
合、ＰチャネルトランジスタＰ１がオフになり、Ｎチャ
ネルトランジスタＮ１がオンになってプルアップ用トラ
ンジスタＱ１およびＮチャネルトランジスタＮ３はそれ
ぞれオフになると共にＮチャネルトランジスタＮ２がオ
ンになってプルダウン用トランジスタＱ２はオンになり
、出力ノード４３には“Ｌルベルが現われる。
トランジスタＮ１およびＮ２がそれぞれオフになり、Ｐ
チャネルトランジスタＰ１がオンになってプルアップ用
トランジスタＱ１およびＮチャネルトランジスタＮ３が
それぞれオンになり、プルダウン用トランジスタＱ２は
オフになり、出力ノード４３には“Ｈ２レベルが現われ
る。上記とは逆に、入力ノード４４が“Ｈ”レベルの場
合、ＰチャネルトランジスタＰ１がオフになり、Ｎチャ
ネルトランジスタＮ１がオンになってプルアップ用トラ
ンジスタＱ１およびＮチャネルトランジスタＮ３はそれ
ぞれオフになると共にＮチャネルトランジスタＮ２がオ
ンになってプルダウン用トランジスタＱ２はオンになり
、出力ノード４３には“Ｌルベルが現われる。
上記したようなり１−ＣＭＯＳゲート回路では、出力遷
移時にかなり大きな電流が流れる。第６図は、第５図の
Ｂ１−ＣＭＯＳゲート回路の入力ノード４４に時刻ｔ、
に″Ｈ″レベルが入力した場合（但し、負荷容］ＥＩ
Ｃｔが５ｐＦである場合）の出力電圧ｖｏの立下り波形
とその時のプルダウン用トランジスタＱ２のコレクタ電
流ＩＣ％ベース電位ＶＢおよびベース電流供給用トラン
ジスタＮ２のドレイン電流ＩＤの波形について論理的解
析を行った結果を示している。この図から、出力電圧Ｖ
。の立下り時にオーンになるプルダウン用トランジスタ
Ｑ２のコレクタ電流ＩＣが急激に増加し、１０ｍＡ近い
電流が２ｎｓ程度流れ続けていることか分かる。通常、
Ｂｉ＊ＣＭＯＳゲートアレイ等の内部セルで使用される
バイポーラトランジスタのエミツタサイズ２Ｘ１０μｍ
程度では、バイポーラトランジスタの遮断周波数ｆＴお
よび電流増幅率ｈｆｅは、第３図（ａ）および（ｂ）中
に太線で示すように、コレクタ電流１ｃｍ２ｍＡ以上で
大きく低下する。これは、大電流領域におけるベースの
広がり効果（カーク効果）によって実効的なベース幅が
広がり、このことにより′Ｂ１−ＣＭＯＳゲート回路の
動作速度が制限されるという問題がある。
移時にかなり大きな電流が流れる。第６図は、第５図の
Ｂ１−ＣＭＯＳゲート回路の入力ノード４４に時刻ｔ、
に″Ｈ″レベルが入力した場合（但し、負荷容］ＥＩ
Ｃｔが５ｐＦである場合）の出力電圧ｖｏの立下り波形
とその時のプルダウン用トランジスタＱ２のコレクタ電
流ＩＣ％ベース電位ＶＢおよびベース電流供給用トラン
ジスタＮ２のドレイン電流ＩＤの波形について論理的解
析を行った結果を示している。この図から、出力電圧Ｖ
。の立下り時にオーンになるプルダウン用トランジスタ
Ｑ２のコレクタ電流ＩＣが急激に増加し、１０ｍＡ近い
電流が２ｎｓ程度流れ続けていることか分かる。通常、
Ｂｉ＊ＣＭＯＳゲートアレイ等の内部セルで使用される
バイポーラトランジスタのエミツタサイズ２Ｘ１０μｍ
程度では、バイポーラトランジスタの遮断周波数ｆＴお
よび電流増幅率ｈｆｅは、第３図（ａ）および（ｂ）中
に太線で示すように、コレクタ電流１ｃｍ２ｍＡ以上で
大きく低下する。これは、大電流領域におけるベースの
広がり効果（カーク効果）によって実効的なベース幅が
広がり、このことにより′Ｂ１−ＣＭＯＳゲート回路の
動作速度が制限されるという問題がある。
従って、Ｂ１−ＣＭＯＳゲート回路の高速化を図るため
には、バイポーラトランジスタのコレクタ電流■。の大
電流領域で、遮断周波数ｆＴおよび電流増幅率ｈｆｅを
いかに十分に確保し得るかがポイントとなる。
には、バイポーラトランジスタのコレクタ電流■。の大
電流領域で、遮断周波数ｆＴおよび電流増幅率ｈｆｅを
いかに十分に確保し得るかがポイントとなる。
（発明が解決しようとする課題）
上記したように従来のＢ１−ＣＭＯＳゲート回路は、バ
イポーラトランジスタのコレクタ電流の大電流領域で遮
断周波数および電流増幅率太きく低下し、動作速度が制
限されるという問題かある。
イポーラトランジスタのコレクタ電流の大電流領域で遮
断周波数および電流増幅率太きく低下し、動作速度が制
限されるという問題かある。
本発明は、上記問題点を解決すべくなされたちので、そ
の目的は、出力段バイポーラトランジスタのコレクタ電
流の大電流領域で遮断周波数および電流増幅率を十分確
保でき、動作速度の高速化を実現でき、しかも、プロセ
ス的に大きな負担をかけないで済むＢ１−ＣＭＯＳゲー
ト回路を有する半導体集積回路を提供することにある。
の目的は、出力段バイポーラトランジスタのコレクタ電
流の大電流領域で遮断周波数および電流増幅率を十分確
保でき、動作速度の高速化を実現でき、しかも、プロセ
ス的に大きな負担をかけないで済むＢ１−ＣＭＯＳゲー
ト回路を有する半導体集積回路を提供することにある。
［発明の構成コ
（課題を解決するための手段）
本発明の半導体集積回路は、内蔵するＢｉ・ＣＭＯＳゲ
ート回路の出力段バイポーラトランジスタのプルアップ
側およびプルダウン側の少なくとも一方が、エミッタ直
下のコレクタ・ウェルよりも不純物濃度が濃い領域がコ
レクタ・ウェル中のベース領域境界付近に選択的にイオ
ン注入により形成された選択的イオン注入コレクタ（Ｓ
ｅｌｅｃｔｉｖｅｌｙ Ｉｏｎ−ｉｍｐｌａｎｔｅｄ
Ｃｏ１１ｅｃｔｏｒ ；５ＩＣ）構造を持つことを特
徴とする。
ート回路の出力段バイポーラトランジスタのプルアップ
側およびプルダウン側の少なくとも一方が、エミッタ直
下のコレクタ・ウェルよりも不純物濃度が濃い領域がコ
レクタ・ウェル中のベース領域境界付近に選択的にイオ
ン注入により形成された選択的イオン注入コレクタ（Ｓ
ｅｌｅｃｔｉｖｅｌｙ Ｉｏｎ−ｉｍｐｌａｎｔｅｄ
Ｃｏ１１ｅｃｔｏｒ ；５ＩＣ）構造を持つことを特
徴とする。
（作 用）
ＳＩＣ構造を持つバイポーラトランジスタは、コレクタ
電流の大電流領域におけるベースの広がり効果が抑制さ
れ、大電流領域での特性が改善され、遮断周波数ｆＴお
よび電流増幅率ｈｆｅが十分確保されることが知られて
いる。従って、上記Ｂ１−ＣＭＯＳゲート回路によれば
、比較的長い時間にわたって大電流が流れる出力段バイ
ポーラトランジスタのプルダウン側トランジスタとして
、上記したような特性を持つＳＩＣ構造のバイポーラト
ランジスタを用いているので、動作速度のかなりの高速
化が期待できる。しかも、ＳＩＣ構造のバイポーラトラ
ンジスタの形成に際しては、通常のバイポーラトランジ
スタの形成時と比べて、マスクを１枚追加するだけ、あ
るいは、Ｐウェル形成時のイオン注入用マスクとの兼用
が可能であり、プロセス的に大きな負担をかけないで済
む。
電流の大電流領域におけるベースの広がり効果が抑制さ
れ、大電流領域での特性が改善され、遮断周波数ｆＴお
よび電流増幅率ｈｆｅが十分確保されることが知られて
いる。従って、上記Ｂ１−ＣＭＯＳゲート回路によれば
、比較的長い時間にわたって大電流が流れる出力段バイ
ポーラトランジスタのプルダウン側トランジスタとして
、上記したような特性を持つＳＩＣ構造のバイポーラト
ランジスタを用いているので、動作速度のかなりの高速
化が期待できる。しかも、ＳＩＣ構造のバイポーラトラ
ンジスタの形成に際しては、通常のバイポーラトランジ
スタの形成時と比べて、マスクを１枚追加するだけ、あ
るいは、Ｐウェル形成時のイオン注入用マスクとの兼用
が可能であり、プロセス的に大きな負担をかけないで済
む。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は、Ｂ１−ＣＭＯＳゲートアレイに内蔵された基
本ゲートとして用いられるＢ１ＣＭＯＳゲート回路を示
しており、第４図を参照して前述したような従来のＢ１
−ＣＭＯＳゲート回路と回路構成は同じであるが、出力
段のプルダウン側にＳＩＣ構造を持つバイポーラトラン
ジスタＱ２″が用いられている点が異なり、その他の部
分は第４図中と同一符号を付している。
本ゲートとして用いられるＢ１ＣＭＯＳゲート回路を示
しており、第４図を参照して前述したような従来のＢ１
−ＣＭＯＳゲート回路と回路構成は同じであるが、出力
段のプルダウン側にＳＩＣ構造を持つバイポーラトラン
ジスタＱ２″が用いられている点が異なり、その他の部
分は第４図中と同一符号を付している。
第２図は、ＳＩＣ構造を持つバイポーラトランジスタＱ
２”の構造の一例を示しており、２０はＰ型の半導体基
板、２１はＮ＋型の埋め込み層、２２は上記埋め込み層
上に形成されたコレクタ領域用のＮウェル、２３はコレ
クタ間分離用のＰウェル、２４は素子分離用の絶縁膜、
２５は前記埋め込み層に達するようにＮウェルに深く形
成されたＮ＋型のコレクタ電極領域、２６および２７は
前記Ｎウェルに形成されたＰ＋型の外部ベース領域およ
びＰ型の内部ベース領域、２８は上記内部ベース領域に
形成されたＮ＋型のエミッタ領域、２９は基板上の絶縁
膜、３０および３１および３２はこの絶縁膜に形成され
たコンタクトホールを通して前記コレクタ電極領域２５
および外部ベース領域２６およびエミッタ領域２８にコ
ンタクトするコレクタ電極およびベース電極およびエミ
ッタ電極、３３はエミッタ直下のＮウェル（コレクタ・
ウェル）中のベース領域境界付近に選択的にイオン注入
により形成され、コレクタ・ウェルよりも不純物濃度が
濃いＮ＋型のＳＩＣ領域である。
２”の構造の一例を示しており、２０はＰ型の半導体基
板、２１はＮ＋型の埋め込み層、２２は上記埋め込み層
上に形成されたコレクタ領域用のＮウェル、２３はコレ
クタ間分離用のＰウェル、２４は素子分離用の絶縁膜、
２５は前記埋め込み層に達するようにＮウェルに深く形
成されたＮ＋型のコレクタ電極領域、２６および２７は
前記Ｎウェルに形成されたＰ＋型の外部ベース領域およ
びＰ型の内部ベース領域、２８は上記内部ベース領域に
形成されたＮ＋型のエミッタ領域、２９は基板上の絶縁
膜、３０および３１および３２はこの絶縁膜に形成され
たコンタクトホールを通して前記コレクタ電極領域２５
および外部ベース領域２６およびエミッタ領域２８にコ
ンタクトするコレクタ電極およびベース電極およびエミ
ッタ電極、３３はエミッタ直下のＮウェル（コレクタ・
ウェル）中のベース領域境界付近に選択的にイオン注入
により形成され、コレクタ・ウェルよりも不純物濃度が
濃いＮ＋型のＳＩＣ領域である。
上記したようなＳＩＣ構造を持つバイポーラトランジス
タは、コレクタ電流の大電流領域におけるベースの広が
り効果（カーク効果）が抑制され、大電流領域での特性
が改善され、第３図（ａ）および（ｂ）中に細線で示す
ように、遮断周波数ｆＴおよび電流増幅率ｈｆｅが十分
確保されることが知られている。
タは、コレクタ電流の大電流領域におけるベースの広が
り効果（カーク効果）が抑制され、大電流領域での特性
が改善され、第３図（ａ）および（ｂ）中に細線で示す
ように、遮断周波数ｆＴおよび電流増幅率ｈｆｅが十分
確保されることが知られている。
従って、上記実施例のＢ１−ＣＭＯＳゲート回路によれ
ば、比較的長い時間にわたって大電流が流れる出力段バ
イポーラトランジスタのプルダウン側トランジスタとし
て、上記したような特性を持つＳＩＣ構造のバイポーラ
トランジスタＱ２”を用いているので、動作速度のかな
りの高速化が期待できる。
ば、比較的長い時間にわたって大電流が流れる出力段バ
イポーラトランジスタのプルダウン側トランジスタとし
て、上記したような特性を持つＳＩＣ構造のバイポーラ
トランジスタＱ２”を用いているので、動作速度のかな
りの高速化が期待できる。
しかも、ＳＩＣ構造のバイポーラトランジスタＱ２”の
形成に際しては、通常のバイポーラトランジスタの形成
時と比べて、マスクを１枚追加するだけ、あるいは、Ｐ
ウェル形成時のイオン注入用マスクとの兼用が可能であ
り、プロセス的に大きな負担をかけないで済む。
形成に際しては、通常のバイポーラトランジスタの形成
時と比べて、マスクを１枚追加するだけ、あるいは、Ｐ
ウェル形成時のイオン注入用マスクとの兼用が可能であ
り、プロセス的に大きな負担をかけないで済む。
第４図は、上記実施例によるＢ１−ＣＭＯＳゲート回路
の負荷容ｆｆ１ＣＬ依存性のシミュレーション結果を示
しており、ＳＩＣ構造のバイポーラトランジスタを用い
ない従来のＢ１−ＣＭＯＳゲート回路の特性と比べて、
負荷容量ＣＬが５ｐＦの場合でゲート遅延時間が約２５
％改善されたことが分かる。
の負荷容ｆｆ１ＣＬ依存性のシミュレーション結果を示
しており、ＳＩＣ構造のバイポーラトランジスタを用い
ない従来のＢ１−ＣＭＯＳゲート回路の特性と比べて、
負荷容量ＣＬが５ｐＦの場合でゲート遅延時間が約２５
％改善されたことが分かる。
なお、上記実施例は、出力段バイポーラトランジスタの
プルダウン側のトランジスタとしてＳＩＣ構造のバイポ
ーラトランジスタＱ２″ヲ用いたが、出力段バイポーラ
トランジスタのプルアップ側およびプルダウン側の少な
くとも一方のトランジスタとしてＳＩＣ構造のバイポー
ラトランジスタを用いれば有効である。
プルダウン側のトランジスタとしてＳＩＣ構造のバイポ
ーラトランジスタＱ２″ヲ用いたが、出力段バイポーラ
トランジスタのプルアップ側およびプルダウン側の少な
くとも一方のトランジスタとしてＳＩＣ構造のバイポー
ラトランジスタを用いれば有効である。
また、本発明は、上記実施例のＢ１−ＣＭＯＳゲートア
レイに限らず、その他のＢｉ−ＣＭＯ８型Ｏ８回路にも
一般的に適用できる。
レイに限らず、その他のＢｉ−ＣＭＯ８型Ｏ８回路にも
一般的に適用できる。
［発明の効果コ
上述したように本発明の半導体集積回路によれば、内蔵
するＢ１−ＣＭＯＳゲート回路の出力段バイポーラトラ
ンジスタのコレクタ電流の大電流領域で遮断周波数およ
び電流増幅率を十分確保でき、動作速度の高速化を実現
できる。しかも、プロセス的に大きな負担をかけないで
済むので、特にコストアップが問題視される半導体集積
回路のＢ１−ＣＭＯＳゲート回路の高速化に際して極め
て有効である。
するＢ１−ＣＭＯＳゲート回路の出力段バイポーラトラ
ンジスタのコレクタ電流の大電流領域で遮断周波数およ
び電流増幅率を十分確保でき、動作速度の高速化を実現
できる。しかも、プロセス的に大きな負担をかけないで
済むので、特にコストアップが問題視される半導体集積
回路のＢ１−ＣＭＯＳゲート回路の高速化に際して極め
て有効である。
第１図は本発明の半導体集積回路の一実施例に係るＢ１
−ＣＭＯＳゲートアレイに内蔵された基本ゲートとして
用いられるＢ１−ＣＭＯＳゲート回路の一例を示す回路
図、第２図はＳＩＣ構造を持つバイポーラトランジスタ
の構造の一例を示す断面図、第３図（ａ）および（ｂ）
はＳＩＣ構造を持つバイポーラトランジスタのコレクタ
電流の大電流領域における遮断周波数ｆＴおよび電流増
幅率ｈｆｅが改善される様子を示す特性図、第４図は第
１図のＢ１−ＣＭＯＳゲート回路の負荷容量依存性のシ
ミュレーション結果を示す図、第５図は従来のＢ１−Ｃ
ＭＯＳゲート回路の一例を示す回路図、第６図は第５図
のＢ１−ＣＭＯＳゲート回路の動作の論理的解析を行っ
た結果の各部の電位および電流の波形を示す図である。 ２０・・・Ｐ型の半導体基板、２１・・・Ｎ＋型の埋め
込み層、２２・・・コレクタ領域用のＮウェル、２３・
・・コレクタ間分離用のＰウェル、２４・・・素子分離
用の絶縁膜、２５・・・深く形成されたＮ＋型のコレク
タ電極領域、２６・・・Ｐ＋型の外部ベース領域、２７
・・・Ｐ型の内部ベース領域、２８・・・Ｎ＋型のエミ
ッタ領域、２９・・・絶縁膜、３０・・・コレクタ電極
、３１・・・ベース電極、３２・・・エミッタ電極、３
３・・・ＳＩＣ領域、４３・・・出力ノード、４４・・
・入力ノード、Ｑｌ・・・プルアップ用のＮＰＮ トラ
ンジスタ、Ｑ２”・・・ＳＩＣ構造を有するプルダウン
用のＮＰＮ ）ランジスタ、Ｐｌ・・・ベース電流供給
用のＰチャネルＭＯＳトランジスタ、Ｎ１・・・電荷引
き抜き用のＮチャネルＭＯ８）ランジスタ、Ｎ２・・・
ベース電流供給用のＮチャネルＭＯ８Ｉ−ランジスタ、
Ｎ３・・・電荷引き抜き用のＮチャネルＭＯＳトランジ
スタ、ＣＬ・・・負荷容量。 出願人代理人 弁理士 鈴江武彦 Ｖｓｓ 第 図 第 図 （ａ） （ｂ） 第３ 図 負荷容量ｃＬ （１）Ｆ） 第４図
−ＣＭＯＳゲートアレイに内蔵された基本ゲートとして
用いられるＢ１−ＣＭＯＳゲート回路の一例を示す回路
図、第２図はＳＩＣ構造を持つバイポーラトランジスタ
の構造の一例を示す断面図、第３図（ａ）および（ｂ）
はＳＩＣ構造を持つバイポーラトランジスタのコレクタ
電流の大電流領域における遮断周波数ｆＴおよび電流増
幅率ｈｆｅが改善される様子を示す特性図、第４図は第
１図のＢ１−ＣＭＯＳゲート回路の負荷容量依存性のシ
ミュレーション結果を示す図、第５図は従来のＢ１−Ｃ
ＭＯＳゲート回路の一例を示す回路図、第６図は第５図
のＢ１−ＣＭＯＳゲート回路の動作の論理的解析を行っ
た結果の各部の電位および電流の波形を示す図である。 ２０・・・Ｐ型の半導体基板、２１・・・Ｎ＋型の埋め
込み層、２２・・・コレクタ領域用のＮウェル、２３・
・・コレクタ間分離用のＰウェル、２４・・・素子分離
用の絶縁膜、２５・・・深く形成されたＮ＋型のコレク
タ電極領域、２６・・・Ｐ＋型の外部ベース領域、２７
・・・Ｐ型の内部ベース領域、２８・・・Ｎ＋型のエミ
ッタ領域、２９・・・絶縁膜、３０・・・コレクタ電極
、３１・・・ベース電極、３２・・・エミッタ電極、３
３・・・ＳＩＣ領域、４３・・・出力ノード、４４・・
・入力ノード、Ｑｌ・・・プルアップ用のＮＰＮ トラ
ンジスタ、Ｑ２”・・・ＳＩＣ構造を有するプルダウン
用のＮＰＮ ）ランジスタ、Ｐｌ・・・ベース電流供給
用のＰチャネルＭＯＳトランジスタ、Ｎ１・・・電荷引
き抜き用のＮチャネルＭＯ８）ランジスタ、Ｎ２・・・
ベース電流供給用のＮチャネルＭＯ８Ｉ−ランジスタ、
Ｎ３・・・電荷引き抜き用のＮチャネルＭＯＳトランジ
スタ、ＣＬ・・・負荷容量。 出願人代理人 弁理士 鈴江武彦 Ｖｓｓ 第 図 第 図 （ａ） （ｂ） 第３ 図 負荷容量ｃＬ （１）Ｆ） 第４図
Claims (1)
- 【特許請求の範囲】 バイポーラ・相補性絶縁ゲート型ゲート回路を有する
半導体集積回路において、 上記バイポーラ・相補性絶縁ゲート型ゲート回路の出力
段バイポーラトランジスタのプルアップ側およびプルダ
ウン側の少なくとも一方のトランジスタが、エミッタ直
下のコレクタ・ウェルよりも不純物濃度が濃い領域がコ
レクタ・ウェル中のベース領域境界付近に選択的にイオ
ン注入により形成された選択的イオン注入コレクタ構造
を持つことを特徴とする半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2204539A JPH0491467A (ja) | 1990-08-01 | 1990-08-01 | 半導体集積回路 |
| KR1019910013233A KR920005323A (ko) | 1990-08-01 | 1991-07-31 | 반도체 집적회로 |
| EP19910112949 EP0472945A3 (en) | 1990-08-01 | 1991-08-01 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2204539A JPH0491467A (ja) | 1990-08-01 | 1990-08-01 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0491467A true JPH0491467A (ja) | 1992-03-24 |
Family
ID=16492208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2204539A Pending JPH0491467A (ja) | 1990-08-01 | 1990-08-01 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0472945A3 (ja) |
| JP (1) | JPH0491467A (ja) |
| KR (1) | KR920005323A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0969580A (ja) * | 1995-08-30 | 1997-03-11 | Nec Corp | Ｂｉ−ＣＭＯＳ半導体装置およびその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3361832D1 (en) * | 1982-04-19 | 1986-02-27 | Matsushita Electric Ind Co Ltd | Semiconductor ic and method of making the same |
| JPH01244660A (ja) * | 1988-03-26 | 1989-09-29 | Nec Corp | Ｂｉ−ＣＭＯＳ半導体装置の製造方法 |
-
1990
- 1990-08-01 JP JP2204539A patent/JPH0491467A/ja active Pending
-
1991
- 1991-07-31 KR KR1019910013233A patent/KR920005323A/ko not_active Application Discontinuation
- 1991-08-01 EP EP19910112949 patent/EP0472945A3/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0969580A (ja) * | 1995-08-30 | 1997-03-11 | Nec Corp | Ｂｉ−ＣＭＯＳ半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0472945A3 (en) | 1992-06-17 |
| KR920005323A (ko) | 1992-03-28 |
| EP0472945A2 (en) | 1992-03-04 |
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