JPH05259874A - Ｃｍｏｓ出力バッファ回路 - Google Patents

Ｃｍｏｓ出力バッファ回路

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JPH05259874A
JPH05259874A JP4185290A JP18529092A JPH05259874A JP H05259874 A JPH05259874 A JP H05259874A JP 4185290 A JP4185290 A JP 4185290A JP 18529092 A JP18529092 A JP 18529092A JP H05259874 A JPH05259874 A JP H05259874A
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pull
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Thomas J Runaldue
トーマス・ジェイ・ルナルディー
Qazi Mahmood
カジ・マームード
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Abstract

(57)【要約】 （修正有） 【目的】 基板効果が減じられたＮチャネルプルアップ
トランジスタを用いるＣＭＯＳ出力バッファ回路を提供
する。 【構成】 基板効果が減じられたＮチャネルプルアップ
トランジスタＮ２を用いるＣＭＯＳ出力バッファ回路
は、ＮチャネルカプリングトランジスタＮ１、およびＮ
チャネルディスチャージングトランジスタＮ３を含む。
Ｎ２の局所基板は内部ノードＡに接続される。Ｎ１の局
所基板はＮ２の局所基板に接続される。Ｎ３の局所基板
が低電源電位ＶＳＳに接続される。Ｎ１とＮ３とは、Ｎ
２上での基板効果を減じかつ高電源電位ＶＣＣ上のノイ
ズからのより高いイミュニティを与えるように働く。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】この発明は一般的にＣＭＯＳ出力バッフ
ァ回路に関し、より特定的には、それは基板効果が減じ
られたＮチャネルプルアップトランジスタを用いるＣＭ
ＯＳ出力バッファ回路に関する。
【０００２】当技術において知られているように、デジ
タル論理回路はエレクトロニクスおよびコンピュータ型
設備の分野において広く用いられている。特定的には、
デジタル論理回路のそのような１つの使用は、１つの論
理型の第１の集積回路装置ともう１つの論理型の第２の
集積論理装置との間のインタフェース機能を与えること
である。２つの異なる論理型をコンパチブルにするため
に、出力バッファ回路はこのインタフェース機能にとっ
て重要な構成要素である。出力バッファ回路は、能動化
されると、集積回路の他の論理回路から受取られたデー
タ入力信号の関数である出力信号を与える。
【０００３】出力バッファ回路は典型的には、高電源電
位と出力ノードとの間に接続されたプルアップトランジ
スタ装置、および低電源電位と出力ノードとの間に接続
されたプルダウントランジスタ装置を用いる。データ入
力信号の論理状態およびイネーブル信号に依存して、プ
ルアップまたはプルダウントランジスタ装置のいずれか
が迅速にオンしかつそれらの他のものがオフする。イネ
ーブル信号が主張されなければ、出力ノードは、時にト
ライステートモードといわれるハイインピーダンス状態
にあるであろう。
【０００４】時に、ハイの論理レベルに対応するハイの
出力電圧レベルＶOHを発生するためのプルアップ装置と
して機能するために、Ｐチャネル装置が提供される。し
かしながら、高い装置能力を必要とする応用において、
Ｐチャネルプルアップ装置はＮチャネル装置と置換えら
れてきており、なぜならばそれらのイントリンシックな
移動度がＰチャネル装置のそれの２倍より多いからであ
る。それのより大きな移動度で、同じサイズのＰチャネ
ル装置と比較して、Ｎチャネル装置は２倍の導電性を有
する。それのより大きな導電性のために、Ｎチャネル装
置は等価なＰチャネル装置よりも、ドレイン端子とソー
ス端子との間のインピーダンスがわずか半分であろう。
そのようなＮチャネル装置がプルアップ装置として用い
られるとき、それらはソースホロアのように動作する。
言換えれば、Ｎチャネル装置のソース電極がそれのゲー
ト電極での電圧をフォローしようとするであろう。Ｎチ
ャネル装置を用いることの唯一の欠点は、ソース電極が
ゲート電圧より下のしきい値降下である電圧にまでしか
引上げられ得ないことである。
【０００５】それにもかかわらず、典型的な出力バッフ
ァ回路において、出力ノードをわずか約＋２．４ボルト
のＴＴＬ（トランジスタ−トランジスタ−論理）レベル
に引上げることが通常の要件である。＋５．０ボルトま
で駆動されるそれのドレインおよびそれのゲートに接続
される＋５．０ボルトの高電源電位で、Ｎチャネルプル
アップトランジスタは、もしそのようなＮチャネルトラ
ンジスタの実効しきい値ＶTnが＋１．０ボルトよりも大
きければ、このＴＴＬレベルを達成することができな
い。実効しきい値ＶTnが、時に「基板効果（body effec
t ）」といわれるトランジスタのソースおよび基板の間
に印加される電位に依存するので、高い「ガンマ」を有
するトランジスタは飽和のために出力ノードを所望のＴ
ＴＬレベルに引上げられないかもしれない。この問題を
克服するための方法のうちの１つは、Ｎチャネルトラン
ジスタの局所基板（Ｐウェル）をそれのソース領域に結
んで、それによって基板効果をゼロにすることである。
さらに、Ｐチャネルトランジスタは時にまた、出力ノー
ドのプルアップ動作を容易にするために、Ｎチャネルプ
ルアップトランジスタと並列に接続される。実際、その
ようなＰチャネルプルアップトランジスタは確かに、も
し十分な時間が動作のために許されれば、出力ノードを
供給電位ＶＣＣまでずっと引くことができる。
【０００６】しかしながら、ソースがそれの基板に結ば
れかつ上述の態様で動作されるＮチャネルプルアップト
ランジスタはおそらくある問題に直面するであろう。こ
れらの問題は出力バッファ回路がトライステートモード
で動作されるときに主に見出される。ＶＬＳＩ技術にお
いて、バッファ回路の１つのみが一時に活性である状態
で、各々のそれの出力ノードがともに共通Ｉ／Ｏバス線
に結ばれる多くの出力バッファ回路が提供されるかもし
れない。このような状況において、そのような共通バス
線を駆動する単一の活性出力バッファ回路は、トライス
テートモードにある残りの出力バッファ回路のすべての
集合の（collective）Ｐウェルの付加的寄生容量によっ
て引起こされる大きなローディング効果に遭遇するであ
ろう。
【０００７】そのような出力バッファ回路が直面するも
う１つの問題は、トライステートモードで動作される１
つまたはそれ以上のバッファ回路を介して共通のバス線
に結合される電源ノイズである。もし活性バッファ回路
の出力ノードがハイの論理状態に対応するＶＣＣの電源
レベルに近く保持されなければならなければ、内部電源
ノード上に誘導されるノイズは出力電圧レベルを劣化し
て出力バッファ回路および他の集積回路の間のインタフ
ェースの問題を引起こすかもしれない。このノイズのた
めにまた、内部電源ノードがＶＣＣレベルに達しないか
もしれず、そのために、共通バス線に結ばれたＰウェル
とＮチャネルプルアップトランジスタのドレインとの間
のＰ−Ｎダイオードが順方向バイアスされ、かつこうし
て内部電源ノード上のノイズを共通バス線に直接結合す
るであろう。
【０００８】それゆえ、基板効果が減じられたＮチャネ
ルプルアップトランジスタを用いるＣＭＯＳ出力バッフ
ァ回路を提供することが所望である。この発明におい
て、ＮチャネルプルアップトランジスタのＰウェルのカ
プリングおよびデカプリングを制御するためにカプリン
グトランジスタおよびディスチャージングトランジスタ
によってこれが達成される。
【０００９】
【発明の概要】したがって、この発明の一般的な目的
は、製造および組立が相対的に簡単でかつ経済的である
がなお先行技術の出力バッファ回路の欠点を克服する、
基板効果が減じられたＮチャネルプルアップトランジス
タを用いるＣＭＯＳ出力バッファ回路を提供することで
ある。
【００１０】この発明の目的は、基板効果が減じられか
つ電源電位上のノイズからのより高いイミュニティを有
するＮチャネルプルアップトランジスタを用いるＣＭＯ
Ｓ出力バッファ回路を提供することである。
【００１１】この発明のもう１つの目的は、プルアップ
Ｎチャネルトランジスタ、カプリングトランジスタおよ
びプルダウントランジスタを含むＣＭＯＳ出力バッファ
回路を提供することである。
【００１２】これらの目的および目標に従って、この発
明は、基板効果が減じられたＮチャネルプルアップトラ
ンジスタを用いるＣＭＯＳ出力バッファ回路の提供に関
する。出力バッファ回路は、Ｎチャネルプルアップトラ
ンジスタ、Ｎチャネルカプリングトランジスタ、および
Ｎチャネルディスチャージングトランジスタを含む。プ
ルアップトランジスタはそのドレインが高電源電位に接
続され、そのソースが出力ノードに接続され、そのゲー
トが第１の内部ノードに接続され、かつその基板が第２
の内部ノードに接続されている。カプリングトランジス
タはそのソースが第２の内部ノードに接続され、そのド
レインがプルアップトランジスタのソースに接続され、
そのゲートが第１の内部ノードに接続され、かつその基
板がプルアップトランジスタの基板に接続される。ディ
スチャージングトランジスタはそのドレインが第２の内
部ノードに接続され、そのソースが低電源電位に接続さ
れ、そのゲートが第３の内部ノードに接続され、かつそ
の基板が低電源電位に接続される。カプリングトランジ
スタとディスチャージングトランジスタは、プルアップ
トランジスタ上の基板効果を減じかつ高電源電位上のノ
イズからのより高いイミュニティを与えるように働く。
【００１３】本件発明のこれらおよび他の目的および利
点は、全体を通じて対応する部分を同じ参照番号で示す
添付の図面を参照しながら以下の詳細な説明を読むこと
によってより十分に明らかとなるであろう。
【００１４】
【好ましい実施例の説明】さて、図面を詳細に参照し
て、この発明の原理に従って構成される、モノリシック
半導体集積回路チップ上に形成されるＣＭＯＳ出力バッ
ファ回路１０の部分の概略図が示される。出力バッファ
回路１０は、プルアップトランジスタ装置１２、カプリ
ングトランジスタ装置１４、プルダウンまたはディスチ
ャージングトランジスタ装置１６、および制御回路１８
を含む。この出力バッファ回路１０は、改良されたＶＣ
Ｃノイズイミュニティを生じるとともに、プルアップト
ランジスタ装置１２上での減じられた基板効果を与え
る。
【００１５】プルアップトランジスタ装置１２は、高い
駆動能力を有する相対的に大きなサイズのＮチャネルＭ
ＯＳトランジスタＮ２からなる。トランジスタＮ２はそ
のドレインが、典型的には＋５．０ボルトである、高電
源電位ＶＣＣに接続され、かつそのソースが出力ノード
２０に接続される。出力ノード２０は外部端子ピン２２
に接続され、それは共通Ｉ／Ｏバス線２４に結合され
る。プルダウン装置（図示せず）が典型的には出力ノー
ド２０と低電源電位ＶＳＳとの間に接続されるというこ
とに注意するべきである。しかしながら、プルダウン装
置は、それが本件発明の部分とならないので、簡易さの
ために意図的に省略された。バッファ回路１０に類似の
多数の他の出力バッファ回路（図示せず）が各々その出
力ノードを共通バス線２４に結合されるであろう。プル
アップトランジスタＮ２のゲートは内部ノードＢに接続
され、かつプルアップトランジスタＮ２の局所基板が内
部ノードＡに接続される。
【００１６】カプリングトランジスタ装置１４は比較的
小さなサイズのＮチャネルＭＯＳトランジスタＮ１で形
成される。トランジスタＮ１のソースは内部ノードＡに
接続され、ゲートは内部ノードＢに接続され、かつドレ
インがその出力ノード２０においてプルアップトランジ
スタＮ２のソースに接続される。カプリングトランジス
タＮ１の局所基板は内部ノードＡでプルアップトランジ
スタＮ２の局所基板に結ばれる。Ｎチャネルトランジス
タＮ１がＰチャネルトランジスタと代えられてもよいと
いうことが当業者には明らかであろう。
【００１７】プルダウンまたはディスチャージングトラ
ンジスタ装置１６は、カプリングトランジスタＮ１のサ
イズに類似である相対的に小さなサイズのＮチャネルＭ
ＯＳトランジスタＮ３からなる。トランジスタＮ３のド
レインは内部ノードＡにおいてトランジスタＮ１とＮ２
との共通基板（図２におけるＰウェルＮｏ．１）に接続
され、ゲートが内部ノードＣに接続される。プルダウン
トランジスタＮ３のソースはその基板に接続され、それ
は低電源電位または接地ＶＳＳに結ばれる。
【００１８】制御回路１８はＮＯＲ論理ゲート２６とイ
ンバータ２８とを含む。ＮＯＲ論理ゲートは、入力制御
信号ＩＮＢを受取るための入力端子３２に接続される線
３０上の第１の入力を有する。ＮＯＲ論理ゲートは、イ
ネーブル信号ＯＥＢを受取るための、入力端子３６に接
続される線３４上の第２の入力を有する。論理ゲート２
６の出力は、内部ノードＢに、かつインバータ２８の入
力に接続される。インバータ２８の出力は内部ノードＣ
に接続される。
【００１９】イネーブル信号ＯＥＢがロー（ＶＳＳ）ま
たは論理「０」レベルでありかつ入力制御信号ＩＮＢが
ハイ（ＶＣＣ）または論理「１」レベルであるとき、Ｎ
ＯＲゲート２６の出力はローの論理レベルであろう。結
果として、プルアップトランジスタＮ２はオフされるで
あろう。他方で、イネーブル信号ＯＥＢがロー（ＶＳ
Ｓ）または論理「０」レベルでありかつ入力制御信号Ｉ
ＮＢがロー（ＶＳＳ）または論理「０」レベルであれ
ば、ＮＯＲゲート２６の出力はハイの論理レベルであろ
う。結果として、プルアップトランジスタＮ２とカプリ
ングトランジスタＮ１の両方がオンされるであろう。イ
ンバータ２８のために、ノードＣがローの論理レベルに
なり、そのためにディスチャージングトランジスタＮ３
がターンオフするであろう。こうして、出力ノード２０
が高電源電位ＶＣＣに向かって引かれるであろう。
【００２０】イネーブル信号ＯＥＢがハイ（ＶＣＣ）ま
たは論理の「１」レベルであるとき、ＮＯＲゲート２６
の出力はローの論理レベルであろう。このためにプルア
ップトランジスタＮ２がオフする。このために出力ノー
ド２０においてハイインピーダンストライステートモー
ドが発生し、そこでは出力バッファ回路１０が非能動化
される。
【００２１】図２を参照して、図１の出力バッファ回路
の一部を実現する特定的な構造が示される。便利にする
ために、図１の電気的概略図の記号に対応する構造的エ
レメントを示すために図２でも同一の参照数字が用いら
れる。図２がただ断面図であり、かつ実際の装置におい
て必要とされる多数の従来的特徴が削除されていること
が当業者には理解されるであろう。
【００２２】Ｎ導電型材料の半導体の本体である共通基
板３８上に図２の構造が形成され、そこにはそれぞれＰ
ウェルＮｏ．１およびＮｏ．２として示されるＰ領域４
０および４２が拡散される。Ｐ領域４０内に拡散される
Ｎ領域４４および４６はプルアップトランジスタＮ２の
ドレインおよびソース領域を形成する。Ｎ領域４８およ
び５０はトランジスタＮ２と同一のＰウェルＮｏ．１
（Ｐ領域４０）内に拡散されてカプリングトランジスタ
Ｎ１のソースおよびドレイン領域を形成する。これはプ
ルアップトランジスタＮ２上の基板効果を削除するよう
に働く。カプリングトランジスタＮ１のサイズは、Ｐウ
ェルＮｏ．１（Ｐ領域４０）の充電の効果的レートを得
るように、しかしなお供給電位ＶＣＣからＩ／Ｏバス線
２４の必要なノイズマージンを維持するように選択され
る。
【００２３】トランジスタＮ２のソースとして規定され
るＮ領域４６は、トランジスタＮ１のドレインとして規
定されるＮ領域５０に、かつ出力ノード２０に接続され
る。トランジスタＮ２のドレインとして規定されるＮ領
域４４は供給電位ＶＣＣに接続される。それぞれのトラ
ンジスタＮ２およびＮ１のゲート電極５２および５４は
絶縁層５６および５８によってＰ領域４０（トランジス
タＮ２およびＮ１の局所基板）から間隔をあけられる。
絶縁層５６および５８は二酸化シリコンなどの任意の適
切な絶縁材料を含んでもよい。ゲート電極５２および５
４それ自体は任意の適切な導電性材料を含んでもよく、
それらはたとえばアルミニウムまたは高度にドープされ
た多結晶シリコンなどである。ゲート電極５２および５
４はともにかつ内部ノードＢに接続される。トランジス
タＮ１のソースとして規定されるＮ領域４８は、高度に
ドープされたＰ+ ウェルコンタクト領域４９を介してそ
れの局所基板（領域４０）に、かつ内部ノードＡに接続
される。
【００２４】Ｐ領域４２内に拡散されたＮ領域６０およ
び６２はディスチャージングトランジスタＮ３のドレイ
ンおよびソース領域を形成する。トランジスタＮ３のド
レインとして規定されるＮ領域６０もまたコンタクト領
域４９を介して基板４０に接続される。ディスチャージ
ングトランジスタＮ３のゲート電極６４は絶縁層６６に
よって局所基板４２から間隔をあけられる。ゲート電極
６４は内部ノードＣに接続される。トランジスタＮ３の
ソースとして規定されるＮ領域６２は高度にドープされ
たＰ+ ウェルコンタクト領域６３を介してそれの基板４
２（ＰウェルＮｏ．２）に、かつ接地電位ＶＳＳに接続
される。ディスチャージングトランジスタＮ３のサイズ
はＰウェルＮｏ．２ディスチャージングの所望のレート
によって決められる。
【００２５】Ｐ領域４０（ＰウェルＮｏ．１）を、出力
ノード２０に直接結びつける代わりに、コンタクト領域
４９および内部ノードＡを介して、カプリングトランジ
スタＮ１の導電チャネルを介して出力ノード２０に結び
つけることによって、大変改良された性能を有する必要
な減じられた基板効果を生出すことが今や明らかであ
る。一般的に参照数字６８で示される導電チャネルはゲ
ート電極５４に印加される適切な電圧によって誘導され
るときのみ存在する。この技術は、バス線が出力バッフ
ァ回路のうちの１つによって駆動されるとき、多数の他
のトライステート出力バッファ回路が接続されたＩ／Ｏ
バス線２４からＰウェルの寄生負荷を分離するように働
く。
【００２６】それゆえ、活性出力バッファ回路のＰウェ
ルのバイアスレベルを制御することによって、雑音の多
いＶＣＣ電源によってハイに引かれるＩ／Ｏバス線２４
上のよりよいノイズマージンが得られる。さらに、Ｉ／
Ｏバス線上の高い電位が、トランジスタＮ２およびＮ１
の両方がオンされるときカプリングトランジスタＮ１を
介する何らかの減衰の提供によってＰウェル内で下げら
れ、それによって供給電位ＶＣＣのアンダーシューティ
ングからのＩ／Ｏバス線のよりよい分離を与える。
【００２７】共通バス線上のトライステートモードにあ
る出力バッファ回路のすべてのＰウェルがそこから結合
を解かれ、かつ接地に放電され、それによって電力供給
ＶＣＣからＩ／Ｏバス線へのノイズの注入を防ぐという
ことがさらに注目されるであろう。理解されるように、
もしこれらのＰウェルがフローティングのままであれ
ば、Ｐウェルおよびウェル内のトランジスタのＮ拡散領
域の間のＰ−Ｎダイオードをおそらく順方向バイアスす
るかもしれないレベルまでそれらは充電し得る。これら
のＰウェルはディスチャージングトランジスタＮ３によ
って接地に放電される。接地されたＰウェルはまたカプ
リングトランジスタＮ１のよりよいカットオフを容易に
し、なぜならば特定的にはこのトランジスタＮ１は出力
バッファ回路のトライステートモードにおける漏れ電流
の要件を有してはいけないからである。結果的に、活性
出力バッファ回路はその性能を改良するように、トライ
ステートバッファのＰウェルの負荷的な寄生容量を見な
い。
【００２８】今度は図３を参照して、この発明に従う出
力バッファ回路１０ａの第２の実施例が示される。図３
の回路１０ａは、Ｎチャネル飽和トランジスタＮ４がカ
プリングトランジスタＮ１とＰウェルＮｏ．１（Ｐ領域
４０）との間に接続されているという点において図１の
回路１０と異なる。より特定的には、トランジスタＮ４
のゲートおよびドレインソース電極はともにかつカプリ
ングトランジスタＮ１のソースに接続される。飽和トラ
ンジスタＮ４のソースはその基板にかつ内部ノードＡに
接続される。
【００２９】図３の回路１０ａは図１の回路と実質的に
同一に動作し、かつこうしてそれの詳細な説明がしたが
って繰り返されないということが理解されるであろう。
しかしながら、より低いＰウェル電位が供給電位ＶＣＣ
とＰウェルとの間のより大きな電圧差を与えるように得
られることが言及されるべきである。このより低いＰウ
ェル電位は、供給電位ＶＣＣに結ばれるプルアップトラ
ンジスタＮ２のＮ領域４４（ドレイン領域）にＰウェル
が結合することを防ぐことによってより高いノイズマー
ジンを生じるように働く。プルアップトランジスタＮ２
がオンされるとき、Ｉ／Ｏバス線２４が大きなＶＣＣノ
イズアンダーシュートに耐えることを飽和トランジスタ
Ｎ４が可能にする。
【００３０】図４を参照して、図３の回路を実現する特
定的な構造が示される。再び、便利にするために、図３
の電気的概略図における記号に対応する構造的エレメン
トを示すために同一の参照数字が図４において用いられ
る。負荷的なＮチャネル飽和トランジスタＮ４を与える
ために、Ｎ領域６８と７０とがトランジスタＮ１および
Ｎ２と同じＰウェルＮｏ．１（Ｐ領域４０）内に拡散さ
れて、トランジスタＮ４のソースおよびドレイン領域を
形成する。飽和トランジスタＮ４のゲート電極７２は絶
縁層７４によってＰウェル４０から間隔をあけられる。
トランジスタＮ４のソースとして規定されるＮ領域６８
はウェル−コンタクト領域４９を介してそれの局所基板
（領域４０）にかつ内部ノードＡに接続される。トラン
ジスタＮ４のドレインとして規定されるＮ領域７０はそ
れのゲート電極７２にかつカプリングトランジスタＮ１
のソース領域４８に接続される。
【００３１】以上の詳細な説明から、この発明が基板効
果を減じられたＮチャネルプルアップトランジスタを用
いるＣＭＯＳ出力バッファ回路を与えることが理解され
得る。本件発明の出力バッファ回路はＮチャネルプルア
ップトランジスタ、Ｎチャネルカプリングトランジス
タ、Ｎチャネルプルダウントランジスタを含む。カプリ
ングトランジスタおよびプルダウントランジスタはプル
アップトランジスタ上の基板効果を減じるように働きか
つより高い改良されたＶＣＣノイズイミュニティを与え
る。
【００３２】この発明の好ましい実施例と現在考えられ
るものが例示されかつ説明された一方で、この発明の真
の範囲から逸脱することなく様々な変更および修正がな
され得ること、かつそれの構成要素に対して均等物が置
換され得ることが理解されるであろう。加えて、それの
中心的範囲から逸脱することなく多くの修正が特定の状
況または材料を本件発明の技術に適応するようになされ
る。それゆえ、この発明を実行するために考えられたベ
ストモードとして開示された特定の実施例にこの発明が
限定されず、しかし発明が添付の請求の範囲の範囲内で
あるすべての実施例を含むであろうことが意図される。
【図面の簡単な説明】
【図１】本件発明の原理に従って構成された、基板効果
が減じられたＮチャネルプルアップトランジスタを用い
るＣＭＯＳ出力バッファ回路の概略図である。
【図２】図１の回路の部分の物理的構造の断面表現であ
る。
【図３】この発明に従うＣＭＯＳ出力バッファ回路の第
２の実施例の概略図である。
【図４】図３の回路の部分の物理的構造の断面表現であ
る。
【符号の説明】
１０ ＣＭＯＳ出力バッファ回路 １２ プルアップトランジスタ １４ カプリングトランジスタ １６ ディスチャージングトランジスタ １８ 制御回路 ２０ 出力ノード ２２ 外部端子ピン ２４ 共通Ｉ／Ｏバス線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/003 Ｂ 8941−5Ｊ 19/094 19/0952 8941−5Ｊ Ｈ０３Ｋ 19/094 (72)発明者 カジ・マームード アメリカ合衆国、95148 カリフォルニア 州、サン・ホーゼイ、アパーソン・リッ ジ・ドライブ、3169

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 基板効果が減じられたＮチャネルプルア
    ップトランジスタを用いるＣＭＯＳ出力バッファ回路で
    あって、 ドレインが高電源電位（ＶＣＣ）に接続され、ソースが
    出力ノード（２０）に接続され、ゲートが第１の内部ノ
    ード（Ｂ）に接続され、かつその局所基板が第２の内部
    ノード（Ａ）に接続されるＮチャネルプルアップトラン
    ジスタ（Ｎ２）と、 ソースが第２の内部ノード（Ａ）に接続され、ドレイン
    が前記プルアップトランジスタ（Ｎ２）のソースに接続
    され、ゲートが第１の内部ノード（Ｂ）に接続され、か
    つその局所基板が前記プルアップトランジスタ（Ｎ２）
    の局所基板に接続される、Ｎチャネルカプリングトラン
    ジスタ（Ｎ１）と、さらにドレインが第２の内部ノード
    （Ａ）に接続され、ソースが低電源電位（ＶＳＳ）に接
    続され、ゲートが第３の内部ノード（Ｃ）に接続され、
    かつ局所基板が低電源電位（ＶＳＳ）に接続される、Ｎ
    チャネルディスチャージングトランジスタ（Ｎ３）とを
    含み、 それによって、前記カプリングトランジスタおよび前記
    ディスチャージングトランジスタが、前記プルアップト
    ランジスタ上での基板効果を減じかつ高電源電位（ＶＣ
    Ｃ）上でのノイズからのより高いイミュニティを与える
    ように働く、ＣＭＯＳ出力バッファ回路。
  2. 【請求項２】 前記第２の内部ノード（Ａ）と前記カプ
    リングトランジスタ（Ｎ１）との間に結合されるＮチャ
    ネル飽和トランジスタ（Ｎ４）をさらに含む、請求項１
    に記載のＣＭＯＳ出力バッファ回路。
  3. 【請求項３】 前記飽和トランジスタ（Ｎ４）のソース
    が前記第２の内部ノード（Ａ）に接続され、ゲートがそ
    れのドレインおよび前記カプリングトランジスタ（Ｎ
    １）のソースに接続され、かつその局所基板が前記第２
    の内部ノード（Ｎ）に接続される、請求項２に記載のＣ
    ＭＯＳ出力バッファ回路。
  4. 【請求項４】 Ｎ導電型の半導体基板上に形成される集
    積回路装置において、前記半導体基板（３８）内に埋込
    まれたＰ導電型の第１のウェル領域（４０）と、 前記第１のウェル領域（４０）内に埋込まれたプルアッ
    プトランジスタのドレインとソースとを形成するための
    第１および第２のＮ導電型の間隔をあけられた領域（４
    ４、４６）と、 プルアップトランジスタのドレインとソースとの間の領
    域上に形成される第１のゲート電極（５２）、 カプリングトランジスタのソースとドレインとを形成す
    るための同じく前記第１のウェル領域（４０）に埋込ま
    れた第３および第４のＮ導電型の間隔をあけられた領域
    （４８、５０）と、 カプリングトランジスタのドレインとソースとの間の領
    域上に形成される第２のゲート電極（５４）と、 同様に前記半導体基板（３８）内に埋込まれたＰ導電型
    の第２のウェル領域（４２）と、 前記第２のウェル領域（４２）内に埋込まれてディスチ
    ャージングトランジスタのドレインとソースとを形成す
    る第５および第６のＮ導電型の間隔をあけられた領域
    （６０、６２）と、 ディスチャージングトランジスタのドレインとソースと
    の間の領域上に形成された第３のゲート電極（６４）
    と、 前記第１の領域（４４）を高電源電位（ＶＣＣ）に接続
    するための手段と、 前記第１および第２のゲート電極（５２、５４）を第１
    のノード（Ｂ）に接続するための手段と、 前記第２および第４の領域（４６、５０）を出力ノード
    （２０）に接続するための手段と、 前記第３および第５の領域（４８、６０）を前記第１の
    ウェル領域（４０）におよび第２のノード（Ａ）に接続
    するための手段と、 前記第３のゲート電極（６４）を第３のノード（Ｃ）に
    接続するための手段と、さらに前記第６の領域（６２）
    を前記第２のウェル領域（４２）にかつ低電源電位（Ｖ
    ＳＳ）に接続するための手段とを含む、出力バッファ。
  5. 【請求項５】 請求項４に記載の集積回路装置におい
    て、飽和トランジスタのソースとドレインとを形成する
    ための、同様に前記第１のウェル領域（４０）内に埋込
    まれた、第７および第８のＮ導電型の間隔をあけられた
    領域（６８、７０）と、飽和トランジスタのドレインと
    ソースとの間の領域上に形成される第４のゲート電極
    （７２）とをさらに含む、出力バッファ。
  6. 【請求項６】 Ｎ導電型の半導体基板上に形成される集
    積回路装置において、 前記半導体基板（３８）内に埋込まれたＰ導電型の第１
    のウェル領域（４０）と、 プルアップトランジスタのドレインとソースとを形成す
    るための前記第１のウェル領域（４０）内に埋込まれた
    第１および第２のＮ導電型の間隔をあけられた領域（４
    ４、４６）と、 プルアップトランジスタのドレインとソースとの間の領
    域上に形成される第１のゲート電極（５２）と、 カプリングトランジスタのソースとドレインとを形成す
    るための同様に前記第１のウェル領域（４０）内に埋込
    まれた第３および第４のＮ導電型の間隔をあけられた領
    域（４８、５０）と、 カプリングトランジスタのドレインとソースとの間の領
    域上に形成される第２のゲート電極（５４）と、 前記半導体基板（３８）内に同様に埋込まれたＰ導電型
    の第２のウェル領域（４２）と、 ディスチャージングトランジスタのドレインとソースと
    を形成する前記第２のウェル領域（４２）内に埋込まれ
    た第５および第６のＮ導電型の間隔をあけられた領域
    （６０、６２）と、 ディスチャージングトランジスタのドレインとソースと
    の間の領域上に形成される第３のゲート電極（６４）
    と、 飽和トランジスタのソースとドレインとを形成する同様
    に前記第１のウェル領域（４０）内に埋込まれた第７お
    よび第８のＮ導電型の間隔をあけられた領域（６８、７
    ０）と、さらに飽和トランジスタのドレインとソースと
    の間の領域上に形成される第４のゲート電極（７２）と
    を含む、出力バッファ。
JP4185290A 1991-09-16 1992-07-13 Ｃｍｏｓ出力バッファ回路 Withdrawn JPH05259874A (ja)

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