JPH0666424B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0666424B2 JPH0666424B2 JP25745391A JP25745391A JPH0666424B2 JP H0666424 B2 JPH0666424 B2 JP H0666424B2 JP 25745391 A JP25745391 A JP 25745391A JP 25745391 A JP25745391 A JP 25745391A JP H0666424 B2 JPH0666424 B2 JP H0666424B2
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- field effect
- base
- gate
- npn
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Description
【０００１】
【産業上の利用分野】本発明は半導体大規模集積回路に
係り、特に、ＭＯＳトランジスタ及びバイポーラトラン
ジスタから成る高速で低消費電力の論理回路に関する。
係り、特に、ＭＯＳトランジスタ及びバイポーラトラン
ジスタから成る高速で低消費電力の論理回路に関する。
【０００２】
【従来の技術】ＭＯＳ回路は消費電力が小さいという特
長を有しているが、ＭＯＳトランジスタは伝達コンダク
タンスが小さいため、負荷容量が大きいとその充放電に
時間がかかり、スピードが遅くなる欠点があった。
長を有しているが、ＭＯＳトランジスタは伝達コンダク
タンスが小さいため、負荷容量が大きいとその充放電に
時間がかかり、スピードが遅くなる欠点があった。
【０００３】また、バイポーラ回路は、バイポーラトラ
ンジスタの伝達コンダクタンスがＭＯＳトランジスタに
比べて大きいので、負荷容量が大きくなってもスピード
が落ちにくいという特長を有している。しかし、大電流
を低インピーダンス回路に流し込んだり、流し出したり
するので消費電力が大きいという欠点があった。
ンジスタの伝達コンダクタンスがＭＯＳトランジスタに
比べて大きいので、負荷容量が大きくなってもスピード
が落ちにくいという特長を有している。しかし、大電流
を低インピーダンス回路に流し込んだり、流し出したり
するので消費電力が大きいという欠点があった。
【０００４】これらの欠点を解決するものとして、ＭＯ
Ｓ回路の低消費電力特性及びバイポーラ回路の高スピー
ド特性に着目し、両デバイスを組合わせた高速で低消費
電力の複合回路がある。この複合回路は、例えば、バイ
ポーラトランジスタで出力段を構成し、ＭＯＳトランジ
スタでバイポーラトランジスタを駆動するものである。
Ｓ回路の低消費電力特性及びバイポーラ回路の高スピー
ド特性に着目し、両デバイスを組合わせた高速で低消費
電力の複合回路がある。この複合回路は、例えば、バイ
ポーラトランジスタで出力段を構成し、ＭＯＳトランジ
スタでバイポーラトランジスタを駆動するものである。
【０００５】図２に、上記の考え方を用いたトーテムポ
ール出力形２入力ＮＡＮＤ回路を示す。
ール出力形２入力ＮＡＮＤ回路を示す。
【０００６】図２に於いて、２０は、コレクタが電源端
子２０３に、エミッタが出力端子２０２に接続される第
１のＮＰＮトランジスタ（以下ＮＰＮと略す）、２１
は、コレクタが出力端子２０２に、エミッタが接地電位
ＧＮＤである固定電位端子に接続される第２のＮＰＮ、
２０１は２個の入力端子、２２及び２３は、各ゲートが
それぞれ異なる入力端子２０１に、各ソース及び各ドレ
インが、第１のＮＰＮ２０のコレクタとベースとの間に
並列にそれぞれ接続されるＰＭＯＳ、２６及び２７は、
各ゲートがそれぞれ異なる入力端子２０１に、各ドレイ
ン及び各ソースが第２のＮＰＮ２１のコレクタとベース
との間に直列にそれぞれ接続されるNMOS、２１０及び２
１１は、第１及び第２のＮＰＮ２０及び２１のベースと
エミッタとの間に設けられる抵抗である。
子２０３に、エミッタが出力端子２０２に接続される第
１のＮＰＮトランジスタ（以下ＮＰＮと略す）、２１
は、コレクタが出力端子２０２に、エミッタが接地電位
ＧＮＤである固定電位端子に接続される第２のＮＰＮ、
２０１は２個の入力端子、２２及び２３は、各ゲートが
それぞれ異なる入力端子２０１に、各ソース及び各ドレ
インが、第１のＮＰＮ２０のコレクタとベースとの間に
並列にそれぞれ接続されるＰＭＯＳ、２６及び２７は、
各ゲートがそれぞれ異なる入力端子２０１に、各ドレイ
ン及び各ソースが第２のＮＰＮ２１のコレクタとベース
との間に直列にそれぞれ接続されるNMOS、２１０及び２
１１は、第１及び第２のＮＰＮ２０及び２１のベースと
エミッタとの間に設けられる抵抗である。
【０００７】図５はこの回路の論理動作を示すものであ
る。
る。
【０００８】まず入力２０１のどちらかが“０”レベル
の時、ＰＭＯＳ２２，２３のどちらかがオンとなり、Ｎ
ＭＯＳ２６，２７のどちらかがオフとなる。したがって
第１のＮＰＮ２０のベース電位が上昇し、第１のＮＰＮ
２０はオンとなり、第２のＮＰＮ２１は抵抗２１１を介
してベース，エミッタ間が短絡されオフとなるので第１
のＮＰＮ２０のエミッタ電流は負荷を充電し出力２０２
は“１”レベルとなる。
の時、ＰＭＯＳ２２，２３のどちらかがオンとなり、Ｎ
ＭＯＳ２６，２７のどちらかがオフとなる。したがって
第１のＮＰＮ２０のベース電位が上昇し、第１のＮＰＮ
２０はオンとなり、第２のＮＰＮ２１は抵抗２１１を介
してベース，エミッタ間が短絡されオフとなるので第１
のＮＰＮ２０のエミッタ電流は負荷を充電し出力２０２
は“１”レベルとなる。
【０００９】入力２０１の両方が“０”レベルの時、Ｐ
ＭＯＳ２２，２３の両方がオンとなり、ＮＭＯＳ２６，
２７の両方がオフとなる。したがって動作は上記と同じ
で出力２０２は“１”となる。
ＭＯＳ２２，２３の両方がオンとなり、ＮＭＯＳ２６，
２７の両方がオフとなる。したがって動作は上記と同じ
で出力２０２は“１”となる。
【００１０】一方入力２０１の両方が“１”レベルの
時、ＰＭＯＳ２２，２３の両方がオフとなり、ＮＭＯＳ
２６，２７の両方がオンとなる。したがって第１のＮＰ
Ｎ２０はベース，エミッタ間が抵抗２１０を介して短絡
されオフとなり、第２のＮＰＮ２１のベース，コレクタ
間はＮＭＯＳ２６，２７を介して短絡されるので、第２
のＮＰＮ２１のベースには出力２０２から電流が供給さ
れ、第２のＮＰＮ２１はオンとなり、出力２０２は
“０”レベルとなる。抵抗２１０，２１１はＮＰＮトラ
ンジスタがオンになる時には、ベース電流を分流する
が、ＮＰＮトランジスタがオフに切換った時に蓄積電荷
を引き抜く働きをする。
時、ＰＭＯＳ２２，２３の両方がオフとなり、ＮＭＯＳ
２６，２７の両方がオンとなる。したがって第１のＮＰ
Ｎ２０はベース，エミッタ間が抵抗２１０を介して短絡
されオフとなり、第２のＮＰＮ２１のベース，コレクタ
間はＮＭＯＳ２６，２７を介して短絡されるので、第２
のＮＰＮ２１のベースには出力２０２から電流が供給さ
れ、第２のＮＰＮ２１はオンとなり、出力２０２は
“０”レベルとなる。抵抗２１０，２１１はＮＰＮトラ
ンジスタがオンになる時には、ベース電流を分流する
が、ＮＰＮトランジスタがオフに切換った時に蓄積電荷
を引き抜く働きをする。
【００１１】この回路によれば、ＭＯＳと、バイポーラ
トランジスタの最小構成で２入力ＮＡＮＤ回路が実現で
きる。また、この回路によれば、高周波特性のすぐれた
ＮＰＮバイポーラトランジスタを使用するので、超高速
動作が可能である。
トランジスタの最小構成で２入力ＮＡＮＤ回路が実現で
きる。また、この回路によれば、高周波特性のすぐれた
ＮＰＮバイポーラトランジスタを使用するので、超高速
動作が可能である。
【００１２】また、この回路によれば、高入力インピー
ダンス，低出力インピーダンス回路を実現でき、電源２
０３から接地までに導電バスを作ることはないので低消
費電力特性を実現できる。
ダンス，低出力インピーダンス回路を実現でき、電源２
０３から接地までに導電バスを作ることはないので低消
費電力特性を実現できる。
【００１３】
【発明が解決しようとする課題】しかしながら上述した
バイポーラトランジスタとＭＯＳトランジスタの複合回
路では、抵抗を有しているために、半導体集積回路の作
成において抵抗用のフォトマスクが必要となる。そのた
めに、回路の製造コストが上昇するという問題があっ
た。
バイポーラトランジスタとＭＯＳトランジスタの複合回
路では、抵抗を有しているために、半導体集積回路の作
成において抵抗用のフォトマスクが必要となる。そのた
めに、回路の製造コストが上昇するという問題があっ
た。
【００１４】本発明の目的は、抵抗素子を用いないバイ
ポーラＭＯＳ複合回路を提供することにある。
ポーラＭＯＳ複合回路を提供することにある。
【００１５】
【課題を解決するための手段】本発明は、コレクタが電
源端子に、エミッタが出力端子に接続されるＮＰＮバイ
ポーラトランジスタと、ゲートが入力端子に、ソース及
びドレインがそれぞれ上記ＮＰＮバイポーラトランジス
タのコレクタとベースに接続されるＰ型電界効果トラン
ジスタと、第１の端子が上記出力端子に、第２の端子が
固定電位端子に、第３の端子が上記入力端子に接続さ
れ、上記ＮＰＮバイポーラトランジスタと相補動作する
プルダウン回路と、上記ＮＰＮバイポーラトランジスタ
のベース，エミッタ間に接続され、ゲートが上記電源端
子又は上記固定電位端子のいずれかに接続された第２の
電界効果トランジスタとを具備することを特徴とする。
源端子に、エミッタが出力端子に接続されるＮＰＮバイ
ポーラトランジスタと、ゲートが入力端子に、ソース及
びドレインがそれぞれ上記ＮＰＮバイポーラトランジス
タのコレクタとベースに接続されるＰ型電界効果トラン
ジスタと、第１の端子が上記出力端子に、第２の端子が
固定電位端子に、第３の端子が上記入力端子に接続さ
れ、上記ＮＰＮバイポーラトランジスタと相補動作する
プルダウン回路と、上記ＮＰＮバイポーラトランジスタ
のベース，エミッタ間に接続され、ゲートが上記電源端
子又は上記固定電位端子のいずれかに接続された第２の
電界効果トランジスタとを具備することを特徴とする。
【００１６】また、上記第２の電界効果トランジスタ
は、ゲートが上記固定電位端子に接続されたＰ型電界効
果トランジスタであることを特徴とする。
は、ゲートが上記固定電位端子に接続されたＰ型電界効
果トランジスタであることを特徴とする。
【００１７】また、上記第２の電界効果トランジスタ
は、ゲートが上記電源端子に接続されたＮ型電界効果ト
ランジスタであることを特徴とする。
は、ゲートが上記電源端子に接続されたＮ型電界効果ト
ランジスタであることを特徴とする。
【００１８】また、上記第２の電界効果トランジスタ
は、ゲートが上記固定電位端子に接続されたＰ型電界効
果トランジスタとゲートが上記電源端子に接続されたＮ
型電界効果トランジスタであることを特徴とする。
は、ゲートが上記固定電位端子に接続されたＰ型電界効
果トランジスタとゲートが上記電源端子に接続されたＮ
型電界効果トランジスタであることを特徴とする。
【００１９】また、上記ＮＰＮバイポーラトランジスタ
のベースにＮ型電界効果トランジスタを接続したことを
特徴とする。
のベースにＮ型電界効果トランジスタを接続したことを
特徴とする。
【００２０】次に、本発明はコレクタが電源端子に、エ
ミッタが出力端子に接続されるNPNバイポーラトランジ
スタと、ゲートが入力端子に、ソース及びドレインがそ
れぞれ上記ＮＰＮバイポーラトランジスタのコレクタと
ベースに接続されるＰ型電界効果トランジスタと、第１
の端子が上記出力端子に、第２の端子が固定電位端子
に、第３の端子が上記入力端子に接続され、上記ＮＰＮ
バイポーラトランジスタと相補動作するプルダウン回路
と、上記ＮＰＮバイポーラトランジスタのベース，エミ
ッタ間に接続された第２のＰ型電界効果トランジスタと
を具備することを特徴とするものである。
ミッタが出力端子に接続されるNPNバイポーラトランジ
スタと、ゲートが入力端子に、ソース及びドレインがそ
れぞれ上記ＮＰＮバイポーラトランジスタのコレクタと
ベースに接続されるＰ型電界効果トランジスタと、第１
の端子が上記出力端子に、第２の端子が固定電位端子
に、第３の端子が上記入力端子に接続され、上記ＮＰＮ
バイポーラトランジスタと相補動作するプルダウン回路
と、上記ＮＰＮバイポーラトランジスタのベース，エミ
ッタ間に接続された第２のＰ型電界効果トランジスタと
を具備することを特徴とするものである。
【００２１】また、上記ＮＰＮバイポーラトランジスタ
のベースにＮ型電界効果トランジスタが接続されたこと
を特徴とする。
のベースにＮ型電界効果トランジスタが接続されたこと
を特徴とする。
【００２２】また、上記のプルダウン回路は、コレクタ
が上記出力端子に、エミッタが上記固定電位端子に接続
される第２のＮＰＮバイポーラトランジスタと、ゲート
が前記入力端子に、ドレイン及びソースが上記第２のＮ
ＰＮバイポーラトランジスタのコレクタとベースに接続
される第２のＮ型電界効果トランジスタとを具備するこ
とを特徴とする。
が上記出力端子に、エミッタが上記固定電位端子に接続
される第２のＮＰＮバイポーラトランジスタと、ゲート
が前記入力端子に、ドレイン及びソースが上記第２のＮ
ＰＮバイポーラトランジスタのコレクタとベースに接続
される第２のＮ型電界効果トランジスタとを具備するこ
とを特徴とする。
【００２３】最後に、本発明はコレクタが電源端子に、
エミッタが出力端子に接続される第１のＮＰＮバイポー
ラトランジスタと、ゲートが入力端子に、ソース及びド
レインがそれぞれ上記第１のＮＰＮバイポーラトランジ
スタのコレクタとベースとに接続されるＰ型電界効果ト
ランジスタと、コレクタが上記出力端子に、エミッタが
固定電位端子に接続される第２のＮＰＮバイポーラトラ
ンジスタと、ゲートが上記入力端子に、ソースとドレイ
ンが上記第２のＮＰＮバイポートランジスタのコレクタ
とベースの間に接続される第１のＮ型電界効果トランジ
スタと、上記第２のＮＰＮバイポーラトランジスタのベ
ース，エミッタ間にドレインとソースが接続され、ゲー
トが電源端子に接続される第２のＮ型電界効果トランジ
スタとを具備することを特徴とする。
エミッタが出力端子に接続される第１のＮＰＮバイポー
ラトランジスタと、ゲートが入力端子に、ソース及びド
レインがそれぞれ上記第１のＮＰＮバイポーラトランジ
スタのコレクタとベースとに接続されるＰ型電界効果ト
ランジスタと、コレクタが上記出力端子に、エミッタが
固定電位端子に接続される第２のＮＰＮバイポーラトラ
ンジスタと、ゲートが上記入力端子に、ソースとドレイ
ンが上記第２のＮＰＮバイポートランジスタのコレクタ
とベースの間に接続される第１のＮ型電界効果トランジ
スタと、上記第２のＮＰＮバイポーラトランジスタのベ
ース，エミッタ間にドレインとソースが接続され、ゲー
トが電源端子に接続される第２のＮ型電界効果トランジ
スタとを具備することを特徴とする。
【００２４】
【作用】ゲートを固定電位端子に接続したＰ型電界効果
トランジスタ、又は、ゲートを電源端子（Ｖcc電位）に
接続したＮ型電界効果トランジスタは、電界効果トラン
ジスタのオン抵抗として作用する。このため、上記のＰ
型又は、Ｎ型電界効果トランジスタは、抵抗素子として
用いることが可能となる。
トランジスタ、又は、ゲートを電源端子（Ｖcc電位）に
接続したＮ型電界効果トランジスタは、電界効果トラン
ジスタのオン抵抗として作用する。このため、上記のＰ
型又は、Ｎ型電界効果トランジスタは、抵抗素子として
用いることが可能となる。
【００２５】
【実施例】以下、本発明を実施例によって、詳細に説明
する。
する。
【００２６】図１はトーテムボール出力形２入力ＮＡＮ
Ｄ回路の例を示す。図２の抵抗210をNMOS240とPMOS242
に、抵抗２１１をNMOS241 に置き換えた実施例である。
Ｄ回路の例を示す。図２の抵抗210をNMOS240とPMOS242
に、抵抗２１１をNMOS241 に置き換えた実施例である。
【００２７】NMOS240 のゲートは電源端子２０３に、ド
レイン及びソースはそれぞれＮＰＮ２０のベースとエミ
ッタに接続される。ＮＭＯＳ２４１ のゲートは電源端
子２０３に、ドレイン及びソースはそれぞれＮＰＮ２１
のベースとエミッタに接続される。
レイン及びソースはそれぞれＮＰＮ２０のベースとエミ
ッタに接続される。ＮＭＯＳ２４１ のゲートは電源端
子２０３に、ドレイン及びソースはそれぞれＮＰＮ２１
のベースとエミッタに接続される。
【００２８】PMOS242 のゲートは接地電位に、ドレイン
及びソースはそれぞれＮＰＮ２０のエミッタとベースに
接続される。図２と同じ部品は同じ番号で示す。図２と
ほぼ同じ動作である。NMOS241 は非飽和領域で常に動作
し、抵抗２１１の代用をしている。PMOS242 は入力２０
１のどちらかが“０”レベルの時に、出力２０２を電源
電圧まで上げる働きをし、NMOS240 は出力２０２が
“０”レベルの時、NPN20 のベース，エミッタ間を短絡
し、ＮＰＮ２０をオフにして、貫通電流をなくし、消費
電力を減少させる働きをする。本実施例によれば、抵抗
の代わりに小さなチャネル幅を有するＭＯＳトランジス
タを用いるので抵抗用のフォトマスクを削減できるとと
もに集積度の向上を図ることができる。
及びソースはそれぞれＮＰＮ２０のエミッタとベースに
接続される。図２と同じ部品は同じ番号で示す。図２と
ほぼ同じ動作である。NMOS241 は非飽和領域で常に動作
し、抵抗２１１の代用をしている。PMOS242 は入力２０
１のどちらかが“０”レベルの時に、出力２０２を電源
電圧まで上げる働きをし、NMOS240 は出力２０２が
“０”レベルの時、NPN20 のベース，エミッタ間を短絡
し、ＮＰＮ２０をオフにして、貫通電流をなくし、消費
電力を減少させる働きをする。本実施例によれば、抵抗
の代わりに小さなチャネル幅を有するＭＯＳトランジス
タを用いるので抵抗用のフォトマスクを削減できるとと
もに集積度の向上を図ることができる。
【００２９】このバイポーラ、ＭＯＳ複合回路を好適に
構成できるレイアウトパターンを図３に示す。図３には
簡潔のため埋込層のパターン等は省略している。アイソ
レーション２４３内にＰＭＯＳ２２，２３，２４２，Ｎ
ＰＮ２０及びＮＭＯＳ２６，２７，２４０，２４１を構
成し、アイソレーション２４４内にＮＰＮ２１を構成す
る。ゲート電極２５３，２５４，２５５，２５６上に図
１と対応したＭＯＳトランジスタの番号を示す。Ｐ+ 領
域２４９とゲート電極２５３，２５４，２５５からＰＭ
ＯＳ２４２，２３，２２が構成され、Ｐウェル２４５内
のＮ+ 領域250とゲート電極２５４，２５５からＮＭＯ
Ｓ２６，２７が構成される。また、Ｐウェル２４５内の
Ｎ+ 領域２５１，２５２とゲート電極２５６からＮＭＯ
Ｓ２４０，２４１が構成される。ＮＰＮ２０はＰ領域２
４７をベースとし、Ｐ領域２４７内のＮ+ 領域２４８を
エミッタとし、Ｎ+ 領域２４６をコレクタとしている。
構成できるレイアウトパターンを図３に示す。図３には
簡潔のため埋込層のパターン等は省略している。アイソ
レーション２４３内にＰＭＯＳ２２，２３，２４２，Ｎ
ＰＮ２０及びＮＭＯＳ２６，２７，２４０，２４１を構
成し、アイソレーション２４４内にＮＰＮ２１を構成す
る。ゲート電極２５３，２５４，２５５，２５６上に図
１と対応したＭＯＳトランジスタの番号を示す。Ｐ+ 領
域２４９とゲート電極２５３，２５４，２５５からＰＭ
ＯＳ２４２，２３，２２が構成され、Ｐウェル２４５内
のＮ+ 領域250とゲート電極２５４，２５５からＮＭＯ
Ｓ２６，２７が構成される。また、Ｐウェル２４５内の
Ｎ+ 領域２５１，２５２とゲート電極２５６からＮＭＯ
Ｓ２４０，２４１が構成される。ＮＰＮ２０はＰ領域２
４７をベースとし、Ｐ領域２４７内のＮ+ 領域２４８を
エミッタとし、Ｎ+ 領域２４６をコレクタとしている。
【００３０】ＮＰＮ２１はアイソレーション２４４内に
あるＰ領域２５８をベースとし、Ｐ領域２５８内のＮ+
領域２５９をエミッタとし、Ｎ+ 領域２５７をコレクタ
としている。
あるＰ領域２５８をベースとし、Ｐ領域２５８内のＮ+
領域２５９をエミッタとし、Ｎ+ 領域２５７をコレクタ
としている。
【００３１】次に各素子間の結線について説明する。Ｎ
ＰＮ２０のコレクタ２４６とPMOS22，２３のソースとＮ
ＭＯＳ２４０，２４１のゲート２５６はＡＬ配線４２に
よって電源に接続される。図中×印はＡＬ配線と各素子
とのコンタクトを示す。ＰＭＯＳ２２，２３のドレイン
とＮＰＮ２０のベース２４７とPMOS242 のソースはＡＬ
配線２６０によって各々接続される。ＮＰＮ２０のエミ
ッタ２４８とPMOS242のドレインはＡＬ配線２６１によ
って接続される。PMOS242のドレインとNMOS26のドレイ
ンとNMOS240 のソースはＡＬ配線２６２によって接続さ
れる。NMOS26のドレインとＮＰＮ２１のコレクタ２５７
はＡＬ配線２６３によって接続される。NMOS27のソース
とNMOS241 のドレインとＮＰＮ２１のベース２５８はＡ
Ｌ配線２６４によって各々接続される。ＮＰＮ２１のエ
ミッタ２５９とNMOS241のソースとPMOS242のゲート２５
３とＰウェル２４５はＡＬ配線４３によって接地電位に
接続される。
ＰＮ２０のコレクタ２４６とPMOS22，２３のソースとＮ
ＭＯＳ２４０，２４１のゲート２５６はＡＬ配線４２に
よって電源に接続される。図中×印はＡＬ配線と各素子
とのコンタクトを示す。ＰＭＯＳ２２，２３のドレイン
とＮＰＮ２０のベース２４７とPMOS242 のソースはＡＬ
配線２６０によって各々接続される。ＮＰＮ２０のエミ
ッタ２４８とPMOS242のドレインはＡＬ配線２６１によ
って接続される。PMOS242のドレインとNMOS26のドレイ
ンとNMOS240 のソースはＡＬ配線２６２によって接続さ
れる。NMOS26のドレインとＮＰＮ２１のコレクタ２５７
はＡＬ配線２６３によって接続される。NMOS27のソース
とNMOS241 のドレインとＮＰＮ２１のベース２５８はＡ
Ｌ配線２６４によって各々接続される。ＮＰＮ２１のエ
ミッタ２５９とNMOS241のソースとPMOS242のゲート２５
３とＰウェル２４５はＡＬ配線４３によって接地電位に
接続される。
【００３２】図３に示したレイアウトパターンからＡＬ
配線とコンタクトを除いたパターンを図４に示す。つま
り、図４のパターンに図３のＡＬ配線とコンタクトを施
せば、２入力ＮＡＮＤ回路になり、他のＡＬ配線とコン
タクトを施せばインバータや２入力ＮＯＲ回路を構成す
ることができる。更にフリップフロップ等を構成する場
合には図４のパターンを必要数横に並べて用いれば良
い。したがって、図４をゲートアレイの基本セルとする
ことができる。この様に、抵抗の代わりに小さなチャネ
ル線を有するＭＯＳトランジスタを用いたバイポーラＭ
ＯＳ複合回路を用いてＬＳＩを得ることができる。
配線とコンタクトを除いたパターンを図４に示す。つま
り、図４のパターンに図３のＡＬ配線とコンタクトを施
せば、２入力ＮＡＮＤ回路になり、他のＡＬ配線とコン
タクトを施せばインバータや２入力ＮＯＲ回路を構成す
ることができる。更にフリップフロップ等を構成する場
合には図４のパターンを必要数横に並べて用いれば良
い。したがって、図４をゲートアレイの基本セルとする
ことができる。この様に、抵抗の代わりに小さなチャネ
ル線を有するＭＯＳトランジスタを用いたバイポーラＭ
ＯＳ複合回路を用いてＬＳＩを得ることができる。
【００３３】図１の実施例においてはＮＰＮ２０のベー
ス，エミッタ間にPMOS242 を設置したが、このPMOS242
を設けなくても実動作には問題ない。
ス，エミッタ間にPMOS242 を設置したが、このPMOS242
を設けなくても実動作には問題ない。
【００３４】また、図１の実施例においては、ＮＰＮ２
０のベースとエミッタ間にNMOS240を配置しているが、
このNMOS240 を省いても実動作に問題はない。
０のベースとエミッタ間にNMOS240を配置しているが、
このNMOS240 を省いても実動作に問題はない。
【００３５】以上から、バイポーラＭＯＳ複合論理回路
の集積度を高めることができる。
の集積度を高めることができる。
【００３６】ここで、ＮＭＯＳ２６，２７，２４１、お
よびバイポーラトランジスタ２１からなる論理回路は、
プルダウン回路とみなすことができる。これは、この技
術分野においては容易に理解されるべきことである。
よびバイポーラトランジスタ２１からなる論理回路は、
プルダウン回路とみなすことができる。これは、この技
術分野においては容易に理解されるべきことである。
【００３７】更に、本実施例によれば、下記のような効
果がある。入力２０１が両方“１”レベルの時、出力２
０２は、“０”レベルとなるが、NMOS241 のゲートが電
源端子２０３に接続されているので、NMOS241 は非飽和
領域で動作し、出力２０２は、完全にＧＮＤレベルまで
下がる。すなわち、ノイズマージンが増す。また、次段
の論理ゲートのＮＭＯＳが完全にオフになるので次段の
論理ゲートでＤＣ電流が流れることがなく低消費電力化
に寄与する。また、次段の論理ゲートのPMOSのゲートに
はゲート・ソース間に電源電圧分印加されるので、次段
の論理ゲートのＰＭＯＳのオン抵抗が小さくなり、次段
の論理ゲートの高速化に寄与する。
果がある。入力２０１が両方“１”レベルの時、出力２
０２は、“０”レベルとなるが、NMOS241 のゲートが電
源端子２０３に接続されているので、NMOS241 は非飽和
領域で動作し、出力２０２は、完全にＧＮＤレベルまで
下がる。すなわち、ノイズマージンが増す。また、次段
の論理ゲートのＮＭＯＳが完全にオフになるので次段の
論理ゲートでＤＣ電流が流れることがなく低消費電力化
に寄与する。また、次段の論理ゲートのPMOSのゲートに
はゲート・ソース間に電源電圧分印加されるので、次段
の論理ゲートのＰＭＯＳのオン抵抗が小さくなり、次段
の論理ゲートの高速化に寄与する。
【００３８】また、ＮＰＮ２０のベース，エミッタ間が
PMOS242 だけの場合には、入力201が両方“１”レベル
の時、出力２０２は、“０”レベルとなっているが、ゲ
ートがＧＮＤ電位に落ちたPMOS242 の働きによって、PM
OS242 のソース、すなわち、ＮＰＮ２０のベースはPMOS
242 のスレッショルド電圧分浮いている。つまり、ＮＰ
Ｎ２０のベース電位は０.６Ｖ 程度になっており、ベー
ス，エミッタ間が０.６Ｖ 程度バイアスされていること
になる。従って、入力２０１が立ち下がり、ＰＭＯＳ２
２，２３がオンになり、ＮＰＮ２０のベース電位を上げ
るとき、すばやく上がるので、ＮＰＮ２０が急速にオン
になり、論理ゲートの速度が向上する。また、入力２０
１が“０”レベルの時、出力２０２は、“１”レベルと
なるが、PMOS242 のゲートがＧＮＤ電位であるので、PM
OS242 は非飽和領域で動作し、出力２０２は、完全に電
源電位まで上がる。すなわち、ノイズマージンが増す。
また、次段の論理ゲートのＰＭＯＳが完全にオフになる
ので次段の論理ゲートでＤＣ電流が流れることがなく低
消費電力化に寄与する。また、次段の論理ゲートのＮＭ
ＯＳのゲートにはゲート，ソース間に電源電圧分印加さ
れるので、次段の論理ゲートのＮＭＯＳのオン抵抗が小
さくなり、次段の論理ゲートの高速化に寄与する。
PMOS242 だけの場合には、入力201が両方“１”レベル
の時、出力２０２は、“０”レベルとなっているが、ゲ
ートがＧＮＤ電位に落ちたPMOS242 の働きによって、PM
OS242 のソース、すなわち、ＮＰＮ２０のベースはPMOS
242 のスレッショルド電圧分浮いている。つまり、ＮＰ
Ｎ２０のベース電位は０.６Ｖ 程度になっており、ベー
ス，エミッタ間が０.６Ｖ 程度バイアスされていること
になる。従って、入力２０１が立ち下がり、ＰＭＯＳ２
２，２３がオンになり、ＮＰＮ２０のベース電位を上げ
るとき、すばやく上がるので、ＮＰＮ２０が急速にオン
になり、論理ゲートの速度が向上する。また、入力２０
１が“０”レベルの時、出力２０２は、“１”レベルと
なるが、PMOS242 のゲートがＧＮＤ電位であるので、PM
OS242 は非飽和領域で動作し、出力２０２は、完全に電
源電位まで上がる。すなわち、ノイズマージンが増す。
また、次段の論理ゲートのＰＭＯＳが完全にオフになる
ので次段の論理ゲートでＤＣ電流が流れることがなく低
消費電力化に寄与する。また、次段の論理ゲートのＮＭ
ＯＳのゲートにはゲート，ソース間に電源電圧分印加さ
れるので、次段の論理ゲートのＮＭＯＳのオン抵抗が小
さくなり、次段の論理ゲートの高速化に寄与する。
【００３９】また、ＮＰＮ２０のベース，エミッタ間が
NMOS240 だけの場合には、出力202の“１”レベルは、
Ｖcc−ＶBEまでしか上がらない。Ｖccは電源電位で、Ｖ
BEはＮＰＮ２０のベース，エミッタ間順電圧である。こ
の点には留意したほうが良い場合があるが、入力２０１
が両方“１”レベルの時、出力２０２は、“０”レベル
となっているが、ゲートが電源電位になったNMOS240 の
働きによって、NMOS240 のドレイン、すなわち、ＮＰＮ
２０のベースは完全にＧＮＤ電位になる。従って、ＮＰ
Ｎ２０のベース，エミッタ間が０Ｖであるので、ＮＰＮ
２０のベースにノイズがのっても、誤動作しにくい。
NMOS240 だけの場合には、出力202の“１”レベルは、
Ｖcc−ＶBEまでしか上がらない。Ｖccは電源電位で、Ｖ
BEはＮＰＮ２０のベース，エミッタ間順電圧である。こ
の点には留意したほうが良い場合があるが、入力２０１
が両方“１”レベルの時、出力２０２は、“０”レベル
となっているが、ゲートが電源電位になったNMOS240 の
働きによって、NMOS240 のドレイン、すなわち、ＮＰＮ
２０のベースは完全にＧＮＤ電位になる。従って、ＮＰ
Ｎ２０のベース，エミッタ間が０Ｖであるので、ＮＰＮ
２０のベースにノイズがのっても、誤動作しにくい。
【００４０】また、図１のように、ＮＰＮ２０のベー
ス，エミッタ間にPMOS242とNMOS240の両方がある場合に
は、PMOS242 の働きにより、出力２０２の“１”レベル
は、完全に電源電位まで上がる。従って、上記と同様な
効果がある。また、入力２０１が両方“１”レベルの
時、出力２０２は、“０”レベルとなっているが、ゲー
トが電源電位になったNMOS240 の働きによって、PMOS24
2 のスレッショルド電圧がばらついても、NMOS240 のド
レイン、すなわち、ＮＰＮ２０のベースは完全にＧＮＤ
電位になる。従って、安定した動作が可能となる。
ス，エミッタ間にPMOS242とNMOS240の両方がある場合に
は、PMOS242 の働きにより、出力２０２の“１”レベル
は、完全に電源電位まで上がる。従って、上記と同様な
効果がある。また、入力２０１が両方“１”レベルの
時、出力２０２は、“０”レベルとなっているが、ゲー
トが電源電位になったNMOS240 の働きによって、PMOS24
2 のスレッショルド電圧がばらついても、NMOS240 のド
レイン、すなわち、ＮＰＮ２０のベースは完全にＧＮＤ
電位になる。従って、安定した動作が可能となる。
【００４１】このように、抵抗の代わりにＭＯＳを用い
ることによって、抵抗用のフォトマスクを減らしても、
抵抗の場合と同様に、出力電位を電源電位間でフル振幅
させることができる上に、上記したような効果がある。
ることによって、抵抗用のフォトマスクを減らしても、
抵抗の場合と同様に、出力電位を電源電位間でフル振幅
させることができる上に、上記したような効果がある。
【００４２】
【発明の効果】本発明によれば、バイポーラトランジス
タデバイスの高駆動能力とＭＯＳデバイスの低消費電力
特性を兼ね備えたバイポーラ・ＭＯＳ複合回路を抵抗素
子を用いずに構成することができるので、製造工程が省
略されかつ製造コストが安価になる。
タデバイスの高駆動能力とＭＯＳデバイスの低消費電力
特性を兼ね備えたバイポーラ・ＭＯＳ複合回路を抵抗素
子を用いずに構成することができるので、製造工程が省
略されかつ製造コストが安価になる。
【００４３】また、上記複合回路によって、高速・低消
費電力のＬＳＩが実現できる。更に、ノイズによって誤
動作しにくく、安定した動作を行う回路が提供できる。
費電力のＬＳＩが実現できる。更に、ノイズによって誤
動作しにくく、安定した動作を行う回路が提供できる。
【図１】本発明の一実施例を示すバイポーラ・ＭＯＳト
ランジスタの複合回路による２入力ＮＡＮＤ回路図。
ランジスタの複合回路による２入力ＮＡＮＤ回路図。
【図２】従来のバイポーラ・ＭＯＳトランジスタの複合
回路による２入力ＮＡＮＤ回路図。
回路による２入力ＮＡＮＤ回路図。
【図３】本発明の一実施例回路のレイアウトパターン
図。
図。
【図４】本発明の一実施例を示す基本セル図。
【図５】従来の回路図の論理動作を示す図。
２０，２１…ＮＰＮバイポーラトランジスタ、２２，２
３，２４２…ＰＭＯＳトランジスタ、２６，２７，２４
０，２４１…ＮＭＯＳトランジスタ。
３，２４２…ＰＭＯＳトランジスタ、２６，２７，２４
０，２４１…ＮＭＯＳトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 増田 郁朗 茨城県日立市幸町３丁目１番１号 株式会 社 日立製作所 日立研究所内 (56)参考文献 特開 昭56−100461（ＪＰ，Ａ) 特開 昭52−26181（ＪＰ，Ａ) 特開 昭55−45207（ＪＰ，Ａ)
Claims (9)
- 【請求項１】コレクタが電源端子に、エミッタが出力端
子に接続されるＮＰＮバイポーラトランジスタと、ゲー
トが入力端子に、ソース及びドレインがそれぞれ上記Ｎ
ＰＮバイポーラトランジスタのコレクタとベースに接続
されるＰ型電界効果トランジスタと、第１の端子が上記
出力端子に、第２の端子が固定電位端子に、第３の端子
が上記入力端子に接続され、上記ＮＰＮバイポーラトラ
ンジスタと相補動作するプルダウン回路と、上記ＮＰＮ
バイポーラトランジスタのベース，エミッタ間に接続さ
れ、ゲートが上記電源端子又は上記固定電位端子のいず
れかに接続された第２の電界効果トランジスタとを具備
することを特徴とする半導体集積回路装置。 - 【請求項２】請求項１において、上記第２の電界効果ト
ランジスタは、ゲートが上記固定電位端子に接続された
Ｐ型電界効果トランジスタであることを特徴とする半導
体集積装置。 - 【請求項３】請求項１において、上記第２の電界効果ト
ランジスタは、ゲートが上記電源端子に接続されたＮ型
電界効果トランジスタであることを特徴とする半導体集
積回路。 - 【請求項４】請求項１において、上記第２の電界効果ト
ランジスタは、ゲートが上記固定電位端子に接続された
Ｐ型電界効果トランジスタとゲートが上記電源端子に接
続されたＮ型電界効果トランジスタであることを特徴と
する半導体集積回路装置。 - 【請求項５】請求項２において、上記ＮＰＮバイポーラ
トランジスタのベースにＮ型電界効果トランジスタを接
続したことを特徴とする半導体集積回路装置。 - 【請求項６】コレクタが電源端子に、エミッタが出力端
子に接続されるバイポーラトランジスタと、ゲートが入
力端子に、ソース及びドレインがそれぞれ上記ＮＰＮバ
イポーラトランジスタのコレクタとベースに接続される
Ｐ型電界効果トランジスタと、第１の端子が上記出力端
子に、第２の端子が固定電位端子に、第３の端子が上記
入力端子に接続され、上記ＮＰＮバイポーラトランジス
タと相補動作するプルダウン回路と、上記ＮＰＮバイポ
ーラトランジスタのベース，エミッタ間に接続された第
２のＰ型電界効果トランジスタとを具備することを特徴
とする半導体集積回路装置。 - 【請求項７】請求項６において、上記ＮＰＮバイポーラ
トランジスタのベースにＮ型電界効果トランジスタが接
続されたことを特徴とする半導体集積回路装置。 - 【請求項８】請求項１，２，３，４，５，６又は７にお
いて、プルダウン回路は、コレクタが上記出力端子に、
エミッタが上記固定電位端子に接続される第２のＮＰＮ
バイポーラトランジスタと、ゲートが前記入力端子に、
ドレイン及びソースが上記第２のＮＰＮバイポーラトラ
ンジスタのコレクタとベースに接続される第２のＮ型電
界効果トランジスタとを具備することを特徴とする半導
体集積回路装置。 - 【請求項９】コレクタが電源端子に、エミッタが出力端
子に接続される第１のＮＰＮバイポーラトランジスタ
と、ゲートが入力端子に、ソース及びドレインがそれぞ
れ上記第１のＮＰＮバイポーラトランジスタのコレクタ
とベースとに接続されるＰ型電界効果トランジスタと、
コレクタが上記出力端子に、エミッタが固定電位端子に
接続される第２のＮＰＮバイポーラトランジスタと、ゲ
ートが上記入力端子に、ソースとドレインが上記第２の
ＮＰＮバイポーラトランジスタのコレクタとベースの間
に接続される第１のＮ型電界効果トランジスタと、上記
第２のＮＰＮバイポーラトランジスタのベース，エミッ
タ間にドレインとソースが接続され、ゲートが電源端子
に接続される第２のＮ型電界効果トランジスタとを具備
することを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25745391A JPH0666424B2 (ja) | 1991-10-04 | 1991-10-04 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25745391A JPH0666424B2 (ja) | 1991-10-04 | 1991-10-04 | 半導体集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14756882A Division JPS5939060A (ja) | 1982-08-27 | 1982-08-27 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04355957A JPH04355957A (ja) | 1992-12-09 |
| JPH0666424B2 true JPH0666424B2 (ja) | 1994-08-24 |
Family
ID=17306553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25745391A Expired - Lifetime JPH0666424B2 (ja) | 1991-10-04 | 1991-10-04 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666424B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3014025B2 (ja) * | 1995-03-30 | 2000-02-28 | 日本電気株式会社 | ＢｉＣＭＯＳ論理集積回路 |
-
1991
- 1991-10-04 JP JP25745391A patent/JPH0666424B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04355957A (ja) | 1992-12-09 |
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