JPH04355957A

JPH04355957A - 半導体集積回路装置

Info

Publication number: JPH04355957A
Application number: JP25745391A
Authority: JP
Inventors: Yoji Nishio; 洋二西尾; Shigeo Kuboki; 茂雄久保木; Masahiro Iwamura; 将弘岩村; Ikuro Masuda; 郁朗増田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-10-04
Filing date: 1991-10-04
Publication date: 1992-12-09
Anticipated expiration: 2009-08-24
Also published as: JPH0666424B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体大規模集積回路に
係り、特に、ＭＯＳトランジスタ及びバイポーラトラン
ジスタから成る高速で低消費電力の論理回路に関する。

【０００２】

【従来の技術】ＭＯＳ回路は消費電力が小さいという特
長を有しているが、ＭＯＳトランジスタは伝達コンダク
タンスが小さいため、負荷容量が大きいとその充放電に
時間がかかり、スピードが遅くなる欠点があった。

【０００３】また、バイポーラ回路は、バイポーラトラ
ンジスタの伝達コンダクタンスがＭＯＳトランジスタに
比べて大きいので、負荷容量が大きくなってもスピード
が落ちにくいという特長を有している。しかし、大電流
を低インピーダンス回路に流し込んだり、流し出したり
するので消費電力が大きいという欠点があった。

【０００４】これらの欠点を解決するものとして、ＭＯ
Ｓ回路の低消費電力特性及びバイポーラ回路の高スピー
ド特性に着目し、両デバイスを組合わせた高速で低消費
電力の複合回路がある。この複合回路は、例えば、バイ
ポーラトランジスタで出力段を構成し、ＭＯＳトランジ
スタでバイポーラトランジスタを駆動するものである。

【０００５】図２に、上記の考え方を用いたトーテムポ
ール出力形２入力ＮＡＮＤ回路を示す。

【０００６】図２に於いて、２０は、コレクタが電源端
子２０３に、エミッタが出力端子２０２に接続される第
１のＮＰＮトランジスタ（以下ＮＰＮと略す）、２１は
、コレクタが出力端子２０２に、エミッタが接地電位Ｇ
ＮＤである固定電位端子に接続される第２のＮＰＮ、２
０１は２個の入力端子、２２及び２３は、各ゲートがそ
れぞれ異なる入力端子２０１に、各ソース及び各ドレイ
ンが、第１のＮＰＮ２０のコレクタとベースとの間に並
列にそれぞれ接続されるＰＭＯＳ、２６及び２７は、各
ゲートがそれぞれ異なる入力端子２０１に、各ドレイン
及び各ソースが第２のＮＰＮ２１のコレクタとベースと
の間に直列にそれぞれ接続されるＮＭＯＳ、２１０及び
２１１は、第１及び第２のＮＰＮ２０及び２１のベース
とエミッタとの間に設けられる抵抗である。

【０００７】図５はこの回路の論理動作を示すものであ
る。

【０００８】まず入力２０１のどちらかが“０”レベル
の時、ＰＭＯＳ２２，２３のどちらかがオンとなり、Ｎ
ＭＯＳ２６，２７のどちらかがオフとなる。したがって
第１のＮＰＮ２０のベース電位が上昇し、第１のＮＰＮ
２０はオンとなり、第２のＮＰＮ２１は抵抗２１１を介
してベース，エミッタ間が短絡されオフとなるので第１
のＮＰＮ２０のエミッタ電流は負荷を充電し出力２０２
は“１”レベルとなる。

【０００９】入力２０１の両方が“０”レベルの時、Ｐ
ＭＯＳ２２，２３の両方がオンとなり、ＮＭＯＳ２６，
２７の両方がオフとなる。したがって動作は上記と同じ
で出力２０２は“１”となる。

【００１０】一方入力２０１の両方が“１”レベルの時
、ＰＭＯＳ２２，２３の両方がオフとなり、ＮＭＯＳ２
６，２７の両方がオンとなる。したがって第１のＮＰＮ
２０はベース，エミッタ間が抵抗２１０を介して短絡さ
れオフとなり、第２のＮＰＮ２１のベース，コレクタ間
はＮＭＯＳ２６，２７を介して短絡されるので、第２の
ＮＰＮ２１のベースには出力２０２から電流が供給され
、第２のＮＰＮ２１はオンとなり、出力２０２は“０”
レベルとなる。抵抗２１０，２１１はＮＰＮトランジス
タがオンになる時には、ベース電流を分流するが、ＮＰ
Ｎトランジスタがオフに切換った時に蓄積電荷を引き抜
く働きをする。

【００１１】この回路によれば、ＭＯＳと、バイポーラ
トランジスタの最小構成で２入力ＮＡＮＤ回路が実現で
きる。また、この回路によれば、高周波特性のすぐれた
ＮＰＮバイポーラトランジスタを使用するので、超高速
動作が可能である。

【００１２】また、この回路によれば、高入力インピー
ダンス，低出力インピーダンス回路を実現でき、電源２
０３から接地までに導電バスを作ることはないので低消
費電力特性を実現できる。

【００１３】

【発明が解決しようとする課題】しかしながら上述した
バイポーラトランジスタとＭＯＳトランジスタの複合回
路では、抵抗を有しているために、半導体集積回路の作
成において抵抗用のフォトマスクが必要となる。そのた
めに、回路の製造コストが上昇するという問題があった
。

【００１４】本発明の目的は、抵抗素子を用いないバイ
ポーラＭＯＳ複合回路を提供することにある。

【００１５】

【課題を解決するための手段】本発明は、コレクタが電
源端子に、エミッタが出力端子に接続されるＮＰＮバイ
ポーラトランジスタと、ゲートが入力端子に、ソース及
びドレインがそれぞれ上記ＮＰＮバイポーラトランジス
タのコレクタとベースに接続されるＰ型電界効果トラン
ジスタと、第１の端子が上記出力端子に、第２の端子が
固定電位端子に、第３の端子が上記入力端子に接続され
、上記ＮＰＮバイポーラトランジスタと相補動作するプ
ルダウン回路と、上記ＮＰＮバイポーラトランジスタの
ベース，エミッタ間に接続され、ゲートが上記電源端子
又は上記固定電位端子のいずれかに接続された第２の電
界効果トランジスタとを具備することを特徴とする。

【００１６】また、上記第２の電界効果トランジスタは
、ゲートが上記固定電位端子に接続されたＰ型電界効果
トランジスタであることを特徴とする。

【００１７】また、上記第２の電界効果トランジスタは
、ゲートが上記電源端子に接続されたＮ型電界効果トラ
ンジスタであることを特徴とする。

【００１８】また、上記第２の電界効果トランジスタは
、ゲートが上記固定電位端子に接続されたＰ型電界効果
トランジスタとゲートが上記電源端子に接続されたＮ型
電界効果トランジスタであることを特徴とする。

【００１９】また、上記ＮＰＮバイポーラトランジスタ
のベースにＮ型電界効果トランジスタを接続したことを
特徴とする。

【００２０】次に、本発明はコレクタが電源端子に、エ
ミッタが出力端子に接続されるＮＰＮバイポーラトラン
ジスタと、ゲートが入力端子に、ソース及びドレインが
それぞれ上記ＮＰＮバイポーラトランジスタのコレクタ
とベースに接続されるＰ型電界効果トランジスタと、第
１の端子が上記出力端子に、第２の端子が固定電位端子
に、第３の端子が上記入力端子に接続され、上記ＮＰＮ
バイポーラトランジスタと相補動作するプルダウン回路
と、上記ＮＰＮバイポーラトランジスタのベース，エミ
ッタ間に接続された第２のＰ型電界効果トランジスタと
を具備することを特徴とするものである。

【００２１】また、上記ＮＰＮバイポーラトランジスタ
のベースにＮ型電界効果トランジスタが接続されたこと
を特徴とする。

【００２２】また、上記のプルダウン回路は、コレクタ
が上記出力端子に、エミッタが上記固定電位端子に接続
される第２のＮＰＮバイポーラトランジスタと、ゲート
が前記入力端子に、ドレイン及びソースが上記第２のＮ
ＰＮバイポーラトランジスタのコレクタとベースに接続
される第２のＮ型電界効果トランジスタとを具備するこ
とを特徴とする。

【００２３】最後に、本発明はコレクタが電源端子に、
エミッタが出力端子に接続される第１のＮＰＮバイポー
ラトランジスタと、ゲートが入力端子に、ソース及びド
レインがそれぞれ上記第１のＮＰＮバイポーラトランジ
スタのコレクタとベースとに接続されるＰ型電界効果ト
ランジスタと、コレクタが上記出力端子に、エミッタが
固定電位端子に接続される第２のＮＰＮバイポーラトラ
ンジスタと、ゲートが上記入力端子に、ソースとドレイ
ンが上記第２のＮＰＮバイポートランジスタのコレクタ
とベースの間に接続される第１のＮ型電界効果トランジ
スタと、上記第２のＮＰＮバイポーラトランジスタのベ
ース，エミッタ間にドレインとソースが接続され、ゲー
トが電源端子に接続される第２のＮ型電界効果トランジ
スタとを具備することを特徴とする。

【００２４】

【作用】ゲートを固定電位端子に接続したＰ型電界効果
トランジスタ、又は、ゲートを電源端子（Ｖｃｃ電位）
に接続したＮ型電界効果トランジスタは、電界効果トラ
ンジスタのオン抵抗として作用する。このため、上記の
Ｐ型又は、Ｎ型電界効果トランジスタは、抵抗素子とし
て用いることが可能となる。

【００２５】

【実施例】以下、本発明を実施例によって、詳細に説明
する。

【００２６】図１はトーテムボール出力形２入力ＮＡＮ
Ｄ回路の例を示す。図２の抵抗２１０をＮＭＯＳ２４０
とＰＭＯＳ２４２に、抵抗２１１をＮＭＯＳ２４１　に
置き換えた実施例である。

【００２７】ＮＭＯＳ２４０　のゲートは電源端子２０
３に、ドレイン及びソースはそれぞれＮＰＮ２０のベー
スとエミッタに接続される。ＮＭＯＳ２４１　　のゲー
トは電源端子２０３に、ドレイン及びソースはそれぞれ
ＮＰＮ２１のベースとエミッタに接続される。

【００２８】ＰＭＯＳ２４２　のゲートは接地電位に、
ドレイン及びソースはそれぞれＮＰＮ２０のエミッタと
ベースに接続される。図２と同じ部品は同じ番号で示す
。図２とほぼ同じ動作である。ＮＭＯＳ２４１　は非飽
和領域で常に動作し、抵抗２１１の代用をしている。Ｐ
ＭＯＳ２４２　は入力２０１のどちらかが“０”レベル
の時に、出力２０２を電源電圧まで上げる働きをし、Ｎ
ＭＯＳ２４０　は出力２０２が“０”レベルの時、ＮＰ
Ｎ２０　のベース，エミッタ間を短絡し、ＮＰＮ２０を
オフにして、貫通電流をなくし、消費電力を減少させる
働きをする。本実施例によれば、抵抗の代わりに小さな
チャネル幅を有するＭＯＳトランジスタを用いるので抵
抗用のフォトマスクを削減できるとともに集積度の向上
を図ることができる。

【００２９】このバイポーラ、ＭＯＳ複合回路を好適に
構成できるレイアウトパターンを図３に示す。図３には
簡潔のため埋込層のパターン等は省略している。アイソ
レーション２４３内にＰＭＯＳ２２，２３，２４２，Ｎ
ＰＮ２０及びＮＭＯＳ２６，２７，２４０，２４１を構
成し、アイソレーション２４４内にＮＰＮ２１を構成す
る。ゲート電極２５３，２５４，２５５，２５６上に図
１と対応したＭＯＳトランジスタの番号を示す。Ｐ＋　
領域２４９とゲート電極２５３，２５４，２５５からＰ
ＭＯＳ２４２，２３，２２が構成され、Ｐウェル２４５
内のＮ＋　領域２５０とゲート電極２５４，２５５から
ＮＭＯＳ２６，２７が構成される。また、Ｐウェル２４
５内のＮ＋　領域２５１，２５２とゲート電極２５６か
らＮＭＯＳ２４０，２４１が構成される。ＮＰＮ２０は
Ｐ領域２４７をベースとし、Ｐ領域２４７内のＮ＋　領
域２４８をエミッタとし、Ｎ＋　領域２４６をコレクタ
としている。

【００３０】ＮＰＮ２１はアイソレーション２４４内に
あるＰ領域２５８をベースとし、Ｐ領域２５８内のＮ＋
　領域２５９をエミッタとし、Ｎ＋　領域２５７をコレ
クタとしている。

【００３１】次に各素子間の結線について説明する。Ｎ
ＰＮ２０のコレクタ２４６とＰＭＯＳ２２，２３のソー
スとＮＭＯＳ２４０，２４１のゲート２５６はＡＬ配線
４２によって電源に接続される。図中×印はＡＬ配線と
各素子とのコンタクトを示す。ＰＭＯＳ２２，２３のド
レインとＮＰＮ２０のベース２４７とＰＭＯＳ２４２　
のソースはＡＬ配線２６０によって各々接続される。Ｎ
ＰＮ２０のエミッタ２４８とＰＭＯＳ２４２のドレイン
はＡＬ配線２６１によって接続される。ＰＭＯＳ２４２
のドレインとＮＭＯＳ２６のドレインとＮＭＯＳ２４０
　のソースはＡＬ配線２６２によって接続される。ＮＭ
ＯＳ２６のドレインとＮＰＮ２１のコレクタ２５７はＡ
Ｌ配線２６３によって接続される。ＮＭＯＳ２７のソー
スとＮＭＯＳ２４１　のドレインとＮＰＮ２１のベース
２５８はＡＬ配線２６４によって各々接続される。ＮＰ
Ｎ２１のエミッタ２５９とＮＭＯＳ２４１のソースとＰ
ＭＯＳ２４２のゲート２５３とＰウェル２４５はＡＬ配
線４３によって接地電位に接続される。

【００３２】図３に示したレイアウトパターンからＡＬ
配線とコンタクトを除いたパターンを図４に示す。つま
り、図４のパターンに図３のＡＬ配線とコンタクトを施
せば、２入力ＮＡＮＤ回路になり、他のＡＬ配線とコン
タクトを施せばインバータや２入力ＮＯＲ回路を構成す
ることができる。更にフリップフロップ等を構成する場
合には図４のパターンを必要数横に並べて用いれば良い
。したがって、図４をゲートアレイの基本セルとするこ
とができる。この様に、抵抗の代わりに小さなチャネル
線を有するＭＯＳトランジスタを用いたバイポーラＭＯ
Ｓ複合回路を用いてＬＳＩを得ることができる。

【００３３】図１の実施例においてはＮＰＮ２０のベー
ス，エミッタ間にＰＭＯＳ２４２　を設置したが、この
ＰＭＯＳ２４２　を設けなくても実動作には問題ない。

【００３４】また、図１の実施例においては、ＮＰＮ２
０のベースとエミッタ間にＮＭＯＳ２４０を配置してい
るが、このＮＭＯＳ２４０　を省いても実動作に問題は
ない。

【００３５】以上から、バイポーラＭＯＳ複合論理回路
の集積度を高めることができる。

【００３６】ここで、ＮＭＯＳ２６，２７，２４１、お
よびバイポーラトランジスタ２１からなる論理回路は、
プルダウン回路とみなすことができる。これは、この技
術分野においては容易に理解されるべきことである。

【００３７】更に、本実施例によれば、下記のような効
果がある。入力２０１が両方“１”レベルの時、出力２
０２は、“０”レベルとなるが、ＮＭＯＳ２４１　のゲ
ートが電源端子２０３に接続されているので、ＮＭＯＳ
２４１　は非飽和領域で動作し、出力２０２は、完全に
ＧＮＤレベルまで下がる。すなわち、ノイズマージンが
増す。また、次段の論理ゲートのＮＭＯＳが完全にオフ
になるので次段の論理ゲートでＤＣ電流が流れることが
なく低消費電力化に寄与する。また、次段の論理ゲート
のＰＭＯＳのゲートにはゲート・ソース間に電源電圧分
印加されるので、次段の論理ゲートのＰＭＯＳのオン抵
抗が小さくなり、次段の論理ゲートの高速化に寄与する
。

【００３８】また、ＮＰＮ２０のベース，エミッタ間が
ＰＭＯＳ２４２　だけの場合には、入力２０１が両方“
１”レベルの時、出力２０２は、“０”レベルとなって
いるが、ゲートがＧＮＤ電位に落ちたＰＭＯＳ２４２　
の働きによって、ＰＭＯＳ２４２　のソース、すなわち
、ＮＰＮ２０のベースはＰＭＯＳ２４２　のスレッショ
ルド電圧分浮いている。つまり、ＮＰＮ２０のベース電
位は０．６Ｖ　程度になっており、ベース，エミッタ間
が０．６Ｖ　程度バイアスされていることになる。従っ
て、入力２０１が立ち下がり、ＰＭＯＳ２２，２３がオ
ンになり、ＮＰＮ２０のベース電位を上げるとき、すば
やく上がるので、ＮＰＮ２０が急速にオンになり、論理
ゲートの速度が向上する。また、入力２０１が“０”レ
ベルの時、出力２０２は、“１”レベルとなるが、ＰＭ
ＯＳ２４２　のゲートがＧＮＤ電位であるので、ＰＭＯ
Ｓ２４２　は非飽和領域で動作し、出力２０２は、完全
に電源電位まで上がる。すなわち、ノイズマージンが増
す。また、次段の論理ゲートのＰＭＯＳが完全にオフになる
ので次段の論理ゲートでＤＣ電流が流れることがなく低
消費電力化に寄与する。また、次段の論理ゲートのＮＭ
ＯＳのゲートにはゲート，ソース間に電源電圧分印加さ
れるので、次段の論理ゲートのＮＭＯＳのオン抵抗が小
さくなり、次段の論理ゲートの高速化に寄与する。

【００３９】また、ＮＰＮ２０のベース，エミッタ間が
ＮＭＯＳ２４０　だけの場合には、出力２０２の“１”
レベルは、Ｖｃｃ−ＶＢＥまでしか上がらない。Ｖｃｃ
は電源電位で、ＶＢＥはＮＰＮ２０のベース，エミッタ
間順電圧である。この点には留意したほうが良い場合が
あるが、入力２０１が両方“１”レベルの時、出力２０
２は、“０”レベルとなっているが、ゲートが電源電位
になったＮＭＯＳ２４０　の働きによって、ＮＭＯＳ２
４０　のドレイン、すなわち、ＮＰＮ２０のベースは完
全にＧＮＤ電位になる。従って、ＮＰＮ２０のベース，
エミッタ間が０Ｖであるので、ＮＰＮ２０のベースにノ
イズがのっても、誤動作しにくい。

【００４０】また、図１のように、ＮＰＮ２０のベース
，エミッタ間にＰＭＯＳ２４２とＮＭＯＳ２４０の両方
がある場合には、ＰＭＯＳ２４２　の働きにより、出力
２０２の“１”レベルは、完全に電源電位まで上がる。従って、上記と同様な効果がある。また、入力２０１が
両方“１”レベルの時、出力２０２は、“０”レベルと
なっているが、ゲートが電源電位になったＮＭＯＳ２４
０　の働きによって、ＰＭＯＳ２４２　のスレッショル
ド電圧がばらついても、ＮＭＯＳ２４０　のドレイン、
すなわち、ＮＰＮ２０のベースは完全にＧＮＤ電位にな
る。従って、安定した動作が可能となる。

【００４１】このように、抵抗の代わりにＭＯＳを用い
ることによって、抵抗用のフォトマスクを減らしても、
抵抗の場合と同様に、出力電位を電源電位間でフル振幅
させることができる上に、上記したような効果がある。

【００４２】

【発明の効果】本発明によれば、バイポーラトランジス
タデバイスの高駆動能力とＭＯＳデバイスの低消費電力
特性を兼ね備えたバイポーラ・ＭＯＳ複合回路を抵抗素
子を用いずに構成することができるので、製造工程が省
略されかつ製造コストが安価になる。

【００４３】また、上記複合回路によって、高速・低消
費電力のＬＳＩが実現できる。更に、ノイズによって誤
動作しにくく、安定した動作を行う回路が提供できる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すバイポーラ・ＭＯＳト
ランジスタの複合回路による２入力ＮＡＮＤ回路図。

【図２】従来のバイポーラ・ＭＯＳトランジスタの複合
回路による２入力ＮＡＮＤ回路図。

【図３】本発明の一実施例回路のレイアウトパターン図
。

【図４】本発明の一実施例を示す基本セル図。

【図５】従来の回路図の論理動作を示す図。

【符号の説明】

２０，２１…ＮＰＮバイポーラトランジスタ、２２，２
３，２４２…ＰＭＯＳトランジスタ、２６，２７，２４
０，２４１…ＮＭＯＳトランジスタ。

Claims

【特許請求の範囲】

【請求項１】コレクタが電源端子に、エミッタが出力端
子に接続されるＮＰＮバイポーラトランジスタと、ゲー
トが入力端子に、ソース及びドレインがそれぞれ上記Ｎ
ＰＮバイポーラトランジスタのコレクタとベースに接続
されるＰ型電界効果トランジスタと、第１の端子が上記
出力端子に、第２の端子が固定電位端子に、第３の端子
が上記入力端子に接続され、上記ＮＰＮバイポーラトラ
ンジスタと相補動作するプルダウン回路と、上記ＮＰＮ
バイポーラトランジスタのベース，エミッタ間に接続さ
れ、ゲートが上記電源端子又は上記固定電位端子のいず
れかに接続された第２の電界効果トランジスタとを具備
することを特徴とする半導体集積回路装置。
【請求項２】請求項１において、上記第２の電界効果ト
ランジスタは、ゲートが上記固定電位端子に接続された
Ｐ型電界効果トランジスタであることを特徴とする半導
体集積装置。
【請求項３】請求項１において、上記第２の電界効果ト
ランジスタは、ゲートが上記電源端子に接続されたＮ型
電界効果トランジスタであることを特徴とする半導体集
積回路。
【請求項４】請求項１において、上記第２の電界効果ト
ランジスタは、ゲートが上記固定電位端子に接続された
Ｐ型電界効果トランジスタとゲートが上記電源端子に接
続されたＮ型電界効果トランジスタであることを特徴と
する半導体集積回路装置。
【請求項５】請求項２において、上記ＮＰＮバイポーラ
トランジスタのベースにＮ型電界効果トランジスタを接
続したことを特徴とする半導体集積回路装置。
【請求項６】コレクタが電源端子に、エミッタが出力端
子に接続されるバイポーラトランジスタと、ゲートが入
力端子に、ソース及びドレインがそれぞれ上記ＮＰＮバ
イポーラトランジスタのコレクタとベースに接続される
Ｐ型電界効果トランジスタと、第１の端子が上記出力端
子に、第２の端子が固定電位端子に、第３の端子が上記
入力端子に接続され、上記ＮＰＮバイポーラトランジス
タと相補動作するプルダウン回路と、上記ＮＰＮバイポ
ーラトランジスタのベース，エミッタ間に接続された第
２のＰ型電界効果トランジスタとを具備することを特徴
とする半導体集積回路装置。
【請求項７】請求項６において、上記ＮＰＮバイポーラ
トランジスタのベースにＮ型電界効果トランジスタが接
続されたことを特徴とする半導体集積回路装置。
【請求項８】請求項１，２，３，４，５，６又は７にお
いて、プルダウン回路は、コレクタが上記出力端子に、
エミッタが上記固定電位端子に接続される第２のＮＰＮ
バイポーラトランジスタと、ゲートが前記入力端子に、
ドレイン及びソースが上記第２のＮＰＮバイポーラトラ
ンジスタのコレクタとベースに接続される第２のＮ型電
界効果トランジスタとを具備することを特徴とする半導
体集積回路装置。
【請求項９】コレクタが電源端子に、エミッタが出力端
子に接続される第１のＮＰＮバイポーラトランジスタと
、ゲートが入力端子に、ソース及びドレインがそれぞれ
上記第１のＮＰＮバイポーラトランジスタのコレクタと
ベースとに接続されるＰ型電界効果トランジスタと、コ
レクタが上記出力端子に、エミッタが固定電位端子に接
続される第２のＮＰＮバイポーラトランジスタと、ゲー
トが上記入力端子に、ソースとドレインが上記第２のＮ
ＰＮバイポーラトランジスタのコレクタとベースの間に
接続される第１のＮ型電界効果トランジスタと、上記第
２のＮＰＮバイポーラトランジスタのベース，エミッタ
間にドレインとソースが接続され、ゲートが電源端子に
接続される第２のＮ型電界効果トランジスタとを具備す
ることを特徴とする半導体集積回路装置。