JPS5939060A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS5939060A JPS5939060A JP14756882A JP14756882A JPS5939060A JP S5939060 A JPS5939060 A JP S5939060A JP 14756882 A JP14756882 A JP 14756882A JP 14756882 A JP14756882 A JP 14756882A JP S5939060 A JPS5939060 A JP S5939060A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11896—Masterslice integrated circuits using combined field effect/bipolar technology
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体大規模集積回路に係り、特に、ＣＭＯ８
）ランジスタ及びバイポーラトランジスタから成る高速
で低消費′電力のゲートアレイＬＳＩに関する。
）ランジスタ及びバイポーラトランジスタから成る高速
で低消費′電力のゲートアレイＬＳＩに関する。
ゲートアレイＬＳＩとは、ＬＳＩを製造する時に用いる
１０数枚のホトマスクのうちで配線に相当するマスクの
みを開発品種に応じて作成して所望の電気回路動作を有
するＬＳＩを製造するものである。このマスクスライス
方式の概念は１９６０年代からあると言われている。
１０数枚のホトマスクのうちで配線に相当するマスクの
みを開発品種に応じて作成して所望の電気回路動作を有
するＬＳＩを製造するものである。このマスクスライス
方式の概念は１９６０年代からあると言われている。
ゲートアレイＬＳＩの構成を第１図に示す。
ＬＳＩチッグ１０はその外周にホンディングバンド及び
入出力回路領域１４を持ち、内部にはトランジスタ等の
素子から成る基本セル１１をＸ軸方向に配列した基本セ
ル列１２を配線領域１３を挾んで繰り返し配置した構成
を採っている。所望の電気回路動作を得るだめに、隣接
した基本セル１１を１個あるいは数個結線してＮ Ａ
Ｎｉ）ゲートやフリップフロッグ等を形成する。そして
複数個の基本セル１１で形成した各種論理ゲート間を論
理図に従って配線することによって１つのＬＳＩを構成
する。
入出力回路領域１４を持ち、内部にはトランジスタ等の
素子から成る基本セル１１をＸ軸方向に配列した基本セ
ル列１２を配線領域１３を挾んで繰り返し配置した構成
を採っている。所望の電気回路動作を得るだめに、隣接
した基本セル１１を１個あるいは数個結線してＮ Ａ
Ｎｉ）ゲートやフリップフロッグ等を形成する。そして
複数個の基本セル１１で形成した各種論理ゲート間を論
理図に従って配線することによって１つのＬＳＩを構成
する。
従来のＣＭＯＳゲートアレイＬＳＩでは、基本セル１１
はＣＭＯ８）ランジスタから構成されている。
はＣＭＯ８）ランジスタから構成されている。
ＣＭＯ８回路は消費電力が小さいという特長を有してい
るが、ＭＯＳトランジスタの伝達コンダクタンスが小さ
いため、負荷容量が大きいとその充放電に時間がかかり
、スピードが遅くなる欠点があった。
るが、ＭＯＳトランジスタの伝達コンダクタンスが小さ
いため、負荷容量が大きいとその充放電に時間がかかり
、スピードが遅くなる欠点があった。
また、従来のバイポーラゲートアレイＬＳＩでは、基本
セル１１はバイポーラトランジスタ及び抵抗などから構
成されている。バイポーラ回路は、バイポーラトランジ
スタの伝達コンダクタンスがＭＯＳトランジスタに比し
て大きいために、負荷容量が大きくなってもスピードが
落ちにくいという特長を有しているが、大電流を低イン
ピーダンス回路に流し込んだり、流し出したりするので
消費電力が太きいという欠点があった。
セル１１はバイポーラトランジスタ及び抵抗などから構
成されている。バイポーラ回路は、バイポーラトランジ
スタの伝達コンダクタンスがＭＯＳトランジスタに比し
て大きいために、負荷容量が大きくなってもスピードが
落ちにくいという特長を有しているが、大電流を低イン
ピーダンス回路に流し込んだり、流し出したりするので
消費電力が太きいという欠点があった。
本発明の目的は以上述べてきたＭＯＳゲートアレイＬＳ
Ｉ及びノくイポーラゲートアレイＬＳＩの欠点を補い、
高速で低消費電力のゲートアレイＬＳＩを提供すること
にある。
Ｉ及びノくイポーラゲートアレイＬＳＩの欠点を補い、
高速で低消費電力のゲートアレイＬＳＩを提供すること
にある。
本発明は、０Ｍ０８回路の低消費′電力特性及び・くイ
ボーラ回路の高スピード特性に着目し、両回路を組合わ
せだ複合回路を基本セルとして用い、高速で低消費電力
のゲートアレイＬＳＩを得ようとするものである。
ボーラ回路の高スピード特性に着目し、両回路を組合わ
せだ複合回路を基本セルとして用い、高速で低消費電力
のゲートアレイＬＳＩを得ようとするものである。
そのため、バイポーラトランジスタで出力段を構成し、
０Ｍ０８回路で論理回路とノ〈イポーラトランジスタを
駆動する回路を構成した複合回路を基本セルとして目的
を達するものである。
０Ｍ０８回路で論理回路とノ〈イポーラトランジスタを
駆動する回路を構成した複合回路を基本セルとして目的
を達するものである。
以下、本発明を実施例によって詳細に説明する。
第２図にトーテムポール出力形２人力ＮＡＮＤ回路を示
す。
す。
第２図に於いて、２０は、コレクタが電源端子２０３に
、エミッタが出力端子２０２に接続される第１のＮＰＮ
トランジスタ（以下ＮＰＮと略す）、２１は、コレクタ
が出力端子２０２に、エミッタが接地電位ＧＮＤである
固定電位端子に接続される第２ＯＮＰＮ、２０１は２個
の入力端子、２２及び２３は、各ゲートがそれぞれ異な
る入力端子２０１に、各ソース及び各ドレインが、第１
ＯＮＰＮ２０のコレクタとベースとの藺に並列にそれぞ
れ接続されるＰＭＯ８，２６及び２７は、各ゲートがそ
れぞれ異なる入力端子２０１に、各ドレイン及び各ソー
スが第２のＮＰＮ２１のコレクタとベースとの間に直列
にそれぞれ接続されるＮＭＯ８，２１０及び２１１は、
第１及び第２のＮＰＮ２０及び２１のベースとエミッタ
との間に設けられる抵抗である。
、エミッタが出力端子２０２に接続される第１のＮＰＮ
トランジスタ（以下ＮＰＮと略す）、２１は、コレクタ
が出力端子２０２に、エミッタが接地電位ＧＮＤである
固定電位端子に接続される第２ＯＮＰＮ、２０１は２個
の入力端子、２２及び２３は、各ゲートがそれぞれ異な
る入力端子２０１に、各ソース及び各ドレインが、第１
ＯＮＰＮ２０のコレクタとベースとの藺に並列にそれぞ
れ接続されるＰＭＯ８，２６及び２７は、各ゲートがそ
れぞれ異なる入力端子２０１に、各ドレイン及び各ソー
スが第２のＮＰＮ２１のコレクタとベースとの間に直列
にそれぞれ接続されるＮＭＯ８，２１０及び２１１は、
第１及び第２のＮＰＮ２０及び２１のベースとエミッタ
との間に設けられる抵抗である。
表１は本実施例の論理動作を示すものである。
表１
まず入力２０１のどちらかが″０″レベルの時、ＰＭＯ
８２２，２３のどちらかがオンとなり、ＮＭＯ８２６，
２７のどちらかがオフとなる。しだがって第１のＮＰＮ
２０のベース電位が上昇し、第１のＮＰＮ２０はオンと
なり、第２のＮＰＮ２１は抵抗２１１を介してベース、
エミッタ間が短絡されオフとなるので第１のＮＰＮ２０
のエミッタ電流は負荷を充電し出力２０２は”１″レベ
ルとなる。
８２２，２３のどちらかがオンとなり、ＮＭＯ８２６，
２７のどちらかがオフとなる。しだがって第１のＮＰＮ
２０のベース電位が上昇し、第１のＮＰＮ２０はオンと
なり、第２のＮＰＮ２１は抵抗２１１を介してベース、
エミッタ間が短絡されオフとなるので第１のＮＰＮ２０
のエミッタ電流は負荷を充電し出力２０２は”１″レベ
ルとなる。
入力２０１の両方が“０″レベルの時、ＰＭＯ８２２，
２３の両方がオンとなり、ＮＭＯ８２６゜２７の両方が
オフとなる。したがって動作は上記と同じで出力２０２
は１°″となる。
２３の両方がオンとなり、ＮＭＯ８２６゜２７の両方が
オフとなる。したがって動作は上記と同じで出力２０２
は１°″となる。
−万人力２０１の両方が”１゛ルベルの時、ＰＭＯ８２
２，２３の両方がオフとなり、ＮＭＯ８２６。
２，２３の両方がオフとなり、ＮＭＯ８２６。
２７の両方がオンとなる。しだがって第１のＮＰＮ２０
はベース、エミッタ間が抵抗２１０を介して短絡されオ
フとなり、第２ＯＮＰＮ２１のベース。
はベース、エミッタ間が抵抗２１０を介して短絡されオ
フとなり、第２ＯＮＰＮ２１のベース。
コレクタ間はＮＭＯ８２６，２７を介して短絡されるの
で、第２のＮＰＮ２１のベースには出力２０２から電流
が供給され、第２のＮＰＮ２１はオンとなり、出力２０
２は”０”レベルとなる。抵抗２１０．２１１はＮＰＮ
）ランジスタ・φぶオンになる時には、ベース電流を分
流するが、ＮＰＮトランジスタがオフに切換った時に蓄
積電荷を引き抜く働きをする。
で、第２のＮＰＮ２１のベースには出力２０２から電流
が供給され、第２のＮＰＮ２１はオンとなり、出力２０
２は”０”レベルとなる。抵抗２１０．２１１はＮＰＮ
）ランジスタ・φぶオンになる時には、ベース電流を分
流するが、ＮＰＮトランジスタがオフに切換った時に蓄
積電荷を引き抜く働きをする。
本実施例によれば、０ＭＯ８と、バイポーラトランジス
タの最小構成で２人力ＮＡＮＤ回路が実現できる。また
、本実施例によれば、高周波特性のすぐれたＮＰＮバイ
ポーラトランジスタを使用するので、超高速動作が可能
である。
タの最小構成で２人力ＮＡＮＤ回路が実現できる。また
、本実施例によれば、高周波特性のすぐれたＮＰＮバイ
ポーラトランジスタを使用するので、超高速動作が可能
である。
また、本実施例によれば、高入力インピーダンス、低出
力インピーダンス回路を実現でき、電源２０３から接地
までに導電バスを作ることはないので低消費電力特性を
実現できる。
力インピーダンス回路を実現でき、電源２０３から接地
までに導電バスを作ることはないので低消費電力特性を
実現できる。
このバイポーラ・ＣＭＯ８複合回路を好適に構成できる
レイアウトパターンを第３図に示し、理解を助けるため
に縦構造を第４図に示す。第４図はインバータ回路を示
すが、共通概念は第３図と同じ符号で表わす。
レイアウトパターンを第３図に示し、理解を助けるため
に縦構造を第４図に示す。第４図はインバータ回路を示
すが、共通概念は第３図と同じ符号で表わす。
第３図には簡潔のだめ第４図の埋込層２２７のパターン
等は省略している。アイソレーション２１２内にＰＭＯ
８２２，２３、ＮＰＮ２０、抵抗２１０．２１１及びＮ
ＭＯ８２６，２７を構成し、アイソレーション２１３内
にＮＰＮ２１を構成スる。第３図のゲート電極２２０，
２２１上に第２図と対応したＭＯＳトランジスタの番号
を示す。
等は省略している。アイソレーション２１２内にＰＭＯ
８２２，２３、ＮＰＮ２０、抵抗２１０．２１１及びＮ
ＭＯ８２６，２７を構成し、アイソレーション２１３内
にＮＰＮ２１を構成スる。第３図のゲート電極２２０，
２２１上に第２図と対応したＭＯＳトランジスタの番号
を示す。
Ｐ＋領域２１９とゲート電極２２０，２２１からＰＭ０
８２２，２３が構成され、Ｐウェル２１４内のＮ＋領域
２２３とゲート電極２２１，２２０からＮＭＯ８２６，
２７が構成される。ＮＰＮ２０はＰ領域２１７をペース
とし、Ｐ領域２１７内のＮ＋領域２１８をエミッタとし
、Ｎ＋領域２１５をコレクタとしている。抵抗２１０，
２１１はそれぞれＰ領域２１６，２２２から構成される
。ＮＰＮ２１はアイツレ−／コン２１３内にあるＰ領域
２２５をベースとし、Ｐ領域２２５内のＮ＋領域２２６
をエミッタとし Ｎ＋領域２２４をコレクタとしている
。
８２２，２３が構成され、Ｐウェル２１４内のＮ＋領域
２２３とゲート電極２２１，２２０からＮＭＯ８２６，
２７が構成される。ＮＰＮ２０はＰ領域２１７をペース
とし、Ｐ領域２１７内のＮ＋領域２１８をエミッタとし
、Ｎ＋領域２１５をコレクタとしている。抵抗２１０，
２１１はそれぞれＰ領域２１６，２２２から構成される
。ＮＰＮ２１はアイツレ−／コン２１３内にあるＰ領域
２２５をベースとし、Ｐ領域２２５内のＮ＋領域２２６
をエミッタとし Ｎ＋領域２２４をコレクタとしている
。
次に各素子間の結線について説明する。ＮＰＮ２０のコ
レクタ２１５とＰＭＯ８２２，２３のソースはＡＬ配線
４２によって電源に接続される。区部はＡＬ配線と各素
子とのコンタクトを示す。
レクタ２１５とＰＭＯ８２２，２３のソースはＡＬ配線
４２によって電源に接続される。区部はＡＬ配線と各素
子とのコンタクトを示す。
ＰＭＯ８２２，２３のドレインとＮＰＮ２０のペースと
抵抗２１０の一端はＡＬ配線２２８によって各々接続さ
れる。抵抗２１０の他の一端とＮＰＮ２０のエミッタ２
１８はＡＬ配ａ１２２９にｊ−１）で接続される。ＮＰ
Ｎ２１のエミッタ２２６と抵抗２１１の一端とＰウェル
２１４はＡＬ配線４３によって接地電位に接続される。
抵抗２１０の一端はＡＬ配線２２８によって各々接続さ
れる。抵抗２１０の他の一端とＮＰＮ２０のエミッタ２
１８はＡＬ配ａ１２２９にｊ−１）で接続される。ＮＰ
Ｎ２１のエミッタ２２６と抵抗２１１の一端とＰウェル
２１４はＡＬ配線４３によって接地電位に接続される。
抵抗２１１の他の一端とＮＭＯ８２７のソースとＮＰＮ
２１のベースはＡＬ配線２３０によって各々接続される
。
２１のベースはＡＬ配線２３０によって各々接続される
。
ＮＭＯ８２６のドレインとＮＰＮ２１のコレクタ２２４
はＡＬ配線２３１によって接続される。図示していない
が、ＮＰＮ２０のエミッタ２１８とＮＰＮ２１のコレク
タ２２４は２層目のＡＬ配線によって接続する。
はＡＬ配線２３１によって接続される。図示していない
が、ＮＰＮ２０のエミッタ２１８とＮＰＮ２１のコレク
タ２２４は２層目のＡＬ配線によって接続する。
第３図に示したレイアウトパターンからＡＬ配線とコン
タクトを除いたパターンを第５図に示す。
タクトを除いたパターンを第５図に示す。
つまり、第５図のパターンに第３図のＡＬ配線とコンタ
クトを施せば２人力ＮＡＮＤ回路になり、他のＡＬ配縁
とコンタクトを施せばインバータや２人力ＮＯＲ回路を
構成することができる。更にフリラグフロップ等を構成
する場合には第５図のパターンを必要数構に並べて用い
れば良い。したがって、第５図を基本セルとして第１図
のように配置すれば、ゲートアレイの基本セル列を構成
することができる。本実施例によれば、バイポーラ・Ｃ
ＭＯ８複合論理回路を構成できる基本セルを有するゲー
トアレイＬＳＩを実現できるので、高速。
クトを施せば２人力ＮＡＮＤ回路になり、他のＡＬ配縁
とコンタクトを施せばインバータや２人力ＮＯＲ回路を
構成することができる。更にフリラグフロップ等を構成
する場合には第５図のパターンを必要数構に並べて用い
れば良い。したがって、第５図を基本セルとして第１図
のように配置すれば、ゲートアレイの基本セル列を構成
することができる。本実施例によれば、バイポーラ・Ｃ
ＭＯ８複合論理回路を構成できる基本セルを有するゲー
トアレイＬＳＩを実現できるので、高速。
低消費電力のゲートアレイＬＳＩを得ることができる。
第６図はトーテムポール出力形２人力ＮＡＮＤ回路の他
の実施例を示す。第２図の実施例に於ける抵抗２１０を
ＮＭＯ８２４０とＰＭＯ８２４２に、抵抗２１１をＮＭ
Ｏ８２４１に置き換えだ実施例である。ＮＭＯ８２４０
のゲートは電源端子２０３に、ドレイン及びソースはそ
れぞれＮＰＮ２０のベースとニーミッタに接続される。
の実施例を示す。第２図の実施例に於ける抵抗２１０を
ＮＭＯ８２４０とＰＭＯ８２４２に、抵抗２１１をＮＭ
Ｏ８２４１に置き換えだ実施例である。ＮＭＯ８２４０
のゲートは電源端子２０３に、ドレイン及びソースはそ
れぞれＮＰＮ２０のベースとニーミッタに接続される。
ＮＭＯ８２４１のゲートは電源端子２０３に、ドレイン
及びソースはそ乙ぞれＮＰＮ２１のペースとエミッタに
接続す４シる。ＰＭＯ８２４２のゲートは接地電位に、
ドレイン及びソースはそれぞれＮＰＮ２０のエミッタと
ペースに接続される。第２図と同じ部品は同じ番号で示
す。第２図とほぼ同じ動作である。ＮＭＯ８２４１は非
飽和領域で常に動作し、抵抗２１１０代用をしている。
及びソースはそ乙ぞれＮＰＮ２１のペースとエミッタに
接続す４シる。ＰＭＯ８２４２のゲートは接地電位に、
ドレイン及びソースはそれぞれＮＰＮ２０のエミッタと
ペースに接続される。第２図と同じ部品は同じ番号で示
す。第２図とほぼ同じ動作である。ＮＭＯ８２４１は非
飽和領域で常に動作し、抵抗２１１０代用をしている。
ＰＭＯ８２４２は入力２０１のどちらかが”０゛ルベル
の時に、出力２０２を電源電圧まで上げる働きをし、Ｎ
ＭＯ８２４０は出力２０２が”０”レベルの時、ＮＰＮ
２０のベース。
の時に、出力２０２を電源電圧まで上げる働きをし、Ｎ
ＭＯ８２４０は出力２０２が”０”レベルの時、ＮＰＮ
２０のベース。
エミッタ間を短絡し、ＮＰＮ２０をオフにして、貫通電
流をなくシ、消費電力を減少させる働きをする。本実施
例によれば、抵抗の代わりに小さなチャネル幅を有する
ＭＯＳトランジスタを用いるので更に集積度の向上を図
ることができる。
流をなくシ、消費電力を減少させる働きをする。本実施
例によれば、抵抗の代わりに小さなチャネル幅を有する
ＭＯＳトランジスタを用いるので更に集積度の向上を図
ることができる。
このバイポーラ・ＣＭＯ８複合回路を好適に構成できる
レイアウトパターンを第７図に示す。第７図には簡潔の
ため埋込層のパターン等は省略している。アイソレーシ
ョン２４３内にＰＭＯ８２２。
レイアウトパターンを第７図に示す。第７図には簡潔の
ため埋込層のパターン等は省略している。アイソレーシ
ョン２４３内にＰＭＯ８２２。
２３．２４２、ＮＰＮ２０及びＮＭＯ８２６，２７゜２
４０．２４１を構成し、アイソレーション２４４内にＮ
ＰＮ２１を構成する。ゲート電極２５３゜２５４．２５
５，２５６上に第６図と対応したＭＯＳトランジスタの
番号を示す。Ｐ＋領域２４９とゲート電極２５３，２５
４，２５５からＰＭＯ８２４２，２３，２２が構成され
、Ｐウェル２４５内のＮ＋領域２５０とゲート電極２５
４，２５５からＮＭＯ８２６，２７が構成される。まだ
、Ｐウェル２４５内のＮ＋領域２５１，２５２とゲート
電極２５６からＮＭＯ８２４０，２４１が構成される。
４０．２４１を構成し、アイソレーション２４４内にＮ
ＰＮ２１を構成する。ゲート電極２５３゜２５４．２５
５，２５６上に第６図と対応したＭＯＳトランジスタの
番号を示す。Ｐ＋領域２４９とゲート電極２５３，２５
４，２５５からＰＭＯ８２４２，２３，２２が構成され
、Ｐウェル２４５内のＮ＋領域２５０とゲート電極２５
４，２５５からＮＭＯ８２６，２７が構成される。まだ
、Ｐウェル２４５内のＮ＋領域２５１，２５２とゲート
電極２５６からＮＭＯ８２４０，２４１が構成される。
ＮＰＮ２０はＰ領域２４７をベースとし、Ｐ領域２４７
内のＮ＋領域２４８をエミッタとし、Ｎ＋領域２４６を
コレクタとしている。ＮＰＮ２１はアイソレーション２
４４内にあるＰ領域２５８をベースとし、Ｐ領域２５８
内のＮ＋領域２５９をエミッタとし、Ｎ＋領域２５７を
コレクタとしている。
内のＮ＋領域２４８をエミッタとし、Ｎ＋領域２４６を
コレクタとしている。ＮＰＮ２１はアイソレーション２
４４内にあるＰ領域２５８をベースとし、Ｐ領域２５８
内のＮ＋領域２５９をエミッタとし、Ｎ＋領域２５７を
コレクタとしている。
次に各素子間の結線について説明する。ＮＰＮ２０のコ
レクタ２４６とＰＭＯ８２２，２３のソースとＮＭ０８
２４０，２４１のゲート２５６はＡＬ配線４２によって
電源に接続される。図中区部はＡＬ配線と各素子とのコ
ンタクトを示す。ＰＭＯ８２２，２３（７）ドレインと
Ｎ Ｐ Ｎ ２０ ｔｙ）ベース２４７とＰＭＯ８２４
２（７）７−、ｔ、はＡＬ配線２６ｏによって各々接続
される。ＮＰＮ２０のエミッタ２４８とＰＭＯ８２４２
のドレインはＡＬ配＋１２６１によって接続される。Ｐ
ＭＯ８２４２のドレインとＮＭＯ８２６のドレインとＮ
ＭＯ８２４０１１７）：／−、ＸはＡＬ配線２６２によ
って接続され、る。ＮＭＯ８２６のドレインとＮＰＮ２
１のコレク＊−２５７はＡＬ配線２６３によって接続さ
れる。ＮＭＯ８２７のソースとＮＭＯ８２４１のドレイ
ンとＮＰＮ２１のベース２５８はＡＬ配＃ｉ！２６４に
よって各々接続される。ＮＰＮ２１６ｉ）ｆｆ−ミッタ
２５９とＮＭＯ８２４１のソースとＰＭＯ８２４２のゲ
ート２５３とＰウェル２４５はＡＬ配線４３によって接
地電位に接続される。
レクタ２４６とＰＭＯ８２２，２３のソースとＮＭ０８
２４０，２４１のゲート２５６はＡＬ配線４２によって
電源に接続される。図中区部はＡＬ配線と各素子とのコ
ンタクトを示す。ＰＭＯ８２２，２３（７）ドレインと
Ｎ Ｐ Ｎ ２０ ｔｙ）ベース２４７とＰＭＯ８２４
２（７）７−、ｔ、はＡＬ配線２６ｏによって各々接続
される。ＮＰＮ２０のエミッタ２４８とＰＭＯ８２４２
のドレインはＡＬ配＋１２６１によって接続される。Ｐ
ＭＯ８２４２のドレインとＮＭＯ８２６のドレインとＮ
ＭＯ８２４０１１７）：／−、ＸはＡＬ配線２６２によ
って接続され、る。ＮＭＯ８２６のドレインとＮＰＮ２
１のコレク＊−２５７はＡＬ配線２６３によって接続さ
れる。ＮＭＯ８２７のソースとＮＭＯ８２４１のドレイ
ンとＮＰＮ２１のベース２５８はＡＬ配＃ｉ！２６４に
よって各々接続される。ＮＰＮ２１６ｉ）ｆｆ−ミッタ
２５９とＮＭＯ８２４１のソースとＰＭＯ８２４２のゲ
ート２５３とＰウェル２４５はＡＬ配線４３によって接
地電位に接続される。
第７図に示したレイアウトパターンがらＡＬ配線とコン
タクトを除いたパターンを第８図に示す。
タクトを除いたパターンを第８図に示す。
つまシ、第８図のパターンに第７図のＡＬ配線とコンタ
クトを施せば、２人力ＮＡＮＤ回路になり、他のＡＬ配
線とコンタクトを施せばインバータや２人力ＮＯ几回路
を構成することができる。更にフリラグフロッグ等を構
成する場合には第８図のパターンを必要数構に並べて用
いれば良い。しだがって、第８図を基本セルとして第１
図のように配置すれば、ゲートアレイの基本セル列を構
成することができる。本実施例によれば、抵抗の代わり
に小さなチャネル幅を有するＭＯＳトランジスタを用い
るので、更に高集積のゲートアレイＬＳＩを得ることが
できる。
クトを施せば、２人力ＮＡＮＤ回路になり、他のＡＬ配
線とコンタクトを施せばインバータや２人力ＮＯ几回路
を構成することができる。更にフリラグフロッグ等を構
成する場合には第８図のパターンを必要数構に並べて用
いれば良い。しだがって、第８図を基本セルとして第１
図のように配置すれば、ゲートアレイの基本セル列を構
成することができる。本実施例によれば、抵抗の代わり
に小さなチャネル幅を有するＭＯＳトランジスタを用い
るので、更に高集積のゲートアレイＬＳＩを得ることが
できる。
第６図の実施例においてはＮＰＮ２０のベース。
エミッタ間にＰＭＯ８２４２を設置したが、このＰＭＯ
８２４２を設けなくても実動作には問題ない。
８２４２を設けなくても実動作には問題ない。
これによって更に高集積のゲートアレイＬＳＩを得るこ
とができる。
とができる。
第９図はトーテムポール形出力段を持つ２人力ＮＡＮＤ
回路の他の実施例を示す。本ＮＡＮＤ回路はＮＰＮ２０
，２１、ＰＭＯ８２２，２３、デグレノヨン形ＮＭＯＳ
トランジスタ（以下ＤＮＭＯ８と略す）２４．２５、Ｎ
ＭＯ８２６，２７、デプレション形ＰＭＯ８ｌ−ランジ
スタ（以下ＤＰＭＯ８と略す）２８゜２９から成る。動
作を説明する。まず入力２０１のどちらかが”０”レベ
ルの時、ＰＭＯ８２２゜２３のどちらかがオンとなり、
ＮＭＯ８２６，２７のどちらかがオフとなり、Ｉ）ＰＭ
Ｏ８２８、２９のどちらかのオン抵抗が小きくなる。し
たがってＮＰＮ２０のベース電位が上昇し、ＮＰＮ２０
はオフとなり、ＮＰＮ２１はＤＰＭＯ，Ｓ ２８か２９
を介してベース、エミッタ間が短絡されオフとなるので
ＮＰＮ２０のエミッタ電流は負荷を充電し出力２０２は
”１゛ルベルとなる。入力２０１の両方が”０°ルベル
の時、ＰＭＯ８２２，２３の両方がオンとなり、ＮＭＯ
８２６，２７の両方がオフとなり、１）ＰＭＯ８２８、
２９のオン抵抗が小さくなる。したがって動作は上記と
同じで出力２０２は”ｌ ”レベルとなる。一方式力２
０１の両方が”１″レベルの時、ＰＭＯ８２２，２３の
両方がオフとなり、ＮＭＯ８２６，２７の両方がオンと
なり、ＤＮＭＯ８２４，２５のオン抵抗が小さくなり、
ＤＰＭｏ、９２８．２９のオン抵抗が犬きくなる。した
がってＮＰＮ２０はベース、エミッタ間がＤＮＭＯ８２
４，２５を介して短絡されオフとなり、ＮＰＮ２１のベ
ース、コレクタ間はＮＭＯＳ ２６ 。
回路の他の実施例を示す。本ＮＡＮＤ回路はＮＰＮ２０
，２１、ＰＭＯ８２２，２３、デグレノヨン形ＮＭＯＳ
トランジスタ（以下ＤＮＭＯ８と略す）２４．２５、Ｎ
ＭＯ８２６，２７、デプレション形ＰＭＯ８ｌ−ランジ
スタ（以下ＤＰＭＯ８と略す）２８゜２９から成る。動
作を説明する。まず入力２０１のどちらかが”０”レベ
ルの時、ＰＭＯ８２２゜２３のどちらかがオンとなり、
ＮＭＯ８２６，２７のどちらかがオフとなり、Ｉ）ＰＭ
Ｏ８２８、２９のどちらかのオン抵抗が小きくなる。し
たがってＮＰＮ２０のベース電位が上昇し、ＮＰＮ２０
はオフとなり、ＮＰＮ２１はＤＰＭＯ，Ｓ ２８か２９
を介してベース、エミッタ間が短絡されオフとなるので
ＮＰＮ２０のエミッタ電流は負荷を充電し出力２０２は
”１゛ルベルとなる。入力２０１の両方が”０°ルベル
の時、ＰＭＯ８２２，２３の両方がオンとなり、ＮＭＯ
８２６，２７の両方がオフとなり、１）ＰＭＯ８２８、
２９のオン抵抗が小さくなる。したがって動作は上記と
同じで出力２０２は”ｌ ”レベルとなる。一方式力２
０１の両方が”１″レベルの時、ＰＭＯ８２２，２３の
両方がオフとなり、ＮＭＯ８２６，２７の両方がオンと
なり、ＤＮＭＯ８２４，２５のオン抵抗が小さくなり、
ＤＰＭｏ、９２８．２９のオン抵抗が犬きくなる。した
がってＮＰＮ２０はベース、エミッタ間がＤＮＭＯ８２
４，２５を介して短絡されオフとなり、ＮＰＮ２１のベ
ース、コレクタ間はＮＭＯＳ ２６ 。
２７を介して短絡されるので、ＮＰＮ２１のベースには
出力２０２から電流が供給され、ＮＰＮ２１はオンとな
り、出力２０２は゛０゛レベルとなる。
出力２０２から電流が供給され、ＮＰＮ２１はオンとな
り、出力２０２は゛０゛レベルとなる。
本実施例によればＮＰＮをメツにするときには、そのＮ
ＰＮのベース、エミッタ間のＭＯＳのオン抵抗が小さく
なり蓄積電荷を高速に抜き、ＮＰＮがオンになる時には
そのベース、エミッタ間のＭＯＳのオン抵抗が大きくな
り、ペース電流が分流しないので高速にオンとなる。し
たがってより高速動作が可能となる。
ＰＮのベース、エミッタ間のＭＯＳのオン抵抗が小さく
なり蓄積電荷を高速に抜き、ＮＰＮがオンになる時には
そのベース、エミッタ間のＭＯＳのオン抵抗が大きくな
り、ペース電流が分流しないので高速にオンとなる。し
たがってより高速動作が可能となる。
このバイポーラ・ＣＭＯＳ複合回路を好適に構成できる
レイアウトパターンを第１０図に示し、理解を助けるた
めに縦構造を第１１図に示す。第１１図はインバータ回
路を示すが、共通概念は第１０図と同じ符号で表わす。
レイアウトパターンを第１０図に示し、理解を助けるた
めに縦構造を第１１図に示す。第１１図はインバータ回
路を示すが、共通概念は第１０図と同じ符号で表わす。
第１０図には簡潔のために第１１図の埋込層５０パター
ン等は省略している。アイソレーション３０内にＰＭＯ
８２２，２３、Ｊ、）ＮＭＯＳ ２４ 、２５、及びＮ
ＰＮ２０を構成し、アイソレーション４４内にＮＭ、０
８２６，２７．１）ＰＭＯ８２８，２９及びＮＰＮ２１
を構成する。
ン等は省略している。アイソレーション３０内にＰＭＯ
８２２，２３、Ｊ、）ＮＭＯＳ ２４ 、２５、及びＮ
ＰＮ２０を構成し、アイソレーション４４内にＮＭ、０
８２６，２７．１）ＰＭＯ８２８，２９及びＮＰＮ２１
を構成する。
第１Ｏ図のゲート電極３７．３８上に第９図と対応した
ＭＯＳトランジスタの番号を示す。Ｐ＋領域３４とゲー
ト電極３８．３７からＰＭＯ８２２。
ＭＯＳトランジスタの番号を示す。Ｐ＋領域３４とゲー
ト電極３８．３７からＰＭＯ８２２。
２３が構成され、Ｎ＋領域３５とゲート電極３８゜３７
からＮＭＯＳ２６，２７が構成され、それらの外側のＰ
ＭＯ８＋１４１１にＮ＋領域３３とゲート電極３７゜３
８からＤＮＭＯ８２４、２５カＷｔ成され、ＮＭＯＳ側
にＰ＋領域３６とゲート電極３７．３８がらＩ）ＰＭＯ
８２８、２９が構成されている。ＮＰＮ２０はアイソレ
ーション３ｏ内にあるＮ” 領域３９をコレクタとして
、Ｐウェル３１をベースとし、Ｉ）ＮＭＯＳ ２５ ノ
ア −ス（第１０図（７） コｙ ｐ クト孔４１があ
る所）をエミッタとしている。Ｐウェル３１内にはｌ）
ＮＭＯＳ ２４ 、２５が含まれテいるがＰＭＯ８２２
，２３のドレイン領域の一部も含まれている。これはＮ
ＰＮ２０のベース、！＝ ＰＭＯ８２２，２３のドレイ
ン間をＡＬ配線を用いずに内部接続するためである。Ｎ
ＰＮ２１はアイソレーション４４内にあるＮ＋領域４ｏ
をエミッタとし、Ｐウェル３２をベースとし、ＮＭＯＳ
２６のドレインのＰウェル３２の外側４５をコレクタと
している。Ｐウェル３２はｌ）ＰＭＯ８２８、２９ノ；
／−スの一部を含んでいる。これはＮＰＮ２１のベース
と１）ＰＭＯ８２８，２９のソース間をＡＬ配線を用い
ずに内部接続するためである。またＰウェル３２はＮＭ
ＯＳ ２６のドレインの一部を含んでいない。
からＮＭＯＳ２６，２７が構成され、それらの外側のＰ
ＭＯ８＋１４１１にＮ＋領域３３とゲート電極３７゜３
８からＤＮＭＯ８２４、２５カＷｔ成され、ＮＭＯＳ側
にＰ＋領域３６とゲート電極３７．３８がらＩ）ＰＭＯ
８２８、２９が構成されている。ＮＰＮ２０はアイソレ
ーション３ｏ内にあるＮ” 領域３９をコレクタとして
、Ｐウェル３１をベースとし、Ｉ）ＮＭＯＳ ２５ ノ
ア −ス（第１０図（７） コｙ ｐ クト孔４１があ
る所）をエミッタとしている。Ｐウェル３１内にはｌ）
ＮＭＯＳ ２４ 、２５が含まれテいるがＰＭＯ８２２
，２３のドレイン領域の一部も含まれている。これはＮ
ＰＮ２０のベース、！＝ ＰＭＯ８２２，２３のドレイ
ン間をＡＬ配線を用いずに内部接続するためである。Ｎ
ＰＮ２１はアイソレーション４４内にあるＮ＋領域４ｏ
をエミッタとし、Ｐウェル３２をベースとし、ＮＭＯＳ
２６のドレインのＰウェル３２の外側４５をコレクタと
している。Ｐウェル３２はｌ）ＰＭＯ８２８、２９ノ；
／−スの一部を含んでいる。これはＮＰＮ２１のベース
と１）ＰＭＯ８２８，２９のソース間をＡＬ配線を用い
ずに内部接続するためである。またＰウェル３２はＮＭ
ＯＳ ２６のドレインの一部を含んでいない。
これはＮＰＮ ２１のコレクタとＮＭＯＳ ２６のドレ
イン間をＡＬ配線を用いずに内部接続するためである。
イン間をＡＬ配線を用いずに内部接続するためである。
Ｎ ＰＮ ２０（７）：Ｉ レクタ３９とＰＭＯ８２２
。
。
２３のソースはＶＣＣ電源線４２によって電源に接続き
れる。ＮＰＮ２ｏのベースとＤＮＭＯ８２４のドレイン
はＡＬ配線４６で接続される。ＮＰＮ２１のエミッタ４
０とＤＰＭｏ８２８ 、２９（７） ）−Ｌ’インはＧ
ＮＤ電源線４３によってＧＮＤに接続される。Ｎ Ｐ
Ｎ ２１０ヘースとＮＭＯＳ ２７ （７） ７−、、
＜はＡＬ配線４７で接続される。ＮＰＮ２０のエミッタ
（コンタクト孔４１の箇所）とＮＰＮ２１のコレクタ（
コンタクト孔４８の箇所）を２層目のＡＬ（図示せず）
で結線すればそこが出力２０２となる。入力２０１はゲ
ート電極３７．３８である。
れる。ＮＰＮ２ｏのベースとＤＮＭＯ８２４のドレイン
はＡＬ配線４６で接続される。ＮＰＮ２１のエミッタ４
０とＤＰＭｏ８２８ 、２９（７） ）−Ｌ’インはＧ
ＮＤ電源線４３によってＧＮＤに接続される。Ｎ Ｐ
Ｎ ２１０ヘースとＮＭＯＳ ２７ （７） ７−、、
＜はＡＬ配線４７で接続される。ＮＰＮ２０のエミッタ
（コンタクト孔４１の箇所）とＮＰＮ２１のコレクタ（
コンタクト孔４８の箇所）を２層目のＡＬ（図示せず）
で結線すればそこが出力２０２となる。入力２０１はゲ
ート電極３７．３８である。
第１０図示しだレイアウトパターンを必要数用いてＡＬ
配線層及びコンタクト層を論理ゲート毎ニ変えれば、イ
ンバータやＮＡＮＤ回路を構成することができる。した
がって第１０図にＡＬ配線層とコンタクト層を施してい
ないものを基本セルとして第１図のように配置すれば、
ゲートアレイの基本セル列となる。また、ＤＮＭＯ８２
４，２５のソース、ドレイン領域とＡＬ配線を接続する
コンタクト孔と、ＰＩ）ＭＯＳ ２８ 、２９のソース
、ドレイン領域とＡＬ配線を接続するコンタクト孔が、
基本セルの中心寄シに存在できるのＬ ＤＮＭＯ８２４
，２５とＤＰＭＯ８２８，２９のソース、ドレイン領域
の外側の上をＡＬ配線領域として用いることができる。
配線層及びコンタクト層を論理ゲート毎ニ変えれば、イ
ンバータやＮＡＮＤ回路を構成することができる。した
がって第１０図にＡＬ配線層とコンタクト層を施してい
ないものを基本セルとして第１図のように配置すれば、
ゲートアレイの基本セル列となる。また、ＤＮＭＯ８２
４，２５のソース、ドレイン領域とＡＬ配線を接続する
コンタクト孔と、ＰＩ）ＭＯＳ ２８ 、２９のソース
、ドレイン領域とＡＬ配線を接続するコンタクト孔が、
基本セルの中心寄シに存在できるのＬ ＤＮＭＯ８２４
，２５とＤＰＭＯ８２８，２９のソース、ドレイン領域
の外側の上をＡＬ配線領域として用いることができる。
このことは配線領域の下に素子を埋め込んでいることに
相当し、面積効率が良くなる。本実施例によれば、バイ
ポーラ・ＣＭＯ８複合論理回路を高密度に構成できるの
で、高速、低消費電力及び高集積のバイポーラ・ＣＭＯ
８複合のゲートアレイＬＳＩを得ることができる。
相当し、面積効率が良くなる。本実施例によれば、バイ
ポーラ・ＣＭＯ８複合論理回路を高密度に構成できるの
で、高速、低消費電力及び高集積のバイポーラ・ＣＭＯ
８複合のゲートアレイＬＳＩを得ることができる。
本発明の他の実施例を図面により説明する。第１２図は
相補形出力段を持つ２人力ＮＡＮＤ回路を示す。本ＮＡ
ＮＤ回路はｉ） Ｎ Ｐ トランジスタ（以下ＰＮＰと
略すＪ ５１．ＮＰＮ２１．ＰＭＯ８２２゜２３、ＤＮ
ＭＯ８２４，２５，ＮＭＯ８２６，２７゜ＤＰＭＯ８２
８，２９から成る。第２図と同じ部品は同じ符号で示し
である。次に動作を説明する。
相補形出力段を持つ２人力ＮＡＮＤ回路を示す。本ＮＡ
ＮＤ回路はｉ） Ｎ Ｐ トランジスタ（以下ＰＮＰと
略すＪ ５１．ＮＰＮ２１．ＰＭＯ８２２゜２３、ＤＮ
ＭＯ８２４，２５，ＮＭＯ８２６，２７゜ＤＰＭＯ８２
８，２９から成る。第２図と同じ部品は同じ符号で示し
である。次に動作を説明する。
まず入力５２のどちらかが°′０゛レベルの時、ＰＭＯ
８２２，２３のどちらかがオンとなり、ＮＭＯ８２６，
２７のどちらかがオフとなり、ＤＰＭＯ８２８，２９の
どちらかのオン抵抗が小烙くなる。したがってＰＮＰ５
１のペース電位が下がり、ＰＮＰ５１はオンとなり、Ｐ
ＮＰ２１はＤＰＭＯ８２８か２９を介してベース、エミ
ッタ間が短絡されオフとなるのでＰＮＰ５１のコレクタ
電流は負荷を充電し出力５３は°′１゛ルベルとなる。
８２２，２３のどちらかがオンとなり、ＮＭＯ８２６，
２７のどちらかがオフとなり、ＤＰＭＯ８２８，２９の
どちらかのオン抵抗が小烙くなる。したがってＰＮＰ５
１のペース電位が下がり、ＰＮＰ５１はオンとなり、Ｐ
ＮＰ２１はＤＰＭＯ８２８か２９を介してベース、エミ
ッタ間が短絡されオフとなるのでＰＮＰ５１のコレクタ
電流は負荷を充電し出力５３は°′１゛ルベルとなる。
次に入力５２の両方が”０°゛レベルの時、ＰＭＯ８２
２，２３の両方がオンとなり、ＮＭＯ８２６，２７の両
方がオフとなり、ＤＰＭＯ８２８。
２，２３の両方がオンとなり、ＮＭＯ８２６，２７の両
方がオフとなり、ＤＰＭＯ８２８。
２９のオン抵抗が小孕くなる。しだがって動作は上記と
同じで出力５３は”１“ルベルとなる。一方人力５２の
両方が”１”レベルの時、ＰＭＯ８２２，２３の両方が
オフとなり、ＮＭＯ８２６゜２７の両方がオンとなり、
Ｉ）ＮＭＯ８２４、２５のオン抵抗が小さくなり、１）
Ｐｌ’ｔ４０Ｓ ２８ 、２９のオン抵抗が太きくなる
。したがってＰＮＰ５１はベース、エミッタ間がＤＮＭ
Ｏ８２４，２５を介して短絡されオフとなり、ＮＰＮ２
１のベース、コレクタ間はＮＭＯ８２６，２７を介して
短絡されるので、ＮＰＮ２１のベースには出力５３から
電流が供給され、ＮＰＮ２１はオンとなシ、出力５３は
”Ｏ″レベルなる。
同じで出力５３は”１“ルベルとなる。一方人力５２の
両方が”１”レベルの時、ＰＭＯ８２２，２３の両方が
オフとなり、ＮＭＯ８２６゜２７の両方がオンとなり、
Ｉ）ＮＭＯ８２４、２５のオン抵抗が小さくなり、１）
Ｐｌ’ｔ４０Ｓ ２８ 、２９のオン抵抗が太きくなる
。したがってＰＮＰ５１はベース、エミッタ間がＤＮＭ
Ｏ８２４，２５を介して短絡されオフとなり、ＮＰＮ２
１のベース、コレクタ間はＮＭＯ８２６，２７を介して
短絡されるので、ＮＰＮ２１のベースには出力５３から
電流が供給され、ＮＰＮ２１はオンとなシ、出力５３は
”Ｏ″レベルなる。
このバイポーラ・ＣＭＯ８複合回路を好適に構成できる
レイアウトパターンを第１３図に示し、理解を助けるた
めに縦構造を第１４図に示す。第１４図はインバータ回
路を示すが、共通概念は第１３図と同じ符号で示す。第
１３図は簡単のため、第１４図の埋込Ｊｆｉｉ ５０の
パターン等は省略している。
レイアウトパターンを第１３図に示し、理解を助けるた
めに縦構造を第１４図に示す。第１４図はインバータ回
路を示すが、共通概念は第１３図と同じ符号で示す。第
１３図は簡単のため、第１４図の埋込Ｊｆｉｉ ５０の
パターン等は省略している。
本例においてはＰＮＰトランジスタ５１は横形が用いら
れている。ゲート電極３７．３８の上に第１２図と対応
したＭＯＳトランジスタの番号を示す。ＭＯＳトランジ
スタ及びＮＰＮ２１の構成は第１０図と同じである。Ｐ
ＮＰ２０は横形で、Ｐ＋領域６２をエミッタとし、アイ
ソレーション６０内のＮ領域をベースとし、ＰＭＯ８２
２のドレイン（コンタクト孔６３がある箇所）をコレク
タとしている。Ｐウェル６１はＤＮＭＯ８２４のソース
の一部を含んでいない。これはＰＮＰ５１のベースとＤ
ＮＭＯ８２４のソース間をＡＬ配線を用いずに内部接続
するためである。ＰＮＰ５１のエミッタ６２とＤＮＭＯ
８２５のドレインはＶＣＣ電源線４２によって電源に接
続される。ＤＮＭＯ８２４のソースとＰＭＯ８２２，２
３のソースはＡＬ配＃ｊ１６４にヨッテ接続される。Ｎ
Ｍ０８２６，２７、ＤＰＭＯ８２８，２９、ＮＰＮ２１
（７）接続は第１０図と同じであるので説明を省略する
。Ｐ Ｎ ｌ） ５１のコレクタ（コンタクト孔６３の
筒所）とＮＰＮ２１のコレクタ（コンタクト孔４８の箇
所）を２層目の 、ＡＬ（図示せず）で結線すればそこ
が出力５３となる。入力５２はゲート電極３７．３８で
ある。
れている。ゲート電極３７．３８の上に第１２図と対応
したＭＯＳトランジスタの番号を示す。ＭＯＳトランジ
スタ及びＮＰＮ２１の構成は第１０図と同じである。Ｐ
ＮＰ２０は横形で、Ｐ＋領域６２をエミッタとし、アイ
ソレーション６０内のＮ領域をベースとし、ＰＭＯ８２
２のドレイン（コンタクト孔６３がある箇所）をコレク
タとしている。Ｐウェル６１はＤＮＭＯ８２４のソース
の一部を含んでいない。これはＰＮＰ５１のベースとＤ
ＮＭＯ８２４のソース間をＡＬ配線を用いずに内部接続
するためである。ＰＮＰ５１のエミッタ６２とＤＮＭＯ
８２５のドレインはＶＣＣ電源線４２によって電源に接
続される。ＤＮＭＯ８２４のソースとＰＭＯ８２２，２
３のソースはＡＬ配＃ｊ１６４にヨッテ接続される。Ｎ
Ｍ０８２６，２７、ＤＰＭＯ８２８，２９、ＮＰＮ２１
（７）接続は第１０図と同じであるので説明を省略する
。Ｐ Ｎ ｌ） ５１のコレクタ（コンタクト孔６３の
筒所）とＮＰＮ２１のコレクタ（コンタクト孔４８の箇
所）を２層目の 、ＡＬ（図示せず）で結線すればそこ
が出力５３となる。入力５２はゲート電極３７．３８で
ある。
第１３図に示したレイアウトパターンを必要数用いてＡ
Ｌ配＃ｉ！層及びコンタクト層を論理ゲート毎に変えれ
ばインバータやＮＡＮＤｕ路を構成することができる。
Ｌ配＃ｉ！層及びコンタクト層を論理ゲート毎に変えれ
ばインバータやＮＡＮＤｕ路を構成することができる。
しだがって第１３図にＡＬ配線層とコンタクト層を施し
ていないものを基本セルとして第１図のように配置すれ
ばゲートアレイの基本セル列となる。本実施例によって
も、高速、低消＊電力及び高集積のバイポーラ・ＣＭＯ
８複合のゲートアレイＬ Ｓ Ｉを得ることができる。
ていないものを基本セルとして第１図のように配置すれ
ばゲートアレイの基本セル列となる。本実施例によって
も、高速、低消＊電力及び高集積のバイポーラ・ＣＭＯ
８複合のゲートアレイＬ Ｓ Ｉを得ることができる。
第１５図に示した相補形出力段を持つ２人力ＮＡＮＤ回
路を好適に構成できる本発明の他の実施例を第１６図に
示し、理解を助けるために縦構造を第１７図に示す。ま
ず第１５図の動作を説明する。まず入力８６のどちらか
が”０″レベルの時、ＰＭＯ８８２，８３のどちらがオ
ンとなり、ＮＭＯ８８４．８５のどちらかがオフとなる
。したがってＮＰＮ８０とＰＮＰ８１のベース電位が上
がりＮＰＮ８０はオンになり、ＰＮＰ８ｔはオフになる
のでＮＰＮ８０のエミッタ電流は負荷を充電し出力８７
は”１゛ルベルとなる。次に入力８６の両方が”０”レ
ベルの時、ＰＭＯ８８２，８３の両方がオンとなり、Ｎ
ＭＯ８８４，８５の両方がオフとなる。したがって動作
は上記と同じで出力８７は°′１゛ルベルとなる。一方
、入力８６の両方が”１“ルベルの時、ＰＭＯ８８２，
８３の両方がオフとなり、ＮＭＯ８８４，８５の両方が
オンとなる。
路を好適に構成できる本発明の他の実施例を第１６図に
示し、理解を助けるために縦構造を第１７図に示す。ま
ず第１５図の動作を説明する。まず入力８６のどちらか
が”０″レベルの時、ＰＭＯ８８２，８３のどちらがオ
ンとなり、ＮＭＯ８８４．８５のどちらかがオフとなる
。したがってＮＰＮ８０とＰＮＰ８１のベース電位が上
がりＮＰＮ８０はオンになり、ＰＮＰ８ｔはオフになる
のでＮＰＮ８０のエミッタ電流は負荷を充電し出力８７
は”１゛ルベルとなる。次に入力８６の両方が”０”レ
ベルの時、ＰＭＯ８８２，８３の両方がオンとなり、Ｎ
ＭＯ８８４，８５の両方がオフとなる。したがって動作
は上記と同じで出力８７は°′１゛ルベルとなる。一方
、入力８６の両方が”１“ルベルの時、ＰＭＯ８８２，
８３の両方がオフとなり、ＮＭＯ８８４，８５の両方が
オンとなる。
したがってＮＰＮ８０とＰＮ Ｐ ８１のベース電位が
ドがり、ＮＰＮ８０はオフとなり、ＰＮＰ８１はオンと
なるので、出力８７は”０゛ルベルとなる。第１６図は
第１５図を好適に構成できるレイアウトパターンを示し
、第１７図はその縦構造である。第１７図はインバータ
回路を示すが、共通概念は第１６図と同じ符号で表わす
。第１６図のゲート電極９３．９４上に第１５図と対応
したＭＯＳ）ランジスタの番号を示す。ビ領域９１とゲ
ート電極９３．９４からＰＭＯ８８３，８２が構成され
、Ｎ＋領域９２とゲート電極９３．９４からＮＭＯ８８
４，８５が構成される。ＮＰＮ８０はＮ１領域９６をエ
ミッタとし、Ｐ領域９５をベースとし Ｎ ＋領域９９
をコレクタとしている。
ドがり、ＮＰＮ８０はオフとなり、ＰＮＰ８１はオンと
なるので、出力８７は”０゛ルベルとなる。第１６図は
第１５図を好適に構成できるレイアウトパターンを示し
、第１７図はその縦構造である。第１７図はインバータ
回路を示すが、共通概念は第１６図と同じ符号で表わす
。第１６図のゲート電極９３．９４上に第１５図と対応
したＭＯＳ）ランジスタの番号を示す。ビ領域９１とゲ
ート電極９３．９４からＰＭＯ８８３，８２が構成され
、Ｎ＋領域９２とゲート電極９３．９４からＮＭＯ８８
４，８５が構成される。ＮＰＮ８０はＮ１領域９６をエ
ミッタとし、Ｐ領域９５をベースとし Ｎ ＋領域９９
をコレクタとしている。
またＥ’ＮＰ８１はＰ＋領域９８をエミッタとし、Ｎ領
域９７をベースとし、Ｐ１領域１００をコレクタとして
いる。ＰＭＯ８８２，８３のソースとＮＰＮ８０のコレ
クタ９９は■ＣＣ喧源線１０１で電源に接続される。Ｐ
ＭＯ８８２，８３のドレイン、ＮＰＮ８０とＰＮＰ８１
のベース９５と９７、ＮＭＯ８８４のドレイン間はＡＬ
配線１０２によって接続される。ＰＮＰ８１のコレクタ
１００とＮＭＯ８８５のソースはＧＮＤ電源線１０３で
ＧＮＤに接続される。ＮＰＮ８０のエミッタ９６とＰＮ
Ｐ８１のエミッタ９８間はＡＬ配線１０４で接続され、
そこが出力８７となる。人力８６はゲート電極９３．９
４である。
域９７をベースとし、Ｐ１領域１００をコレクタとして
いる。ＰＭＯ８８２，８３のソースとＮＰＮ８０のコレ
クタ９９は■ＣＣ喧源線１０１で電源に接続される。Ｐ
ＭＯ８８２，８３のドレイン、ＮＰＮ８０とＰＮＰ８１
のベース９５と９７、ＮＭＯ８８４のドレイン間はＡＬ
配線１０２によって接続される。ＰＮＰ８１のコレクタ
１００とＮＭＯ８８５のソースはＧＮＤ電源線１０３で
ＧＮＤに接続される。ＮＰＮ８０のエミッタ９６とＰＮ
Ｐ８１のエミッタ９８間はＡＬ配線１０４で接続され、
そこが出力８７となる。人力８６はゲート電極９３．９
４である。
第１６図に示したレイアウトパターンを必要数用いてＡ
Ｌ配線層及びコンタクト層を論理ゲート毎に変えればイ
ンバータやＮＡＮＤ回路を構成することができる。した
がって第１６図にＡＬ配線層とコンタクト層を施してい
ないものを基本セルとして第１図のように配置すればゲ
ートアレイの基本セル列となる。本実施例によればアイ
リレーション領域が不要であるので、更に高集積のゲー
トアレイＬＳＩを得ることができる。
Ｌ配線層及びコンタクト層を論理ゲート毎に変えればイ
ンバータやＮＡＮＤ回路を構成することができる。した
がって第１６図にＡＬ配線層とコンタクト層を施してい
ないものを基本セルとして第１図のように配置すればゲ
ートアレイの基本セル列となる。本実施例によればアイ
リレーション領域が不要であるので、更に高集積のゲー
トアレイＬＳＩを得ることができる。
本発明によれば、バイポーラトランジスタ回路の高駆動
能力とＣＭＯ８回路の低消費電力特性を兼ね備えだバイ
ポーラ・ＣＭＯ８複合回路を構成できる基本セルを有す
るゲートアレイＬＳＩを製造できるので、高速、低消費
電力のゲートアレイＬＳＩを実現できる。
能力とＣＭＯ８回路の低消費電力特性を兼ね備えだバイ
ポーラ・ＣＭＯ８複合回路を構成できる基本セルを有す
るゲートアレイＬＳＩを製造できるので、高速、低消費
電力のゲートアレイＬＳＩを実現できる。
第１図は゛ゲートアレイＬＳＩのチップ図、第２図はバ
イポーラ・ＣＭＯ８複合の２人力ＮＡＮＤ回路図、第３
図は本発明の一実施例を示す基本セルで第２図の回路を
構成するパターン、第４図は第３図の縦構造図、第５図
は本発明の一実施例を示す基本セル、第６図はバイポー
ラ・ＣＭＯ８複合の２入力ＮＡＮＤ回路図、第７図は本
発明の一実施？ｌＪ’に示す基本セルで第６図の回路を
構成するパターン、第８図は本発明の一実施例を示す基
本セル、第９図はバイポーラ・ＣＭＯ８複合の２人力Ｎ
ＡＮＩ）回路図、第１０図は本発明の一実施例を示す基
本セルで第９図の回路を構成するパターン、゛第１１図
は第１０図の縦構造図、第１２図はバイポーラ・ＣＭＯ
８複合の２人力ＮＡＮＩ）回路図、第１３図は本発明の
一実施例を示す基本セルで第１２図の回路を構成するパ
ターン、第１４図は第１３図の縦構造図、第１５図はバ
イポーラ・ＣＭＯ８複合の２人力ＮＡＮＤ回路図、第１
６図は本発明の一実施例を示す基本セルで第１５図の回
路を構成するパターン、第１７図は第１６図の縦構造図
である。 １１・・・基本セル、２ｏ・・・ＮＰＮ）ランジスタ、
２１・・・Ｎ Ｐ Ｎ ）ランジスタ、５１・・・Ｐ
Ｎ Ｐ ’）ランジスｐ、２２．２３・＝ＰＭＯ８トラ
ンジスタ、２４゜２５・・・デグレノヨン形ＮＭｏ５ト
ランジスタ、２６゜２７．２４０，２４１・ ＮＭＯ８
トランジスタ、２８．２９・・・デプレション形ＰＭＯ
８）ランジスタ、２１０、２１１・・・抵抗。 代理人弁理士高橋明夫 名８履 ど、）’／ Ｚ、ｆ８ １．５
Ｙ ど４１１−０ ｆ）／〆霞
イポーラ・ＣＭＯ８複合の２人力ＮＡＮＤ回路図、第３
図は本発明の一実施例を示す基本セルで第２図の回路を
構成するパターン、第４図は第３図の縦構造図、第５図
は本発明の一実施例を示す基本セル、第６図はバイポー
ラ・ＣＭＯ８複合の２入力ＮＡＮＤ回路図、第７図は本
発明の一実施？ｌＪ’に示す基本セルで第６図の回路を
構成するパターン、第８図は本発明の一実施例を示す基
本セル、第９図はバイポーラ・ＣＭＯ８複合の２人力Ｎ
ＡＮＩ）回路図、第１０図は本発明の一実施例を示す基
本セルで第９図の回路を構成するパターン、゛第１１図
は第１０図の縦構造図、第１２図はバイポーラ・ＣＭＯ
８複合の２人力ＮＡＮＩ）回路図、第１３図は本発明の
一実施例を示す基本セルで第１２図の回路を構成するパ
ターン、第１４図は第１３図の縦構造図、第１５図はバ
イポーラ・ＣＭＯ８複合の２人力ＮＡＮＤ回路図、第１
６図は本発明の一実施例を示す基本セルで第１５図の回
路を構成するパターン、第１７図は第１６図の縦構造図
である。 １１・・・基本セル、２ｏ・・・ＮＰＮ）ランジスタ、
２１・・・Ｎ Ｐ Ｎ ）ランジスタ、５１・・・Ｐ
Ｎ Ｐ ’）ランジスｐ、２２．２３・＝ＰＭＯ８トラ
ンジスタ、２４゜２５・・・デグレノヨン形ＮＭｏ５ト
ランジスタ、２６゜２７．２４０，２４１・ ＮＭＯ８
トランジスタ、２８．２９・・・デプレション形ＰＭＯ
８）ランジスタ、２１０、２１１・・・抵抗。 代理人弁理士高橋明夫 名８履 ど、）’／ Ｚ、ｆ８ １．５
Ｙ ど４１１−０ ｆ）／〆霞
Claims (1)
- 【特許請求の範囲】 １、 マスクスライス方式のゲートアレイＬＳＩにおい
て、各種論理ゲートを構成する基本セルが、論理ゲート
の出力段を構成するバイポーラトランジスタとバイポー
ラトランジスタを、駆動するとともに論理を採るＣＭＯ
Ｓトランジスタから成ることを特徴とする半導体集積回
路装置。 ２、特許請求の範囲第１項に於いて、基本セルとして、
コレクタが電源端子に、エミッタが出力端子に接続され
る第１のＮＰＮバイポーラトランジスタと、コレクタが
上記出力端子に、エミッタが固定電位端子に接続される
第２のＮＰＮバイポーラトランジスタと、ゲートが入力
端子に、ノース及びドレインがそれぞれ上記第１のＮＰ
Ｎバイポーラトランジスタのコレクタとベースとに接続
されるＰ型電界効果トランジスタと、ゲートが上記入力
端子に、ドレイン及びノースがそれぞれ上記第２のＮＰ
Ｎバイポーラトランジスタのコレクタとベースとに接続
されるＮ型電界効果トランジスタとを具備することを特
徴とする半導体集積回路装置。 ３、特許請求の範囲第１項または第２項に於いて、上記
第１．第２のＮＰＮバイポーラトランジスタのうチ少な
くとも一方のベースとエミッタとの間に抵抗が接続され
ることを特徴とする半導体集積回路。 ４、特許請求の範囲第１項または第２項に於いて、ゲー
トが上記電源端子に、ドレイン及びソースがそれぞれ上
記第１のＮＰＮバイポーラトランジスタのベースとエミ
ッタとに接続される第２のＮ型電界効果トランジスタを
具備することを特徴とする半導体集積回路装置。 ５、特許請求の範囲第１項または第２項に於いて、ゲー
トが上記電源端子に、ドレイン及びソースがそれぞれ上
記第２のＮＰＮバイポーラトランジスタのベースとエミ
ッタとに接続される第３のＮ型電界効果トランジスタを
具備することを特徴とする半導体集積回路装置。 ６ ％許請求の範囲第１項または第２項に於いて、ゲー
トが上記入力端子に、ドレイン及びソースがそれぞれ上
記第１のＮ Ｐ Ｎ ノ＜イボーラトランジスタのベー
スとエミッタとに接続される第４のＮ型効果トランジス
タを具備子ることを特徴とする半導体集積回路装置。 ７、 ｌ￥ｆ許請求の範囲第１項まだは第２項に於い
て、ゲートが上記入力端子に、ドレイン及びソースがそ
れぞれ上記第２のＮＰＮ・（イポーラトランジスタのエ
ミッタとベースとに接続される第２のＰ型電界効果トラ
ンジスタを具備することを特徴とする半導体集積回路―
置。 ８、特許請求の範囲第１項に於いて、基本セルとして、
エミッタが電源端子に、コレクタが出力端子に接続され
る第１のＰ Ｎ Ｐ ”イボーラトランジスタと、コレ
クタが上記出力端子に、エミツタ７５Ｘ固定電位端子に
接続される第３ＯＮ Ｐ Ｎ ”イボーラトランジスタ
と、ゲートが入力端子に、ソース及びドレインがそれぞ
れ上記第１のＰ Ｎ Ｐ ”イポーラトランジスタのベ
ースとコレクタとに接続される第３のＰ型電界効果トラ
ンジスタと、ゲートが上記入力端子に、ドレイン及びソ
ースがそれぞれ上記第３のＮＰＮバイポーラトランジス
タのコレクタとベースとに接続される第５のＮ型電界効
果トランジスタとを具備することを特徴とする半導体集
積回路装置。 ９、特許請求の範囲第１項に於いて、基本セルとして、
コレクタが電源端子に、エミッタが出力端子に接続はれ
る第４のＮＰＮバイポーラトランジスタと、エミッタが
上記出力端子に、コレクタが固足電位端子に接続される
第２ＯＮＰＮバイポーラトランジスタと、ゲートが入力
端子に、ソース及びドレインがそれぞれ上記第４のＮＰ
Ｎバイポーラトランジスタのコレクタとベースとに接続
される第４のＰ型電界効果トランジスタと、ゲートが入
力端子に、ドレイン及びソースがそれぞれ上記第２のＰ
ＮＰバイポーラトランジスタのベースとコレクタとに接
続される第６のＮ型電界効果トランジスタとを具備する
ことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14756882A JPS5939060A (ja) | 1982-08-27 | 1982-08-27 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14756882A JPS5939060A (ja) | 1982-08-27 | 1982-08-27 | 半導体集積回路装置 |
Related Child Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25745391A Division JPH0666424B2 (ja) | 1991-10-04 | 1991-10-04 | 半導体集積回路装置 |
| JP3257455A Division JP2524028B2 (ja) | 1991-10-04 | 1991-10-04 | 半導体集積回路装置 |
| JP3257454A Division JP2524027B2 (ja) | 1991-10-04 | 1991-10-04 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5939060A true JPS5939060A (ja) | 1984-03-03 |
| JPH0546104B2 JPH0546104B2 (ja) | 1993-07-13 |
Family
ID=15433290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14756882A Granted JPS5939060A (ja) | 1982-08-27 | 1982-08-27 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5939060A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59106143A (ja) * | 1982-12-10 | 1984-06-19 | Ricoh Co Ltd | Ｂｉ−ｃｍｏｓゲ−トアレイ |
| JPS61171150A (ja) * | 1985-01-25 | 1986-08-01 | Hitachi Ltd | 半導体集積回路装置 |
| JPS62115843A (ja) * | 1985-11-15 | 1987-05-27 | Nec Corp | Ｂｉ−ｃｍｏｓゲ−トアレイ |
| JPS6394666A (ja) * | 1986-10-09 | 1988-04-25 | Hitachi Ltd | 半導体素子のレイアウト方式 |
| JPH03114259A (ja) * | 1990-08-31 | 1991-05-15 | Ricoh Co Ltd | Ｂｉ―ＣＭＯＳゲートアレイ |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5226181A (en) * | 1975-08-22 | 1977-02-26 | Nippon Telegr & Teleph Corp <Ntt> | Semi-conductor integrated circuit unit |
| JPS5545207A (en) * | 1978-09-26 | 1980-03-29 | Oki Electric Ind Co Ltd | Complementary mos inverter circuit unit and its production |
| JPS56100461A (en) * | 1980-01-17 | 1981-08-12 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor ic device |
| JPS57181152A (en) * | 1981-04-30 | 1982-11-08 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS57186833A (en) * | 1981-05-13 | 1982-11-17 | Hitachi Ltd | Switching element |
-
1982
- 1982-08-27 JP JP14756882A patent/JPS5939060A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5226181A (en) * | 1975-08-22 | 1977-02-26 | Nippon Telegr & Teleph Corp <Ntt> | Semi-conductor integrated circuit unit |
| JPS5545207A (en) * | 1978-09-26 | 1980-03-29 | Oki Electric Ind Co Ltd | Complementary mos inverter circuit unit and its production |
| JPS56100461A (en) * | 1980-01-17 | 1981-08-12 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor ic device |
| JPS57181152A (en) * | 1981-04-30 | 1982-11-08 | Toshiba Corp | Semiconductor integrated circuit device |
| JPS57186833A (en) * | 1981-05-13 | 1982-11-17 | Hitachi Ltd | Switching element |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59106143A (ja) * | 1982-12-10 | 1984-06-19 | Ricoh Co Ltd | Ｂｉ−ｃｍｏｓゲ−トアレイ |
| JPH0578189B2 (ja) * | 1982-12-10 | 1993-10-28 | Ricoh Kk | |
| JPS61171150A (ja) * | 1985-01-25 | 1986-08-01 | Hitachi Ltd | 半導体集積回路装置 |
| JPS62115843A (ja) * | 1985-11-15 | 1987-05-27 | Nec Corp | Ｂｉ−ｃｍｏｓゲ−トアレイ |
| JPS6394666A (ja) * | 1986-10-09 | 1988-04-25 | Hitachi Ltd | 半導体素子のレイアウト方式 |
| JPH03114259A (ja) * | 1990-08-31 | 1991-05-15 | Ricoh Co Ltd | Ｂｉ―ＣＭＯＳゲートアレイ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0546104B2 (ja) | 1993-07-13 |
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