JP2524028B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2524028B2 JP2524028B2 JP3257455A JP25745591A JP2524028B2 JP 2524028 B2 JP2524028 B2 JP 2524028B2 JP 3257455 A JP3257455 A JP 3257455A JP 25745591 A JP25745591 A JP 25745591A JP 2524028 B2 JP2524028 B2 JP 2524028B2
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- Design And Manufacture Of Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
係り、特にＭＯＳトランジスタとバイポーラトランジス
タの複合回路からなるバイポーラＭＯＳ複合ＬＳＩのデ
バイス構造に関する。
係り、特にＭＯＳトランジスタとバイポーラトランジス
タの複合回路からなるバイポーラＭＯＳ複合ＬＳＩのデ
バイス構造に関する。
【０００２】
【従来の技術】従来のCMOSLSI では、基本セルはＣＭＯ
Ｓトランジスタから構成されている。ＣＭＯＳ回路は消
費電力が小さいという特長を有しているが、ＭＯＳトラ
ンジスタの伝達コンダクタンスが小さいため、負荷容量
が大きいとその充放電に時間がかかり、スピードが遅く
なる欠点があった。
Ｓトランジスタから構成されている。ＣＭＯＳ回路は消
費電力が小さいという特長を有しているが、ＭＯＳトラ
ンジスタの伝達コンダクタンスが小さいため、負荷容量
が大きいとその充放電に時間がかかり、スピードが遅く
なる欠点があった。
【０００３】また、従来のバイポーラＬＳＩでは、基本
セルはバイポーラトランジスタ及び抵抗などから構成さ
れている。バイポーラ回路は、バイポーラトランジスタ
の伝達コンダクタンスがＭＯＳトランジスタに比した大
きいために、負荷容量が大きくなってもスピードが落ち
にくいという特長を有しているが、大電流を低インピー
ダンス回路に流し込んだり、流し出したりするので消費
電力が大きいという欠点があった。
セルはバイポーラトランジスタ及び抵抗などから構成さ
れている。バイポーラ回路は、バイポーラトランジスタ
の伝達コンダクタンスがＭＯＳトランジスタに比した大
きいために、負荷容量が大きくなってもスピードが落ち
にくいという特長を有しているが、大電流を低インピー
ダンス回路に流し込んだり、流し出したりするので消費
電力が大きいという欠点があった。
【０００４】そこで、ＭＯＳトランジスタとバイポーラ
トランジスタの複合回路とすることで、それぞれの欠点
を補い、長所を活すことができる。
トランジスタの複合回路とすることで、それぞれの欠点
を補い、長所を活すことができる。
【０００５】このバイポーラＭＯＳ複合のデバイス構造
の例が、IEEE Transaction onElectron Devices，Vol.E
D−１６，Ｎo.１１，１９６９のＰ．９４６に掲載され
ている。しかし、一つのバイポーラトランジスタは、Ｎ
型基板をコレクタとする縦型バイポーラトランジスタで
あるため、コレクタ抵抗が高く高性能でない。また、も
う一方のバイポーラトランジスタはラテラルタイプ（横
型）であるため、寄生容量が大きく、同じく高性能でな
い。従って、これらのバイポーラデバイスを用いて、バ
イポーラＭＯＳ複合回路を構成しても高速な回路を得る
ことができない。また、他のバイポーラＭＯＳ複合のデ
バイス構造の例が、特開昭56−100461号公報に掲載され
ている。Ｐ型基板から分離された縦型バイポーラトラン
ジスタであるが、ＰＭＯＳ部においては、ベースとＰＭ
ＯＳのドレインが重なっている。また、ＮＭＯＳ部にお
いては、ベースがＮＭＯＳのＰウェルを兼用している。
従って、これらのデバイスを用いて、バイポーラＭＯＳ
複合回路を構成すると、ＰＭＯＳ部でラッチアップ現象
を起こすし、仮に起こさないとしても、ＮＭＯＳ部で
は、バイポーラトランジスタのベース，コレクタ間容量
が大きく、高速な回路を得ることができない。
の例が、IEEE Transaction onElectron Devices，Vol.E
D−１６，Ｎo.１１，１９６９のＰ．９４６に掲載され
ている。しかし、一つのバイポーラトランジスタは、Ｎ
型基板をコレクタとする縦型バイポーラトランジスタで
あるため、コレクタ抵抗が高く高性能でない。また、も
う一方のバイポーラトランジスタはラテラルタイプ（横
型）であるため、寄生容量が大きく、同じく高性能でな
い。従って、これらのバイポーラデバイスを用いて、バ
イポーラＭＯＳ複合回路を構成しても高速な回路を得る
ことができない。また、他のバイポーラＭＯＳ複合のデ
バイス構造の例が、特開昭56−100461号公報に掲載され
ている。Ｐ型基板から分離された縦型バイポーラトラン
ジスタであるが、ＰＭＯＳ部においては、ベースとＰＭ
ＯＳのドレインが重なっている。また、ＮＭＯＳ部にお
いては、ベースがＮＭＯＳのＰウェルを兼用している。
従って、これらのデバイスを用いて、バイポーラＭＯＳ
複合回路を構成すると、ＰＭＯＳ部でラッチアップ現象
を起こすし、仮に起こさないとしても、ＮＭＯＳ部で
は、バイポーラトランジスタのベース，コレクタ間容量
が大きく、高速な回路を得ることができない。
【０００６】
【発明が解決しようとする課題】以上のように、従来の
バイポーラＭＯＳ複合のデバイス構造では、高速で、高
信頼度のバイポーラＭＯＳ複合回路を得ることができな
かった。
バイポーラＭＯＳ複合のデバイス構造では、高速で、高
信頼度のバイポーラＭＯＳ複合回路を得ることができな
かった。
【０００７】本発明の目的は、高速で、高信頼度のバイ
ポーラＭＯＳ複合回路を実現できるデバイス構造を提供
することにある。
ポーラＭＯＳ複合回路を実現できるデバイス構造を提供
することにある。
【０００８】また、バイポーラＭＯＳ複合のインバータ
のレイアウト例が、IEEE Transac−tion on Electron D
evices,Vol.ED−１６，Ｎo.１１，１９６９のＰ.９４６
に掲載されている。しかし、このレイアウト例は、バイ
ポーラトランジスタの引き抜き素子のない回路のレイア
ウトであるため、消費電力が大きく実用的なものでない
という欠点があった。
のレイアウト例が、IEEE Transac−tion on Electron D
evices,Vol.ED−１６，Ｎo.１１，１９６９のＰ.９４６
に掲載されている。しかし、このレイアウト例は、バイ
ポーラトランジスタの引き抜き素子のない回路のレイア
ウトであるため、消費電力が大きく実用的なものでない
という欠点があった。
【０００９】本発明の他の目的は、バイポーラトランジ
スタの引き抜き素子も含めた低消費電力で、高密度なバ
イポーラＭＯＳ複合回路のレイアウト法を提供すること
にある。
スタの引き抜き素子も含めた低消費電力で、高密度なバ
イポーラＭＯＳ複合回路のレイアウト法を提供すること
にある。
【００１０】本発明の他の目的は、以上述べてきたＭＯ
Ｓ ＬＳＩ，バイポーラＬＳＩ、及びバイポーラＭＯＳ
複合デバイスの欠点を補い、高速で、低消費電力，高密
度，高信頼度のバイポーラＭＯＳ複合ＬＳＩを提供する
ことにある。
Ｓ ＬＳＩ，バイポーラＬＳＩ、及びバイポーラＭＯＳ
複合デバイスの欠点を補い、高速で、低消費電力，高密
度，高信頼度のバイポーラＭＯＳ複合ＬＳＩを提供する
ことにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の特徴は、バイポーラトランジスタを
有する出力段と電界効果トランジスタからなる論理段と
を有し、上記論理段で論理を採り上記出力段を駆動する
バイポーラトランジスタと電界効果トランジスタの複合
回路を同一基板上に有する半導体集積回路装置であっ
て、上記バイポーラトランジスタは上記基板から電気的
に分離され、上記バイポーラトランジスタのエミッタ領
域，ベース領域，コレクタ領域は縦型に配置され、上記
ベース領域は上記電界効果トランジスタのドレイン領域
またはソース領域から分離して配置したことにある。
に、本発明の第１の特徴は、バイポーラトランジスタを
有する出力段と電界効果トランジスタからなる論理段と
を有し、上記論理段で論理を採り上記出力段を駆動する
バイポーラトランジスタと電界効果トランジスタの複合
回路を同一基板上に有する半導体集積回路装置であっ
て、上記バイポーラトランジスタは上記基板から電気的
に分離され、上記バイポーラトランジスタのエミッタ領
域，ベース領域，コレクタ領域は縦型に配置され、上記
ベース領域は上記電界効果トランジスタのドレイン領域
またはソース領域から分離して配置したことにある。
【００１２】また、本発明の第２の特徴は、バイポーラ
トランジスタを有する出力段と電界効果トランジスタか
らなる論理段とを有し、上記論理段で論理を採り上記出
力段を駆動するバイポーラトランジスタと電界効果トラ
ンジスタの複合回路を同一基板上に有する半導体集積回
路装置であって、コレクタが第１の電位部に、エミッタ
が出力部に接続され、上記基板から電気的に分離された
第１の領域にそのエミッタ領域，ベース領域，コレクタ
領域が縦型に形成されるバイポーラトランジスタと、上
記バイポーラトランジスタのベース領域とコレクタ領域
との間にソース領域またはドレイン領域が接続され、上
記基板から電気的に分離された第２の領域に形成される
電界効果トランジスタと、上記バイポーラトランジスタ
のベースに接続され、上記バイポーラトランジスタのベ
ース領域と分離して形成される電荷引き抜き手段とを有
することにある。
トランジスタを有する出力段と電界効果トランジスタか
らなる論理段とを有し、上記論理段で論理を採り上記出
力段を駆動するバイポーラトランジスタと電界効果トラ
ンジスタの複合回路を同一基板上に有する半導体集積回
路装置であって、コレクタが第１の電位部に、エミッタ
が出力部に接続され、上記基板から電気的に分離された
第１の領域にそのエミッタ領域，ベース領域，コレクタ
領域が縦型に形成されるバイポーラトランジスタと、上
記バイポーラトランジスタのベース領域とコレクタ領域
との間にソース領域またはドレイン領域が接続され、上
記基板から電気的に分離された第２の領域に形成される
電界効果トランジスタと、上記バイポーラトランジスタ
のベースに接続され、上記バイポーラトランジスタのベ
ース領域と分離して形成される電荷引き抜き手段とを有
することにある。
【００１３】また、本発明の第３の特徴は、コレクタが
第１の電位部に、エミッタが出力部に接続され、上記基
板から電気的に分離された第１の領域にそのエミッタ領
域，ベース領域，コレクタ領域が縦型に形成される第１
のバイポーラトランジスタとコレクタが出力部に、エミ
ッタが第２の電位部に接続され、上記基板から電気的に
分離された第２の領域にそのエミッタ領域，ベース領
域，コレクタ領域が縦型に形成される第２のバイポーラ
トランジスタとから構成されるトーテムポール出力段
と、上記第１のバイポーラトランジスタのベース領域と
コレクタ領域にソース領域とドレイン領域とが接続され
る第１の電界効果トランジスタと第２のバイポーラトラ
ンジスタのベース領域とコレクタ領域にソース領域とド
レイン領域とが接続される第２の電界効果トランジスタ
とからなる論理段と、上記第１のバイポーラトランジス
タのベース領域に接続され、このベース領域と分離して
形成される第１の電荷引き抜き手段と、上記第２のバイ
ポーラトランジスタのベース領域に接続され、このベー
ス領域と分離して形成される第２の電荷引き抜き手段と
を有し、上記論理段で論理を採り上記トーテムポール出
力段を相補動作させて駆動するバイポーラトランジスタ
と電界効果トランジスタの複合回路を同一基板上に有す
る半導体集積回路装置であって、上記第１のバイポーラ
トランジスタが形成される第１の領域と、上記第２のバ
イポーラトランジスタが形成される第２の領域と、上記
第１の電界効果トランジスタが形成される第３の領域
と、上記第２の電界効果トランジスタが形成される第４
の領域と、上記第１の電荷引き抜き手段が形成される第
５の領域と、上記第２の電荷引き抜き手段が形成される
第６の領域とを有し、上記第１の領域と上記第３の領域
との距離は上記第１の領域と上記第４の領域との距離よ
り短く、上記第２の領域と上記第４の領域との距離は上
記第２の領域と上記第３の領域との距離より短く、上記
第１の領域と上記第５の領域との距離は上記第１の領域
と上記第６の領域との距離より短く、上記第２の領域と
上記第６の領域との距離は上記第２の領域と上記第５の
領域との距離より短くして配置されていることにある。
第１の電位部に、エミッタが出力部に接続され、上記基
板から電気的に分離された第１の領域にそのエミッタ領
域，ベース領域，コレクタ領域が縦型に形成される第１
のバイポーラトランジスタとコレクタが出力部に、エミ
ッタが第２の電位部に接続され、上記基板から電気的に
分離された第２の領域にそのエミッタ領域，ベース領
域，コレクタ領域が縦型に形成される第２のバイポーラ
トランジスタとから構成されるトーテムポール出力段
と、上記第１のバイポーラトランジスタのベース領域と
コレクタ領域にソース領域とドレイン領域とが接続され
る第１の電界効果トランジスタと第２のバイポーラトラ
ンジスタのベース領域とコレクタ領域にソース領域とド
レイン領域とが接続される第２の電界効果トランジスタ
とからなる論理段と、上記第１のバイポーラトランジス
タのベース領域に接続され、このベース領域と分離して
形成される第１の電荷引き抜き手段と、上記第２のバイ
ポーラトランジスタのベース領域に接続され、このベー
ス領域と分離して形成される第２の電荷引き抜き手段と
を有し、上記論理段で論理を採り上記トーテムポール出
力段を相補動作させて駆動するバイポーラトランジスタ
と電界効果トランジスタの複合回路を同一基板上に有す
る半導体集積回路装置であって、上記第１のバイポーラ
トランジスタが形成される第１の領域と、上記第２のバ
イポーラトランジスタが形成される第２の領域と、上記
第１の電界効果トランジスタが形成される第３の領域
と、上記第２の電界効果トランジスタが形成される第４
の領域と、上記第１の電荷引き抜き手段が形成される第
５の領域と、上記第２の電荷引き抜き手段が形成される
第６の領域とを有し、上記第１の領域と上記第３の領域
との距離は上記第１の領域と上記第４の領域との距離よ
り短く、上記第２の領域と上記第４の領域との距離は上
記第２の領域と上記第３の領域との距離より短く、上記
第１の領域と上記第５の領域との距離は上記第１の領域
と上記第６の領域との距離より短く、上記第２の領域と
上記第６の領域との距離は上記第２の領域と上記第５の
領域との距離より短くして配置されていることにある。
【００１４】
【作用】本発明の第１の特徴によると、縦型構造のバイ
ポーラトランジスタのコレクタ領域を基板から分離して
構成するので、コレクタ抵抗を低くすることができ性能
を高めることができる。また、このバイポーラトランジ
スタのベース領域と電界効果トランジスタのドレイン領
域またはソース領域とを分離するのでラッチアップ現象
の発生を防ぐことができ、ベース領域が他のトランジス
タの領域と共有していないことでべース領域を小さくで
き、ベース領域とコレクタ領域間の容量が小さくなって
高速な回路を提供できる。 第２の特徴によると、第１の
特徴に加えてさらに電荷引き抜き手段を有することで、
バイポーラトランジスタのベースからの電荷を強制的に
引き抜き、バイポーラトランジスタのスイッチングを高
速に行うことができるので高速、かつ、消費電力の低い
回路を提供できる。 第３の特徴によると、第１の特徴及
び第２の特徴に加えて、さらに、半導体基板上に高密度
に実装することができる。
ポーラトランジスタのコレクタ領域を基板から分離して
構成するので、コレクタ抵抗を低くすることができ性能
を高めることができる。また、このバイポーラトランジ
スタのベース領域と電界効果トランジスタのドレイン領
域またはソース領域とを分離するのでラッチアップ現象
の発生を防ぐことができ、ベース領域が他のトランジス
タの領域と共有していないことでべース領域を小さくで
き、ベース領域とコレクタ領域間の容量が小さくなって
高速な回路を提供できる。 第２の特徴によると、第１の
特徴に加えてさらに電荷引き抜き手段を有することで、
バイポーラトランジスタのベースからの電荷を強制的に
引き抜き、バイポーラトランジスタのスイッチングを高
速に行うことができるので高速、かつ、消費電力の低い
回路を提供できる。 第３の特徴によると、第１の特徴及
び第２の特徴に加えて、さらに、半導体基板上に高密度
に実装することができる。
【００１５】従って、本発明によると、高速性，低消費
電力性，高密度を達成し、ラッチアップ現象を生じず、
寄生容量を小さく抑えた信頼度の高い半導体集積回路装
置を提供することができる。
電力性，高密度を達成し、ラッチアップ現象を生じず、
寄生容量を小さく抑えた信頼度の高い半導体集積回路装
置を提供することができる。
【００１６】
【実施例】以下、本発明を実施例によって詳細に説明す
る。
る。
【００１７】図２にトーテムポール出力形２入力ＮＡＮ
Ｄ回路を示す。
Ｄ回路を示す。
【００１８】図２に於いて、２０は、コレクタが電源端
子２０３に、エミッタが出力端子２０２に接続される第
１のＮＰＮトランジスタ（以下ＮＰＮと略す）、２１
は、コレクタが出力端子２０２に、エミッタが接地電位
ＧＮＤである固定電位端子に接続される第２のＮＰＮ、
２０１は２個の入力端子、２２及び２３は、各ゲートが
それぞれ異なる入力端子２０１に、各ソース及び各ドレ
インが、第１のNPN20のコレクタとベースとの間に並列
にそれぞれ接続されるＰＭＯＳ、２６及び２７は、各ゲ
ートがそれぞれ異なる入力端子２０１に、各ドレイン及
び各ソースが第２のＮＰＮ２１のコレクタとベースとの
間に直列にそれぞれ接続されるＮＭＯＳ、２１０及び２
１１は、第１及び第２のＮＰＮ２０及び２１のベースと
エミッタとの間に設けられる抵抗である。
子２０３に、エミッタが出力端子２０２に接続される第
１のＮＰＮトランジスタ（以下ＮＰＮと略す）、２１
は、コレクタが出力端子２０２に、エミッタが接地電位
ＧＮＤである固定電位端子に接続される第２のＮＰＮ、
２０１は２個の入力端子、２２及び２３は、各ゲートが
それぞれ異なる入力端子２０１に、各ソース及び各ドレ
インが、第１のNPN20のコレクタとベースとの間に並列
にそれぞれ接続されるＰＭＯＳ、２６及び２７は、各ゲ
ートがそれぞれ異なる入力端子２０１に、各ドレイン及
び各ソースが第２のＮＰＮ２１のコレクタとベースとの
間に直列にそれぞれ接続されるＮＭＯＳ、２１０及び２
１１は、第１及び第２のＮＰＮ２０及び２１のベースと
エミッタとの間に設けられる抵抗である。
【００１９】図８は本回路の論理動作を示すものであ
る。
る。
【００２０】まず入力２０１のどちらかが“０”レベル
の時、ＰＭＯＳ２２，２３のどちらかがオンとなり、Ｎ
ＭＯＳ２６，２７のどちらかがオフとなる。したがって
第１のＮＰＮ２０のベース電位が上昇し、第１のＮＰＮ
２０はオンとなり、第２のＮＰＮ２１は抵抗２１１を介
してベース，エミッタ間が短絡されオフとなるので第１
のＮＰＮ２０のエミッタ電流は負荷を充電し出力２０２
は“１”レベルとなる。
の時、ＰＭＯＳ２２，２３のどちらかがオンとなり、Ｎ
ＭＯＳ２６，２７のどちらかがオフとなる。したがって
第１のＮＰＮ２０のベース電位が上昇し、第１のＮＰＮ
２０はオンとなり、第２のＮＰＮ２１は抵抗２１１を介
してベース，エミッタ間が短絡されオフとなるので第１
のＮＰＮ２０のエミッタ電流は負荷を充電し出力２０２
は“１”レベルとなる。
【００２１】入力２０１は両方が“０”レベルの時、Ｐ
ＭＯＳ２２，２３の両方がオンとなり、ＮＭＯＳ２６，
２７の両方がオフとなる。したがって動作は上記と同じ
で出力２０２は“１”となる。
ＭＯＳ２２，２３の両方がオンとなり、ＮＭＯＳ２６，
２７の両方がオフとなる。したがって動作は上記と同じ
で出力２０２は“１”となる。
【００２２】一方入力２０１の両方が“１”レベルの
時、ＰＭＯＳ２２，２３の両方がオフとなり、ＮＭＯＳ
２６，２７の両方がオンとなる。したがって第１のＮＰ
Ｎ２０はベース，エミッタ間が抵抗２１０を介して短絡
されオフとなり、第２のNPN21のベース，コレクタ間は
ＮＭＯＳ２６，２７を介して短絡されるので、第２のＮ
ＰＮ２１のベースには出力２０２から電流が供給され、
第２のＮＰＮ２１はオンとなり、出力２０２は“０”レ
ベルとなる。抵抗２１０，２１１はＮＰＮトランジスタ
がオンになる時には、ベース電流を分流するが、ＮＰＮ
トランジスタがオフに切換った時に蓄積電荷を引き抜く
働きをする。
時、ＰＭＯＳ２２，２３の両方がオフとなり、ＮＭＯＳ
２６，２７の両方がオンとなる。したがって第１のＮＰ
Ｎ２０はベース，エミッタ間が抵抗２１０を介して短絡
されオフとなり、第２のNPN21のベース，コレクタ間は
ＮＭＯＳ２６，２７を介して短絡されるので、第２のＮ
ＰＮ２１のベースには出力２０２から電流が供給され、
第２のＮＰＮ２１はオンとなり、出力２０２は“０”レ
ベルとなる。抵抗２１０，２１１はＮＰＮトランジスタ
がオンになる時には、ベース電流を分流するが、ＮＰＮ
トランジスタがオフに切換った時に蓄積電荷を引き抜く
働きをする。
【００２３】本回路によれば、ＣＭＯＳと、バイポーラ
トランジスタの最小構成で２入力ＮＡＮＤ回路が実現で
きる。また、本回路によれば、高周波特性のすぐれたＮ
ＰＮバイポーラトランジスタを使用するので、超高速動
作が可能である。
トランジスタの最小構成で２入力ＮＡＮＤ回路が実現で
きる。また、本回路によれば、高周波特性のすぐれたＮ
ＰＮバイポーラトランジスタを使用するので、超高速動
作が可能である。
【００２４】また、本回路によれば、高入力インピーダ
ンス，低出力インピーダンス回路を実現でき、電源２０
３から接地までに導電パスを作ることはないので低消費
電力特性を実現できる。
ンス，低出力インピーダンス回路を実現でき、電源２０
３から接地までに導電パスを作ることはないので低消費
電力特性を実現できる。
【００２５】ここで、ＮＭＯＳ２６，２７、バイポーラ
トランジスタ２１、抵抗２１１からなる部分を論理回路
におけるプルダウン回路とみなすことができる。
トランジスタ２１、抵抗２１１からなる部分を論理回路
におけるプルダウン回路とみなすことができる。
【００２６】このバイポーラＭＯＳ複合回路を好適に構
成できるレイアウトパターンを図３に示し、理解を助け
るために縦構造を図１に示す。図１はインバータ回路を
示すが、共通概念は図３と同じ符号で表わす。
成できるレイアウトパターンを図３に示し、理解を助け
るために縦構造を図１に示す。図１はインバータ回路を
示すが、共通概念は図３と同じ符号で表わす。
【００２７】図３には簡潔のため図１の埋込層２２７の
パターン等は省略している。アイソレーション２１２内
にＰＭＯＳ２２，２３、ＮＰＮ２０、抵抗２１０，２１
１及びＮＭＯＳ２６，２７を構成し、アイソレーション
２１３内にＮＰＮ２１を構成する。図３のゲート電極２
２０，２２１上に図２と対応したＭＯＳトランジスタの
番号を示す。Ｐ＋ 領域２１９とゲート電極２２０，２
２１からＰＭＯＳ２２，２３が構成され、Ｐウェル２１
４内のＮ+ 領域２２３とゲート電極２２１，220からＮ
ＭＯＳ２６，２７が構成される。ＮＰＮ２０はＰ領域２
１７をベースとし、Ｐ領域２１７内のＮ+ 領域２１８を
エミッタとし、Ｎ+ 領域２１５をコレクタとしている。
抵抗２１０，２１１はそれぞれＰ領域２１６，２２２か
ら構成される。ＮＰＮ２１はアイソレーション２１３内
にあるＰ領域２２５をベースとし、Ｐ領域２２５内のＮ
+ 領域２２６をエミッタとし、Ｎ+ 領域２２４をコレク
タとしている。
パターン等は省略している。アイソレーション２１２内
にＰＭＯＳ２２，２３、ＮＰＮ２０、抵抗２１０，２１
１及びＮＭＯＳ２６，２７を構成し、アイソレーション
２１３内にＮＰＮ２１を構成する。図３のゲート電極２
２０，２２１上に図２と対応したＭＯＳトランジスタの
番号を示す。Ｐ＋ 領域２１９とゲート電極２２０，２
２１からＰＭＯＳ２２，２３が構成され、Ｐウェル２１
４内のＮ+ 領域２２３とゲート電極２２１，220からＮ
ＭＯＳ２６，２７が構成される。ＮＰＮ２０はＰ領域２
１７をベースとし、Ｐ領域２１７内のＮ+ 領域２１８を
エミッタとし、Ｎ+ 領域２１５をコレクタとしている。
抵抗２１０，２１１はそれぞれＰ領域２１６，２２２か
ら構成される。ＮＰＮ２１はアイソレーション２１３内
にあるＰ領域２２５をベースとし、Ｐ領域２２５内のＮ
+ 領域２２６をエミッタとし、Ｎ+ 領域２２４をコレク
タとしている。
【００２８】次に各素子間の結線について説明する。Ｎ
ＰＮ２０のコレクタ２１５とPMOS22，２３のソースはＡ
Ｌ配線４２によって電源に接続される。×印はＡＬ配線
と各素子とのコンタクトを示す。ＰＭＯＳ２２，２３の
ドレインとＮＰＮ２０のベースと抵抗２１０の一端はＡ
Ｌ配線２２８によって各々接続される。抵抗２１０の他
の一端とＮＰＮ２０のエミッタ２１８はＡＬ配線２２９
によって接続される。ＮＰＮ２１のエミッタ２２６と抵
抗２１１の一端とＰウェル２１４はＡＬ配線４３によっ
て接地電位に接続される。抵抗２１１の他の一端とNMOS
27のソースとＮＰＮ２１のベースはＡＬ配線２３０によ
って各々接続される。NMOS26のドレインとＮＰＮ２１の
コレクタ２２４はＡＬ配線２３１によって接続される。
図示していないが、ＮＰＮ２０のエミッタ２１８とＮＰ
Ｎ２１のコレクタ２２４は２層目のＡＬ配線によって接
続される。
ＰＮ２０のコレクタ２１５とPMOS22，２３のソースはＡ
Ｌ配線４２によって電源に接続される。×印はＡＬ配線
と各素子とのコンタクトを示す。ＰＭＯＳ２２，２３の
ドレインとＮＰＮ２０のベースと抵抗２１０の一端はＡ
Ｌ配線２２８によって各々接続される。抵抗２１０の他
の一端とＮＰＮ２０のエミッタ２１８はＡＬ配線２２９
によって接続される。ＮＰＮ２１のエミッタ２２６と抵
抗２１１の一端とＰウェル２１４はＡＬ配線４３によっ
て接地電位に接続される。抵抗２１１の他の一端とNMOS
27のソースとＮＰＮ２１のベースはＡＬ配線２３０によ
って各々接続される。NMOS26のドレインとＮＰＮ２１の
コレクタ２２４はＡＬ配線２３１によって接続される。
図示していないが、ＮＰＮ２０のエミッタ２１８とＮＰ
Ｎ２１のコレクタ２２４は２層目のＡＬ配線によって接
続される。
【００２９】図３に示したレイアウトパターンからＡＬ
配線とコンタクトを除いたパターンを図４に示す。つま
り、図４のパターンに図３のＡＬ配線とコンタクトを施
せば２入力ＮＡＮＤ回路になり、他のＡＬ配線とコンタ
クトを施せばインバータや２入力ＮＯＲ回路を構成する
ことができる。更にフリップフロップ等を構成する場合
には図４のパターンを必要数横に並べて用いれば良い。
したがって、図４を基本セルとすれば、バイポーラＭＯ
Ｓ複合ＬＳＩを構成することができる。
配線とコンタクトを除いたパターンを図４に示す。つま
り、図４のパターンに図３のＡＬ配線とコンタクトを施
せば２入力ＮＡＮＤ回路になり、他のＡＬ配線とコンタ
クトを施せばインバータや２入力ＮＯＲ回路を構成する
ことができる。更にフリップフロップ等を構成する場合
には図４のパターンを必要数横に並べて用いれば良い。
したがって、図４を基本セルとすれば、バイポーラＭＯ
Ｓ複合ＬＳＩを構成することができる。
【００３０】本実施例では、バイポーラＭＯＳ複合回路
構成するバイポーラトランジスタ２０，２１がＰ型基板
から分離された縦型であるので、高性能バイポーラトラ
ンジスタが得られ、高速な回路動作が可能となる。ま
た、ベース領域２１７，225がＭＯＳのドレイン，ソー
ス領域２１９，２２３と分離されているので、ラッチア
ップ現象対策が容易になる。
構成するバイポーラトランジスタ２０，２１がＰ型基板
から分離された縦型であるので、高性能バイポーラトラ
ンジスタが得られ、高速な回路動作が可能となる。ま
た、ベース領域２１７，225がＭＯＳのドレイン，ソー
ス領域２１９，２２３と分離されているので、ラッチア
ップ現象対策が容易になる。
【００３１】また、バイポーラＭＯＳ複合回路構成する
バイポーラトランジスタ２０，２１がＰ型基板から分離
された領域２１２，２１３に形成され、ＰＭＯＳ２２，
２３がＰ型基板から分離された領域２１２に形成され、
ベース電荷引き抜き手段である抵抗２１０（領域２１
６）がベース領域２１７と分離されているので、高速，
低消費電力で、かつ高信頼度のバイポーラＭＯＳ複合Ｌ
ＳＩを得ることができる。
バイポーラトランジスタ２０，２１がＰ型基板から分離
された領域２１２，２１３に形成され、ＰＭＯＳ２２，
２３がＰ型基板から分離された領域２１２に形成され、
ベース電荷引き抜き手段である抵抗２１０（領域２１
６）がベース領域２１７と分離されているので、高速，
低消費電力で、かつ高信頼度のバイポーラＭＯＳ複合Ｌ
ＳＩを得ることができる。
【００３２】また、バイポーラＭＯＳ複合回路構成する
第１のバイポーラトランジスタ２０と第１の電界効果ト
ランジスタ２２，２３との距離は、第１のバイポーラト
ランジスタ２０と第２の電界効果トランジスタ２６，２
７との距離より短く、第２のバイポーラトランジスタ２
１と第２の電界効果トランジスタ２６，２７との距離
は、第２のバイポーラトランジスタ２１と第１の電界効
果トランジスタ２２，２３との距離より短く、第１のバ
イポーラトランジスタ２０と第１の電荷引き抜き手段２
１０との距離は、第１のバイポーラトランジスタ２０と
第２の電荷引き抜き手段２１１との距離より短く、第２
のバイポーラトランジスタ２１と第２の電荷引き抜き手
段２１１との距離は、第２のバイポーラトランジスタ２
１と第１の電荷引き抜き手段２１０との距離より短くし
ているので、バイポーラＭＯＳ複合回路が効率良く、高
密度に半導体基板上に実装できる。従って、本実施例に
よれば、高速で、低消費電力，高密度，高信頼度のバイ
ポーラＭＯＳ複合ＬＳＩを実現できる。
第１のバイポーラトランジスタ２０と第１の電界効果ト
ランジスタ２２，２３との距離は、第１のバイポーラト
ランジスタ２０と第２の電界効果トランジスタ２６，２
７との距離より短く、第２のバイポーラトランジスタ２
１と第２の電界効果トランジスタ２６，２７との距離
は、第２のバイポーラトランジスタ２１と第１の電界効
果トランジスタ２２，２３との距離より短く、第１のバ
イポーラトランジスタ２０と第１の電荷引き抜き手段２
１０との距離は、第１のバイポーラトランジスタ２０と
第２の電荷引き抜き手段２１１との距離より短く、第２
のバイポーラトランジスタ２１と第２の電荷引き抜き手
段２１１との距離は、第２のバイポーラトランジスタ２
１と第１の電荷引き抜き手段２１０との距離より短くし
ているので、バイポーラＭＯＳ複合回路が効率良く、高
密度に半導体基板上に実装できる。従って、本実施例に
よれば、高速で、低消費電力，高密度，高信頼度のバイ
ポーラＭＯＳ複合ＬＳＩを実現できる。
【００３３】図５はトーテムポール出力形２入力ＮＡＮ
Ｄ回路の他の回路を示す。図２の実施例に於ける抵抗２
１０をNMOS240とPMOS242に、抵抗２１１をNMOS241 に置
き換えた回路である。NMOS240 のゲートは電源端子２０
３に、ドレイン及びソースはそれぞれＮＰＮ２０のベー
スとエミッタに接続される。NMOS241 のゲートは電源端
子２０３に、ドレイン及びソースはそれぞれＮＰＮ２１
のベースとエミッタに接続される。PMOS242 のゲートは
接地電位に、ドレイン及びソースはそれぞれＮＰＮ２０
のエミッタとベースに接続される。図２と同じ部品は同
じ番号で示す。図２とほぼ同じ動作である。NMOS241 は
非飽和領域で常に動作し、抵抗２１１の代用をしてい
る。PMOS242 は入力２０１のどちらかが“０”レベルの
時に、出力２０２を電源電圧まで上げる働きをし、NMOS
240 は出力２０２が“０”レベルの時、ＮＰＮ２０のベ
ース，エミッタ間を短絡し、ＮＰＮ２０をオフにして、
貫通電流をなくし、消費電力を減少させる働きをする。
本回路によれば、抵抗の代わりに小さなチャネル幅を有
するＭＯＳトランジスタを用いるので更に集積度の向上
を図ることができる。
Ｄ回路の他の回路を示す。図２の実施例に於ける抵抗２
１０をNMOS240とPMOS242に、抵抗２１１をNMOS241 に置
き換えた回路である。NMOS240 のゲートは電源端子２０
３に、ドレイン及びソースはそれぞれＮＰＮ２０のベー
スとエミッタに接続される。NMOS241 のゲートは電源端
子２０３に、ドレイン及びソースはそれぞれＮＰＮ２１
のベースとエミッタに接続される。PMOS242 のゲートは
接地電位に、ドレイン及びソースはそれぞれＮＰＮ２０
のエミッタとベースに接続される。図２と同じ部品は同
じ番号で示す。図２とほぼ同じ動作である。NMOS241 は
非飽和領域で常に動作し、抵抗２１１の代用をしてい
る。PMOS242 は入力２０１のどちらかが“０”レベルの
時に、出力２０２を電源電圧まで上げる働きをし、NMOS
240 は出力２０２が“０”レベルの時、ＮＰＮ２０のベ
ース，エミッタ間を短絡し、ＮＰＮ２０をオフにして、
貫通電流をなくし、消費電力を減少させる働きをする。
本回路によれば、抵抗の代わりに小さなチャネル幅を有
するＭＯＳトランジスタを用いるので更に集積度の向上
を図ることができる。
【００３４】ここで、ＮＭＯＳ２６，２７、バイポーラ
トランジスタ２１，NMOS241 からなる部分を論理回路に
おけるプルダウン回路とみなすことができる。
トランジスタ２１，NMOS241 からなる部分を論理回路に
おけるプルダウン回路とみなすことができる。
【００３５】このバイポーラＭＯＳ複合回路を好適に構
成できるレイアウトパターンを図６に示す。図６には簡
潔のため埋込層のパターン等は省略している。アイソレ
ーション２４３内にＰＭＯＳ２２，２３，２４２，ＮＰ
Ｎ２０及びＮＭＯＳ２６，２７，２４０，２４１を構成
し、アイソレーション２４４内にＮＰＮ２１を構成す
る。ゲート電極２５３，２５４，２５５，２５６上に図
５と対応したＭＯＳトランジスタの番号を示す。Ｐ+ 領
域２４９とゲート電極２５３，２５４，２５５からＰＭ
ＯＳ２４２，２３，２２が構成され、Ｐウェル２４５内
のＮ+ 領域250とゲート電極２５４，２５５からＮＭＯ
Ｓ２６，２７が構成される。また、Ｐウェル２４５内の
Ｎ+ 領域２５１，２５２とゲート電極２５６からＮＭＯ
Ｓ２４０，２４１が構成される。ＮＰＮ２０はＰ領域２
４７をベースとし、Ｐ領域２４７内のＮ+ 領域２４８を
エミッタとし、Ｎ+ 領域２４６をコレクタとしている。
ＮＰＮ２１はアイソレーション２４４内にあるＰ領域２
５８をベースとし、Ｐ領域２５８内のＮ+ 領域２５９を
エミッタとし、Ｎ+ 領域２５７をコレクタとしている。
成できるレイアウトパターンを図６に示す。図６には簡
潔のため埋込層のパターン等は省略している。アイソレ
ーション２４３内にＰＭＯＳ２２，２３，２４２，ＮＰ
Ｎ２０及びＮＭＯＳ２６，２７，２４０，２４１を構成
し、アイソレーション２４４内にＮＰＮ２１を構成す
る。ゲート電極２５３，２５４，２５５，２５６上に図
５と対応したＭＯＳトランジスタの番号を示す。Ｐ+ 領
域２４９とゲート電極２５３，２５４，２５５からＰＭ
ＯＳ２４２，２３，２２が構成され、Ｐウェル２４５内
のＮ+ 領域250とゲート電極２５４，２５５からＮＭＯ
Ｓ２６，２７が構成される。また、Ｐウェル２４５内の
Ｎ+ 領域２５１，２５２とゲート電極２５６からＮＭＯ
Ｓ２４０，２４１が構成される。ＮＰＮ２０はＰ領域２
４７をベースとし、Ｐ領域２４７内のＮ+ 領域２４８を
エミッタとし、Ｎ+ 領域２４６をコレクタとしている。
ＮＰＮ２１はアイソレーション２４４内にあるＰ領域２
５８をベースとし、Ｐ領域２５８内のＮ+ 領域２５９を
エミッタとし、Ｎ+ 領域２５７をコレクタとしている。
【００３６】次に各素子間の結線について説明する。Ｎ
ＰＮ２０のコレクタ２４６とPMOS22,２３のソースとＮ
ＭＯＳ２４０,２４１のゲート２５６はＡＬ配線４２に
よって電源に接続される。図中×印はＡＬ配線と各素子
とのコンタクトを示す。PMOS22，２３のドレインとＮＰ
Ｎ２０のベース２４７とPMOS242 のソースはＡＬ配線２
６０によって各々接続される。ＮＰＮ２０のエミッタ２
４８とPMOS242 のドレインはＡＬ配線２６１によって接
続される。PMOS242 のドレインとNMOS26のドレインとNM
OS240 のソースはＡＬ配線２６２によって接続される。
NMOS26のドレインとＮＰＮ２１のコレクタ２５７はＡＬ
配線２６３によって接続される。NMOS27のソースとNMOS
241 のドレインとＮＰＮ２１のベース２５８はＡＬ配線
２６４によって各々接続される。ＮＰＮ２１のエミッタ
２５９とNMOS241 のソースとPMOS242 のゲート２５３と
Ｐウェル２４５はＡＬ配線４３によって接地電位に接続
される。
ＰＮ２０のコレクタ２４６とPMOS22,２３のソースとＮ
ＭＯＳ２４０,２４１のゲート２５６はＡＬ配線４２に
よって電源に接続される。図中×印はＡＬ配線と各素子
とのコンタクトを示す。PMOS22，２３のドレインとＮＰ
Ｎ２０のベース２４７とPMOS242 のソースはＡＬ配線２
６０によって各々接続される。ＮＰＮ２０のエミッタ２
４８とPMOS242 のドレインはＡＬ配線２６１によって接
続される。PMOS242 のドレインとNMOS26のドレインとNM
OS240 のソースはＡＬ配線２６２によって接続される。
NMOS26のドレインとＮＰＮ２１のコレクタ２５７はＡＬ
配線２６３によって接続される。NMOS27のソースとNMOS
241 のドレインとＮＰＮ２１のベース２５８はＡＬ配線
２６４によって各々接続される。ＮＰＮ２１のエミッタ
２５９とNMOS241 のソースとPMOS242 のゲート２５３と
Ｐウェル２４５はＡＬ配線４３によって接地電位に接続
される。
【００３７】図６に示したレイアウトパターンからＡＬ
配線とコンタクトを除いたパターンを図７に示す。つま
り、図７のパターンに図６のＡＬ配線とコンタクトを施
せば、２入力ＮＡＮＤ回路になり、他のＡＬ配線とコン
タクトを施せばインバータや２入力ＮＯＲ回路を構成す
ることができる。更にフリップフロップ等を構成する場
合には図７のパターンを必要数横に並べて用いれば良
い。したがって、図７を基本セルとすれば、バイポーラ
ＭＯＳ複合ＬＳＩを構成することができる。
配線とコンタクトを除いたパターンを図７に示す。つま
り、図７のパターンに図６のＡＬ配線とコンタクトを施
せば、２入力ＮＡＮＤ回路になり、他のＡＬ配線とコン
タクトを施せばインバータや２入力ＮＯＲ回路を構成す
ることができる。更にフリップフロップ等を構成する場
合には図７のパターンを必要数横に並べて用いれば良
い。したがって、図７を基本セルとすれば、バイポーラ
ＭＯＳ複合ＬＳＩを構成することができる。
【００３８】本実施例では、バイポーラＭＯＳ複合回路
構成するバイポーラトランジスタ２０，２１がＰ型基板
から分離された縦型であるので、高性能バイポーラトラ
ンジスタが得られ、高速な回路動作が可能となる。ま
た、べース領域２４７，258がＭＯＳのドレイン，ソー
ス領域２４９，２５０と分離されているので、ラッチア
ップ現象対策が容易になる。
構成するバイポーラトランジスタ２０，２１がＰ型基板
から分離された縦型であるので、高性能バイポーラトラ
ンジスタが得られ、高速な回路動作が可能となる。ま
た、べース領域２４７，258がＭＯＳのドレイン，ソー
ス領域２４９，２５０と分離されているので、ラッチア
ップ現象対策が容易になる。
【００３９】また、バイポーラＭＯＳ複合回路構成する
バイポーラトランジスタ２０，２１がＰ型基板から分離
された領域２４３，４３３に形成され、ＰＭＯＳ２２，
２３がＰ型基板から分離された領域２４３に形成され、
ベース電荷引き抜き手段であるNMOS240，PMOS242がベー
ス領域２４７と分離されているので、高速，低消費電力
で、かつ高信頼度のバイポーラＭＯＳ複合ＬＳＩを得る
ことができる。
バイポーラトランジスタ２０，２１がＰ型基板から分離
された領域２４３，４３３に形成され、ＰＭＯＳ２２，
２３がＰ型基板から分離された領域２４３に形成され、
ベース電荷引き抜き手段であるNMOS240，PMOS242がベー
ス領域２４７と分離されているので、高速，低消費電力
で、かつ高信頼度のバイポーラＭＯＳ複合ＬＳＩを得る
ことができる。
【００４０】また、バイポーラＭＯＳ複合回路構成する
第１のバイポーラトランジスタ２０と第１の電界効果ト
ランジスタ２２，２３との距離は、第１のバイポーラト
ランジスタ２０と第２の電界効果トランジスタ２６，２
７との距離より短く、第２のバイポーラトランジスタ２
１と第２の電界効果トランジスタ２６，２７との距離
は、第２のバイポーラトランジスタ２１と第１の電界効
果トランジスタ２２，２３との距離より短く、第１のバ
イポーラトランジスタ２０と第１の電荷引き抜き手段２
４０，２４２との距離は、第１のバイポーラトランジス
タ２０と第２の電荷引き抜き手段２４１との距離より短
く、第２のバイポーラトランジスタ２１と第２の電荷引
き抜き手段２４１との距離は、第２のバイポーラトラン
ジスタ２１と第１の電荷引き抜き手段２４０，２４２と
の距離より短くしているので、バイポーラＭＯＳ複合回
路が効率良く、高密度に半導体基板上に実装できる。従
って、本実施例によれば、高速で、低消費電力，高密
度，高信頼度のバイポーラＭＯＳ複合ＬＳＩを実現でき
る。
第１のバイポーラトランジスタ２０と第１の電界効果ト
ランジスタ２２，２３との距離は、第１のバイポーラト
ランジスタ２０と第２の電界効果トランジスタ２６，２
７との距離より短く、第２のバイポーラトランジスタ２
１と第２の電界効果トランジスタ２６，２７との距離
は、第２のバイポーラトランジスタ２１と第１の電界効
果トランジスタ２２，２３との距離より短く、第１のバ
イポーラトランジスタ２０と第１の電荷引き抜き手段２
４０，２４２との距離は、第１のバイポーラトランジス
タ２０と第２の電荷引き抜き手段２４１との距離より短
く、第２のバイポーラトランジスタ２１と第２の電荷引
き抜き手段２４１との距離は、第２のバイポーラトラン
ジスタ２１と第１の電荷引き抜き手段２４０，２４２と
の距離より短くしているので、バイポーラＭＯＳ複合回
路が効率良く、高密度に半導体基板上に実装できる。従
って、本実施例によれば、高速で、低消費電力，高密
度，高信頼度のバイポーラＭＯＳ複合ＬＳＩを実現でき
る。
【００４１】
【発明の効果】本発明によれば、基板から分離された縦
型バイポーラトランジスタを用い、ベース領域をＭＯＳ
のソース，ドレイン領域と分離してバイポーラＭＯＳ複
合回路を構成しているので、高速で、低消費電力，高信
頼度のバイポーラＭＯＳ複合ＬＳＩを実現できる。
型バイポーラトランジスタを用い、ベース領域をＭＯＳ
のソース，ドレイン領域と分離してバイポーラＭＯＳ複
合回路を構成しているので、高速で、低消費電力，高信
頼度のバイポーラＭＯＳ複合ＬＳＩを実現できる。
【００４２】また、本発明によれば、バイポーラトラン
ジスタを基板から分離した領域に形成し、ＰＭＯＳを基
板から分離した領域に形成し、ベース電荷引き抜き手段
をベース領域と分離してバイポーラＭＯＳ複合回路を構
成しているので、高速，低消費電力で、かつ高信頼度の
バイポーラＭＯＳ複合ＬＳＩを得ることができる。
ジスタを基板から分離した領域に形成し、ＰＭＯＳを基
板から分離した領域に形成し、ベース電荷引き抜き手段
をベース領域と分離してバイポーラＭＯＳ複合回路を構
成しているので、高速，低消費電力で、かつ高信頼度の
バイポーラＭＯＳ複合ＬＳＩを得ることができる。
【００４３】また、本発明によれば、バイポーラＭＯＳ
複合回路を構成するデバイスを最適の配置で実装してい
るので、高速で、低消費電力，高密度のバイポーラＭＯ
Ｓ複合ＬＳＩを実現できる。
複合回路を構成するデバイスを最適の配置で実装してい
るので、高速で、低消費電力，高密度のバイポーラＭＯ
Ｓ複合ＬＳＩを実現できる。
【図１】本発明の一実施例のデバイス縦構造図である。
【図２】バイポーラＣＭＯＳ複合の２入力ＮＡＮＤ回路
図である。
図である。
【図３】本発明の一実施例を示す基本セルで図２の回路
を構成するパターン図である。
を構成するパターン図である。
【図４】本発明の一実施例を示す基本セルである。
【図５】バイポーラＣＭＯＳ複合の２入力ＮＡＮＤ回路
図である。
図である。
【図６】本発明の一実施例を示す基本セルで図５の回路
を構成するパターン図である。
を構成するパターン図である。
【図７】本発明の一実施例を示す基本セルである。
【図８】本発明の一実施例を示す回路の論理動作であ
る。
る。
２０，２１…ＮＰＮトランジスタ、２２，２３，２４２
…ＰＭＯＳトランジスタ、２６，２７，２４０，２４１
…ＮＭＯＳトランジスタ、２１７，２２５…ベース領
域、２１９，２２３…ＭＯＳのソース，ドレイン領域、
２１２，２１３…Ｎウェル領域（アイソレーション）、
２１６，２２２…Ｐ領域（抵抗２１０，２１１）。
…ＰＭＯＳトランジスタ、２６，２７，２４０，２４１
…ＮＭＯＳトランジスタ、２１７，２２５…ベース領
域、２１９，２２３…ＭＯＳのソース，ドレイン領域、
２１２，２１３…Ｎウェル領域（アイソレーション）、
２１６，２２２…Ｐ領域（抵抗２１０，２１１）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 増田 郁朗 茨城県日立市幸町３丁目１番１号 株式 会社 日立製作所 日立研究所内 (56)参考文献 特開 昭57−55776（ＪＰ，Ａ)
Claims (7)
- 【請求項１】バイポーラトランジスタを有する出力段と
電界効果トランジスタからなる論理段とを有し、上記論
理段で論理を採り上記出力段を駆動するバイポーラトラ
ンジスタと電界効果トランジスタの複合回路を同一基板
上に有する半導体集積回路装置であって、 上記バイポーラトランジスタは上記基板から電気的に分
離され、上記バイポーラトランジスタのエミッタ領域，
ベース領域，コレクタ領域は縦型に配置され、上記ベー
ス領域は上記電界効果トランジスタのドレイン領域また
はソース領域から分離して配置したことを特徴とする半
導体集積回路装置。 - 【請求項２】請求項１において、上記基板はＰ型基板で、上記バイポーラトランジスタは
ＮＰＮ型バイポーラトランジスタで、上記電界効果トラ
ンジスタはＭＯＳトランジスタである ことを特徴とする
半導体集積回路装置。 - 【請求項３】バイポーラトランジスタを有する出力段と
電界効果トランジスタからなる論理段とを有し、上記論
理段で論理を採り上記出力段を駆動するバイポーラトラ
ンジスタと電界効果トランジスタの複合回路を同一基板
上に有する半導体集積回路装置であって、 コレクタが第１の電位部に、エミッタが出力部に接続さ
れ、上記基板から電気的に分離された第１の領域にその
エミッタ領域，ベース領域，コレクタ領域が縦型に形成
されるバイポーラトランジスタと、 上記バイポーラトランジスタのベース領域とコレクタ領
域との間にソース領域またはドレイン領域が接続され、
上記基板から電気的に分離された第２の領域に形成され
る電界効果トランジスタと、 上記バイポーラトランジスタのベースに接続され、上記
バイポーラトランジスタのベース領域と分離して形成さ
れる電荷引き抜き手段とを有することを特徴とする半導
体集積回路装置。 - 【請求項４】請求項３において、上記基板はＰ型基板で、上記バイポーラトランジスタは
ＮＰＮ型バイポーラトランジスタで、上記電界効果トラ
ンジスタはＭＯＳトランジスタであること を特徴とする
半導体集積回路装置。 - 【請求項５】請求項３または４において、上記第１の領域と上記第２の領域は上記基板から分離さ
れた同じ領域であること を特徴とする半導体集積回路装
置。 - 【請求項６】コレクタが第１の電位部に、エミッタが出
力部に接続され、上記基板から電気的に分離された第１
の領域にそのエミッタ領域，ベース領域，コレクタ領域
が縦型に形成される第１のバイポーラトランジスタとコ
レクタが出力部に、エミッタが第２の電位部に接続さ
れ、上記基板から電気的に分離された第２の領域にその
エミッタ領域，ベース領域，コレクタ領域が縦型に形成
される第２のバイポーラトランジスタとから構成される
トーテムポール出力段と、 上記第１のバイポーラトランジスタのベース領域とコレ
クタ領域にソース領域とドレイン領域とが接続される第
１の電界効果トランジスタと第２のバイポーラトランジ
スタのベース領域とコレクタ領域にソース領域とドレイ
ン領域とが接続される第２の電界効果トランジスタとか
らなる論理段と、 上記第１のバイポーラトランジスタのベース領域に接続
され、このベース領域と分離して形成される第１の電荷
引き抜き手段と、 上記第２のバイポーラトランジスタのベース領域に接続
され、このベース領域と分離して形成される第２の電荷
引き抜き手段とを有し、 上記論理段で論理を採り上記トーテムポール出力段を相
補動作させて駆動するバイポーラトランジスタと電界効
果トランジスタの複合回路を同一基板上に有する半導体
集積回路装置であって、 上記第１のバイポーラトランジスタが形成される第１の
領域と、 上記第２のバイポーラトランジスタが形成される第２の
領域と、 上記第１の電界効果トランジスタが形成される第３の領
域と、 上記第２の電界効果トランジスタが形成される第４の領
域と、 上記第１の電荷引き抜き手段が形成される第５の領域
と、 上記第２の電荷引き抜き手段が形成される第６の領域と
を有し、 上記第１の領域と上記第３の領域との距離は上記第１の
領域と上記第４の領域との距離より短く、上記第２の領
域と上記第４の領域との距離は上記第２の領域と上記第
３の領域との距離より短く、上記第１の領域と上記第５
の領域との距離は上記第１の領域と上記第６の領域との
距離より短く、上記第２の領域と上記第６の領域との距
離は上記第２の領域と上記第５の領域との距離より短く
して配置されていることを特徴とする半導体集積回路装
置。 - 【請求項７】請求項６において、上記第１及び第２のバイポーラトランジスタはＮＰＮ型
バイポーラトランジスタで、上記電界効果トランジスタ
はＭＯＳトランジスタであること を特徴とする半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3257455A JP2524028B2 (ja) | 1991-10-04 | 1991-10-04 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3257455A JP2524028B2 (ja) | 1991-10-04 | 1991-10-04 | 半導体集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14756882A Division JPS5939060A (ja) | 1982-08-27 | 1982-08-27 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04355956A JPH04355956A (ja) | 1992-12-09 |
| JP2524028B2 true JP2524028B2 (ja) | 1996-08-14 |
Family
ID=17306577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3257455A Expired - Lifetime JP2524028B2 (ja) | 1991-10-04 | 1991-10-04 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2524028B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009239202A (ja) * | 2008-03-28 | 2009-10-15 | Sanyo Electric Co Ltd | 増幅素子およびその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5944782B2 (ja) * | 1980-01-31 | 1984-11-01 | 日本電信電話株式会社 | 半導体集積回路 |
| JPS5755776A (en) * | 1980-09-22 | 1982-04-02 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor inverter circuit device |
-
1991
- 1991-10-04 JP JP3257455A patent/JP2524028B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04355956A (ja) | 1992-12-09 |
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