JP2009239202A - 増幅素子およびその製造方法 - Google Patents

Abstract

【課題】ＥＣＭのインピーダンス変換および増幅を行うために、増幅集積回路素子や、Ｊ−ＦＥＴが用いられている。増幅集積回路素子は、回路定数によりゲイン（Ｇａｉｎ：利得）を適宜選択でき、一般的にはＪ−ＦＥＴを用いた場合と比較してゲインが高い利点があるが、回路構成が複雑でありコストも高い問題がある。一方、Ｊ−ＦＥＴのみでは出力が十分に増幅されず、ゲインが低い問題がある。
【解決手段】Ｊ−ＦＥＴとバイポーラトランジスタを１チップに集積化し、Ｊ−ＦＥＴのソース領域とバイポーラトランジスタのベース領域を接続し、Ｊ−ＦＥＴのドレイン領域とバイポーラトランジスタのコレクタ領域を接続したディスクリート素子を提供する。これにより、高入力インピーダンスで低出力インピーダンスのＥＣＭ用増幅素子を実現できる。
【選択図】 図１

Description

本発明は、増幅素子およびその製造方法に係り、特に増幅素子に用いて好適な増幅素子およびその製造方法に関する。

エレクトレットコンデンサマイクロホン（Electret Condenser Microphone：以下ＥＣＭ）のインピーダンス変換および増幅を行うために、例えば接合型電界効果トランジスタ（Junction Field Effect Transistor：以下Ｊ−ＦＥＴ）や、増幅集積回路素子が用いられている（例えば特許文献１、特許文献２参照。）。

図１１は、従来のＥＣＭ１１５とそれに接続する増幅素子１１０を示す回路図である。ＥＣＭ１１５の一端が増幅素子であるＪ−ＦＥＴ１１０のゲートＧに接続し、Ｊ−ＦＥＴ１１０の一端が接地され、他端が負荷抵抗ＲＬに接続する。ＥＣＭ１１５は出力インピーダンスが高いため、出力された微弱な電流はインピーダンス変換用のＪ−ＦＥＴ１１０のゲートＧに蓄積されて入力電圧となり、増幅されて出力インピーダンスの低いドレイン電流が流れる。このドレイン電流の変化と負荷抵抗ＲＬの積が、出力電圧ＶｏｕｔのＡＣ成分として取り出される。ＥＣＭ１１５のマイク感度は、出力電圧ＶｏｕｔのＡＣ成分が大きいほど良好となる。

また上記のＪ−ＦＥＴ１１０に変わるものとして、Ｃ−ＭＯＳ、Ｂｉ−ＣＭＯＳによる増幅集積回路素子も知られている（例えば特許文献２参照）。
特許公開２００３−２４３９４４号公報 特許公開平５−１６７３５８号公報

増幅集積回路素子は、回路定数によりゲイン（Ｇａｉｎ：利得）を適宜選択でき、一般的にはＪ−ＦＥＴを用いた場合と比較してゲインが高い利点があるが、回路構成が複雑でありコストも高い問題がある。

一方、Ｊ−ＦＥＴは高入力インピーダンスで、小信号増幅用として低周波雑音が少なく、高周波特性が良いことが知られている。また上記の増幅集積回路素子に比べて回路構成も単純で安価である。

増幅集積回路素子では入力に入るノイズも増幅するため、音質の指標であるＳ／Ｎはゲインを変える事によって向上しない。又、ノイズは抵抗および半導体のそれぞれから発生するので、回路構成が複雑であれば単純な構成のＪ−ＦＥＴよりもノイズ源が増える事になり、一般的にＳ／Ｎが悪くなる。よって、高感度を重視する場合は増幅集積回路素子が必要となるが、Ｊ−ＦＥＴで感度が十分な場合はＪ−ＦＥＴを用いるのが一般的である。

しかし、Ｊ−ＦＥＴのみでは出力が十分に増幅されず、ゲインが低い問題がある。上記の如く、ＥＣＭのマイク感度は、増幅素子によって増幅された出力電圧ＶｏｕｔのＡＣ成分に影響するため、マイク感度を向上させるにはゲインが高いほうが望ましい。

ゲインの増加にはＪ−ＦＥＴの面積（セルサイズ）を大きくすることが有効である。しかし、Ｊ−ＦＥＴの面積増加は、Ｊ−ＦＥＴの入力容量Ｃｉｎの増加につながる。

図１２にＥＣＭの出力部とＪ−ＦＥＴの入力部の等価回路を示す。ここで、ＶＡＣはＥＣＭの出力開放時のＡＣ出力電圧であり、ＣｍはＥＣＭの内部容量である。又、ＣｉｎはＪ−ＦＥＴの入力容量である。

この時、ＥＣＭの出力は開放されておらず、Ｃｉｎが負荷となった状態となる。この場合のＪ−ＦＥＴの入力電圧ＶｉｎはＶｉｎ＝Ｃｍ／（Ｃｍ＋Ｃｉｎ）ＶＡＣで示される通り、Ｃｍが小さくなるか、Ｃｉｎが大きくなると小さくなってしまい、入力ロスが発生する。ここで入力ロスを低減出来ればゲインを大きく出来るので、ＥＣＭ部の設計においてはＣｍの増加、増幅素子の設計においてはＣｉｎの減少がゲインの向上につながる。

しかし、上記の如く入力容量Ｃｉｎを小さくするにはＪ−ＦＥＴの面積を縮小しなければならず、制御できる電流が低減してゲインが小さくなってしまう。つまりゲインと入力容量Ｃｉｎはトレードオフの関係となり、Ｊ−ＦＥＴを用いた簡便で安価な増幅素子ではゲイン向上に限界があった。

本発明はかかる課題に鑑み成されたものであり、第１に、エレクトレットコンデンサマイクに接続する増幅素子であって、一つのチップを構成する高濃度の一導電型半導体基板と、該半導体基板上に積層した一導電型半導体層と、前記一導電型半導体層表面に設けた逆導電型のバックゲート拡散領域と、該バックゲート拡散領域表面に設けられた逆導電型のバックゲートコンタクト領域および一導電型のチャネル領域と、該チャネル領域に設けられた一導電型のソース領域およびドレイン領域と、前記チャネル領域表面に設けられた逆導電型のトップゲート領域と、からなる接合型電界効果トランジスタと、前記一導電型半導体基板および前記一導電型半導体層をコレクタ領域とし、前記一導電型半導体層表面に設けられた逆導電型のベース領域と、該ベース領域表面に設けられた一導電型のエミッタ領域と、からなるバイポーラトランジスタとを具備し、前記ソース領域と前記ベース領域が接続され、前記ドレイン領域と前記コレクタ領域が接続されることにより解決するものである。

第２に、エレクトレットコンデンサマイクに接続する増幅素子の製造方法であって、一つのチップを構成し、コレクタ領域となる高濃度の一導電型半導体基板に一導電型半導体層を積層した基板を準備する工程と、前記一導電型半導体層表面に逆導電型のバックゲート拡散領域と、逆導電型のベース領域を形成する工程と、前記バックゲート拡散領域表面に一導電型のチャネル領域を形成し、前記ベース領域表面に一導電型のエミッタ領域を形成する工程と、前記チャネル領域表面に逆導電型のトップゲート領域を形成する工程と、前記チャネル領域表面に一導電型のソース領域およびドレイン領域を形成する工程と、前記ソース領域と前記ベース領域を電気的に接続する工程と、前記一導電型半導体層表面において前記ドレイン領域と前記コレクタ領域を電気的に接続する工程と、を具備することにより解決するものである。

本発明によれば、第１に、Ｊ−ＦＥＴのドレイン領域とバイポーラトランジスタのコレクタ領域を接続した１チップのディスクリート素子で、高入力インピーダンスで低出力インピーダンスのＥＣＭの増幅素子を実現できる。

本発明の増幅素子は、バイポーラトランジスタのコレクタ領域となるｎ型半導体基板にＪ−ＦＥＴを集積化してなり、Ｊ−ＦＥＴのソース領域とバイポーラトランジスタのベース領域が接続され、Ｊ−ＦＥＴのドレイン領域とバイポーラトランジスタのコレクタ領域が接続された構成である。従って、ＥＣＭから出力された電圧が高インピーダンスのＪ−ＦＥＴのゲートに入力され、この電圧変化でＪ−ＦＥＴに流れる電流が制御され、Ｊ−ＦＥＴに流れる電流はバイポーラトランジスタに入力され、電流（電力）増幅して出力される。

つまりＪ−ＦＥＴの出力をバイポーラトランジスタによって増幅できるので、Ｊ−ＦＥＴの面積（セルサイズ）を小さくしても十分な出力が得られる。例えばＪ−ＦＥＴは１つのセルでよく、セルサイズの縮小により入力容量Ｃｉｎを極めて小さくできる。

従って、必要なゲインはバイポーラトランジスタの増幅率で確保できるので、入力ロスが少なく、高いゲインの増幅素子を提供できる。

第２に、バイポーラトランジスタのコレクタ領域となる基板にＪ−ＦＥＴを形成した１チップのディスクリート素子であり、ＢＩＰ−ＬＳＩやＣ−ＭＯＳ−ＬＳＩやＢｉ−Ｃ−ＭＯＳ−ＬＳＩを用いた増幅集積回路素子と比較して安価で簡便な増幅素子を提供できる。

第３に、増幅素子の増幅率は、バイポーラトランジスタの増幅率によって適宜選択可能である。

本発明の製造方法によれば、Ｊ−ＦＥＴの製造工程に１工程追加するのみでバイポーラトランジスタを同一基板に集積化することができ、安価な増幅素子の製造方法を提供できる。

更に本実施形態の増幅素子は、従来のＪ−ＦＥＴのみを用いた増幅素子と比べて静電破壊耐量が高い利点を有する。Ｊ−ＦＥＴと比較してバイポーラトランジスタが大面積であり、印加された静電気によってＪ−ＦＥＴに電流が流れ始めると、バイポーラトランジスタに大電流が流れ、静電気電流が引き抜かれる。従って、従来構造と比較して静電破壊耐量を向上させることができる。

本発明の実施の形態を、図１から図１０を参照し、ｎ型半導体基板に、ｎチャネル型Ｊ−ＦＥＴおよびｎｐｎバイポーラトランジスタを集積化する場合を例に説明する。

図１は、本実施形態の増幅素子１０の接続例を示す回路図である。

増幅素子１０は、エレクトレットコンデンサマイクロホン（ＥＣＭ）１５に接続し、インピーダンス変換と増幅を行う素子であり、一導電型半導体基板に接合型電界効果トランジスタ（Ｊ−ＦＥＴ）２０と、バイポーラトランジスタ３０とを集積化したものである。

ＥＣＭ１５は、振動膜（振動板）と、これと対向する電極を筐体内に配置したものであり、音による振動膜の動きが振動膜および電極間の静電容量の変化として取り出されるものである。振動膜は例えば高分子材料などにより構成され、エレクトレット効果により振動膜に電荷を持続させたものである。

本実施形態の増幅素子１０は、Ｊ−ＦＥＴ２０とバイポーラトランジスタ３０を１チップに集積化した搭載したディスクリート（個別半導体）素子であり、ＥＣＭ１５の一端とＪ−ＦＥＴ２０のゲートが接続する。Ｊ−ＦＥＴ２０の一端（例えばソースＳ）はバイポーラトランジスタ３０のベースＢに接続し、Ｊ−ＦＥＴ２０の他端（例えばドレインＤ）は、バイポーラトランジスタ３０のコレクタＣに接続する。バイポーラトランジスタ３０のコレクタＣは、負荷抵抗ＲＬを介して電源ＶＤＤに接続する。バイポーラトランジスタ３０のエミッタＥは接地される。

増幅素子１０の動作は以下の通りである。

バイポーラトランジスタ３０のコレクタから電源が供給されると、Ｊ−ＦＥＴ２０のドレインＤ−ソースＳ間に電流ｉが流れる。ＥＣＭ１５の容量変化（電圧変化）がゲート電圧としてＪ−ＦＥＴ２０のゲートＧに印加され、容量の変化量に応じてＪ−ＦＥＴ２０に流れる電流ｉが制御される。容量変化に応じた電流ｉはＪ−ＦＥＴ２０のソースからバイポーラトランジスタ３０のベースＢに流れ、バイポーラトランジスタ３０に電流が供給されてコレクタＣ−エミッタＥ間の電流増幅率β（＝ΔＩｃ／ΔＩＢ＝ｈｆｅ）により増幅される。電流増幅の結果は負荷抵抗ＲＬによって電圧変換され、バイポーラトランジスタ３０のコレクタＣから出力電圧ＶｏｕｔのＡＣ成分として取り出すことができる。

一般的にＪ−ＦＥＴ２０は高入力インピーダンスであり、ＥＣＭ１５容量変化による電荷の流れ（電流）が微弱であっても電圧変化として取り出すことができる。

これに加えて本実施形態では、Ｊ−ＦＥＴ２０は１チップ上の占有面積（セルサイズ）を小さく（例えばバイポーラトランジスタ３０の占有面積（セルサイズ）の１０分の１程度）しており、Ｊ−ＦＥＴ２０の入力容量Ｃｉｎは十分小さいものとなっている。

従って、ＥＣＭ１５から出力された容量変化に対してＪ−ＦＥＴ２０での入力ロスを大幅に低減することができる（図１２参照）。

一方でＪ−ＦＥＴ２０のセルサイズが小さいとゲインが低くなる問題があるが、本実施形態では、バイポーラトランジスタ３０によりＪ−ＦＥＴ２０の出力電流を増幅できる。つまりバイポーラトランジスタ３０の電流増幅率βを適宜選択することにより、所望のゲインを確保することができる。

このように、本実施形態の増幅素子１０は、Ｊ−ＦＥＴ２０による高入力インピーダンスとバイポーラトランジスタ３０による低出力インピーダンスを兼ね備えることができる。従ってＢＩＰ−ＬＳＩやＣ−ＭＯＳ−ＬＳＩやＢｉ−Ｃ−ＭＯＳ−ＬＳＩを用いた増幅集積回路素子と比較して、製造プロセスが簡便でコストを低減した増幅素子を提供できる。

また、ディスクリート素子は、コストが低く、回路が単純な為にノイズ源が少ない利点を有する。

図２を参照して増幅素子１０の構造について、ｎ型基板の場合を例に説明する。図２は増幅素子１０の断面概要図である。

増幅素子１０は、ｎ型の基板ＳＢにＪ−ＦＥＴ２０とバイポーラトランジスタ３０を集積化したディスクリート素子である。

基板ＳＢは、高濃度のｎ型半導体基板１１上にｎ−型半導体層１２を積層してなり、バイポーラトランジスタ３０のコレクタ領域となる。

Ｊ−ＦＥＴ２０は、バックゲート拡散領域２１と、チャネル領域２２と、バックゲートコンタクト領域２３と、トップゲート領域２４と、ソース領域２５と、ドレイン領域２６とからなる。

バックゲート拡散領域２１は、ｎ−型半導体層１２表面に設けられたｐ型不純物領域である。チャネル領域２２は、バックゲート拡散領域２１表面に設けられたｎ型不純物領域である。チャネル領域２２の外側のバックゲート拡散領域２１の表面には、高濃度のｐ型不純物領域であるバックゲートコンタクト領域２３が設けられる。チャネル領域２２表面には、高濃度のｐ型不純物領域であるトップゲート領域２４と、その両側に高濃度のｎ型不純物領域であるソース領域２５およびドレイン領域２６が設けられる。

バイポーラトランジスタ３０は、基板ＳＢをコレクタ領域とし、ベース領域３１とエミッタ領域３２により構成される。

ベース領域３１は、ｎ−型半導体層１２表面に設けられたｐ型不純物領域であり、エミッタ領域３２はベース領域３１表面に設けられたｎ型不純物領域である。エミッタ領域３２表面には高濃度のｎ型不純物領域であるエミッタコンタクト領域３５が設けられる。またベース領域３１表面には高濃度のｐ型不純物領域であるベースコンタクト領域３４が設けられる。

コレクタ取り出し領域３３はベース領域３１と離間してｎ−型半導体層１２表面に設けられたｎ型不純物領域であり、コレクタ領域となる基板ＳＢの電流を引き出すためにｎ−型半導体層１２より高い不純物濃度で設けられる。コレクタ取り出し領域３３の表面には更に高濃度のｎ型不純物領域である、コレクタ取り出しコンタクト領域３６が配置される。

コレクタ取り出し領域３３はｎ型半導体基板１１に接続すると好適である。

基板ＳＢ（ｎ−型半導体層１２）表面には、第１電極層４０によりバックゲート電極（ＢＧ）４１およびトップゲート電極（ＴＧ）４２が設けられ、それぞれバックゲートコンタクト領域２３およびトップゲート領域２４に接続する。

また、基板ＳＢ（ｎ−型半導体層１２）表面に第２電極層５０によりエミッタ電極（Ｅ）５１が設けられエミッタコンタクト領域３５に接続する。

更に基板ＳＢ（ｎ−型半導体層１２）表面には、第１配線層６０によりＪ−ＦＥＴ２０のドレイン電極（Ｄ）６１とコレクタ配線（Ｃ）６２が設けられ、それぞれドレイン領域２６、コレクタ取り出しコンタクト領域３６と接続する。

また基板ＳＢ表面に設けられた第２配線層７０により、Ｊ−ＦＥＴ２０のソース電極（Ｓ）７１とバイポーラトランジスタ３０のベース電極（Ｂ）７２が設けられ、それぞれソース領域２５、ベースコンタクト領域３４と接続する。

基板ＳＢ裏面には、第３電極層により裏面コレクタ電極（Ｃ）８０が設けられる。

図３は、第１電極層および第２電極層と、第１配線層および第２配線層のパターンを示す平面図であり、図３のａ−ａ線断面が図２の断面図に相当する。

第１電極層４０は、櫛状のバックゲート電極４１およびトップゲート電極４２と、ゲートパッド電極４３を構成する。バックゲート電極４１とトップゲート電極４２は、バックゲートコンタクト領域２３とトップゲート領域２４上にこれらとそれぞれ重畳して配置される。

第２電極層５０は、櫛状のエミッタ電極５１と、エミッタパッド電極５２を構成する。エミッタ電極５１は、エミッタ領域３２（エミッタコンタクト領域３５）上にこれと重畳して配置される。

第１配線層６０は、ドレイン電極６１とコレクタ配線６２を構成する。第１配線層６０の一端がドレイン電極６１としてドレイン領域２６上にこれと重畳して配置され、他端がコレクタ配線６２としてコレクタ取り出し領域３３（コレクタ取り出しコンタクト領域３６）上に配置される。

第２配線層７０は、ソース電極７１とベース電極７２を構成し、ベース電極７２は櫛状にパターンニングされる。ソース電極７１はソース領域２５上に、ベース電極７２はベース領域３１（ベースコンタクト領域３４）上にそれぞれこれらと重畳して配置される。

バックゲート電極４１とトップゲート電極４２の櫛歯の間に１つのドレイン電極６１と１つのソース電極７１が配置され、ベース電極７２とエミッタ電極５１は櫛歯をかみ合わせた形状に配置される。

これにより、Ｊ−ＦＥＴ２０のソース領域２５とバイポーラトランジスタ３０のベース領域３１が電気的に接続され、Ｊ−ＦＥＴ２０のドレイン領域２６とバイポーラトランジスタ３０のコレクタ領域（コレクタ取り出しコンタクト領域３６）が電気的に接続された、１チップの増幅素子１０が構成される（図２参照）。

本実施形態の増幅素子１０は、１チップ上でのＪ−ＦＥＴ２０の占有面積（セルサイズ）が、バイポーラトランジスタ３０の占有面積（セルサイズ）より小さく、Ｊ−ＦＥＴ２０とバイポーラトランジスタ３０の面積比が例えば１：１０以上である。

図３においては、Ｊ−ＦＥＴ２０は、１組のソース領域２５、トップゲート領域２４およびドレイン領域２６（各領域がそれぞれ１つ）で構成される最小単位のセルが１つの場合を示している。このようにＪ−ＦＥＴ２０は１つのセルでも十分であり、セルサイズの低減による入力容量Ｃｉｎを最小にすることができる。

これに対して、バイポーラトランジスタ３０は、１組のベース領域３１とエミッタ領域３２で構成される最小単位のセルが１０セル以上配置される。バイポーラトランジスタ３０の電流増幅率βはエミッタ領域３２の形成条件により適宜選択できる。バイポーラトランジスタ３０の電流増幅率βを適宜選択することにより、入力容量Ｃｉｎを低減するためセルサイズを最小限に縮小したＪ−ＦＥＴ２０を採用した場合であっても、出力電流を十分に増幅することができる。

更に本実施形態の増幅素子１０は、従来のＪ−ＦＥＴのみを用いた増幅素子と比べて静電破壊耐量が高い利点を有する。電流経路が横型のＪ−ＦＥＴ２０と比較して電流経路が縦型のバイポーラトランジスタ３０が大面積であり、印加された静電気によってＪ−ＦＥＴ２０に電流が流れ始めると、バイポーラトランジスタ３０に大電流が流れ、静電気電流が引き抜かれる。従って、図１１に示した従来構造と比較して静電破壊耐量を向上させることができる。

図４から図９を参照して、本実施形態の増幅素子の製造方法について説明する。

複合素子の製造方法は、一つのチップを構成し、コレクタ領域となる高濃度の一導電型半導体基板に一導電型半導体層を積層した基板を準備する工程と、前記一導電型半導体層表面に逆導電型のバックゲート拡散領域と、逆導電型のベース領域を形成する工程と、前記バックゲート拡散領域表面に一導電型のチャネル領域を形成し、前記ベース領域表面に一導電型のエミッタ領域を形成する工程と、前記チャネル領域表面に逆導電型のトップゲート領域を形成する工程と、前記チャネル領域表面に一導電型のソース領域およびドレイン領域を形成する工程と、前記ソース領域と前記ベース領域を電気的に接続する工程と、前記一導電型半導体層表面において前記ドレイン領域と前記コレクタ領域を電気的に接続する工程と、から構成される。

第１工程（図４）：一つのチップを構成し、コレクタ領域となる高濃度の一導電型半導体基板に一導電型半導体層を積層した基板を準備する工程。

高濃度（不純物濃度：例えば５Ｅ１９ｃｍ^−３程度）のｎ型シリコン半導体基板１１に、ｎ−型半導体層１２（不純物濃度：例えば５Ｅ１５ｃｍ^−３程度）を積層した基板ＳＢを準備する。基板ＳＢはディスクリート半導体素子の一つのチップを構成する。

第２工程（図５）：一導電型半導体層表面に逆導電型のバックゲート拡散領域と、逆導電型のベース領域を形成する工程。

ｎ−型半導体層１２の表面に、バックゲート拡散領域の形成領域とベース領域の形成領域が開口されたマスク（不図示）を設けて、ｐ型不純物（例えばボロン（Ｂ））をイオン注入後、熱処理（例えば１１００℃、３００分程度）により同時に拡散する。これにより、不純物濃度が例えば１Ｅ１６ｃｍ^−３程度のバックゲート拡散領域２１とベース領域３１を形成する。バックゲート拡散領域２１とベース領域３１は同等の深さに形成される。

第３工程（図６）：バックゲート拡散領域表面に一導電型のチャネル領域を形成し、ベース領域表面に一導電型のエミッタ領域を形成し、一導電型半導体層表面に一導電型のコレクタ取り出し領域を形成する工程。

ｎ−型半導体層１２の表面に、チャネル領域、エミッタ領域、コレクタ取り出し領域のそれぞれの形成領域が開口された新たなマスク（不図示）を設けて、ｎ型不純物（例えばリン（Ｐ））をイオン注入後、熱処理（例えば１１００℃、４２０分程度）により同時に拡散する。

これにより、バックゲート拡散領域２１表面にチャネル領域２２が形成され、ベース領域３１表面にエミッタ領域３２が形成される。またｎ−型半導体層１２表面にコレクタ取り出し領域３３が形成される。コレクタ取り出し領域３３はベース領域３１と離間して設けられる（図２参照）。チャネル領域２２、エミッタ領域３２、コレクタ取り出し領域３３は不純物濃度が例えば１Ｅ１６ｃｍ^−３程度であり、同等の深さに形成される。

第４工程（図７）：チャネル領域表面に逆導電型のトップゲート領域を形成する工程。

ｎ−型半導体層１２の表面に、トップゲート領域およびバックゲートコンタクト領域の形成領域と、ベースコンタクト領域の形成領域が開口された新たなマスク（不図示）を設けて、ｐ型不純物（例えばボロン（Ｂ））をイオン注入後、熱処理（例えば１１００℃、３０分程度）により同時に拡散する。

これにより、チャネル領域２２表面に不純物濃度が例えば１Ｅ１９ｃｍ^−３程度のトップゲート領域２４が形成される。また同時に、バックゲート拡散領域２１表面にバックゲートコンタクト領域２３が形成され、ベース領域３１表面にベースコンタクト領域３４が形成される。

トップゲート領域２４、バックゲートコンタクト領域２３、ベースコンタクト領域３４は同等の深さに形成される
第５工程（図８）：チャネル領域表面に一導電型のソース領域およびドレイン領域を形成する工程。

ｎ−型半導体層１２の表面に、ソース領域およびドレイン領域の形成領域と、エミッタコンタクト領域の形成領域と、コレクタ取り出しコンタクト領域の形成領域が開口された新たなマスク（不図示）を設けて、ｎ型不純物（例えばリン（Ｐ））をイオン注入後、熱処理（例えば１０００℃、６０分程度）により同時に拡散する。

これにより、チャネル領域２２表面に、ソース領域２５およびドレイン領域２６が形成される。またこれと同時に、エミッタ領域３２表面にエミッタコンタクト領域３５が形成され、コレクタ取り出し領域３３表面にコレクタ取り出しコンタクト領域３６が形成される。

ソース領域２５およびドレイン領域２６、エミッタコンタクト領域３５、コレクタ取り出しコンタクト領域３６は、いずれも不純物濃度が例えば１Ｅ２０ｃｍ^−３程度であり、同等の深さに形成される。

Ｊ−ＦＥＴ２０は１つのバックゲート拡散領域２１に短冊状の1組のソース領域２５、ドレイン領域２６、トップゲート領域２４が形成され、バイポーラトランジスタ３０は、１つのベース領域３１に、短冊状に複数のエミッタ領域３２（エミッタコンタクト領域３５）が形成される。Ｊ−ＦＥＴ２０とバイポーラトランジスタ３０の占有面積比は、例えば１：１０である。尚、ここでの占有面積とは、それぞれバックゲート拡散領域２１とベース領域３１の面積である。

尚、第４工程（図７）と、第５工程（図８）は順番を入れ替えても良い。

また、第４工程から第５工程において、ｎ−型半導体層１２表面にトップゲート領域、バックゲートコンタクト領域、ベースコンタクト領域のそれぞれの形成領域が開口したマスクを設けてｐ型不純物をイオン注入し、新たにソース領域、ドレイン領域、エミッタコンタクト領域、コレクタ取り出しコンタクト領域の形成領域が開口したマスクを設けてｎ型不純物をイオン注入した後、熱処理によりｐ型不純物とｎ型不純物を同時に拡散し、トップゲート領域２４、バックゲートコンタクト領域２３、ベースコンタクト領域３４、ソース領域２５、ドレイン領域２６、エミッタコンタクト領域３５、コレクタ取り出しコンタクト領域３６を同時に形成してもよい。

第６工程（図９）：ソース領域と前記ベース領域を電気的に接続する工程、および前記一導電型半導体層表面において前記ドレイン領域と前記コレクタ領域を電気的に接続する工程。

ｎ−型半導体層表面１２に絶縁膜１３を設けて所望の位置を開口し、例えばアルミニウム（Ａｌ）により、第１電極層４０、第２電極層５０、第１配線層６０、第２配線層７０を形成する。

第１電極層４０により、バックゲートコンタクト領域２３、トップゲート領域２４とそれぞれ接続するバックゲート電極４１およびトップゲート電極４２が形成され、またＪ−ＦＥＴ２０のバックゲート拡散領域２１外にゲートパッド電極（図３参照）が形成される。

第２電極層５０により、エミッタコンタクト領域３５と接続するエミッタ電極５１が形成され、バイポーラトランジスタ３０のベース領域３１外にエミッタパッド電極（図３参照）が形成される。

第１配線層６０は一端がドレイン電極６１、他端がコレクタ配線６２となり、それぞれドレイン領域２６およびコレクタ取り出しコンタクト領域３６と接続する。

第２配線層７０により、ソース電極７１とベース電極７２が形成され、それぞれソース領域２５およびベースコンタクト領域３４に接続する。

これにより、ソース領域２５とベース領域３１が電気的に接続され、ドレイン領域２６とコレクタ取り出し領域３３とが電気的に接続される。

ｎ＋型半導体基板１１の裏面には金属蒸着などにより裏面コレクタ電極８０が形成される。

コレクタ取り出し領域３３はｎ型半導体基板１１に接続すると好適であるが、工程が増える。

以上、ｎ型の半導体基板ＳＢにｎチャネル型のＪ−ＦＥＴ２０およびｎｐｎバイポーラトランジスタを集積化する場合を例に説明したが、導電型を逆にしても同様に実施できる。

図１０は、ｐ型の半導体基板にｐチャネル型のＪ−ＦＥＴ２０’およびｐｎｐバイポーラトランジスタ３０’を集積化した場合の増幅素子１０’の回路図である。

本実施形態の増幅素子を説明する回路図である。 本実施形態の増幅素子を説明する断面図である。 本実施形態の増幅素子を説明する平面図である。 本実施形態の増幅素子の製造方法を説明する断面図である。 本実施形態の増幅素子の製造方法を説明する断面図である。 本実施形態の増幅素子の製造方法を説明する断面図である。 本実施形態の増幅素子の製造方法を説明する断面図である。 本実施形態の増幅素子の製造方法を説明する断面図である。 本実施形態の増幅素子の製造方法を説明する断面図である。 本実施形態の増幅素子を説明する回路図である。 従来の増幅素子を説明する回路図である。 従来の増幅素子を説明する回路図である。

符号の説明

１０、１０’ 増幅素子
１１ ｎ＋型半導体基板
１２ ｎ−型半導体層
１３ 絶縁膜
１５ ＥＣＭ
２０、２０’ Ｊ−ＦＥＴ
２１ バックゲート拡散領域
２２ チャネル領域
２３ バックゲートコンタクト領域
２４ トップゲート領域
２５ ソース領域
２６ ドレイン領域
３０、３０’ バイポーラトランジスタ
３１ ベース領域
３２ エミッタ領域
３３ コレクタ取り出し領域
３４ ベースコンタクト領域
３５ エミッタコンタクト領域
３６ コレクタ取り出しコンタクト領域
４０ 第１電極層
４１ バックゲート電極
４２ トップゲート電極
４３ ゲートパッド電極
５０ 第２電極層
５１ エミッタ電極
５２ エミッタパッド電極
６０ 第１配線層
６１ ドレイン電極
６２ コレクタ配線
７０ 第２配線層
７１ ソース電極
７２ ベース電極
８０ 第３電極層（裏面コレクタ電極）
１１０ 増幅素子（Ｊ−ＦＥＴ）
１１５ ＥＣＭ
ＳＢ 基板

Claims (11)

1. エレクトレットコンデンサマイクに接続する増幅素子であって、
   一つのチップを構成する高濃度の一導電型半導体基板と、
   該半導体基板上に積層した一導電型半導体層と、前記一導電型半導体層表面に設けた逆導電型のバックゲート拡散領域と、該バックゲート拡散領域表面に設けられた逆導電型のバックゲートコンタクト領域および一導電型のチャネル領域と、該チャネル領域に設けられた一導電型のソース領域およびドレイン領域と、前記チャネル領域表面に設けられた逆導電型のトップゲート領域と、からなる接合型電界効果トランジスタと、
   前記一導電型半導体基板および前記一導電型半導体層をコレクタ領域とし、前記一導電型半導体層表面に設けられた逆導電型のベース領域と、該ベース領域表面に設けられた一導電型のエミッタ領域と、からなるバイポーラトランジスタとを具備し、
   前記ソース領域と前記ベース領域が接続され、
   前記ドレイン領域と前記コレクタ領域が接続されることを特徴とする増幅素子。
2. 前記接合型電界効果トランジスタの占有面積が前記バイポーラトランジスタの占有面積より小さいことを特徴とする請求項１に記載の増幅素子。
3. 前記接合型電界効果トランジスタと前記バイポーラトランジスタの占有面積比が１：１０以上であることを特徴とする請求項２に記載の増幅素子。
4. 前記接合型電界効果トランジスタは、一組の前記ソース領域およびドレイン領域により構成されることを特徴とする請求項１に記載の増幅素子。
5. 前記一導電型半導体層表面に、前記バックゲートコンタクト領域およびトップゲート領域に接続する第１電極層と、前記エミッタ領域に接続する第２電極層が設けられ、前記一導電型半導体基板の裏面に第３電極層が設けられることを特徴とする請求項１に記載の増幅素子。
6. 前記一導電型半導体層表面に一導電型のコレクタ取り出し領域を設け、該コレクタ取り出し領域表面に一導電型のコレクタ取り出しコンタクト領域を設けることを特徴とする請求項１に記載の増幅素子。
7. 前記一導電型半導体層表面に、前記ドレイン領域および前記コレクタ取り出しコンタクト領域に接続する第１配線層と、前記ソース領域および前記ベース領域に接続する第２配線層が設けられることを特徴とする請求項６に記載の増幅素子。
8. エレクトレットコンデンサマイクに接続する増幅素子の製造方法であって、
   一つのチップを構成し、コレクタ領域となる高濃度の一導電型半導体基板に一導電型半導体層を積層した基板を準備する工程と、
   前記一導電型半導体層表面に逆導電型のバックゲート拡散領域と、逆導電型のベース領域を形成する工程と、
   前記バックゲート拡散領域表面に一導電型のチャネル領域を形成し、前記ベース領域表面に一導電型のエミッタ領域を形成する工程と、
   前記チャネル領域表面に逆導電型のトップゲート領域を形成する工程と、
   前記チャネル領域表面に一導電型のソース領域およびドレイン領域を形成する工程と、
   前記ソース領域と前記ベース領域を電気的に接続する工程と、
   前記一導電型半導体層表面において前記ドレイン領域と前記コレクタ領域を電気的に接続する工程と、
   を具備することを特徴とする増幅素子の製造方法。
9. 前記チャネル領域および前記エミッタ領域の形成と同時に、前記一導電型半導体層表面にコレクタ取り出し領域を形成する工程と、
   前記トップゲート領域の形成と同時に、前記バックゲート拡散領域表面にバックゲートコンタクト領域を形成し、前記ベース領域表面にベースコンタクト領域を形成する工程と、
   前記ソース領域および前記ドレイン領域の形成と同時に、前記エミッタ領域表面にエミッタコンタクト領域を形成し、前記コレクタ取り出し領域表面にコレクタ取り出しコンタクト領域を形成する工程と、を具備することを特徴とする請求項８に記載の増幅素子の製造方法。
10. 前記チャネル領域表面および前記ベース領域表面に逆導電型不純物を選択的に注入し、
    前記チャネル領域表面および前記エミッタ領域表面に一導電型不純物を選択的に注入し、
    熱処理を行い前記不純物を同時に拡散して前記トップゲート領域、バックゲートコンタクト領域およびベースコンタクト領域と、前記ソース領域、前記ドレイン領域および前記エミッタコンタクト領域と形成することを特徴とする請求項９に記載の増幅素子の製造方法。
11. 前記一導電型半導体層表面に、前記バックゲートコンタクト領域およびトップゲート領域に接続する第１電極層と、前記エミッタ領域に接続する第２電極層と、前記ドレイン領域および前記コレクタ取り出しコンタクト領域に接続する第１配線層と、前記ソース領域および前記ベース領域に接続する第２配線層を形成する工程と、
    前記一導電型半導体基板の裏面に第３電極層を形成する工程を具備することを特徴とする請求項８に記載の増幅素子の製造方法。

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