CN101546985A - 放大元件及其制造方法 - Google Patents
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Abstract
本发明提供一种放大元件及其制造方法。为了进行ECM的阻抗变换及放大，使用放大集成电路元件或J－FET。放大集成电路元件可以根据电路常数来适当选择增益(Gain：增益)，通常与使用J－FET的情况相比具有增益高的优点，但也存在电路结构复杂且成本高的问题。另一方面，在仅使用J－FET时，存在输出不能充分放大、增益低的问题。本发明提供一种分立元件，该分立元件将J－FET和双极性晶体管集成在一个芯片上，J－FET的源极区域和双极性晶体管的基极区域连接，J－FET的漏极区域和双极性晶体管的集电极区域连接。由此，可以实现高输入阻抗且低输出阻抗的ECM用放大元件。
Description
技术领域
本发明涉及一种放大元件及其制造方法，特别涉及用于放大装置的优选放大元件及其制造方法。
背景技术
为了进行驻极体电容式话筒(Electret Condenser Microphone：以下称为ECM)的阻抗变换及放大，例如使用接合型场效应晶体管(Junction FieldEffect Transistor：以下称为J-FET)或放大集成电路元件(例如参照专利文献1、专利文献2)。
图11是表示现有的ECM115和与其连接的放大元件110的电路图。ECM115的一端与放大元件即J-FET110的栅极G连接，J-FET110的一端接地，另一端与负载电阻RL连接。由于ECM115的输出阻抗高，故输出的微弱电流存储于阻抗变换用J-FET110的栅极G而成为输入电压，被放大且输出阻抗低的漏极电流流动。该漏极电流的变化和负载电阻RL之积，作为输出电压Vout的AC成分而被取出。输出电压Vout的AC成分越大，则ECM115的话筒灵敏度越良好。
另外，作为替换上述J-FET110的元件，也已知有由C-MOS、Bi-CMOS构成的放大集成电路元件(例如参照专利文献2)。
专利文献1：(日本)特许公开2003-243944号公报
专利文献2：(日本)特许公开平5-167358号公报
放大集成电路元件可以根据电路常数来适当选择增益(Gain：增益)，通常与使用J-FET的情况相比具有增益高的优点，但也存在电路结构复杂且成本高的问题。
另一方面，已知J-FET为高输入阻抗，作为小信号放大用时低频噪声小，且高频特性良好。另外，与上述放大集成电路元件相比，电路结构也简单且廉价。
在放大集成电路元件中，由于进入到输入中的噪声也放大，故通过改变增益而不能提高音质的指标即S/N。另外，由于噪声由电阻及半导体的各个部件产生，故如果电路结构复杂，则相比结构简单的J-FET，噪声源增加，通常S/N变差。因此，虽然在重视高灵敏度时需要放大集成电路元件，但J-FET灵敏度足够时，通常使用J-FET。
但是，在仅使用J-FET时，存在输出不能充分放大且增益低的问题。如上所述，由于ECM的话筒灵敏度影响被放大元件放大后的输出电压Vout的AC成分，故为了提高话筒灵敏度，优选增益高。
为了增加增益，增大J-FET的面积(单元尺寸)是有效的。但是，J-FET的面积增大与J-FET的输入电容Cin的增加相关联。
图12是表示ECM的输出部和J-FET的输入部的等价电路。在此，VAC是ECM的输出断开时的AC输出电压，Cm是ECM的内部电容。另外，Cin是J-FET的输入电容。
此时，ECM的输出未断开，成为Cin构成负载的状态。此时J-FET的输入电压Vin如Vin＝Cm/(Cm+Cin)VAC所示，若Cm减小或Cin增大，则导致Vin减小，产生输入损耗。在此，若可以降低输入损耗，则可以增大增益，故在ECM部的设计方面Cm的增大、在放大元件的设计方面Cin的减少与增益的提高相关联。
但是，如上所述，为了减少输入电容Cin，必须缩小J-FET的面积，导致可以控制的电流降低、增益变小。即，增益和输入电容Cin成为折衷(トレ—ドオフ)关系，对使用J-FET的简单且廉价的放大元件而言，增益提高存在限度。
发明内容
本发明是鉴于上述课题而作出的，第一方面发明的放大元件是与驻极体电容式话筒连接的放大元件，其具有：一导电型半导体基板、接合型场效应晶体管及双极性晶体管，该一导电型半导体基板为高浓度且构成一个芯片，该接合型场效应晶体管构成为具有：层积于该半导体基板上的一导电型半导体层、设于所述一导电型半导体层表面的逆导电型背栅扩散区域、设于该背栅扩散区域表面的逆导电型背栅接触区域及一导电型沟道区域、设于该沟道区域的一导电型源极区域及漏极区域、设于所述沟道区域表面的逆导电型顶栅区域，该双极性晶体管构成为将所述一导电型半导体基板及所述一导电型半导体层作为集电极区域，且具有：设于所述一导电型半导体层表面的逆导电型基极区域、设于该基极区域表面的一导电型发射极区域，所述源极区域和所述基极区域连接，所述漏极区域和所述集电极区域连接，从而解决上述课题。
第二方面发明是与驻极体电容式话筒连接的放大元件的制造方法，其具有如下工序：准备基板的工序，该基板构成一个芯片且在成为集电极区域的高浓度的一导电型半导体基板层积一导电型半导体层；在所述一导电型半导体层表面形成逆导电型背栅扩散区域和逆导电型基极区域的工序；在所述背栅扩散区域表面形成一导电型沟道区域并在所述基极区域表面形成一导电型发射极区域的工序；在所述沟道区域表面形成逆导电型顶栅区域的工序；在所述沟道区域表面形成一导电型源极区域和漏极区域的工序；将所述源极区域和所述基极区域电连接的工序；在所述一导电型半导体层表面将所述漏极区域和所述集电极区域电连接的工序，通过具有以上工序来解决上述课题。
根据本发明，第一，通过将J-FET的漏极区域和双极性晶体管的集电极区域连接的一个芯片的分立元件，可以实现高输入阻抗且低输出阻抗的ECM的放大元件。
本发明的放大元件构成为，在成为双极性晶体管的集电极区域的n型半导体基板集成J-FET，J-FET的源极区域和双极性晶体管的基极区域连接，J-FET的漏极区域和双极性晶体管的集电极区域连接。因此，从ECM输出的电压输入到高阻抗的J-FET的栅极，通过该电压变化，流到J-FET的电流被控制，流到J-FET的电流被输入到双极性晶体管，进行电流(功率)放大而被输出。
即，可以通过双极性晶体管来放大J-FET的输出，因此，即便减小J-FET的面积(单元尺寸)，也能够得到足够的输出。例如，J-FET为一个单元即可，通过缩小单元尺寸，可以显著减小输入电容Cin。
因此，由于可以通过双极性晶体管的放大率来确保需要的增益，故可以提供输入损耗小且增益高的放大元件。
第二，可以提供如下的放大元件，该放大元件为在成为双极性晶体管的集电极区域的基板形成J-FET的一个芯片的分立元件，与使用BIP-LSI、C-MOS-LSI或Bi-C-MOS-LSI的放大集成电路元件相比，廉价且简便。
第三，放大元件的放大率可根据双极性晶体管的放大率适当选择。
根据本发明的制造方法，在J-FET的制造工序中，通过仅增加一个工序，即可将双极性晶体管集成在同一基板上，可以提供廉价的放大元件的制造方法。
并且，本实施方式的放大元件与仅使用现有J-FET的放大元件相比，具有静电击穿容量(静電破壞耐量)高的优点。与J-FET相比，双极性晶体管为大面积，若通过施加的静电，电流在J-FET开始流动，则在双极性晶体管中大电流流动，静电电流被抽取(引
かれる)。因此，与现有结构相比，可以提高静电击穿容量。
附图说明
图1是说明本实施方式的放大元件的电路图；
图2是说明本实施方式的放大元件的剖面图；
图3是说明本实施方式的放大元件的平面图；
图4是说明本实施方式的放大元件的制造方法的剖面图；
图5是说明本实施方式的放大元件的制造方法的剖面图；
图6是说明本实施方式的放大元件的制造方法的剖面图；
图7是说明本实施方式的放大元件的制造方法的剖面图；
图8是说明本实施方式的放大元件的制造方法的剖面图；
图9是说明本实施方式的放大元件的制造方法的剖面图；
图10是说明本实施方式的放大元件的电路图；
图11是说明现有放大元件的电路图；
图12是说明现有放大元件的电路图。
附图标记说明
10、10′放大元件 11 n+型半导体基板
12 n-型半导体基板 13 绝缘膜
15 ECM 20、20′J-FET
21 背栅扩散区域 22 沟道区域
23 背栅接触区域 24 顶栅区域
25 源极区域 26 漏极区域
30、30′双极性晶体管 31 基极区域
32 发射极区域 33 集电极取出区域
34 基极接触区域 35 发射极接触区域
36 集电极取出接触区域 40 第一电极层
41 背栅电极 42 顶栅电极
43 栅极焊盘电极 50 第二电极层
51 发射极电极 52 发射极焊盘电极
60 第一配线层 61 漏极电极
62 集电极配线 70 第二配线层
71 源极电极 72 基极电极
80 第三电极层(背面集电极电极)
110 放大元件(J-FET) 115 ECM
SB 基板
具体实施方式
参照图1～图10，以如下情况为例说明本发明的实施方式，即，在n型半导体基板集成n沟道型J-FET及npn双极性晶体管的情况。
图1是表示本实施方式的放大元件10的连接例的电路图。
放大元件10是与驻极体电容式话筒(ECM)15连接并进行阻抗变换和放大的元件，将接合型场效应晶体管(J-FET)20和双极性晶体管30集成在一导电型半导体基板。
ECM15将振动膜(振动板)和与其相对的电极配置于框体内，由声音引起的振动膜的移动，作为振动膜和电极间的静电容量的变化而被取出。振动膜例如由高分子材料等构成，根据驻极体效应使电荷在振动膜持续。
本实施方式的放大元件10是将J-FET20和双极性晶体管30集成并安装于一个芯片的分立(单独半导体)元件，ECM15的一端与J-FET20的栅极连接。J-FET20的一端(例如源极S)与双极性晶体管30的基极B连接，J-FET20的另一端(例如漏极D)与双极性晶体管30的集电极C连接。双极性晶体管30的集电极C经由负载电阻RL与电源VDD连接。双极性晶体管30的发射极E接地。
放大元件10的动作如下所述。
若从双极性晶体管30的集电极供给电源，则电流i在J-FET20的漏极D-源极S间流动。ECM15的电容变化(电压变化)作为栅极电压施加到J-FET20的栅极G，对应电容的变化量，流到J-FET20的电流i被控制。对应电容变化的电流i从J-FET20的源极流到双极性晶体管30的基极B，电流被供给到双极性晶体管30且根据集电极C-发射极E之间的电流放大率β(＝ΔIc/ΔIb＝hfe)被放大。电流放大的结果可以通过负载电阻RL进行电压变换，并作为输出电压Vout的AC成分从双极性晶体管30的集电极C取出。
通常，J-FET20为高输入阻抗，因ECM15电容变化而引起的电荷的流动(电流)即便微弱，也可以作为电压变化而取出。
除此之外，在本实施例中，J-FET20将一个芯片上的占有面积(单元尺寸)减少(例如双极性晶体管30的占有面积(单元尺寸)的十分之一左右)，J-FET20的输入电容Cin成为十分小的电容。
因此，相对于从ECM15输出的电容变化，可以大幅降低在J-FET20的输入损耗(参照图12)。
另一方面，若J-FET20的单元尺寸小，则存在增益变低的问题，但在本实施例中，利用双极性晶体管30可以放大J-FET20的输出电流。即，通过适当选择双极性晶体管30的电流放大率β，从而可以确保所希望的增益。
这样，本实施例的放大元件10可以兼具有J-FET20的高输入阻抗和双极性晶体管30的低输出阻抗的优点。因此，与使用BIP-LSI、C-MOS-LSI或Bi-C-MOS-LSI的放大集成电路元件相比，可以提供制造工艺简便且降低成本的放大元件。
另外，分立元件由于成本低、电路简单，故具有噪声源少的优点。
参照图2，以n型基板的情况为例说明放大元件10的结构。图2是放大元件10的截面概略图。
放大元件10是在n型基板SB集成了J-FET20和双极性晶体管30的分立元件。
基板SB在高浓度n型半导体基板11上层积n-型半导体层12，并构成双极性晶体管30的集电极区域。
J-FET20由背栅扩散区域21、沟道区域22、背栅接触区域23、顶栅区域24、源极区域25和漏极区域26构成。
背栅扩散区域21为在n-型半导体层12表面设置的p型杂质区域。沟道区域22为在背栅扩散区域21表面设置的n型杂质区域。在沟道区域22外侧的背栅扩散区域21的表面，设置高浓度的p型杂质区域即背栅接触区域23。在沟道区域22表面，设置高浓度的p型杂质区域即顶栅区域24和在其两侧的高浓度n型杂质区域即源极区域25及漏极区域26。
双极性晶体管30将基板SB作为集电极区域，并由基极区域31和发射极区域32构成。
基极区域31是在n-型半导体层12表面设置的p型杂质区域，发射极区域32是在基极区域31表面设置的n型杂质区域。在发射极区域32表面设置高浓度的n型杂质区域即发射极接触区域35。另外，在基极区域31表面设置高浓度的p型杂质区域即基极接触区域34。
集电极取出区域33是与基极区域31相距间隔地设于n-型半导体层12表面的n型杂质区域，为了导出成为集电极区域的基板SB的电流，以比n-型半导体层12的杂质浓度高的杂质浓度进行设置。在集电极取出区域33的表面配置浓度更高的n型杂质区域即集电极取出接触区域36。
集电极取出区域33优选与n型半导体基板11接触。
在基板SB(n-型半导体层12)表面，通过第一电极层40设有背栅电极(BG)41及顶栅电极(TG)42，使其分别与背栅接触区域23及顶栅区域24连接。
另外，在基板SB(n-型半导体层12)表面，通过第二电极层50设有发射极电极(E)51且与发射极接触区域35连接。
并且，在基板SB(n-型半导体层12)表面，通过第一配线层60设有J-FET20的漏极电极(D)61和集电极配线(C)62，使其分别与漏极区域26、集电极取出接触区域36连接。
另外，通过在基板SB表面设置的第二配线层70，设有J-FET20的源极电极(S)71和双极性晶体管30的基极电极(B)72，使其分别与源极区域25、基极接触区域34接触。
在基板SB背面，通过第三电极层设置背面集电极电极(C)80。
图3是表示第一电极层及第二电极层、第一配线层及第二配线层的图案的平面图，图3的a-a线剖面图与图2的剖面图相当。
第一电极层40构成梳齿状的背栅电极41及顶栅电极42、栅极焊盘电极43。背栅电极41及顶栅电极42，在背栅接触区域23和顶栅区域24上与它们分别重叠地配置。
第二电极层50构成梳齿状的发射极电极51和发射极焊盘电极52。发射极电极51在发射极区域32(发射极接触区域35)上与其重叠地配置。
第一配线层60构成漏极电极61和集电极配线62。第一配线层60的一端作为漏极电极61，在漏极区域26上与其重叠地配置，另一端作为集电极配线62，在集电极取出区域33(集电极取出接触区域36)上配置。
第二配线层70构成源极电极71和基极电极72，基极电极72构图为梳齿状。源极电极71在源极区域25上与其重叠地配置，基极电极72在基极区域31(基极接触区域34)上与其重叠地配置。
在背栅电极41和顶栅电极42的梳齿之间，配置一个漏极电极61和一个源极电极71，基极电极72和发射极电极51配置成使梳齿啮合的形状。
由此，构成一个芯片的放大元件10，该放大元件10构成为J-FET20的源极区域25和双极性晶体管30的基极区域31电连接，J-FET20的漏极区域26和双极性晶体管30的集电极区域(集电极取出接触区域36)电连接(参照图2)。
本实施例的放大元件10在一个芯片上的J-FET20的占有面积(单元尺寸)比双极性晶体管30的占有面积(单元尺寸)小，J-FET20和双极性晶体管30的面积比例如为1:10以上。
在图3中，表示J-FET20由一组源极区域25、顶栅区域24及漏极区域26(各区域分别为一个)构成的最小单位的单元为一个的情况。这样，即便J-FET20为一个单元也是足够的，可以将单元尺寸降低的输入电容Cin设为最小。
与此相对，双极性晶体管30的由一组基极区域31和发射极区域32构成的最小单位的单元配置十个单元以上。双极性晶体管30的电流放大率β可以根据发射极区域32的形成条件适当选择。通过适当选择双极性晶体管30的电流放大率β，即便是采用为了降低输入电容Cin而将单元尺寸缩小到最小限度的J-FET20的情况，也可以将输出电流充分放大。
并且，本实施例的放大元件10与现有的仅使用J-FET的放大元件相比，具有静电击穿容量高的优点。与电流路径为横型的J-FET20相比，电流路径为纵型的双极性晶体管30为大面积，若通过施加的静电，电流在J-FET20开始流动，则大电流流到双极性晶体管30，静电电流被抽取。因此，与图11所示的现有结构相比，可以提高静电击穿容量。
参照图4～图9说明本实施例的放大元件的制造方法。
复合元件的制造方法构成为具有如下工序：准备基板的工序，该基板构成一个芯片且在成为集电极区域的高浓度的一导电型半导体基板层积一导电型半导体层；在所述一导电型半导体层表面形成逆导电型背栅扩散区域和逆导电型基极区域的工序；在所述背栅扩散区域表面形成一导电型沟道区域并在所述基极区域表面形成一导电型发射极区域的工序；在所述沟道区域表面形成逆导电型顶栅区域的工序；在所述沟道区域表面形成一导电型源极区域和漏极区域的工序；将所述源极区域和所述基极区域电连接的工序；在所述一导电型半导体层表面将所述漏极区域和所述集电极区域电连接的工序。
第一工序(图4)：准备基板的工序，该基板构成一个芯片且在成为集电极区域的高浓度的一导电型半导体基板层积一导电型半导体层。
准备基板SB，该基板SB在高浓度(杂质浓度：例如5E19cm-3左右)的n型半导体硅基板11层积了n-型半导体层12(杂质浓度：例如5E15cm-3左右)。基板SB构成分立式半导体元件的一个芯片。
第二工序(图5)：在一导电型半导体层表面形成逆导电型背栅扩散区域和逆导电型基极区域的工序。
在n-型半导体层12的表面，设置背栅扩散区域的形成区域和基极区域的形成区域开口的掩模(未图示)，将p型杂质(例如硼(B))离子注入后，通过热处理(例如1100℃、300分钟左右)同时进行扩散。由此，形成杂质浓度例如为1E16cm-3左右的背栅扩散区域21和基极区域31。背栅扩散区域21和基极区域31形成为同样的深度。
第三工序(图6)：在背栅扩散区域表面形成一导电型沟道区域、在基极区域表面形成一导电型发射极区域并在一导电型半导体层表面形成一导电型集电极取出区域的工序。
在n-型半导体层12的表面，设置沟道区域、发射极区域及集电极取出区域各自的形成区域开口的新的掩模(未图示)，将n型杂质(例如磷(P))离子注入后，通过热处理(例如1100℃、420分钟左右)同时进行扩散。
由此，在背栅扩散区域21表面形成沟道区域22，在基极区域31表面形成发射极区域32。另外，在n-型半导体层12表面形成集电极取出区域33。集电极取出区域33与基极区域31相距间隔地设置(参照图2)。沟道区域22、发射极区域32、集电极取出区域33的杂质浓度例如为1E16cm-3左右且形成为同样的深度。
第四工序(图7)：在沟道区域表面形成逆导电型顶栅区域的工序。
在n-型半导体层12的表面，设置顶栅区域及背栅接触区域的形成区域和、基极接触区域的形成区域开口的新的掩模(未图示)，将p型杂质(例如硼(B))离子注入后，通过热处理(例如1100℃、30分钟左右)同时进行扩散。
由此，在沟道区域22表面形成杂质浓度例如为1E19cm-3左右的顶栅区域24。与此同时，在背栅扩散区域21表面形成背栅接触区域23，在基极区域31表面形成基极接触区域34。
顶栅区域24、背栅接触区域23及基极接触区域34形成为同样的深度。
第五工序(图8)：在沟道区域表面形成一导电型源极区域和漏极区域的工序。
在n-型半导体层12的表面，设置源极区域及漏极区域的形成区域、发射极接触区域的形成区域、和集电极取出接触区域的形成区域开口的新的掩模(未图示)，将n型杂质(例如磷(P))离子注入后，通过热处理(例如1000℃、60分钟左右)同时进行扩散。
由此，在沟道区域22表面形成源极区域25及漏极区域26。与此同时，在发射极区域32表面形成发射极接触区域35，在集电极取出区域33表面形成集电极取出接触区域36。
源极区域25及漏极区域26、发射极接触区域35、集电极取出接触区域36的杂质浓度例如都为1E20cm-3左右且形成为同样的深度。
J-FET20在一个背栅扩散区域21形成一组长方形的源极区域25、漏极区域26、顶栅区域24，双极性晶体管30在一个基极区域31形成多个长方形的发射极区域32(发射极接触区域35)。J-FET20与双极性晶体管30的占有面积比，例如为1:10。另外，在此的占有面积指的是，各背栅扩散区域21和基极区域31的面积。
另外，第四工序(图7)和第五工序(图8)也可以交换顺序。
在第四工序至第五工序中，也可以如下处理：在n-型半导体层12表面，设置顶栅区域、背栅接触区域、基极接触区域各自的形成区域开口的掩模，离子注入p型杂质，并重新设置源极区域、漏极区域、发射极接触区域、集电极取出接触区域的形成区域开口的掩模，离子注入n型杂质后，通过热处理同时扩散p型杂质和n型杂质，从而同时形成顶栅区域24、背栅接触区域23、基极接触区域34、源极区域25、漏极区域26、发射极接触区域35、集电极取出接触区域36。
第六工序(图9)：将源极区域和上述基极区域电连接的工序以及在上述一导电型半导体层表面将上述漏极区域和上述集电极区域电连接的工序。
在n-型半导体层表面12设置绝缘膜13并在所希望的位置开口，例如利用铝(A1)形成第一电极层40、第二电极层50、第一配线层60、第二配线层70。
由第一配线层40形成分别与背栅接触区域23、顶栅区域24连接的背栅电极41及顶栅电极42，另外，在J-FET20的背栅扩散区域21外形成栅极焊盘电极(参照图3)。
由第二配线层50形成与发射极接触区域35连接的发射极电极51，在双极性晶体管30的基极区域31外形成发射极焊盘电极(参照图3)。
第一配线层60的一端构成漏极电极61、另一端构成集电极配线62，并分别与漏极区域26及集电极取出接触区域36连接。
由第二配线层70形成源极电极71和基极电极72，并分别与源极区域25及基极接触区域34连接。
由此，源极区域25和基极区域31电连接，漏极区域26和集电极取出区域33电连接。
在n+型半导体基板11的背面，利用金属蒸镀等形成背面集电极电极80。
集电极取出区域33优选与n型半导体基板11连接，但工序增加。
以上，以在n型半导体基板SB集成n沟道型J-FET20及npn双极性晶体管30的情况为例进行了说明，但即便将导电型设为相反，同样也能实施。
图10是在p型半导体基板集成p沟道型J-FET20′及pnp双极性晶体管30′的情况下放大元件10′的电路图。
Claims (11)
1.一种放大元件，与驻极体电容式话筒连接，该放大元件的特征在于，具有：
一导电型半导体基板、接合型场效应晶体管及双极性晶体管，
该一导电型半导体基板为高浓度且构成一个芯片，
该接合型场效应晶体管构成为具有：层积于该半导体基板上的一导电型半导体层、设于所述一导电型半导体层表面的逆导电型背栅扩散区域、设于该背栅扩散区域表面的逆导电型背栅接触区域及一导电型沟道区域、设于该沟道区域的一导电型源极区域及漏极区域、设于所述沟道区域表面的逆导电型顶栅区域，
该双极性晶体管构成为将所述一导电型半导体基板及所述一导电型半导体层作为集电极区域，且具有：设于所述一导电型半导体层表面的逆导电型基极区域、设于该基极区域表面的一导电型发射极区域，
所述源极区域和所述基极区域连接，
所述漏极区域和所述集电极区域连接。
2.如权利要求1所述的放大元件，其特征在于，所述接合型场效应晶体管的占有面积比所述双极性晶体管的占有面积小。
3.如权利要求2所述的放大元件，其特征在于，所述接合型场效应晶体管和所述双极性晶体管的占有面积比为1:10以上。
4.如权利要求1所述的放大元件，其特征在于，所述接合型场效应晶体管由一组所述源极区域及漏极区域构成。
5.如权利要求1所述的放大元件，其特征在于，在所述一导电型半导体层表面设有与所述背栅接触区域及顶栅区域连接的第一电极层和与所述发射极区域连接的第二电极层，在所述一导电型半导体基板的背面设有第三电极层。
6.如权利要求1所述的放大元件，其特征在于，在所述一导电型半导体层表面设置一导电型集电极取出区域，在该集电极取出区域表面设置一导电型集电极取出接触区域。
7.如权利要求6所述的放大元件，其特征在于，在所述一导电型半导体层表面设有第一配线层和第二配线层，该第一配线层与所述漏极区域及所述集电极取出接触区域连接，该第二配线层与所述源极区域及所述基极区域连接。
8.一种放大元件的制造方法，该放大元件与驻极体电容式话筒连接，该放大元件的制造方法的特征在于，具有如下工序：
准备基板的工序，该基板构成一个芯片且在成为集电极区域的高浓度的一导电型半导体基板层积一导电型半导体层；
在所述一导电型半导体层表面形成逆导电型背栅扩散区域和逆导电型基极区域的工序；
在所述背栅扩散区域表面形成一导电型沟道区域并在所述基极区域表面形成一导电型发射极区域的工序；
在所述沟道区域表面形成逆导电型顶栅区域的工序；
在所述沟道区域表面形成一导电型源极区域和漏极区域的工序；
将所述源极区域和所述基极区域电连接的工序；
在所述一导电型半导体层表面将所述漏极区域和所述集电极区域电连接的工序。
9.如权利要求8所述的放大元件的制造方法，其特征在于，具有如下工序：
在形成所述沟道区域及所述发射极区域的同时，在所述一导电型半导体层表面形成集电极取出区域的工序；
在形成所述顶栅区域的同时，在所述背栅扩散区域表面形成背栅接触区域，并在所述基极区域表面形成基极接触区域的工序；
在形成所述源极区域及所述漏极区域的同时，在所述发射极区域表面形成发射极接触区域，并在所述集电极取出区域表面形成集电极取出接触区域的工序。
10.如权利要求9所述的放大元件的制造方法，其特征在于，
在所述沟道区域表面及所述基极区域表面选择性注入逆导电型杂质，
在所述沟道区域表面及所述发射极区域表面选择性注入一导电型杂质，
进行热处理并同时扩散所述杂质，形成所述顶栅区域、背栅接触区域、基极接触区域、和所述源极区域、所述漏极区域、所述发射极接触区域。
11.如权利要求8所述的放大元件的制造方法，其特征在于，具有如下工序：
在所述一导电型半导体层表面，形成与所述背栅接触区域及顶栅区域连接的第一电极层、与所述发射极区域连接的第二电极层、与所述漏极区域及所述集电极取出接触区域连接的第一配线层、与所述源极区域及所述基极区域连接的第二配线层的工序；
在所述一导电型半导体基板的背面形成第三电极层的工序。
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