CN104576763B - 一种二极管结构及其制造方法 - Google Patents
一种二极管结构及其制造方法 Download PDFInfo
- Publication number
- CN104576763B CN104576763B CN201410855481.4A CN201410855481A CN104576763B CN 104576763 B CN104576763 B CN 104576763B CN 201410855481 A CN201410855481 A CN 201410855481A CN 104576763 B CN104576763 B CN 104576763B
- Authority
- CN
- China
- Prior art keywords
- resistance
- active area
- front electrode
- diode
- separation layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title description 12
- 238000004519 manufacturing process Methods 0.000 title description 10
- 239000002184 metal Substances 0.000 claims abstract description 41
- 229910052751 metal Inorganic materials 0.000 claims abstract description 41
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 claims abstract description 15
- 238000000926 separation method Methods 0.000 claims description 67
- 239000000758 substrate Substances 0.000 claims description 49
- 238000002360 preparation method Methods 0.000 claims description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 239000000377 silicon dioxide Substances 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 238000005516 engineering process Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000001259 photo etching Methods 0.000 description 4
- 230000005611 electricity Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 230000008020 evaporation Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 241000790917 Dioxys <bee> Species 0.000 description 1
- 229910003978 SiClx Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/6609—Diodes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明将电阻集成在二极管的有源区上方，压点金属通过压点金属引线孔与电阻的一端电连接，正面电极通过第二正面电极引线孔与电阻的另一端电连接并通过第一正面电极引线孔与二极管的有源区电连接，电流从压点金属经电阻的一端流向另一端，再通过与电阻的另一端电连接的正面电极流向二极管，然后从二极管的背面流出。本发明将传统技术中分别制作的二极管与电阻整合到一个模块，该模块的体积与原二极管的体积一致，节省了芯片面积，简化了电路的复杂度，降低了成本，与采用体电阻结构的二极管相比，其阻值波动小，一致性好。
Description
技术领域
本发明应用于半导体制造领域，具体是指一种集成有电阻的二极管结构及其制造方法。
背景技术
在很多智能化功率模块中需要用到自举电路驱动才能有效运行。自举电路也叫升压电路，是指用自举升压二极管、自举升压电容等电子元件使放大电路中某部分产生自举现象，从而达到提高电路的增益和扩展电路的输出动态范围，使电容放电电压和电源电压叠加，从而使电压升高，有的电路升高的电压能达到数倍电源电压。
如前所述，自举电路利用电阻、二极管、电容等元器件相互配合使电压升高。传统上，自举电路中的电阻和二极管是独立分开的，导致智能功率模块的体积较大、成本较高，而采用体电阻结构二极管的阻值波动较大，一致性非常差，阻值不易精确控制。
发明内容
本发明的目的在于解决现有技术中二极管和电阻分别制作，电路复杂、体积大、成本高，及采用体电阻结构二极管阻值波动大、一致性差、不易精确控制的问题。
为了解决上述问题，本发明提供一种二极管结构，包括：
衬底；
形成于所述衬底正面上的有源区，所述衬底与有源区的掺杂类型相反；
形成于所述衬底正面上且暴露所述有源区的介质层；
形成于所述有源区上的第一隔离层；
形成于所述第一隔离层上的电阻；
形成于所述介质层、第一隔离层以及电阻上的第二隔离层；
形成于所述第一隔离层和第二隔离层中的第一正面电极引线孔；
形成于所述第二隔离层中的第二正面电极引线孔和压点金属引线孔；
形成于所述第二隔离层上的正面电极和压点金属，所述压点金属通过压点金属引线孔与所述电阻的一端电连接，所述正面电极通过第一正面电极引线孔与所述有源区电连接，并通过第二正面电极引线孔与所述电阻的另一端电连接；以及
形成于所述衬底背面上的背面电极。
可选的，在所述的二极管结构中，所述电阻的材质为多晶硅。
可选的，在所述的二极管结构中，所述电阻为条形电阻。所述电阻的厚度为0.2～1μm，宽度为50～500μm，长度为50～500μm。
可选的，在所述的二极管结构中，所述介质层的厚度为0.4～1.5μm，所述第一隔离层的厚度为0.2～1.0μm。
可选的，在所述的二极管结构中，还包括形成于所述衬底正面的外延层，所述有源区形成于所述外延层中，所述外延层与所述衬底的掺杂类型相同。
可选的，在所述的二极管结构中，还包括形成于所述有源区中的重掺杂区，所述重掺杂区与所述有源区的掺杂类型相同，所述正面电极通过所述第一正面电极引线孔和所述重掺杂区与所述有源区电连接。
可选的，在所述的二极管结构中，所述第一隔离层和第二隔离层的材质均为二氧化硅。
可选的，在所述的二极管结构中，所述二极管和电阻适用于自举电路。
根据本发明的另一面，还提供一种二极管结构制作方法，包括：
提供一衬底，所述衬底正面形成有有源区以及暴露所述有源区的介质层，所述衬底与所述有源区的掺杂类型相反；
在所述有源区上形成第一隔离层；
在所述第一隔离层的部分区域上形成电阻；
在所述介质层、第一隔离层和电阻上形成第二隔离层；
在所述第二隔离层和所述介质层中形成暴露所述有源区的第一正面电极引线孔；
在所述第二隔离层中形成第二正面电极引线孔和压点金属引线孔；
在所述第二隔离层上形成正面电极和压点金属，所述压点金属通过所述第二正面电极引线孔与所述电阻的一端电连接，所述正面电极通过所述压点金属引线孔与所述电阻的另一端电连接，并通过第一正面电极引线孔与上述有源区电连接；以及
在所述衬底的背面形成背面电极。
可选的，在所述的二极管结构制作方法中，所述电阻的材质为多晶硅。
可选的，在所述的二极管结构制作方法中，所述电阻为长条形电阻。所述电阻的厚度为0.2～1μm，宽度为50～500μm，长度为50～500μm。
可选的，在所述的二极管结构制作方法中，所述介质层的厚度为0.4～1.5μm，所述第一隔离层的厚度为0.2～1.0μm。
可选的，在所述的二极管结构制作方法中，所述二极管还包括形成于所述衬底正面的外延层，所述有源区形成于所述外延层中，所述外延层与所述衬底的掺杂类型相同。
可选的，在所述的二极管结构制作方法中，所述二极管还包括形成于所述有源区中的重掺杂区，所述重掺杂区与所述有源区的掺杂类型相同，所述正面电极通过所述第一正面电极引线孔和所述重掺杂区与所述有源区电连接。
可选的，在所述的二极管结构制作方法中，所述第一隔离层和第二隔离层的材质均为二氧化硅。
可选的，在所述的二极管结构制作方法中，所述二极管和电阻适用于自举电路。
本发明将电阻集成在二极管的有源区上方，压点金属通过压点金属引线孔与电阻的一端电连接，正面电极通过第二正面电极引线孔与电阻的另一端电连接并通过第一正面电极引线孔与二极管的有源区电连接，电流从压点金属经电阻的一端流向另一端，再通过与电阻的另一端电连接的正面电极流向二极管，然后从二极管的背面流出。本发明将传统技术中分别制作的二极管与电阻整合到一个模块，该模块的体积与原二极管的体积一致，节省了芯片面积，简化了电路的复杂度，降低了成本，并且与采用体电阻结构的二极管相比，其阻值波动小，一致性好。
附图说明
参照附图，根据下面的详细描述，可以更加清楚地理解本发明。为了清楚起见，图中各个层的相对厚度以及特定区的相对尺寸并没有按比例绘制。在附图中：
图1是本发明一实施例中二极管结构制造方法的流程示意图；
图2～11是本发明一实施例中二极管结构制造过程中的剖面示意图。
具体实施方式
本发明的核心思想在于，提供一种二极管结构及其制造方法，将传统的需要分别制作二极管和电阻的电路如自举电路中的二极管与电阻整合到一个模块(BSD)，将电阻集成在二极管的有源区上方，电流从压点金属经电阻的一端流向另一端，再通过与电阻的另一端电连接的正面电极流向二极管，然后从二极管的背面流出，该模块的体积与原二极管的体积一致，这样节省了芯片面积，简化了电路复杂度，降低了成本，并且与采用体电阻结构的二极管相比，其阻值波动小，一致性好。
如图11所示，所述集成有电阻的二极管包括：
衬底100；
形成于所述衬底100正面上的有源区103，所述衬底100与所述有源区103的掺杂类型相反；
形成于所述衬底100正面上且暴露有源区103的介质层102；
形成于所述有源区103上的第一隔离层104；
形成于所述第一隔离层104上的电阻105；
形成于介质层102、第一隔离层104以及电阻105上的第二隔离层106；
形成于所述第一隔离层104和第二隔离层106中的第一正面电极引线孔107以及形成于所述第二隔离层106中的第二正面电极引线孔110和压点金属引线孔109；
形成于所述第二隔离层106上的正面电极111和压点金属112，所述压点金属112通过压点金属引线孔109与电阻105的一端电连接，所述正面电极111通过第一正面电极引线孔107与所述有源区103电连接，并通过第二正面电极引线孔110与电阻105的另一端电连接；以及
形成于所述衬底100背面的背面电极。
如上所述，本发明将电阻105集成在二极管的有源区103上方，压点金属112通过压点金属引线孔109与电阻105的一端电连接，正面电极111通过第二正面电极引线孔110与电阻105的另一端电连接并通过第一正面电极引线孔107与二极管的有源区103电连接，电流从压点金属112经电阻105的一端流向另一端，再通过与电阻105的另一端电连接的正面电极111流向二极管，然后从二极管的背面流出。
优选的，所述衬底100上形成有外延层101，所述有源区103形成于所述外延层101中，所述外延层101与所述衬底100的掺杂类型相同，所述有源区103作为二极管的P区，所述衬底100和外延层101作为二极管的N区，形成外延层101有利于提高二极管的耐压能力。更优选的，所述有源区103中形成有重掺杂区108，所述重掺杂区108与所述有源区103的掺杂类型相同，以使正面电极111与二极管形成欧姆接触。
现在将参照附图1至11来详细描述本发明的集成有电阻的二极管结构制造方法。
如图2所示，提供一衬底100。所述衬底100例如是N型衬底，厚度在200～550μm之间，电阻率在0.002～10Ω·cm之间，优选方案中，所述衬底100的厚度为280μm～320μm，电阻率为0.002～0.005Ω·cm。当然，所述衬底的厚度和电阻率并不局限于上述描述，可根据设计的二极管的特征调整衬底的厚度和电阻率。本实施例中，所述衬底100上形成有外延层101，具体的，在N型衬底上进行N型外延，外延层101的电阻率及厚度主要由设计的二极管的电压决定，例如，所述衬底为N+衬底，所述外延层为N-外延层，外延厚度为50～55μm，电阻率为20～25Ω·cm。在本发明其他实施例中，如果想让二极管的软度特性更好，可以采用N/N-双层外延结构，由实际需求决定，本发明不作限制。
如图3所示，在所述外延层101上形成介质层102，介质层102的厚度主要由设计二极管的场强确定，本实施例中，介质层102是通过氧化工艺形成的二氧化硅，介质层102的厚度例如为0.4～1.5μm。
如图4所示，进行光刻和刻蚀工艺，去除部分介质层102，暴露出外延层101的部分区域，并进行P型掺杂、退火推结工艺，形成有源区103，本实施例中，由于衬底100和外延层101的掺杂类型均为N型，故所述有源区103的掺杂类型为P型，所述有源区103作为二极管的P区，所述衬底100和外延层101作为二极管的N区，
继续参考图5所示，在所述有源区103上形成第一隔离层104，所述第一隔离层104为0.2～1.0μm厚度的二氧化硅。
如图6所示，在所述第一隔离层104的部分区域上形成电阻105。本实施例中，采用多晶硅做电阻，多晶硅是半导体制造领域中较为普通的材料，且在集成电路中常被用制作电阻，无论工艺及材料都较为成熟，可以降低制作成本。所述电阻105可通过如下方式形成：先进行掺杂多晶淀积，再进行光刻和刻蚀工艺从而形成多晶电阻。本实施例中，电阻105的厚度为0.2～1μm，电阻105的宽度为50～500μm，电阻105的长度50～500μm(包含压点尺寸)，设计电阻为100欧姆，由于所述第一隔离层104和电阻105的厚度较小，因此基本不会增加器件的厚度。当然，上述仅是举例，电阻105的尺寸可根据设计的电阻大小、过流能力及有源区尺寸决定。
如图7所示，在所述介质层102、第一隔离层104和电阻105上沉积第二隔离层106，所述第二隔离层106的主要目的是隔离电阻105与二极管，本实施例中，第二隔离层106为0.6～1μm厚度的二氧化硅。
如图8所示，进行光刻和刻蚀工艺，在所述第二隔离层106和介质层102中形成暴露所述有源区103的第一正面电极引线孔107。
继续参考图8所示，进行P+掺杂，在所述第一正面电极引线孔107下方的有源区103中形成重掺杂区108，重掺杂区108的主要目的是为了正面电极与有源区103形成良好的欧姆接触。
如图9所示，进行光刻和刻蚀工艺，在所述第二隔离层106中形成第二正面电极引线孔110和压点金属引线孔109。
如图10所示，进行正面金属化工艺，形成正面电极111和压点金属112，所述压点金属112形成于第二隔离层106上且通过第二正面电极引线孔110与电阻105的一端电连接，所述正面电极111通过压点金属引线孔109与所述电阻105的另一端电连接，并通过第一正面电极引线孔107与二极管的重掺杂区108电连接。本实施例中，正面电极111为环形电极，所述正面电极111和压点金属112采用蒸发或溅射的方法结合光刻刻蚀工艺形成，正面电极111和压点金属112的厚度范围为1～5μm。
如图11所示，进行背面金属化工艺，在所述衬底100的背面形成背面电极113，所述背面电极113一般采用蒸发或溅射的方法形成，所述背面金属层的厚度范围一般为1～5μm。
如此，即可形成二极管和电阻，所述有源区103作为二极管的P区，所述衬底100和外延层101作为二极管的N区，所述二极管采取纵向结构，电阻105集成在有源区103上方，在电阻105与有源区103之间设置有第一隔离层104，在电阻105与正面电极111以及压点金属112之间设置有第二隔离层106，通过第一隔离层104来实现电阻105与有源区103之间的隔离，通过第二隔离层106来实现电阻105与二极管的正面电极111以及压点金属112之间的隔离，同时，压点金属112通过形成于所述第二隔离层106中的压点金属引线孔109与电阻105的一端电连接，正面电极111通过形成于所述第二隔离层106中的第二正面电极引线孔110与电阻105的另一端电连接，并通过形成于所述第一隔离层104和第二隔离层106中的第一正面电极引线孔107与二极管的有源区103电连接，电流从压点金属112经电阻105的一端流向另一端，再通过与电阻105的另一端电连接的正面电极111流向二极管，然后从二极管的背面流出，其中，电阻105形成于二极管的有源区103上方，不会额外占用芯片面积，简化了自举电路的复杂度，降低了成本。
以上是以N型衬底、P型有源区为例进行了详细说明，但是应当认识到，也可采用P型衬底、N型有源区，亦可实现本发明的目的。并且，可根据电路对二极管的需求增加相关器件结构，如对耐压需求较高，可增加分压环、限场环、钝化层等常规的结构，此处不再赘述。此外，所述二极管不仅适用于自举电路，也适用于其他需要同时使用二极管和电阻且需节约芯片面积的场合。
虽然已经通过示例性实施例对本发明进行了详细说明，但是本领域的技术人员应该理解，以上示例性实施例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。
Claims (18)
1.一种二极管结构，其特征在于，包括：
衬底；
形成于所述衬底正面上的有源区，所述衬底与有源区的掺杂类型相反；
形成于所述衬底正面上且暴露所述有源区的介质层；
形成于所述有源区上的第一隔离层；
形成于所述第一隔离层上的电阻；
形成于所述介质层、第一隔离层以及电阻上的第二隔离层；
形成于所述第一隔离层和第二隔离层中的第一正面电极引线孔；
形成于所述第二隔离层中的第二正面电极引线孔和压点金属引线孔；
形成于所述第二隔离层上的正面电极和压点金属，所述压点金属通过压点金属引线孔与所述电阻的一端电连接，所述正面电极通过第一正面电极引线孔与所述有源区电连接，并通过第二正面电极引线孔与所述电阻的另一端电连接；以及
形成于所述衬底背面上的背面电极。
2.如权利要求1所述的二极管结构，其特征在于，所述电阻的材质为多晶硅。
3.如权利要求1所述的二极管结构，其特征在于，所述电阻为长条形电阻。
4.如权利要求3所述的二极管结构，其特征在于，所述电阻的厚度为0.2～1μm，宽度为50～500μm，长度为50～500μm。
5.如权利要求4所述的二极管结构，其特征在于，所述介质层的厚度为0.4～1.5μm，所述第一隔离层的厚度为0.2～1.0μm。
6.如权利要求1所述的二极管结构，其特征在于，还包括形成于所述衬底正面的外延层，所述有源区形成于所述外延层中，所述外延层与所述衬底的掺杂类型相同。
7.如权利要求1所述的二极管结构，其特征在于，还包括形成于所述有源区中的重掺杂区，所述重掺杂区与所述有源区的掺杂类型相同，所述正面电极通过所述第一正面电极引线孔和所述重掺杂区与所述有源区电连接。
8.如权利要求1所述的二极管结构，其特征在于，所述第一隔离层和第二隔离层的材质均为二氧化硅。
9.如权利要求1所述的二极管结构，其特征在于，所述二极管和电阻适用于自举电路。
10.一种二极管结构制作方法，其特征在于，包括：
提供一衬底，所述衬底正面形成有有源区以及暴露所述有源区的介质层，所述衬底与所述有源区的掺杂类型相反；
在所述有源区上形成第一隔离层；
在所述第一隔离层的部分区域上形成电阻；
在所述介质层、第一隔离层和电阻上形成第二隔离层；
在所述第二隔离层和所述介质层中形成暴露所述有源区的第一正面电极引线孔；
在所述第二隔离层中形成第二正面电极引线孔和压点金属引线孔；
在所述第二隔离层上形成正面电极和压点金属，所述压点金属通过所述第二正面电极引线孔与所述电阻的一端电连接，所述正面电极通过所述压点金属引线孔与所述电阻的另一端电连接，并通过第一正面电极引线孔与上述有源区电连接；以及
在所述衬底的背面形成背面电极。
11.如权利要求10所述的二极管结构制作方法，其特征在于，所述电阻的材质为多晶硅。
12.如权利要求10所述的二极管结构制作方法，其特征在于，所述电阻为长条形电阻。
13.如权利要求12所述的二极管结构制作方法，其特征在于，所述电阻的厚度为0.2～1μm，宽度为50～500μm，长度为50～500μm。
14.如权利要求13所述的二极管结构制作方法，其特征在于，所述介质层的厚度为0.4～1.5μm，所述第一隔离层的厚度为0.2～1.0μm。
15.如权利要求10所述的二极管结构制作方法，其特征在于，所述二极管还包括形成于所述衬底正面的外延层，所述有源区形成于所述外延层中，所述外延层与所述衬底的掺杂类型相同。
16.如权利要求10所述的二极管结构制作方法，其特征在于，所述二极管还包括形成于所述有源区中的重掺杂区，所述重掺杂区与所述有源区的掺杂类型相同，所述正面电极通过所述第一正面电极引线孔和所述重掺杂区与所述有源区电连接。
17.如权利要求10所述的二极管结构制作方法，其特征在于，所述第一隔离层和第二隔离层的材质均为二氧化硅。
18.如权利要求10所述的二极管结构制作方法，其特征在于，所述二极管和电阻适用于自举电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410855481.4A CN104576763B (zh) | 2014-12-31 | 2014-12-31 | 一种二极管结构及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410855481.4A CN104576763B (zh) | 2014-12-31 | 2014-12-31 | 一种二极管结构及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104576763A CN104576763A (zh) | 2015-04-29 |
| CN104576763B true CN104576763B (zh) | 2017-07-11 |
Family
ID=53092401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410855481.4A Active CN104576763B (zh) | 2014-12-31 | 2014-12-31 | 一种二极管结构及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104576763B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107564968A (zh) * | 2017-09-15 | 2018-01-09 | 珠海格力电器股份有限公司 | 二极管、功率器件、电力电子设备及二极管制作方法 |
| JP7139673B2 (ja) * | 2018-04-26 | 2022-09-21 | 富士電機株式会社 | 半導体装置 |
| CN112397388B (zh) * | 2019-08-16 | 2022-01-28 | 珠海格力电器股份有限公司 | 二极管及其制备方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5597758A (en) * | 1994-08-01 | 1997-01-28 | Motorola, Inc. | Method for forming an electrostatic discharge protection device |
| US8432012B2 (en) * | 2006-08-01 | 2013-04-30 | Cree, Inc. | Semiconductor devices including schottky diodes having overlapping doped regions and methods of fabricating same |
| US20100117725A1 (en) * | 2008-11-12 | 2010-05-13 | Infineon Technologies Austria Ag | Semiconductor diode |
| US8368167B1 (en) * | 2011-09-30 | 2013-02-05 | Chengdu Monolithic Power Systems, Inc. | Schottky diode with extended forward current capability |
| CN204315577U (zh) * | 2014-12-31 | 2015-05-06 | 杭州士兰集成电路有限公司 | 一种二极管结构 |
-
2014
- 2014-12-31 CN CN201410855481.4A patent/CN104576763B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN104576763A (zh) | 2015-04-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8368167B1 (en) | Schottky diode with extended forward current capability | |
| CN105932023B (zh) | 瞬态电压抑制器 | |
| US20120049320A1 (en) | Electronic device including a feature in a trench | |
| TWI692876B (zh) | 高電壓電阻器裝置及其形成方法 | |
| US9972714B2 (en) | Semiconductor device with a termination mesa between a termination structure and a cell field of field electrode structures | |
| US9356141B2 (en) | Semiconductor device having peripheral trench structures | |
| CN104576763B (zh) | 一种二极管结构及其制造方法 | |
| CN113035701B (zh) | 一种栅极电阻可调型超结功率器件及其制造方法 | |
| TWI443835B (zh) | 半導體結構及其製造方法與操作方法 | |
| CN102683344A (zh) | 具有电阻电路的半导体装置 | |
| US9543420B2 (en) | Protection device and related fabrication methods | |
| CN204315577U (zh) | 一种二极管结构 | |
| CN109411348B (zh) | 一种大功率抗辐射晶体管芯片设计的方法及芯片 | |
| CN206301790U (zh) | 一种双向超低电容瞬态电压抑制器 | |
| CN210575966U (zh) | 一种高压射频pin管 | |
| TW201138051A (en) | Structure in a high-voltage path of an ultra-high voltage device for providing ESD protection | |
| US20180277532A1 (en) | Semiconductor device having electro-static discharge protection structure | |
| CN207265060U (zh) | 功率半导体器件 | |
| CN107482057A (zh) | 多重外延层的共射共基晶体管 | |
| CN109256421B (zh) | 一种高厄利电压的双极器件及其制作方法 | |
| CN105932010A (zh) | 瞬态电压抑制器 | |
| CN110890361A (zh) | 一种多端口低容电压浪涌保护芯片及其制作方法 | |
| CN110690294A (zh) | 一种快恢复二极管 | |
| CN206332029U (zh) | 低反压功率晶体管 | |
| CN103022111A (zh) | 具有低电阻集电区的双极晶体管及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |