JPS60130216A - バツフア回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 を駆動するために好適なバッファ回路に関する。

〔発明の背景〕

比較的大きな負荷を、駆動できるバッファ回路として、
第１図の様なＴ　Ｔ　ＴＪ　（ｔｒａｎｓｉｓｔｏｒ　
−ｔｒａｎｓｉｓｔｅｒｌｏｇｉＣ）回路が良く知られ
ている。第１図において、１１，１２．１３はジョツキ
−、クランプ付きのＮＰＮ　）ランジスタ、１４はレベ
ルショットダイオード、１５，１６．１７は抵抗である
。

入力端子１０の電位■！が高レベルにスイッチするとＮ
ＰＮ　）ランジスタ１１．１３がオンし、ＮＰＮ　）ラ
ンジスタ１２がオフする。したがって、負荷ＣＬに蓄積
された電荷はＮＰＮ　）ランラスタ１３全通して接地電
位ＧＮＤに放電され、出力端子１８の電位■ｏＶｉ低レ
ベルにスイッチする。次に入力端子１０の電位Ｖ＋が低
レベルにスイッチするとＮＰＮ）ランジスタ１１．１３
がオフし、ＮＰＮトランジスタ１２がオンする。したが
って、’ｉ４ｆ　？ｌＱ端子１９から抵抗１７、ＮＰＮ
トランジスタ１２、ダイオード１４を曲して負荷Ｃｔ、
の充電電流が流れ、出力端子１８の゛電位ｖ０は尚レベ
ルにスイッチする。この回路は高負荷を高速でスイッチ
ングできる利点があるが、反面ＮＰＮ　）ランジスタ１
１，１２．１３の飽和防止のためショットキーダイオー
ドの形成が不可欠であり、製造コストが高くなる。

また、ＴＴＬ回路等の出力段がバイポーラトランジスタ
で構成される出力バッファ回路では出力が低レベルのと
き、規定の出力電圧Ｖｏｔ、で規定の直流電流Ｉｏｔ、
を５ＩＮＫできなければならない。例えば典型的なＴ　
Ｔ　Ｌ回路ではＶｏ　ｔ、　＝Ｏ，４ＶでＩｏｔ＝１６
ｍＡである。しだがって、入力端子１０の電圧Ｖ！が高
レベルのとき、電源端子１９の電圧Ｖｃｃ−、抵抗１５
、ＮＰＮ　）ランジメタ１１全通してＮＰＮ　）ランジ
スタ１３にＩＯＬ＝１６ｍＡを流すに必要なペース電流
を常に流しつづける必要があり、消費電力が大きくなる
という問題点がある。

まだ、出力段に電荷蓄積効果のあるバイポーラトランジ
スタを使用しているので、バイポーラトランジスタのベ
ースに蓄積された電荷によってノ（イボーラトランジス
タがオフに切換わる時間が長くなる。

比較的大きな負荷を駆動できる他の従来例として第２図
の様な０Ｍ０８回路が広く知られている。

第２図において、２１．２３はＰＭＯＳトランジスタ、
２２．２４はＮＭＯ８）ランジスタであシ、２ＭＯ８２
１とＮＭＯＳ２２で駆動段インバータを構成し、ＰＭＯ
８２３，ＮＭＯＳ２４で出力段インバータを構成する。

入力輻）子２０の電位Ｖ！が高レベルにスイッチすると
２ＭＯ８２１がオフ、ＮＭＯＳ２２がオンとなり、次い
でＰＭＯ８２３がオン、ＮＭＯＳ２４がオフとなる。し
たがって、電圧Ｖｃｃの電源端子２６よりＰＭＯ８２３
’ｔ−通って負荷ＣＬへの充電電流が流れ、出力端子２
５の電位Ｖ。は高レベルにスイッチする。次に、入力端
子の電圧Ｖ２カ低レベルにスイッチすると２ＭＯ８２１
がオン、ＮＭＯＳ２２がオフし、次いでＰＭＯ８２３が
オフ、ＮＭＯＳ２４がオンとなる。しだがって、負をｉ
　ＣＬに充電さ扛た眠倚はＮＭＯＳ２４を通して接地Ｉ
ｋｑ位ＧＮＤに放間され、出力端子２５の電位ＶＯＵ低
レベルにスイッチする。

との回路の最大の利点は入力電位ｖＩが高レベル又は低
レベルの定常状態では消費電力がほぼ零で低消費電力に
できる点にあるが、反面、高速化が困難で、スイッチン
グ時の消費電力が駆動段のスイッチング波形の立上り、
立下り特性に依存し、太きくなシ易いという問題点があ
る。

第２図の回路において、出力段の負荷駆動能力を大きく
するには出力段のＰＭＯ８２３とＮＭＯＳ２４のチャネ
ル幅Ｗを大きく設計する必要がある。

第３図は第２図における駆動段の２ＭＯ８２１とＮＭＯ
Ｓ２２のチャネル幅ケ一定とし、出力段のＰＭＯ８２３
，ＮＭＯＳ２４のチャネル幅をＷ電と２　Ｗ　＋に変え
た場合の負荷容量に対する遅延時間特性を示したもので
ある。第３図より、明らかなように、出力段の駆動能力
ｆ：２倍に大きくしだにもかかわらず、負荷容量ＣＩ以
下では遅延時間が大きくなっている。この原因は出力段
のＰＭＯ８２３及びＮｒｖｉ０８２４のチャネル＠ｆ：
２倍に太きくした事によシゲート入力容量が２倍になり
、駆動段の能力が不足して遅延時間が大きくなったため
である。

駆動段の、駆動能力が不足すると、別の不具合が加わる
。すなわち、駆動段の駆動能力が不足すると出力段の入
力波形の変化はよシゆるやかなものとなる。したがって
、出力段のスイッチングの過渡間において、出力段のＰ
ＭＯ８２３とＮＭＯＳ２４が共にＯＮしている時間が長
くなりスイッチング時の消ｇ電力が大きくなる。第４図
はこの様子を示したものであり、出力段の駆動波形の立
上シ時間ｔｒ及び、立下り時間１１がｉｎｓの時に叱べ
ｔ、、ｔｔが１５ｎｓに劣化すると消費′成力は約２０
％増加することを示している。

以上の理由から、槙２図に示す！、’Ｋ　ｈｍ段と出力
段の最小段数からなる０Ｍ０８回路では駆動段の駆動能
力により高速化の限界があり、駆動段と出力段の駆動能
力のバランスを最適に設計しないと消費電力も増える。

なお、この問題は０Ｍ０８回路にＩり［くらず、ＮＭＯ
８回路、２Ｍ０８回路でも同様である。したがって、一
般に高負荷駆動能力を要するＭＯ８回路では多段駆動回
路を用い、出力段に近い段はどＭＯＳのチャネル幅を大
きくして行く方法が採られている。

この多段駆動回路の設計方法が例えば特公昭５８−３６
０８号公報に明示されている。第５図は該公報の図面を
引用したものであり、４１は信号駆動段、４２は出力段
であり、両者の間にＮヶの中間１駆動段４３．４４があ
る。このような多段駆動回路の総遅延時間を最小にする
中間駆動段の段数Ｎおよび中間駆動段の容量ＣＩは次の
ようになる。

Ｎ−ム（ｃ、ｔ　／ｃ、　）−１１Ｎは整数）ｃ＋＝ｊ
五〒己■ ここで、Ｃｄ：出力段の負荷容量 Ｃ１：信号駆動段の負荷容量 ０国：前段の容量 Ｃ＋＋＋　：後段の容量 仮に、Ｃａ＝１００ｐＦ、Ｃｚ＝０．１ｐＦとすると、
中間駆動段数Ｎ＝６となり、出力段を含めて７段の回路
が必要になる。したがって、従来の多段駆動回路では負
荷駆動能力を大きくすると段数が増えて消費由；力が増
加し、総遅延時間も段数が多くなると大きくなるため、
高速化も困帷であった。

〔発明の目的〕

本発明は上記した従来技術の欠点を除去し、低消費′電
力、高速で高負荷ｆｆ：：駆動できるバッファ回路を提
供するととＫある。

〔発明の概要〕

上ｍｌ目的を達成する本発明の特徴とするところに、出
力段と出力段を駆動する駆動段とを有するバッファ回路
に於いて、駆動段をＭ０Ｓ入力、バイポーラ出力で、Ｍ
ＯＳ論理回路と同−論理機能を有するバイポーラ・ＭＯ
Ｓ複合論理回路で構成し、出力段を上記バイポーラ・Ｍ
ＯＳ複合論理回路の出力にゲートが接続されるＭＯＳ）
ランジスタで構成することＶＣする。

低消費旬、力、高速で高負荷を駆動するため、バイポー
ラトランジスタのような電荷Ｉｔ効果のないＭＯＳトラ
ンジスタで出力段を構成し、入力部がＭＣ）Ｓトランジ
スタ、出力部がバイポーラトラ〉ｌジスタの非だ・１和
！Ｉす１作のバイポーラ・Ｍ　０　Ｓ　”？ｋｔ合論理
回路で駆動段を構成することによって、出力段のＭＯＳ
トランジスタのゲート容量の充電・放電を高速で実行す
る。

本発明の好ましい実施態様を述べると、出力段のＭＯＳ
トランジスタのゲート入力容量は駆動段のへ４０Ｓトラ
ンジスタのゲート入力容量よりも大きい。

〔発明の実施例〕

以下、本発明の実施例を図面に従って説明する。

第６図囚は本発明の概念を示す構成図である。本発明の
バッファ回路は５駆動段と出力段の２段で構成される。

図において、５１は１駆動段で入力信号５０を受けて駆
動信号５２を出力して出力段５３を、駆動する。５３は
出力段で、駆動信号５２を受けて出力信号５４を出力す
る。本発明では駆動段として第６図（Ｂ）に示すような
バイポーラ・ＭＯ８複合關理回路を［重用する。図にお
いて、５５はＮＭＯＳ）ランジスタ、５６はＮＰＮトラ
ンジスタである。この回路の実効的な相互コンダクタン
スＧ７は次のようになる。

Ｇｍ’ｊ１１ＦＢ・ｇイ こＣで、ｈ、、　：　ＮＰＮ　）ランジスタの電波増幅
率 ｇ、：ＮＭＯ８）ランジスタの相互コ ンダクタンス この回路が負荷Ｃを充電する時定数τはとなる。ｈＦＩ
＋　は５Ｏ〜２５０位のものが得られるので、第６図（
Ｂ）のバイポーラ・ＭＯ８複合論理向路はへ４０８論理
回路の５０〜２５０倍の１駆動能力が得られる。第６図
囚に示した本笑施例の出力段５３では電荷蓄積効果のな
いＭ０Ｓトランジスタを使用する。出力段のトランジス
タは烏負荷（り１」えば容量性負荷として１３０ｐＦ％
直流負荷電派として２４ｍＡ）を駆動するためサイズ（
チャネル幅／チャネル艮）の大きいＭＯＳ）ランジスタ
を１史用する。従って入力ゲート容量が大きくなり、駆
動段の負荷としてはかなり重いものになる。しかしなが
ら、本発明では駆動段をＭＯ８入力、バイポーラ出力１
４＋４のバイポーラ、ＭＯ８ｅＪ合（，１１ηＪｊｌｊ
回路で構成するため入力ゲート容量の大きい出力段を高
速に駆動できる。

第７図は駆動段の負荷容量に対する遅延時間特性を示し
たものである。図中実線（Ａ）はＭＯ８論理回路による
駆動回路の特性、実線（Ｂ）はバイポーラ・Ｍ　ＯＳ複
合論理回路による駆動回路の特性を示す。図よシ明らか
なように無負荷に近い微少負荷ＣＩ以下ではＭ　０８　
ｍ理回路の方が速くなるが実用的な負荷Ｃ２（１，０〜
３．０ｐＦ）頭載ではバイポーラ・ＭＯ８複合％’１ｉ
ｊｌ理回路がはるかに高速である。

第８図に本発明の一火施例を示す。図において、６１は
バイポーラ・ＭＯ８複合論理回路であるインバータ回路
からなる駆動段、６２．６３は夫々ゲートＧがインバー
タ回路６１の出力に接続されるＰＭＯ８，ＮＭＯ８でＣ
ＭＯ８出力段インバータを構成し、全体として非反転出
カバソファ回路を構成している。バイポーラ・ＭＯ８Ｏ
８複合インターフ回路６エましい回路の一例を第９図に
示す。

第９図に於いて、７１は、コレクタＣが第１の固定電位
Ｖｃｃである屯′ｍ、端子７８に、エミッタＥが出力端
子７７（矩：位ｖＭ）に接続される第１のＮ　１３　Ｎ
バイポーラトランジスタ（以下単に第１のＮＰＮと称す
）、７２ば、コレクタＣが出力端子７７に、エミッタＥ
が第２の固定電位である接地電位ＧＮＤに接続される第
２のＮＰＮバイポーラトランジスタ（以下単に第２のＮ
ＰＮと称す）、７３は、ゲートＧが入力端子７ｏに、ソ
ースＳ及びドレイン１）がそれぞれ第１のＮＰＮ７１の
コレクタＣとベースＢとに接続されるＰＭＯ８，７４は
、ゲートＧが入力端子７０に、ドレインＤ及びソースＳ
が第２のＮＰＮ７２のコレクタＣとベースＢとに接続さ
れるＮＭＯ８，７１１ＰＭＯ８７３のドレインＤとＮＭ
Ｏ８７６のドレインＤとを接続する拡散抵抗またはＭ、
Ｏ８抵抗等によって形成されるベース電荷引抜素子、７
６は第２のＮＰＮ７２のベースＢとエミッタＥとを接続
する拡１１ダ抵抗またはＭＯ８抵抗等によって形成され
るベース電荷引抜素子である。

第１０図は第９図のバイポーラ・ＭＯ８複合インバータ
回路を半導体基体に集積化した場合の概略断面図であり
、第９図と同一部分は同−奇骨で示している。ただし、
図面の複雑化を避けるため第９図のベース電荷引抜素子
７５．７６は省略されている。第９図において、８８．
８９は入力端子７０に接がるゲート電極である。８ｏは
Ｐ型基板でろり、素子相互間のアイソレーション領域を
兼ねている。ＰＭＯ８７３はＰ型基板８ｏ上に形成され
たＮ型エピタキシャルノー８１にＰ“拡散層８４により
ソース、ドレイン電極が形成され、ＰＭＯ８の基板はＮ
＋＋散層８３によりオーミックコンタクトをとって電源
端子７８に接続される。

ＮＭＯ８７４はＮエピタキシャル層上にＰ型拡散８２に
よりウェル領域が形成され、その中にＮ＋型型数散層８
３よりソース、ドレイン電極が形成される。ＮＭＯ８７
４のウェル領域８２はＰ＋拡散８４によりオーミックコ
ンタクトがとられて、接地電位ＧＮＤに接続される。次
に第１のＮＰＮ７１はＮエピタキシャル層８１をコレク
タとし、Ｎ”拡散８７により、オーミックコンタクトが
取られ電源端子７８に接続される。ベースはＰ型拡散８
５により形成され、ＰＭ０Ｓ７３のドレイン電極に接続
される。エミッタはベース領域８５にＮ＋拡散８６によ
り形成され、第２のＮＰＮ７２のコレクタと出力端子７
７（％位Ｖｖ）に接続される。また、第２のＮＰＮ７２
はＮエピタキシャル層８１をコレクタとし、Ｎ＋拡散８
７によジオ−ミックコンタクトをとって第１のＮＰＮ７
１のエミッタと出力端子７７に接続される。ベースけＰ
型拡故８５により形成されＮＭ０’８７４のソースに接
続される。エミッタはベース領域８５にＮ＋拡散８５に
より形成され接地電位に接続される。なお、図中ＮＢＬ
と記されている部分はＮＰ’Ｎトランジスタのコレクタ
抵抗を下げるために通常使用されるＮ１型埋込み層であ
る。

表１は本実施例の論理動作を示すものである。

表　１ 入力Ｖｒが′０ｗ（低）レベルノ時、ＰＭＯ８７３がオ
ンとな！ｌＮＭＯ８７４がオフとなる。したがって第１
のＮＰＮ７１のベース電位が上昇し、第１のＮＰＮ７１
はオンとなる。このとき、ＮＭＯＳ　７４がオフとなる
ので第２のＮＰＮ７２への電流の供給が止るとともに、
第２のＮ　Ｐ　Ｎ７２のベースＢに蓄積された蓄積電荷
が抜取られるので、第２のＮＰＮ７２は急速にオフにな
る、。

したがって、第１のＮＰＮ７１のエミッタ電流は第８図
の出力段のＰＭＯ８６２、ＮＭＯ８６３のゲート容量を
充電し出力ＶＰは急速に“１″（高）レベルとなる。

■！１６が１”レベルノ時、ＰＭＯ８７３がオフとなり
８ＭＯ８７４がオンとなる。このとき、ＰＭＯ８７３が
オフとなるので第１のＮＰＮ７１への宙、′ｒＩｌＥの
供給が止まるとともに、第１のＮＰＮ７１のベースＢに
蓄積された蓄積電荷が抜取られるので、第１ＯＮＰＮ７
１は急速にオフになる。

また、８ＭＯ８７４がオンとなり、ドレインＤとソース
Ｓとの間が短絡されるので、第２のＮＰＮ７２のベース
Ｂには出力ｖＭに接続される出力段のＩ）ＭＯ８６２，
ＮＭＯ８６３のゲート容量からの電流と、前述した様な
第１のＮＰＮ７１のベースＢに蓄積された柘積電荷の電
流とが共に供給され、第２ＯＮＰＮ７２は急速にオンと
なる。したがって、出力■ｖは烏、速に＠″０”レベル
となる。

以上の動作過程でＮＰＮ７１，７２ｆｄベース。

コレクタ接合が順にバイアスされることがないのでバイ
ポーラトランジスタ特有の飽和による゛進荷蓄積効果が
起らないため高速スイッチングが行われる。

と（ｌｌ−で、ベース電荷引抜素子７５の働きについて
央に述べ乙。前述した様にメース電荷引抜素子７５は、
ＰＭＯ８７３及び第１のＮ１５Ｎ７１がオンからオフに
切換るとき、第１のＮＰＮ７１のベースＢに蓄積された
蓄積電荷を抜取り、第１のＮＰＮ７１を急速にオフさせ
る働きと、この抜取ったｌＣ荷をオンとなった８ＭＯ８
７４を介して第２のＮＰＮ７２のベースＢに供給して、
第２のＮ　Ｐ　Ｎ　７．２を急速にオンさせる働きとを
持つ。

さらに、ベース電荷引抜索子７５がＰＭＯ８７３のドレ
インＤと８ＭＯ８７４のドレインＤとの間に設けられて
いるので、電源電位Ｖ’ｃｃと接地電位ＧＮＤとの間に
２専電パスが生じることはなく、低消費電力が達成でき
る。っまシ、仮にベース電荷引抜素子７５がＰＭＯ８Ｌ
Ｏのトンインと接地電位ＧＮＤとを接続する様に設けら
れた場合、入力Ｖｒが”０”レベルのとき、電源電位Ｖ
ｃｃと接地電位ＧＮＤとの間に導電パスが生じ、常に電
流が流れ、消費電力が大きくなるが本実施例では導電パ
スが生じない。

まだ、本実施例に於いては、ベース電荷引抜素子７５が
出力ｖＭにも接続されていることによって、入力Ｖ！が
′″０″０″ルベル、ＰＭｏｓ７３とベース電荷引抜素
子７５とを介して、出ヵＶｖのμ位を電源端子７８の電
位Ｖｃｃまで上昇させることができ、ノイズマージンを
十分確保できる。

次にベース電荷引抜素子７６の働きについて更に述べる
。前述した様に、ベース電荷弓１抜素子７６はＮＭＯＳ
　７４及び第２のＮＰＮ７２がオンからオフに切換ると
き、第２のＮＰＮ７２のベースＢに蓄積された蓄積電荷
を抜取り、第２のＮＰＮ７２を急速にオフさせる働きを
持つ。更に本実施例に於いては、入力■Ｉが″″１１ル
ベルキベース電荷引抜素子７６とＮｆｖ１０８７４とを
介して出力ＶＭを“０″レベルまで下降させることがで
き、ノイズマージンを十分確保できる。

また、本実施例に於いては、バイボーシト２ンジスタは
ＮＰＮ　ｌ−ランジスタのみ吐剤するので、スイッチン
グ物性を一致させやすい。

また、本実施例によれば、電流増幅率が低い１３　Ｎ　
Ｐ　）ンンジスクを使用していないので、出力信号の立
下シが遅くなることはなくなシ、高速動作可能である。

第１１図にバイポーラ・ＭＯ８複合インバータ回路６１
の他の例を示す。

図において、４３は他方導’ｍｊ、型ＭＯ８）ランジス
タであるＰＭｏ８，４４，４５．４６は一方導電型ＭＯ
ＳトランジスタであるＮＭＯ８，４７゜４８はＮＰＮバ
イポーラトランジスタである。

ＰＭＯ８４３とＮＭＯ８４４はＣＭＯＳインバータをＭ
成しており、夫々のゲートＧが共通入力端子４０に接続
され、夫々のドレインＤが第１のＮＰＮ４７のベースＢ
に接続されるとともにＮ　Ｍ’ＯＳ　４６のゲートＧに
も接続される。ＰＭｏ　Ｓ４３とＮＭＯ８４４のソース
Ｓは夫々第１の電位となる電源端子４２と第２の電位と
なる接地電位ＧＮＤに接続される。ＮＭＯ８４５のドレ
インＤは電位Ｖ、Ｍの出力端子４１に、ゲートＧは入力
端子４０に、ソースＳけＮＭＯ８４６のドレインＤと第
２のＮＰＮ４８のベースＢに接続される。

ＮＰＪＯＳ４６のソースＳは接地電位Ｇ　Ｎ　Ｄ　Ｖこ
接続される。また、第１のＮＰＮ４７のコレクタＣは電
源４７に、ベースＢＶｉＰＭ０　Ｓ　４３とＮＭＯ８４
４の共通ドレイン接続点に、エミッタＥはＮ１〜４０８
４５のドレインＤと第２のＮＰＮ４８のコレクタＣと出
力ＶＭに共通接続される。第２のＮＰＮ４８のベースＢ
ＶｉＮＭＯＳ　４５のソースＳとＮＭＯ８４６のドレイ
ンＤに共通接続され、エミッタＥは接地電位ＧＮＤに接
続される。

次に本実施例インバータ回路の動作を説明する。

い寸、入力Ｖｒが低レベルから高レベルにスイッチする
とＰＭＯ８４３はオ、ｙ、ＮＭＯ８４４はオンとなり、
第１のＮＰＮ４７０ペースは低レベルとなるため第１の
ＮＰＮ４７およびＮＭＯ８４６はオフとなる。一方、Ｎ
ＭＯ８４５がオンとなるため、第２のＮＰＮ４８がオン
し、出力Ｖｕは高レベルカラ低レベルヘスイツチスル。

次に、入力Ｖ！が高レベルから低レベルにスイッチする
とＮＭＯ８４５、第２ＯＮＰＮ４８がオフとなる。一方
、ＰＭＯ８４３がオンとなり、ＮＭＯ８４４がオフとな
るため、第１のＮＰＮ４７のベースは高レベルにスイッ
チし、第１のＮＰＮ４７とＮＭＯ８４６がオンする。し
たがつて出力ＶＭはイ氏レベルから高レベルにスイッチ
する。ここでＮＭＯ８４６の働きは尚速スイッチングの
ために重要である。ＮＭＯ８４６はダイナミックディス
チャージ回路として作用する。すなわち、入力Ｖ■が低
レベルから高レベルにスイッチするときＮＭＯ８４６の
ゲートは高レベルから低レベルにスイッチするためＮ八
（Ｏ８４６Ｆｉオフになる。したがって、第２のＮＰＮ
４８のベースＢと接地電位ＧＮＤは電流パスが無いため
、出力ＶＭよシＮＭＯ８４５を通して流れる電流はすべ
て第２のＮＰＮ４８のベースＢに流れるため、第２のＮ
ＰＮ４８は高速にターン・オンできる。次に、入力Ｖ！
が高レベルから低レベルにスイッチするとき、ＮＭＯ８
４６のゲートＧは低レベルかう高レベルにスイッチする
ため、ＮＭＯ８４６はオンになる。したがって、第２の
ＮＰＮ４８のベースＢは低インピーダンスで接地され、
ベース領域の蓄積電荷を速やかに放電する。このため、
第２のＮＰＮ４８のターンオフが速やかに行われ、第２
のＮＰＮ４８から流れる電流はすべて第８図の出力段の
ＰＭＯ８６２，ＮＭＯ８６３のゲート容量の充電電流に
なり、高速に充電が行われる。

いま、入力Ｖ！が高レベルのとき、２ＭＯ８４３と第１
のＮＰＮ４７がオフであシ、入力Ｖ！が低レベルのとき
ＮＭＯ８４５と第２のＮ　Ｐ　Ｎ　４８がオフである。

したがって、本例のインバータ回路は０Ｍ０８回路と同
様に定常状態では電力を消費しない。

第１２図は第８図の一実施例において出力段のＰＭＯ’
Ｓ　６２’、　ＮＭＯＳ　６３のチャネル幅を変えた場
合の負荷容量に対する遅延時間特性妻を示す。

第３図の単純なＣＭＯＳバッファ回路の特性と対比する
と本実施例の効果が明らかになる。すなわち、従来の単
純なＣＭＯＳバッファ回路では負荷駆動能力を畠めるた
め出力段のＭＯＳサイズを大きくするとかえって遅延時
間が大きくなってしまうが、本発明では微少負荷Ｃ，以
上では出力段の駆動能力の増大に応じて遅延時間も小さ
くなっていることがわかる。このことは出力段のＭＯＳ
サイズを変えるだけで所望の速度が得られることを示し
ており、バッファ回路の設計が極めて容易になる。

第１３図は本発明の他の実施例を示す。第１３図におい
て、９３は２入力ＮＡＮＤゲート、９４は２人力ＮＯＲ
ゲートで夫々後述のバイポーラ・ＭＯ８複合論理回路で
構成された駆動段である。

９５はＰＭＯ８，９６はＮＭＯ８）ランジスタで’８」
力投を構成している。この回路は３ステート制御付きの
非反転バッファ回路を構成している。

９０は信号入力端子、９７は出力端子、９１゜９２は３
ステート制御端子であり、９１と９２は夫々相補の関係
にある信号である。いま、９１の電位ＥＮが低レベル、
９２の電位ＥＮが高レベルのとき、ＮＡＮＤゲート９３
の出力ＶＭＩは高レベル、ＮＯＲ，ゲート９４の出力Ｖ
　Ｍ２は低レベルになるため、ＰＭＯ８９５，ＮＭＯ８
９６は共にオフ状態になり、出力ＶＯは高インピーダン
ス状態になる。次に、９１の電位ＥＮが高レベル、９２
の電位ＥＮが低レベルで入力Ｖ’ｒが高レベルにスイッ
チするとＮＡＮＤゲート９３の出力ＶＭＩが低レベルに
なり、２Ｍ０Ｓ９５がオンする。一方、Ｎ（ＪＲゲート
９４の出力ＶＭ２は低レベルになるため、ＮＭＯ８９６
はオフする。したがって、電源電位Ｖｃｃである端子９
８からＰＭＯ８９５を通って負荷Ｃｔに充１ｈ：電流が
流れ、出力Ｖ。は高レベルにスイッチする。次に、人力
■！が低レベルにスイッチするとＮＡＮＤゲート９３の
出力Ｖ’ｖｎが高レベルになり、２Ｍ０Ｓ９５はオフす
る。一方、Ｍ　ＯＲゲート９４の出力ＶＭ２は高レベル
になシＮＭＯ８９６がオンする。したがって、負荷ＣＬ
の電荷はＮＭＯ８９６を通して放電され、出力Ｖｏｌｌ
ｉ低レベルに変化する。

第１４図は第１３図で用いる）（イボーラ・ＭＯ８複合
２人力ＮＡＮＤゲート９３の一構成例を示す図である。

第１４図に於いて、１０８は、コレクタＣ７５（電位Ｖ
ｃｃの電源端子１１１に、エミッタＥが第１３図の出力
段のＰＭＯ８９，５のゲートに接続される出力端子１１
Ｏ（電位ＶＭＩ）に接続される第１のＮＰＮ、１０９は
、コレクタＣが出力端子１１０に、エミッタＥが接地′
電位ＧＮＤに接続される第２のＮＰＮ、１００は入力Ｖ
！の入力端子、１０１は人力ＥＮの入力端子、１０２及
び１０３は、各ゲートＧがそれぞれ異なる入力端子１０
０　、１０１に、各ソースＳ及び各ドレインＤが、第１
のＮＰＮ１０８のコレクタＣとベースＢとの間に並列に
それぞれ接続されるＰＭＯ８，１０４及び１０５は、各
ゲートＧがそれぞれ異なる入力端子１００゜１０１に、
各ドレインＤ及び各ソースＳが第２のＮＰＮ１０９のコ
レクタＣとベースＢとの間に直列にそれぞれ接続される
ＮＭＯ８，１０６はＰＭＯ８１０２，１０３のドレイン
ＤとＮＭＯ５１０４のドレインＤとを接続する抵抗等の
ベース電荷引抜素子、１０７は第２のＮＰＮ１０９のベ
ースＢとエミッタＥとを接続する抵抗等のベース電荷引
抜素子である。

表２は本例の論理動作を示すものである。

表　２ 捷ず入力Ｖｔ　、ＥＮのどちらかが′″０”レベルの時
、ＰＭＯ８１０２，１０３のどちらかがオンとなり、Ｎ
ＭＯ８１０４，１０５のどちらかがオフとなる。

したがって第１のＮＰＮ１０８のベース電位が上昇し、
第１のＮＰＮ１０８はオンとなる。このとき、ＮＭＯ８
１０４，１０５のうちどちらかがオフとなるので第２の
ＮＰＮ１０９への電流の供給が止るとともに、第２のＮ
ＰＮＩ　Ｏ９のベースＢに蓄積された蓄積電荷が抜取ら
れるので、第２のＮＰＮ１０９は急速にオフになる。し
たがって、第１のＮＰＮ１０８のエミッタ電流は出力段
のＰＭＯ８９５のゲート容量を充電し出力Ｖ　ｙ　１は
急速に”１”レベルとなる。

人力Ｖ＋　、ＥＮの両方が′″ｏｕｏｕレベルＰＭＯ８
１０２，１０３ノ両方がｙＦ７となシ、ＮＭＯ５１０４
，１０５の両方がオフとなる。したがって動作は上記と
同じで出力Ｖｖ＋ｉｌ：　”　ｌ　’レベルとなる。

−万人力Ｖｒ’、ＥＮの両方が″１ルベルの時、ＰＭＯ
８１０２，１０３の両方がオフとなり、ＮＭＯ５１０４
，１０５の両方がオンとなる。このとき、ＰＭＯ８１，
０２，１０３が共にオンとなるので第１のＮＰＮ１０８
への電流の供給が止まるとともに、第１（７）ＮＰＮＩ
　Ｏ８のベースＢＫ蓄積された蓄積電荷が抜取られるの
で、第１のＮＰＮＩ　Ｏ８は急速にオフになる。また、
ＮＭＯ８１０４，１０５がオンとなり、ドレインＤとソ
ースｓ七の間が短絡されるので、第２のＮＰＮ１０９の
ベースＢには出力Ｖ　Ｍ　Ｉに接続される出力段のＰＭ
Ｏ８９５のゲートからの電流と、前述した様な第１のＮ
ＰＮ　１０８のベースＢに蓄積された蓄積電荷の電流と
が共に供給され、第２のＮＰＮ１０９は急速にオンとな
る。したがって、出力Ｖ　Ｍ　ｌは急速に１ｏ“レベル
となる。

館１５図はバイポーラ・ＭＯ８′０Ｌ合２人力ＮＡＮＤ
ゲート９３の他の構成例を示す図である第１４図の構成
例と異なる第１点は、ＰＭＯ８１０２，１０３のドレイ
ンＤとＮＭＯ８１０５のドレインＤとが配線のみによっ
てベース電荷引抜素子を介せずに直接に接続されている
ことでろる。

ＰＭＯＢ１０２，１０３の少なくとも一方がオンしたと
き、電流が分流せず総て第１のＮＰＮ１．０８のベース
Ｂに流れるので、第１のＮＰＮ１０８が急速にオンする
。また、第１のＮＰＮ１０８のベースＢに蓄積された蓄
積電荷が直接、ＮＭＯ８１０４゜１０５を介して、第２
のＮＰＮ１９０のベースＢに抜取られるので、高速化が
図れ、第１のＮ　１）　Ｎ１０８及び第２のＮＰＮ１０
９が同時にオンしている時間が従来に比して短くなり、
電源′電位Ｖｃｃと接地電位ＧＮＤとの間の導電パスが
生じることがなくなり、消費電力が小さくなる。

次に第１４図と異なる点は、出力■ｖＩと第１のＮＰＮ
１０８のベースＢとの間に、第１のＮＰＮ１０８のＰ型
ベースＢとＮ型エミッタＥとによって形成されるＰＮ接
合の精流方向とは逆の整流方向を有する一方向性素子で
あるところのダイオード１１２が設けられることである
。

人力Ｖ！、ＥＮの少なくとも一方が“１”レベルから１
０”レベルに変化した場合、ＰＭＯ８１０２゜１０３の
少なくとも一方がオフからオンへ、ＮＭＯ８１０４，１
０５の少なくとも一方がオンからオフに移るため、ａ点
の電位が上がり始めると同時に、第１のＮＰＮ１０８の
ベースＢに逝源電位ＶｃｃからＰＭＯ８１０２，１０３
のオフからオンへ移る少なくとも一方を通し７て電流が
供給され始めるが、該電流はダイオード１１２、及びオ
フしつつあるＮＭＯ８１０４，１０５の少なくとも一方
で阻止され、第１のＮＰＮ１０８のベースＢ以外には殆
ど流れず、第１のＮＰＮ１０８が有効に駆動される。

人力Ｖｒ　、ＥＮが共に′″０”レベルから１１”レベ
ルに変化した場合、ＰＭＯ８１０２，１０３が共にオン
からオフへ、ＮＭＯ８１０４，１０５が共にオフからオ
ンへ移るため、ａ点の電位が下がり始めると同時に、第
２のＮＰＮ１０９のベースＢにはＮＭ’０８１０４．１
０５を通して第１のＮＰＮ１０８のベースＢの蓄積電荷
の電流だけではなく、ダイオード１１２を介して出力Ｖ
　Ｍ　ｌに接続される出力段のＰＭＯ８９５のゲートか
らの電流が直接供給され、第２のＮＰＮ１０９が有効に
駆動される。

さらに、第１４図と異なる点は、第２のＮＰＮ１０９の
ベースＢに蓄積された蓄積電荷を抜き取るベース電荷引
抜素子として、ＮＭＯ’５１１３を設けた点にある。

ＮＭ’０Ｓ１１３は、ドレインＤが第２のＮＰＮ１０９
のベースＢに、ソースＳが接地電位ＧＮＤＩＣ，ゲ−）
（）が第１のＮＰＮ１０８のベースＢに接続される。

本実施例に於いて、ＮＭＯ８１１３は、第１４図と同様
に、第２のＮＰＮ１０９のベースＢＫ蓄積された蓄積時
を荷を抜き取り、第２のＮＰＮ１０９を高速にオフさせ
る。

まｌこ、ＮｆｖｌＯ８ｉ　Ｏ４，１０５が共にオンのと
き、ＮＭＯ８１１３はオフとなシ、相補動作となるので
、ＮＭＯ８１０４，１０５を介して流れる電流はＮＭＯ
５１１３によって阻止されるので、第２のＮＰＮ１０９
のペースＢ以外には殆んど流れずに、第２のＮＰＮ１０
９はよシ高速にオンとなる。

第１６図は第１３図で用いるバイポーラ・〜１０８複合
２人力ＮＯＲゲート９４の一構成例を示す図である。

第１６図に於いて、１２８は、コレクタＣが電位Ｖｃｃ
の電源端子１３１に、エミッタＥが第１３図の出力段の
ＮＭＯ８９６のゲートに接続される出力端子１３０（電
位ＶＭ２）に接続される第１のＮ’ＰＮ、１２９は、コ
レクタＣは出力端子１３０に、エミッタＥが接地電位Ｇ
　Ｎ’　Ｄに接続される第２のＮＰＮ、１２０は人力Ｖ
ｘの入力端子、１２１は人力■信ｑの人力ｉ′ｒη、１
子、１２２及び１２３は、各ゲートＧがそれぞれ異なる
入力端子１２０．ｉ２１に、各ソースＳ及び各ドレイン
Ｄが、第１のＮＰＮ１２８のコレクタＣとベースＢとの
間に直列にそれぞれ接続されるＰ〜ｆＯ８，１２４及び
１２５ｆま、各ゲートＧがそれぞれ異なる人力Ｑ子１２
０゜１２１に、各ドレインＤ及び各ソースＳが第２のＮ
ＰＮ１２９のコレクタＣとベースＢとの間に並列にそれ
ぞれ接続されるＮＭＯ８，１２６はＰＭＯ８１２３のド
レインＤとＮＭＯ８１２４，１２５のドレインＤとを接
続する抵抗等のベース電荷引抜素子、１２７は第２のＮ
ＰＮ１２９のベースＢとエミッタＥとを接続する抵抗等
のベース電荷引抜素子である。

表３は本例の論理動作を示すものである。

表　３ ■ まず人力Ｖｒ、ＥＮの両方が”０”レベルの時、ＰＭＯ
８１２２，１２３の両方がオンとなり、ＮＭＯ５ｉ２４
，１２５の両方がオフとなる。したがって第１のＮＰＮ
１２８のベース電位が上昇し、第１のＮＰＮ１２８はオ
ンとなる。このとき、ＮＭＯ８１２４，１２５が共にオ
フとなるので第２のＮＰＮ１２９への電流の供給が止る
とともに、第２のＮＰＮ１２９のベースＢに蓄積された
蓄積電荷が抜取られるので、第２のＮＰＮ１２９は急速
にオフになる。したがって、第１のＮＰＮ１２８の王女
ツタ電流は出力段のＮＭＯ８９６のゲート容量を充電し
出力ＶＭ２は急速に′１”レベルとなる。

人力Ｖｔ　、ＥＮのどちらかが″１”レベルの時、ＰＭ
Ｏ８１２２，１２３のどちらかがオフとなり、ＮＭＯ８
１２４，１２５のどちらかがオンとなる。このとき、Ｐ
ＭＯ８１２２，１２３のうちどちらかがオフとなるので
第１のＮＰＮ１２８への′＠Ｉ流の供給が止まるととも
に、第１のＮＰＮ１２８のベースＢに蓄積された蓄積電
荷が抜取られるので、第１のＮＰＮ１２８は急速にオフ
になる。また、ＮＭＯ８１２４，１２５がオンとなり、
それぞれのドレインＤとソースＳとの間が短絡されるの
で、第２のＮＰＮ１２９のベースＢに＋ｄ出力Ｖ町に１
効続される出力段のＮＭＯＳ　９６のゲートからの電流
と、前述した様な第１のＮＰＮ１２８のベースＢに蓄積
された蓄積電荷の電流とが共に供給され、第２のＮＰＮ
１２９は急速にオンとなる。したがって、出力ＶＭ２は
急速に″０Ｍレベルとなる。

人力Ｖ＋　、ＥＮの両方が＠１ルベルの時、ＰＭＯ８１
２２，１２３の両方がオフとなり、ＮＭＯ５１２４，１
２５の両方がオンとなる。したがって動作は上記と同じ
で出力ＶＭ２は“０＃レベルとなる。

第１７図はバイポーラ・ＭＯ８Ｏ８複合力人力ＮＯＲゲ
ート９４の構成例を示す図である。

第１７図と第１６図の構成例と異なる点は、第１４図と
第１５図との異なる点と同様である。第１点は、ＰＭＯ
８１２３のドレインＤとＮＭＯ８１２４゜１２５のドレ
インとが配線のみによって、ベース電荷引抜素子を介せ
ずに直接に接続されていることであり、第２点は、出力
ＶＭ２と第１のＮ、’ＰＮ１２８のベースＢとの間に、
第１のＮＰＮ１２８のＰ型ベースＢとＮ型エミッタＥと
によって形成されるＰＮ接合の整流方向とは逆の整流方
向を有する一方向性素子であるところのダイオード１１
２が設けられることであシ、第３点は、第２のＮＰＮ１
２９のペースＢに蓄積された蓄積電荷を抜き取るペース
電荷引抜素子として、ドレインＤが第２のＮＰＮ４２９
のペースＢに、ソースＳが接地電位に、ゲ−１−Ｇが第
１ＯＮＰＮ１２８のベースに接続されるＮＭＯ８１１３
を設けたことにあり、それぞれ前述と同様の効果を達成
できる。

第１８図は本発明の他の実施例を示す図である。

図において、１３１はインバータ回路であり、第９図、
第１１図等に示すようなバイポーラ・へ＝ｒｏｓ複合論
理回路で構成される。１３２，１３３はＮＭＯ８）ラン
ジスタであり、ＮＭＯ８１３２はゲートＧとドレインＤ
とが共に電位Ｖｏの電源端子１３４に接続されていて、
８ＭＯ８１３３の負性として作用する。この回路は非反
転バッファ回路として作用し１、その動作は次のとおり
である。いま、人力信号Ｖｒが尚レベルにスイッチする
とインバータ回路１３１の出力ＶＭが低レベルになり、
８ＭＯ８１３３はオフする。したがって、電源１３５か
らＮＭＯ８１３２を通って負荷Ｃｔ、に充電電流が流れ
、出力ｖｏは高レベルにスイッチする。次に、人力Ｖ！
が低レベルにスイッチするとインバータ１３１の出力Ｖ
Ｍが高レベルになり、８ＭＯ８１３３がオンする。した
がって、負荷ＣＬの充電電荷がＮＭＯ８１３３’、ｒ通
って放′区され、出力Ｖ０は低レベルにスイッチする。

第１９図は本発明の他の実施例を示す図である。

図において、１４１はインバータ回路であり、第９図、
第１１図等に示すようなバイポーラ・ＭＯ８複合−理回
路で構成される。１４２はＮＭＯＳトランジスタであり
、そのドレイン電極と電位ｖＣＣの′Ｃ氏源端子１４４
との間に抵抗、リレー、ランプ等の負荷１４３が接続さ
れる。このバッファ回路は、反転の負荷スイッチとして
作用し、人力Ｖ！が高レベルにスイッチするとインバー
タ回路１４１の出力ＶＭが低レベルになりＮＭＯ８１４
２がオフになる。したがって電荷１４３に流れる電流が
遮断される。次に人力Ｖ！が低レベルにスイッチすると
インバータ回路１４１の出力ＶＭが高レベルになりＮＭ
Ｏ８１４２がオンになる。したがって電源端子１４４か
ら負荷１４３に電流が供給される。

第２０図は本発明の他の実施例を示す図である。

図において、１５１は、第９図、第１１図等に示すよう
なバイポーラ・ＭＯ８複合６１市理回路で構成される。

１５２はＰＭＯＳトランジスタであり、そのソースＳは
電位Ｖｃｃの電源端子１５４に接続され、そのドレイン
Ｄと接地電位Ｇ　Ｎ　Ｄとの間に抵抗、リレー、ランプ
等の負荷１５，３が接続される。このバッファ回路は非
反転の負荷スイッチとして作用し、人力信号Ｖｔが高レ
ベルにスイッチするとインバータ回路１５１の出力ＶＭ
が低レベルになりＰＭＯ８１５２がオンする。したがっ
て、電源端子１５４からＰＭＯ８１５２を通して負荷１
５３に電流が供給される。次に人力信号Ｖ！が低レベル
にスイッチするとインバータ回路１５１の出力ＶＭが高
レベルになりＰＭＯ８１５２がオフする。したがって、
負荷１５３に流れる電流が遮断される。

第２１図は本発明の池の実施例を示す図でめり、第１３
図の実施例の応用例である。

第２２図に於いて、２１１はドレインがＰＭＯ８９５の
ゲートＧにゲートがＥＮに、ソースが電源Ｖｃ　ｃ　Ｖ
Ｃ＋＆続されるＰＭＯ８，２１２はドレインがＮＭＯ８
９６のゲートＧに、ゲートＧがＥＮに、ソースＳが接地
電位ＧＮＤに接続されるＰＭＯ８である。

本実施例に於いては、第１３図の実施例にＰＭＯ８２１
１とＮＭＯ８２１２が付加されている。この回路ではＥ
Ｎ信号が高レベルから低レベルに、ＥＮ信号が低レベル
から高レベルにスイッチするとき、ＰＭＯ８２１１，Ｎ
ＭＯ８２１２が共にオンとなり、２ＭＯ８９５のゲート
Ｇの電圧を高レベルにＮＭＯ８９６のゲートを低レベル
に急速にスイッチさせる。したがって、この回路では出
力が高レベル、又は低レベルの活性状態から高インピー
ダンス状態への切換えをよシ高速に行うことができる。

紀２２図は本発明の他の実施例を示す図であ如、第２１
図の実施例の応用例である。

すｇｌ１図に於いて、２１１は、ゲートＧが電位ＥＮの
端子９１に、ソースＳが電源電位Ｖａｃに、ドレインＤ
が２ＭＯ８９５のゲートＧにそれぞれ接続され、ゲート
人力容量が２ＭＯ８９５より小さいＰ、ＭＯＳである。

２１２ｉｄ、ゲートＧが電位Ｅ　Ｎの端子９２に、ソー
スＳが接地電位ＧＮＤに、ドレインＤがＮＭＯＳ　９６
のゲートＧにそれぞれ接続され、ゲート人力容量がＮＭ
Ｏ８９６よシ小さいＮＭＯ８である。また、２１３は２
ＭＯ８９５のドレインＤとＮＭＯ８９６のドレインＤと
の間に設けられるダイオードである。

本実施例に於いては、ＰＭＯ８２１１，ＮＭＯ８２１２
の作用は第２１図の回路と同じである。ダイオード２１
３の働きの−っは′区源電位Ｖｃｃを越える電圧が出力
Ｖｏに印加された場合の逆電流防止であり、他の働きは
レベルシフトによる出力振幅の制限である。出力振幅の
制限によシスイツチング時間と消費′重力を小さくでき
る効果がある。

第２３図は本発明の他の実施例を示す図である。

第２３図に於いて、２３１は２人力ＮＯＲゲートであり
、第１６図及び第１７図等のバイポーラ・ＭＯ８複合論
理回路で構成される。２３２はゲ−４Ｇがバイポーラ・
Ｉシ■ｏｓ複合２人力ＮＣＩゲート２３１の出力に、ド
レインＤが電源電位Ｖｃｃに、ソースＳが出力Ｖｏに接
続され、ゲート人力容丑がＮＭＯ８９６とほぼ等しいＮ
ＭＯ８である。

２３３は、ゲートＧが一位ＥＮの端子９２ＶＣ，ソース
Ｓが接地電位ＧＮＤに、ドレインＤがＰＭＯ８２３２の
ゲートＧに接続され、ゲート人力容量がＰＭＯ８２１２
とほぼ等しいＰＭＯ８である。

本実砲例に於いては出力段がＮＭＯ８２３２，９６で構
成されているためＣＭ　ＯＳ　特有のラッチアップの問
題を回避できる利点がある。また、８ＭＯ８２３３，２
１２はＥＮ信号が低レベルから高レベルにスイッチする
とき急速にオンし、ＮＭＯ８２３２と９６のゲートを低
レベルにスイッチし、出力が高レベル又は低レベルの活
性状態から高インピーダンス状ｊ用への切換えを高速に
行える。

第２４図は本発明の池の実施例を示す図である。

第２４図に於いて、２４１は２人力ＮＣＩゲートでおり
、周知のＣＭＯ８論理回路によって構成される。２４２
はＮＰＮバイポーラトランジスタ、２４３はダイオード
でありＸＮＰＮ２４２のベースＢはＣＭＯ８２人力ＮＯ
Ｒゲート２４１の出力に、コレクタＣは電源電位Ｖｃｃ
に接続され、ダイオード２４３はＮＰＮ２４２のエミッ
タＥと出力Ｖｏ　との間に接続される。

本実施例に於いては、ＮＰＮ２４２とダイオード２４３
がＮＭＯ８２３２のドレインＤとソースＳとの間に並列
接続されているため出力ＶＯの立上りを高速化するとと
もに出力Ｖ（ｌの高レベルを改善することができる。

なお、本発明の実施例では出力段へ（０Ｓトランジスタ
を駆動する回路として第９図、第１１図。

第１４図、第１５図、第１６図及び第１７図に示す］性
成の１０８人力、バイポーラ出力型のバイポーラ・ＭＯ
８複合論理回路を使用したが、該回路及び本発明は当業
者において種々の変形が容易である。

例えば、第１４図、第１５図、第１６図及び第１７図で
は、２人力ＮＡＮＤゲート、２人力ＮＯＲゲートを例に
とって説明したが、３人力、４人力・・・・・・等の一
般のに人力ＮＡＮＤゲート、ｋ人力ＮＯＲゲート（ｋ≧
２）でも良い。

１だ、Ｐノ些とＮ型とを逆にしたものも適用でき、さら
に第１と第２のバイポーラトランジスタはＮＰＮとＰＮ
Ｐとが混在しても良い。

捷た、本発明の一実施例に於いては、バイポーラ・ＭＯ
Ｓ複合調理回路としては、インバータ回路、ＮＡＮＤ回
路、ＮＯＲ回路のみを用いて説明したが、これらの回路
の前段に例えばＣＭＯＳトランジスタによる論理ゲート
回路を組合わせて接続すれば、ＡＮＤ回路、ＯＲ回路等
の他の論理ゲート回路や、組合せ論理回路や、フリップ
フロップ、シフトレジスタ、ランチ回路等の順序論理回
路等が構成できることも可能であり、本発明の思想の範
囲に含まれるものである。

〔発明の効果〕

以上の説明で明らかなように、本発明によるバッファ回
路はＭＯ８人力、バイポーラ出力のバイポーラ・Ｍ　０
　Ｓ　＋Ｍ合高論理回路よって構成される駆動段と電荷
蓄積効果のないＭＯＳ）ランジスタで構成される出力段
の２段構成で実現できるため、従来に比べて高速、低消
費電力のスイッチングが可能であり、特に半導体メモリ
１．マイコン、ゲートアレイの出力バッファ回路として
好適である。また、上記以外に感熱ヘッドドライバ、■
ＥＤドライバ、ランプドライバー、リレードライバ等へ
の適用も可能である。

【図面の簡単な説明】

第１図は従来例のＴ　Ｔ　Ｌバッファ回路図、第２図は
従来例のＣＭＯＳバッファ回路図、第３図は第２図のＣ
ＭＯＳバッファ回路の遅延時間特性を示す図、第４図は
第２図のＣＭＯＳバッファ回路の消費電力特性を示す図
、第５図は従来例のＣＭＯＳ多段バッファ回路図、第６
図は本発明の基本概念を示す図、第７図は第６図の駆動
段の遅延特性を示す図、第８図は本発明の一実施し０を
示す図、第９図及び第１１図は第８図に用いられるバイ
ポーラ・ＭＯＳ複合インバータ回路の一構成例を示す図
、第１０図は第９図を半導体基体に集積化した場合の概
略断面図、第１２図は第８図の一実施１ＺＩＪの遅延時
間特性を示す図、第１３図は本発明の他の笑施し０を示
す図、第１４図及び第１５図は第１３図に用いられるバ
イポーラ・Ｍ　０　Ｓ被合２人力ＮＡＮＤゲートの一構
成例を示す図、第１６図及び第１７図は第１３図に用い
られるバイポーラ・ｈ４０８複合２人力ＮＯＲゲートの
一構成しリを示す図、第１８図から第２４図は本発明の
他を実施例を示す図である。 ５１．６１，９３，９４，１３１．ｔ４ｘ、１５ｔ。 ２３１・・・バイポーラ・ＭＯＳ複合論理回路、６２゜
６３．９５，９６，１３３，１４２，１５２゜２３２．
２４３・・・ＭＯＳ）ランジスタ。 代理人　弁理士　渦橋明夫 第　１　閉 第　２　図 第　３　ｌ す廻　イ可Ａ≧ダｖ　（ＰＦ） 第　４　図 ｔヒ、ｆ：ｔ（ｎｓ） 第　５　図 第６　関　第　、関 第１Ｉ図 ４２ （ｌ 負荷喜量（Ｐ　Ｆ　） 第１３図 Ｓ 補　！４　図 多色　ｌｂ　国 第　１’７　図 第　１８　置 第　！９　図 部　２１　５ 第　２２　図

Claims (1)

1. 【特許請求の範囲】 １、　出力段と該出力段を駆動する駆動段とを有するバ
   ッファ回路に於いて、上記駆動段をＭＯ８入力、バイポ
   ーラ出力で、ＭｏＳ論理回路と同−論理機能を有するバ
   イポーラ・ＭＯ８複合論理回路で構成し、上記出力段を
   上記バイポーラ・ＭＯ８複合論理回路の出力にゲートが
   接続されるＭＯＳトランジスタで構成することを特徴と
   するバッファ回路。 ２、特許請求の範囲第１項に於いて、上記出力段のＭＯ
   Ｓトランジスタのゲート入力容量は、上記Ｍｌ＜　励段
   のＭＯＳトランジスタのゲー　ト入力容量よりも大きい
   ことを特徴とするバッファ回路。 ３　特許請求の範囲第１項に於いて、上記バイポーラ・
   ＭＯ８複合論理回路は、一方導電型のコレクタが第１の
   固定電位に、一方導電型のエミッタが出力に接続される
   第１のバイポーラトランジスタと、一方導電型のコレク
   タが上記出力に、一方導電型のエミッタが第２の固定電
   位に接続される第２のバイポーラトランジスタと、ゲー
   トが入力に、ソース及びドレインがそれぞれ上記第１の
   バイポーラトランジスタのコレクタと他方導電型のベー
   スとに接続される他方導電型ＭＯ８）ランジスタと、ゲ
   ートが上記入力に、ドレイン及びソースがそれぞれ上記
   第２のバイポーラトランジスタのコレクタと他方導電型
   のベースとに接続される一方導電型ＭＯ８）ランジスタ
   と、上記第１のバイポーラトランジスタのベースに接続
   される第１のベース電荷引抜素子と、上記第２のＮＰＮ
   バイポーラトランジスタのベースとエミッタとを接続す
   る第２のペース電荷引抜素子と、を具備することを特徴
   とするバッファ回路。 ４　特許請求の範囲第３項に於いて、第１のペース電荷
   引抜素子は、上記第１のバイポーラトランジスタのベー
   スと上記一方導電型Ｍ’Ｏ８）ランジスタのドレインと
   に接続されることを特徴とするバッファ回路。 ５、特許請求の範囲第３項に於いて、第１のべ一スミ荷
   引抜素子は、上記第１のバイポーラトラン。 ジスタのベースと上記第２の固定電位とに接続されるこ
   とを特徴とするバッファ回路。 ６、特許請求の範囲第１項に於いて、上記ノ（イボーラ
   ・ＭＯ８複合論理回路は、一方導電型のコレクタが第１
   の固定電位に、一方導電型のエミッタが出力に接続され
   る第１のバイポーラトランジスタと、一方導電型のコレ
   クタが上記出力に、一方導電型のエミッタが第２の固定
   電位に接続される第２のバイポーラトランジスタと、ｋ
   個（ｋ≧２）の入力と、各ゲートがそれぞれ異なる上記
   入力に、谷ソース及び各ドレインが上記第１のバイポー
   ラトランジスタのコレクタと他方導電型のベースとの間
   に並列にそれぞれ接続されるに個の他方導電型ＭＯ８）
   ランジスタと、各ゲートがそれぞれ異なる上記入力に、
   各ドレイン及び各ソースが上記第２のバイポーラトラン
   ジスタのコレクタと他方４　電型（Ｄベースとの間に直
   列にそれぞれ接続されるに個の一方導′亀型ＭＯＳトラ
   ンジスタと、上記に個の他方導電型ＭＯ８）ランジスタ
   のドレインと上記ｋ　（（６ｉの一方導電型ＭＯＳトラ
   ンジスタのうちの一つのドレインとを接続する第１のベ
   ース電荷引抜素子と、上記第２のバイポーラトランジス
   タのベースとエミッタとを接続する第２のベース電荷引
   抜素子と、を具備することを特徴とするバッファ回路。 ７、特許請求の範囲第６項に於いて、上記バイポーラ・
   ＭＯ８複合論理回路は、一方導電型のコレクタが第１の
   固定電位に、一方導電型のエミッタが出力に接続される
   第１のバイポーラトランジスタと、一方導電型のコレク
   タが上記出力に、一方専′￥Ｍ、型のエミッタが第２の
   固定電位に接続される第２のバイポーラトランジスタと
   、ｋ個（ｋ≧２）の入力と、各ゲートがそれぞれ異なる
   上記入力に、各ソース及び各ドレインが上記第１のバイ
   ポーラトランジスタのコレクタと他方導電型のベースと
   の間に直列にそれぞれ接続されるに個の他方導電型ＭＯ
   ８）ランジスタと、各ゲートがそれぞれ異なる上記入力
   に各ドレイン及び各ソースが上記第２のバイポーラトラ
   ンジスタのコレクタと他方導電型のベースとの間に並列
   にそれぞれ接続されるに個の一方導電型ｆＶＩＯ８）ラ
   ンジスタと、上記に個の他方導′屯型ＭＯＳトランジス
   タのうちの一つのドレインと上記に個の一方導電型ＭＯ
   Ｓトランジスタのドレインとを接続する第１のベース電
   荷引抜素子と、上記第２のバイポーラトランジスタのベ
   ースとエミッタとを接続する第２のベース電荷引抜素子
   と、を具備することを特徴とするノ（２７７回路。 ８、特許請求の範囲第６項または第７項に於いて、上記
   出力と上記第１のバイポーラトランジスタのベースとの
   間に、上記第１のバイポーラトランジスタのベースとエ
   ミッタとによって形成されるＰＮ接合の整流方向とは逆
   の整流方向を有する一方向性素子を具備することを特徴
   とする）くソファ回路。 ９、特許請求の範囲第８項に於いて、上記一方向性素子
   はダイオードであることを特徴とするノ（ソファ回路。 １Ｏ１特許請求の範囲第６項または第７項に於いて、上
   記第１のベース電荷引抜素子は抵抗であることを特徴と
   するバッファ回路。 １１、特許請求の範囲第６項または第７項に於いて、上
   記第１のベース電荷引抜素子は配線であることを特徴と
   するバッファ回路。 １２、特許請求の範囲第６項または第７項に於いて、上
   記第２のベース電荷引抜素子は抵抗であることを特徴と
   するバッファ回路。 １３、特許請求の範囲第６項または第７項に於いて、」
   ―記第２のベース電荷引抜素子は、ドレインが上記第２
   のバイポーラトランジスタのベースに、ソースが上記第
   ２の固定電位に、ゲートが上記第１のバイポーラトラン
   ジスタのベースに接続される他の一方導電型ＭＯ８）ラ
   ンジスタであるこトラ特徴とするバッファ回路。