JPH0531965B2 - - Google Patents

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JPH0531965B2
JPH0531965B2 JP61227254A JP22725486A JPH0531965B2 JP H0531965 B2 JPH0531965 B2 JP H0531965B2 JP 61227254 A JP61227254 A JP 61227254A JP 22725486 A JP22725486 A JP 22725486A JP H0531965 B2 JPH0531965 B2 JP H0531965B2
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transistor
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signal
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Fujio Masuoka
Kyobumi Ochii
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Toshiba Corp
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Tokyo Shibaura Electric Co Ltd
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
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    • H03K19/001—Arrangements for reducing power consumption in bipolar transistor circuits
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    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]

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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は出力段にバイポーラトランジスタを
使用したCMOS型の論理回路に関する。
（従来の技術） Ｐチヤネル及びＮチヤネルのMOSトランジス
タを用いて構成されるCMOS論理回路は消費電
流が少ないという特徴を持つ反面、集積化したと
きのチツプサイズを大きくすることなしに負荷回
路に対する電流駆動能力を大きくすることがむず
かしいという問題がある。このため、最近では、
回路のほとんどの部分をMOSトランジスタで構
成し、負荷回路を直接駆動する出力段にのみバイ
ポーラトランジスタを使用するようにしたいわゆ
るBi／MOS構成の論理回路が出現している。
第７図はこのようなBi／MOS論理回路の基本
である従来のインバータの構成を示す回路図であ
る。この回路では、入力端子３１の信号Vinに基
づきＰチヤネルMOSトランジスタ３２及びＮチ
ヤネルMOSトランジスタ３３で論理動作を行な
わせ、NPN型のバイポーラトランジスタ３４，
３５で出力端子３６を大きな電流で充電もしくは
放電して出力信号Voutを設定する。すなわち、
入力信号Vinが“Ｌ”レベルのときにはＰチヤネ
ルMOSトランジスタ３２がオンし、電源VDDから
バイポーラトランジスタ３４に対してベース電流
が供給される。これによりトランジスタ３４がオ
ンし、このトランジスタ３４を介して大きな電流
で出力端子３６が“Ｈ”レベルに充電される。他
方、入力信号Vinが“Ｈ”レベルに変化したとき
にはＮチヤネルMOSトランジスタ３３がオンし、
いままで“Ｈ”レベルに充電されていた出力端子
３６からトランジスタ３５に対してベース電流が
供給される。これによりトランジスタ３５がオン
し、このトランジスタ３５を介して大きな電流で
出力端子３６が“Ｌ”レベルに放電される。
このようにして第７図の回路では、大きな電流
で出力端子の充、放電が行なわれるために負荷駆
動能力が高められている。しかも、MOSトラン
ジスタに比べバイポーラトランジスタは素子面積
が小さくても大きな電流を流すことができるた
め、集積化した際のチツプサイズの縮小化が可能
である。
しかしながら第７図の従来回路では、出力段に
バイポーラトランジスタを設けたことにより電源
VDDとアースとの間に新たな貫通電流が発生し、
消費電流が増加とする問題がある。
第８図は上記第７図回路の寄生容量を含めた等
価回路図である。図において、CPDはＰチヤネル
MOSトランジスタ３２のドレイン容量、CND及び
CNSはＮチヤネルMOSトランジスタ３３のドレイ
ン及びソース容量、CCB及びCBEはバイポーラトラ
ンジスタ３４及び３５のコレクタ、ベース間容量
とベース、エミツタ間容量、CSUBは出力端子３６
とこの回路を集積化した際に使用される半導体基
板との間の容量、CLは出力端子３６とアースと
の間に存在する負荷容量であり、IPD Ｐチヤネ
ルMOSトランジスタ３２のドレイン電流、INDは
ＮチヤネルMOSトランジスタ３３のドレイン電
流である。
この等価回路において、出力信号Voutが“Ｌ”
レベルから“Ｈ”レベルに立上がるときの信号伝
播遅延時間ｔ（PDH）は次の式で与えられる。
ｔ（PDH）＝VBE（CCB＋CCE＋CPD）／IPD＋VOH（CCB＋CP
D）／IPD＋VOH（CL＋CSUB＋CND＋β・CCB）／β・IPD…
…(1) ただし、上記１式において、VOHは“Ｈ”レ
ベル電位であり、βはバイポーラトランジスタの
電流増幅率である。ここで、１式右辺の第１項は
トランジスタ３４のベース電位をVBEまで充電す
るのに必要な時間であり、第２項はトランジスタ
３４のベース電位をVBEからVBE＋VOHまで充電
するのに必要な時間であり、さらに第３項は出力
端子３６の電位をVOHまで充電するのに必要な
時間である。
ここで、上記１式を定数を用いて簡単化する
と、次の第２式のようになる。
ｔ（PDH）＝t1＋１／Ｂ・VOH／IPD・CL……(2) 他方、出力信号Voutが“Ｈ”レベルから“Ｌ”
レベルに下がるときの信号伝播遅延時間 ｔ（PDL）は次の式で与えられる。
ｔ（PDL）＝VBE（CCB＋CBE＋CNS）／IND＋（VOH−CCB）
・CCB／IND＋VOH（CL＋CSUB＋CND＋β（CCB＋CPD））／
β・IND……(3) ここで、３式右辺の第１項はトランジスタ３５
のベース電位をVBEまで充電するのに必要な時間
であり、第２項はトランジスタ３５のベース電位
をVBEからVBE＋VOHまで充電するのに必要な時
間であり、さらに第３項は出力端子３６をアース
電位まで放電するのに必要な時間である。
ここで、上記３式を定数を用いて簡単化する
と、次の第４式のようになる。
ｔ（PDL）＝t1′＋１／β・VOH／IND・CL ……(4) 上記第２式及び第４式から明らかなように、出
力端子３６の充電及び放電時、負荷容量CLに関
する遅延時間は従来のCMOSインバータよりも
ほぼ１／β倍だけ短縮化される。
第９図は通常のCMOSインバータとBi／MOS
構成のインバータそれぞれの、負荷容量CL（pF）
と遅延時間Ｄ（nS）との関係を示す特性図であ
り、特性曲線ａはBi／MOS構成のもの、特性曲
線ｂは通常のCMOSインバータのものである。
図から明らかなように、負荷容量CLの値が0.5
（pF）程度以上の領域において、Bi／MOS構成
のインバータは通常のCMOSインバータよりも
遅延時間が短くなつている。
ところで、第１式におけるβCCB、第３式におけ
るβ（CCB＋CPD）はそれぞれバイポーラトランジ
スタのミラー効果による漏れ電流成分を表わす項
である。そして、第７図の論理回路ではこの漏れ
電流成分がスイツチング時に貫通電流として消費
される。すなわち、これは例えば、出力端子３６
が“Ｈ”レベルの状態のときにトランジスタ３５
がオンして“Ｌ”レベルに放電されるとき、寄生
容量CBE及びCPDに予め蓄えられている電荷に対す
る放電経路が存在しない。このため、出力端子３
６の“Ｌ”レベルへの放電開始後にトランジスタ
３４のエミツタ電位が低下し、トランジスタ３４
のベース、エミツタ間電圧がこのトランジスタが
オンするような値に達した後にベース電流が流れ
る。そして、このベース電流がβ倍されたものが
トランジスタ３４にコレクタ電流として流れる。
従つて、出力信号Voutが“Ｈ”レベルから“Ｌ”
レベルに下がるときにはトランジスタ３４，３５
が共にオンし、これにより電流VDDとアース間に
貫通電流が流れる。これと同様に、出力信号
Voutが“Ｌ”レベルから“Ｈ”レベルに立上が
るときにもトランジスタ３４，３５が共にオン
し、これにより電源VDDとアース間に貫通電流が
流れる。
このように、上記第７図のインバータでは遅延
時間の短縮化を図ることができるが、新たにトラ
ンジスタ３４，３５のスイツチング時に貫通電流
が流れ、これが消費電流の増加をもたらすことに
なる。このため、第７図の回路は実用的には問題
がある。
そこで、さらに従来では種々の改良された論理
回路が提案されている。これら改良されたBi／
MOS構成の従来のインバータを第１０図ないし
第１５図の回路図に示す。これらのインバータで
改良された点は、バイポーラトランジスタにおけ
る漏れ電流をなくすため、トランジスタ３４，３
５のベースに対してバイパス電流経路を設け、前
記寄生容量CBE，CPDに蓄えられている電荷を放電
させるようにしたことにある。そして、第１０図
の回路ではこのバイパス電流経路を抵抗３７，３
８で実現しており、また第１１図の回路では抵抗
３７，３８の代わりに、ゲートが電源VDDに共通
に接続された２個のＮチヤネルMOSトランジス
タ３９，４０で実現している。さらに、第１２図
の回路では、上記第１１図のトランジスタ３９の
ゲートを入力端子３１に、トランジスタ４０のゲ
ートを出力端子３６にそれぞれ接続することによ
り、両トランジスタを必要なときにのみスイツチ
ングさせるようにしている。第１３図の回路で
は、上記第１２図回路のトランジスタ４０のゲー
トをトランジスタ３４のベースに接続し、このト
ランジスタ４０をトランジスタ３４のベースノー
ドの電位でスイツチングさせるようにしたもので
ある。第１４図の回路では上記トランジスタ３９
によるバイパス電流経路をトランジスタ３５のベ
ースとしたものである。また、第１５図の回路で
は第１４図回路のＮチヤネルMOSトランジスタ
３９，４０に加え、ゲートが入力端子３１に、ド
レインが電源VDDに、ソースがトランジスタ３５
のベースに、それぞれ接続されたＮチヤネル
MOSトランジスタ４１を設け、トランジスタ３
５のベース電流を電源VDDからも供給することに
より、トランジスタ３４がオンしたときの出力端
子３６の放電速度を速めるようにしたものであ
る。
しかしながら、第１０図ないし第１４図の回路
の場合にはそれぞれ、出力信号Voutを“Ｈ”レ
ベルから“Ｌ”レベルに放電させるときに、トラ
ンジスタ３５のコレクタ、ベース間が、オン状態
のＮチヤネルMOSトランジスタ３３を介して接
続されるために、出力端子３６が放電されて信号
Voutが“Ｌ”レベルに近付いてくると、トラン
ジスタ３５のベース電流が減少する。これによ
り、出力端子３６の放電が抑制され、Voutの立
ち下がり波形が悪化するという問題がある。他
方、第１５図の回路の場合には、トランジスタ３
６のベース電流をトランジスタ４１により電源
VDDからも供給することができるためにVoutの立
ち下がりの悪化は生じないが、反面、Voutが
“Ｌ”レベルに放電された後もトランジスタ４１
が電流を供給し続けるために、トランジスタ３５
が飽和領域に入り、逆エミツタ電流が出力端子３
６に流れ込み、Voutの電位がアース電位以上に
なつてしまう。このため、この第１５図回路も実
用上、問題がある。
（発明が解決しようとする問題点） このように、出力段にバイポーラトランジスタ
が設けられた従来の論理回路では、バイポーラト
ランジスタを設けたことにより消費電流が増加
し、さらにこの消費電流の増加を防止する対策が
なされたものでは出力波形、特に立ち下がり時の
波形が悪化するという問題があり、他の対策がな
されたものでは出力波形は悪化はしないが出力端
子の電位が浮くという問題がある。
この発明は上記のような事情を考慮してなされ
たものであり、その目的は出力波形の悪化や出力
端子の電位が浮くという問題を除去することがで
きる論理回路を提供することにある。
［発明の構成］ （問題点を解決するための手段） この発明の論理回路は、信号入力端子及び信号
出力端子と、コレクタ・エミツタ間が上記信号出
力端子と接地電位との間に挿入され、上記信号出
力端子を放電する放電用のバイポーラトランジス
タと、ソース・ドレインの一端が上記信号出力端
子に接続され、上記信号入力端子の信号で導通制
御される第１のMOSトランジスタと、ソース・
ドレイン間が上記第１のMOSトランジスタのソ
ース・ドレインの他端と上記バイポーラトランジ
スタのベースとの間に挿入され、上記信号入力端
子の信号で導通制御される上記第１のMOSトラ
ンジスタと同一極性の第２のMOSトランジスタ
と、ソース・ドレイン間が上記第１のMOSトラ
ンジスタのソース・ドレインの他端と電源電位と
の間に挿入され、上記信号出力端子の信号で導通
制御される上記第１のMOSトランジスタと同一
極性の第３のMOSトランジスタとから構成され
ている。
（作用） この発明の論理回路では、出力端子をバイポー
ラトランジスタで放電する際に、出力端子の信号
がゲートに供給されるMOSトランジスタにより
上記バイポーラトランジスタのベース電流の一部
を電源から供給するようにしている。
（実施例） 以下、図面を参照してこの発明の実施例を説明
する。
第１図はこの発明に係る論理回路をインバータ
に実施にした、この第１の実施例の構成を示す回
路図である。図において、１１は入力信号Vinが
与えられる入力端子、１２は信号Voutが出力さ
れる出力端子、１３はNPN型のバイポーラトラ
ンジスタ１４，１５からなる出力部、１６はＰチ
ヤネルMOSトランジスタ１７及びＮチヤネル
MOSトランジスタ１８で構成され、入力信号
Vinに基づき上記トランジスタ１４，１５の各ベ
ースに供給すべき信号を発生する論理部である。
上記出力部１３内の一方のトランジスタ１４の
コレクタは電源VDDに、エミツタは出力端子１２
にそれぞれ接続されている。また、他方のトラン
ジスタ１５のコレクタは出力端子１２に、エミツ
タはアースにそれぞれ接続されている。
上記論理部１６内のＰチヤネルMOSトランジ
スタ１７のソースは電源VDDに、ドレインは上記
一方のトランジスタ１４のベースにそれぞれ接続
され、ゲートは入力端子１１に接続されている。
論理部１６内のＮチヤネルMOSトランジスタ１
８のソースはトランジスタ１５のベースに接続さ
れ、ゲートは入力端子１１に接続されている。
さらに、この実施例回路では２個のＮチヤネル
MOSトランジスタ１９，２０が設けられ、この
うち一方のトランジスタ１９のドレインは出力端
子１２に、ソースは論理部１６内のトランジスタ
１８のドレインにそれぞれ接続され、ゲートは入
力端子１１に接続されている。他方のトランジス
タ２０のドレインは電源VDDに、ソースは論理部
１６内のトランジスタ１８のドレインにそれぞれ
接続され、ゲートは出力端子１２に接続されてい
る。
次に上記のような構成の回路の動作を説明す
る。
まず、出力信号Voutが“Ｈ”レベル状態のと
きに入力信号Vinが“Ｈ”レベルになつたする。
これにより、トランジスタ１８及びトランジスタ
１９がオンし、出力端子１２の“Ｈ”レベルの信
号Voutにより出力部１３内のトランジスタ１５
にベース電流が供給される。従つて、このトラン
ジスタ１５がオンし、出力端子１２の放電が開始
される。この放電の開始直後では、出力端子１２
の信号VoutはＮチヤネルMOSトランジスタの閾
値以上の電圧になつているので、トランジスタ２
０もオンする。従つて、出力部１６内のトランジ
スタ１８がオンして出力端子１２の放電を行なう
とき、このトランジスタ２０を介して電源VDDか
らトランジスタ１５に対してベース電流が供給さ
れる。この結果、出力端子１２の放電が急速に行
なわれ、出力信号Voutの立ち下がり波形を急峻
にすることができる。
次に、信号Voutがアース電位に近付き、Ｎチ
ヤネルMOSトランジスタの閾値以下の電位にな
ると、トランジスタ２０がオフする。これによ
り、電源VDDからのトランジスタ１５に対するベ
ース電流が供給されなくなる。そして、この場合
にはトランジスタ１９，２０を介してのみトラン
ジスタ１５にベース電流が供給され、予め急速に
アース電位まで低下した信号Voutがよりアース
電位に近付く。
他方、出力信号Voutが“Ｌ”レベル状態のと
きに入力信号Vinが“Ｌ”レベルになると、論理
部１６内のトランジスタ１７がオンし、このトラ
ンジスタ１７を介して出力部１３内のトランジス
タ１４にベース電流が供給され、トランジスタ１
４がオンする。そして、このトランジスタ１４を
介して電源VDDにより出力信号Voutの充電が行な
われる。ここで、トランジスタ２０は出力信号
Voutが閾値電圧以上になるとオンするが、論理
部１６内のトランジスタ１８が入力信号Vinによ
りオフ状態のままにされているため、出力端子１
２が放電されることはなく、またトランジスタ２
０に無駄な電流が流れることもない。
このように上記実施例の論理回路では、従来で
問題になつていた出力波形、特に立ち下がり波形
の悪化を防止することができる。また、出力端子
１２の電位Voutがアース電位から浮くこともな
い。
第２図はこの発明に係る論理回路をインバータ
に実施にした、この第２の実施例の構成を示す回
路図である。この実施例回路は上記第１図の実施
例回路でトランジスタ１４と１５がスイツチング
動作する際に生じる貫通電流の発生を防止するた
め、第１図回路に対して前記第１０図回路と同様
な抵抗３７，３８を設けるようにしたものであ
る。すなわち、トランジスタ１４のベースと出力
端子１２との間に挿入された抵抗３７は、出力端
子１２をトランジスタ１５で放電する際にトラン
ジスタ１４のベースノードに蓄積された電荷を出
力端子１２に放電させることによりトランジスタ
１４がオン状態とならないようにするものであ
る。また、トランジスタ１５のベースとアースと
の間に挿入された抵抗３８は、出力端子１２をト
ランジスタ１４で充電する際にトランジスタ１５
のベースノードに蓄積された電荷をアースに放電
させることによりトランジスタ１５がオン状態と
ならないようにするものである。
従つて、この実施例回路では、出力波形の悪化
を防止することができると共にスイツチング時に
おける貫通電流の発生も防止でき、消費電流の増
加を押さえることができる。
第３図はこの発明の第３の実施例の構成を示す
回路図である。この実施例回路は上記第２図の実
施例回路と同様に出力波形の悪化を防止すると共
にスイツチング時における貫通電流の発生をも防
止するようにしたものであり、上記第２図の実施
例の抵抗３７，３８の代わりに、第１図回路に対
して前記第１１図と同様にゲートが電源VDDに共
通に接続されたＮチヤネルMOSトランジスタ３
９，４０を設けるようにしたものである。
第４図はこの発明の第４の実施例の構成を示す
回路図である。この実施例回路は上記第２図の実
施例回路と同様に出力波形の悪化を防止すると共
にスイツチング時における貫通電流の発生をも防
止するようにしたものであり、上記第２図の実施
例の抵抗３７，３８の代わりに、第１図回路に対
して前記第１２図と同様にＮチヤネルMOSトラ
ンジスタ３９，４０を設けるようにしたものであ
る。
第５図はこの発明の第５の実施例の構成を示す
回路図である。この実施例回路は上記第２図の実
施例回路と同様に出力波形の悪化を防止すると共
にスイツチング時における貫通電流の発生をも防
止するようにしたものであり、上記第２図の実施
例の抵抗３７，３８の代わりに、第１図回路に対
して前記第１３図と同様のＮチヤネルMOSトラ
ンジスタ３９，４０を設けるようにしたものであ
る。
第６図はこの発明の第６の実施例の構成を示す
回路図である。この実施例回路は上記第２図の実
施例回路と同様に出力波形の悪化を防止すると共
にスイツチング時における貫通電流の発生をも防
止するようにしたものであり、第１図回路に対し
て前記第１４図と同様のＮチヤネルMOSトラン
ジスタ３９，４０を設けるようにしたものであ
る。
なお、この発明は上記実施例に限定されるもの
ではなく種々の変形が可能であることはいうまで
もない。例えば上記各実施例ではこの発明を論理
回路の基本であるインバータに実施した場合につ
いて説明したが、これは入力端子を二つ以上持つ
アンド論理回路、オア論理回路、ナンド論理回
路、ノア論理回路やその他特殊な論理を持つ種々
の論理回路に実施が可能であることはいうまでも
なく、このような種々の論理回路にこの発明を実
施する場合には論理部１６をその論理回路に適合
するように構成すればよい。
［発明の効果］ 以上説明したようにこの発明によれば、出力波
形の悪化や出力端子の電位が浮くという問題を除
去することができる論理回路を提供することがで
きる。
【図面の簡単な説明】
第１図はこの発明の第１の実施例の構成を示す
回路図、第２図ないし第６図はそれぞれこの発明
の異なる実施例の構成を示す回路図、第７図は従
来回路の回路図、第８図は第７図の従来回路の等
価回路図、第９図は特性図、第１０図ないし第１
５図はそれぞれ上記とは異なる従来回路の回路図
である。 １１……入力端子、１２……出力端子、１３…
…出力部、１４，１５……NPN型のバイポーラ
トランジスタ、１６……論理部、１７……Ｐチヤ
ネルMOSトランジスタ、１８，１９，２０，３
９，４０……ＮチヤネルMOSトランジスタ、３
７，３８……抵抗。

Claims (1)

  1. 【特許請求の範囲】 １ 信号入力端子及び信号出力端子と、 コレクタ・エミツタ間が上記信号出力端子と接
    地電位との間に挿入され、上記信号出力端子を放
    電する放電用のバイポーラトランジスタと、 ソース・ドレインの一端が上記信号出力端子に
    接続され、上記信号入力端子の信号で導通制御さ
    れる第１のMOSトランジスタと、 ソース・ドレイン間が上記第１のMOSトラン
    ジスタのソース・ドレインの他端と上記バイポー
    ラトランジスタのベースとの間に挿入され、上記
    信号入力端子の信号で導通制御される上記第１の
    MOSトランジスタと同一極性の第２のMOSトラ
    ンジスタと、 ソース・ドレイン間が上記第１のMOSトラン
    ジスタのソース・ドレインの他端と電源電位との
    間に挿入され、上記信号出力端子の信号で導通制
    御される上記第１のMOSトランジスタと同一極
    性の第３のMOSトランジスタと を具備したことを特徴とする論理回路。
JP61227254A 1986-09-26 1986-09-26 論理回路 Granted JPS6382122A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP61227254A JPS6382122A (ja) 1986-09-26 1986-09-26 論理回路
EP87113350A EP0261528B1 (en) 1986-09-26 1987-09-11 A logic circuit
DE8787113350T DE3769564D1 (de) 1986-09-26 1987-09-11 Logische schaltung.
US07/095,263 US4779014A (en) 1986-09-26 1987-09-11 BiCMOS logic circuit with additional drive to the pull-down bipolar output transistor

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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910002967B1 (ko) * 1986-12-12 1991-05-11 가부시끼가이샤 히다찌세이사꾸쇼 바이폴라 트랜지스터와 mos 트랜지스터를 조합한 반도체 집적회로
US4825101A (en) * 1988-02-11 1989-04-25 Advanced Micro Devices, Inc. Full-level, fast CMOS output buffer
US5030860A (en) * 1988-02-16 1991-07-09 Texas Instruments Incorporated Darlington BiCMOS driver circuit
JP2550138B2 (ja) * 1988-03-18 1996-11-06 株式会社日立製作所 バイポーラトランジスタと電界効果トランジスタとを有する半導体集積回路装置
JP2538986B2 (ja) * 1988-05-23 1996-10-02 株式会社東芝 論理回路
DE3824694A1 (de) * 1988-07-20 1990-02-01 Fraunhofer Ges Forschung Halbleiterschaltung fuer schnelle schaltvorgaenge
US5043601A (en) * 1988-08-26 1991-08-27 U.S. Philips Corporation Wide-band amplifier useful for squarewave signals
JP2696991B2 (ja) * 1988-09-26 1998-01-14 日本電気株式会社 ＢｉＣＭＯＳ論理回路
DE68925950T2 (de) * 1988-12-20 1996-07-25 Texas Instruments Inc Hochgeschwindigkeits-EPAL-Leseverstärker
US4980578A (en) * 1988-12-20 1990-12-25 Texas Instruments Incorporated Fast sense amplifier
US4933574A (en) * 1989-01-30 1990-06-12 Integrated Device Technology, Inc. BiCMOS output driver
JP2865256B2 (ja) * 1989-03-02 1999-03-08 株式会社日立製作所 バイポーラ・ｍｏｓ論理回路
DE3941840A1 (de) * 1989-03-21 1991-01-24 Fraunhofer Ges Forschung Schaltung
DE3909282A1 (de) * 1989-03-21 1990-10-11 Fraunhofer Ges Forschung Fet-ttl-interfaceschaltung
US4970414A (en) * 1989-07-07 1990-11-13 Silicon Connections Corporation TTL-level-output interface circuit
DE69023456T2 (de) * 1989-10-30 1996-06-20 Ibm Bitdekodierungsschema für Speichermatrizen.
US5022010A (en) * 1989-10-30 1991-06-04 International Business Machines Corporation Word decoder for a memory array
JPH03231455A (ja) * 1990-02-07 1991-10-15 Toshiba Corp 半導体集積回路
IT1239988B (it) * 1990-03-30 1993-11-27 Sgs Thomson Microelectronics Stadio d'uscita dati,del tipo cosiddetto buffer,a ridotto rumore e per circuiti logici di tipo cmos
KR930004353B1 (ko) * 1990-04-26 1993-05-26 한국전기통신공사 BiCMOS의 제삼상태 출력회로
US5049765A (en) * 1990-06-19 1991-09-17 Intel Corporation BiCMOS noninverting buffer and logic gates
DE69126832T2 (de) * 1990-08-29 1997-11-20 Nippon Electric Co BiCMOS logische Schaltung
JP3095229B2 (ja) * 1990-08-31 2000-10-03 株式会社日立製作所 マイクロプロセッサ及び複合論理回路
US5153464A (en) * 1990-12-14 1992-10-06 Hewlett-Packard Company Bicmos tri-state output buffer
US5128562A (en) * 1990-12-19 1992-07-07 North American Philips Corporation, Signetics Division Memory element with high metastability-immunity
US5077490A (en) * 1991-01-30 1991-12-31 Northern Telecom Limited Schottky-diode emulator for BiCMOS logic circuit
US5283479A (en) * 1991-04-30 1994-02-01 Microunity Systems Engineering, Inc. BiCMOS logic gate having plural linearly operated load FETs
US5191240A (en) * 1991-06-05 1993-03-02 International Business Machines Corporation Bicmos driver circuits with improved low output level
US5118972A (en) * 1991-06-13 1992-06-02 International Business Machines Corporation BiCMOS gate pull-down circuit
JP3087370B2 (ja) * 1991-09-10 2000-09-11 株式会社日立製作所 高速論理回路
US5331593A (en) * 1993-03-03 1994-07-19 Micron Semiconductor, Inc. Read circuit for accessing dynamic random access memories (DRAMS)
DE69411312T2 (de) * 1993-04-19 1999-02-11 Philips Electronics Nv BiCMOS Ausgangstreiberschaltung
SE515490C2 (sv) * 1993-12-03 2001-08-13 Ericsson Telefon Ab L M Signaleringssystem
US5489861A (en) * 1993-12-20 1996-02-06 National Semiconductor Corporation High power, edge controlled output buffer

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3699355A (en) * 1971-03-02 1972-10-17 Rca Corp Gate circuit
JPH0783252B2 (ja) * 1982-07-12 1995-09-06 株式会社日立製作所 半導体集積回路装置
JPS5925423A (ja) * 1982-08-04 1984-02-09 Hitachi Ltd 半導体装置
JPH0693626B2 (ja) * 1983-07-25 1994-11-16 株式会社日立製作所 半導体集積回路装置
JPS60125015A (ja) * 1983-12-12 1985-07-04 Hitachi Ltd インバ−タ回路
JPS60177723A (ja) * 1984-02-24 1985-09-11 Hitachi Ltd 出力回路
US4687954A (en) * 1984-03-06 1987-08-18 Kabushiki Kaisha Toshiba CMOS hysteresis circuit with enable switch or natural transistor
JPH0622326B2 (ja) * 1984-07-09 1994-03-23 株式会社日立製作所 論理ゲート回路
JPS6184112A (ja) * 1984-10-02 1986-04-28 Fujitsu Ltd 論理ゲ−ト回路
US4704548A (en) * 1985-01-31 1987-11-03 Texas Instruments Incorporated High to low transition speed up circuit for TTL-type gates
JPS62221219A (ja) * 1986-03-22 1987-09-29 Toshiba Corp 論理回路

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Publication number Publication date
DE3769564D1 (de) 1991-05-29
US4779014A (en) 1988-10-18
JPS6382122A (ja) 1988-04-12
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EP0261528A1 (en) 1988-03-30

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