JPH07273634A - Ｃｍｏｓドライバ回路 - Google Patents
Ｃｍｏｓドライバ回路Info
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- JPH07273634A JPH07273634A JP6062265A JP6226594A JPH07273634A JP H07273634 A JPH07273634 A JP H07273634A JP 6062265 A JP6062265 A JP 6062265A JP 6226594 A JP6226594 A JP 6226594A JP H07273634 A JPH07273634 A JP H07273634A
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Abstract
(57)【要約】
【目的】 ドライバ回路の出力電圧の変化による消費電
力を低減することである。 【構成】 所定の閾値電圧を有するｎチャネルＦＥＴと
所定の他の閾値電圧を有するｐチャネルＦＥＴとの直列
回路と、前記直列回路のｐチャネルＦＥＴ側端子に基準
電圧を与えるための配線と、前記直列回路のｎチャネル
ＦＥＴ側端子に前記基準電圧に対して正の電源電圧を与
えるための配線と、前記ｎチャネルＦＥＴと前記ｐチャ
ネルＦＥＴのそれぞれの制御端子同士を接続するための
配線とを含む。
力を低減することである。 【構成】 所定の閾値電圧を有するｎチャネルＦＥＴと
所定の他の閾値電圧を有するｐチャネルＦＥＴとの直列
回路と、前記直列回路のｐチャネルＦＥＴ側端子に基準
電圧を与えるための配線と、前記直列回路のｎチャネル
ＦＥＴ側端子に前記基準電圧に対して正の電源電圧を与
えるための配線と、前記ｎチャネルＦＥＴと前記ｐチャ
ネルＦＥＴのそれぞれの制御端子同士を接続するための
配線とを含む。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳドライバ回路
に関する。
に関する。
【０００２】
【従来の技術】従来のＣＭＯＳドライバ回路の例を図２
に示す。図２（Ａ）は、ｐチャネルＭＯＳＦＥＴ（以下
ｐＭＯＳという）１０とｎチャネルＭＯＳＦＥＴ（以下
ｎＭＯＳという）１１とを直列に接続したＣＭＯＳドラ
イバ回路を示す。
に示す。図２（Ａ）は、ｐチャネルＭＯＳＦＥＴ（以下
ｐＭＯＳという）１０とｎチャネルＭＯＳＦＥＴ（以下
ｎＭＯＳという）１１とを直列に接続したＣＭＯＳドラ
イバ回路を示す。
【０００３】ｐＭＯＳ１０のソース端子及びｎＭＯＳ１
１のソース端子は、それぞれ電源電圧ＶDD及び接地電位
ＶSSに接続されている。ｐＭＯＳ１０及びｎＭＯＳ１１
のドレイン端子は、ともに出力端子ＯＵＴ３に接続され
ており、出力信号を形成する。ｐＭＯＳ１０及びｎＭＯ
Ｓ１１のゲート端子は、ともに入力端子ＩＮ３に接続さ
れており、双方のＭＯＳのゲート端子に同一の入力信号
が印加される。
１のソース端子は、それぞれ電源電圧ＶDD及び接地電位
ＶSSに接続されている。ｐＭＯＳ１０及びｎＭＯＳ１１
のドレイン端子は、ともに出力端子ＯＵＴ３に接続され
ており、出力信号を形成する。ｐＭＯＳ１０及びｎＭＯ
Ｓ１１のゲート端子は、ともに入力端子ＩＮ３に接続さ
れており、双方のＭＯＳのゲート端子に同一の入力信号
が印加される。
【０００４】入力信号電圧がＶSSのとき、ｐＭＯＳ１０
がオン状態になりｎＭＯＳ１１がオフ状態になる。出力
端子ＯＵＴ３に接続された負荷容量がｐＭＯＳ１０を通
して充電され、出力端子ＯＵＴ３の電圧がＶDDとなる。
がオン状態になりｎＭＯＳ１１がオフ状態になる。出力
端子ＯＵＴ３に接続された負荷容量がｐＭＯＳ１０を通
して充電され、出力端子ＯＵＴ３の電圧がＶDDとなる。
【０００５】入力信号電圧がＶDDに変化すると、ｐＭＯ
Ｓ１０がオフ状態になり、ｎＭＯＳ１１がオン状態にな
る。出力端子ＯＵＴ３に接続された負荷容量に充電され
ている電荷はｎＭＯＳ１１を通して放電され、出力端子
ＯＵＴ３の電圧はＶSSとなる。
Ｓ１０がオフ状態になり、ｎＭＯＳ１１がオン状態にな
る。出力端子ＯＵＴ３に接続された負荷容量に充電され
ている電荷はｎＭＯＳ１１を通して放電され、出力端子
ＯＵＴ３の電圧はＶSSとなる。
【０００６】図２（Ｂ）は、ディプレッション型ｎＭＯ
Ｓ１２とエンハンスメント型ｎＭＯＳ１３とを直列に接
続したｎＭＯＳドライバ回路を示す。ｎＭＯＳ１２のド
レイン端子及びｎＭＯＳ１３のソース端子は、それぞれ
電源電圧ＶDD及び接地電位ＶSSに接続されている。ｎＭ
ＯＳ１２のソース端子及びｎＭＯＳ１３のドレイン端子
は、ともに出力端子ＯＵＴ４に接続されており、出力信
号を形成する。ｎＭＯＳ１２のゲート端子は自己のソー
ス端子に接続されており、ｎＭＯＳ１３の負荷抵抗とし
て働く。ｎＭＯＳ１３のゲート端子には入力端子ＩＮ４
が接続されており、入力信号が印加される。
Ｓ１２とエンハンスメント型ｎＭＯＳ１３とを直列に接
続したｎＭＯＳドライバ回路を示す。ｎＭＯＳ１２のド
レイン端子及びｎＭＯＳ１３のソース端子は、それぞれ
電源電圧ＶDD及び接地電位ＶSSに接続されている。ｎＭ
ＯＳ１２のソース端子及びｎＭＯＳ１３のドレイン端子
は、ともに出力端子ＯＵＴ４に接続されており、出力信
号を形成する。ｎＭＯＳ１２のゲート端子は自己のソー
ス端子に接続されており、ｎＭＯＳ１３の負荷抵抗とし
て働く。ｎＭＯＳ１３のゲート端子には入力端子ＩＮ４
が接続されており、入力信号が印加される。
【０００７】入力信号電圧がＶSSのとき、ｎＭＯＳ１３
がオフ状態になる。出力端子ＯＵＴ４に接続された負荷
容量がｎＭＯＳ１２を通して充電され、出力端子ＯＵＴ
４の電圧がＶDDとなる。
がオフ状態になる。出力端子ＯＵＴ４に接続された負荷
容量がｎＭＯＳ１２を通して充電され、出力端子ＯＵＴ
４の電圧がＶDDとなる。
【０００８】入力信号電圧がＶDDに変化すると、ｎＭＯ
Ｓ１３がオン状態になる。出力端子ＯＵＴ４に接続され
た負荷容量に充電されている電荷はｎＭＯＳ１３を通し
て放電され、出力端子ＯＵＴ４の電圧はＶSSとなる。
Ｓ１３がオン状態になる。出力端子ＯＵＴ４に接続され
た負荷容量に充電されている電荷はｎＭＯＳ１３を通し
て放電され、出力端子ＯＵＴ４の電圧はＶSSとなる。
【０００９】
【発明が解決しようとする課題】図２に示す従来例で
は、入力信号の振幅がＶDD〜ＶSSの間で変化すると、出
力信号の振幅もＶDD〜ＶSSの間で変化する。このため、
ドライバ回路の負荷容量を電圧ＶDDまで充電、または電
圧ＶSSまで放電する必要がある。
は、入力信号の振幅がＶDD〜ＶSSの間で変化すると、出
力信号の振幅もＶDD〜ＶSSの間で変化する。このため、
ドライバ回路の負荷容量を電圧ＶDDまで充電、または電
圧ＶSSまで放電する必要がある。
【００１０】１回の出力電圧の変化により負荷容量に充
電されるか、または負荷容量から放電される電荷量Ｑ
は、負荷容量のキャパシタンスをＣL 、電圧の変化をＶ
PPとすると、 Ｑ＝ＣL ×ＶPP と表される。
電されるか、または負荷容量から放電される電荷量Ｑ
は、負荷容量のキャパシタンスをＣL 、電圧の変化をＶ
PPとすると、 Ｑ＝ＣL ×ＶPP と表される。
【００１１】動作周波数をｆとすると、単位時間あたり
ｆ回の充電動作と、ｆ回の放電動作が繰り返される。従
って、単位時間当たりに移動する総電荷量、すなわち、
ｎＭＯＳ及びｐＭＯＳを流れる充放電電流ＩDDは、 ＩDD＝ｆ×Ｑ＝ｆ×ＣL ×ＶPP と表される。
ｆ回の充電動作と、ｆ回の放電動作が繰り返される。従
って、単位時間当たりに移動する総電荷量、すなわち、
ｎＭＯＳ及びｐＭＯＳを流れる充放電電流ＩDDは、 ＩDD＝ｆ×Ｑ＝ｆ×ＣL ×ＶPP と表される。
【００１２】すなわち、大きな負荷容量を高い周波数で
駆動すると充放電電流ＩDDが大きくなり、消費電力が増
大する。電子回路、特に電池駆動の携帯用電子回路にお
いては、消費電力をできるだけ低減することが望まれて
いる。
駆動すると充放電電流ＩDDが大きくなり、消費電力が増
大する。電子回路、特に電池駆動の携帯用電子回路にお
いては、消費電力をできるだけ低減することが望まれて
いる。
【００１３】信号の振幅レベルが大きい場合と小さい場
合とで同等の信号伝搬速度を得るためには、振幅レベル
が大きい場合の方が小さい場合よりもレベル変化を急峻
にする必要がある。レベル変化が急峻になると、隣接す
る配線等での影響（クロストーク等）が大きくなり、誤
動作の原因となる。従って、出力信号の振幅レベルは、
誤動作が起こらない範囲でなるべく小さいことが望まし
い。
合とで同等の信号伝搬速度を得るためには、振幅レベル
が大きい場合の方が小さい場合よりもレベル変化を急峻
にする必要がある。レベル変化が急峻になると、隣接す
る配線等での影響（クロストーク等）が大きくなり、誤
動作の原因となる。従って、出力信号の振幅レベルは、
誤動作が起こらない範囲でなるべく小さいことが望まし
い。
【００１４】本発明の目的は、ドライバ回路の出力電圧
の変化による消費電力を低減することである。
の変化による消費電力を低減することである。
【００１５】
【課題を解決するための手段】本発明のドライバ回路
は、所定の閾値電圧を有するｎチャネルＦＥＴと所定の
他の閾値電圧を有するｐチャネルＦＥＴとの直列回路
と、前記直列回路のｐチャネルＦＥＴ側端子に基準電圧
を与えるための配線と、前記直列回路のｎチャネルＦＥ
Ｔ側端子に前記基準電圧に対して正の電源電圧を与える
ための配線と、前記ｎチャネルＦＥＴと前記ｐチャネル
ＦＥＴのそれぞれの制御端子同士を接続するための配線
とを含む。
は、所定の閾値電圧を有するｎチャネルＦＥＴと所定の
他の閾値電圧を有するｐチャネルＦＥＴとの直列回路
と、前記直列回路のｐチャネルＦＥＴ側端子に基準電圧
を与えるための配線と、前記直列回路のｎチャネルＦＥ
Ｔ側端子に前記基準電圧に対して正の電源電圧を与える
ための配線と、前記ｎチャネルＦＥＴと前記ｐチャネル
ＦＥＴのそれぞれの制御端子同士を接続するための配線
とを含む。
【００１６】
【作用】ｎチャネルＦＥＴとｐチャネルＦＥＴの直列回
路のｐチャネルＦＥＴ側端子を基準電圧に、ｎチャネル
ＦＥＴ側端子を基準電圧に対して正の電源電圧に接続す
ることにより、相互接続点側がソースとして機能する。
ｎチャネルＦＥＴの制御端子に電源電圧が印加された場
合に、ｎチャネルＦＥＴとｐチャネルＦＥＴの相互接続
点の電圧、すなわち出力電圧が電源電圧よりもｎチャネ
ルＦＥＴの閾値電圧分低い電圧となった時点でｎチャネ
ルＦＥＴをオフ状態とすることができる。
路のｐチャネルＦＥＴ側端子を基準電圧に、ｎチャネル
ＦＥＴ側端子を基準電圧に対して正の電源電圧に接続す
ることにより、相互接続点側がソースとして機能する。
ｎチャネルＦＥＴの制御端子に電源電圧が印加された場
合に、ｎチャネルＦＥＴとｐチャネルＦＥＴの相互接続
点の電圧、すなわち出力電圧が電源電圧よりもｎチャネ
ルＦＥＴの閾値電圧分低い電圧となった時点でｎチャネ
ルＦＥＴをオフ状態とすることができる。
【００１７】逆に、ｐチャネルＦＥＴの制御端子に基準
電圧が印加された場合に、出力電圧が基準電圧よりもｐ
チャネルＦＥＴの閾値電圧分高い電圧となった時点でｐ
チャネルＦＥＴをオフ状態とすることができる。
電圧が印加された場合に、出力電圧が基準電圧よりもｐ
チャネルＦＥＴの閾値電圧分高い電圧となった時点でｐ
チャネルＦＥＴをオフ状態とすることができる。
【００１８】このように、出力電圧は、基準電圧よりも
ｐチャネルＦＥＴの閾値電圧分高い電圧と電源電圧より
もｎチャネルＦＥＴの閾値電圧分低い電圧との間で変化
する。すなわち、出力電圧の振幅を小さくすることがで
きる。
ｐチャネルＦＥＴの閾値電圧分高い電圧と電源電圧より
もｎチャネルＦＥＴの閾値電圧分低い電圧との間で変化
する。すなわち、出力電圧の振幅を小さくすることがで
きる。
【００１９】出力電圧の振幅を小さくすることにより、
負荷容量に充放電される電荷量を抑制することができ、
消費電力を低減することができる。
負荷容量に充放電される電荷量を抑制することができ、
消費電力を低減することができる。
【００２０】
【実施例】図１を参照して本発明の実施例について説明
する。図１（Ａ）は、本発明の実施例によるドライバ回
路及びレシーバ回路を示す。ドライバ回路は、ｎＭＯＳ
１とｐＭＯＳ２との直列接続により構成されている。ｎ
ＭＯＳ１のドレイン端子は電源電圧ＶDDに接続されてお
り、ソース端子はｐＭＯＳ２のソース端子に接続されて
いる。ｐＭＯＳ２のドレイン端子は接地電位Ｖ SSに接続
されている。
する。図１（Ａ）は、本発明の実施例によるドライバ回
路及びレシーバ回路を示す。ドライバ回路は、ｎＭＯＳ
１とｐＭＯＳ２との直列接続により構成されている。ｎ
ＭＯＳ１のドレイン端子は電源電圧ＶDDに接続されてお
り、ソース端子はｐＭＯＳ２のソース端子に接続されて
いる。ｐＭＯＳ２のドレイン端子は接地電位Ｖ SSに接続
されている。
【００２１】ｎＭＯＳ１及びｐＭＯＳ２のゲート端子に
は、共に入力端子ＩＮ１が接続されており、入力信号が
印加される。ｎＭＯＳ１及びｐＭＯＳ２のソース端子
は、ドライバ回路の出力端子ＯＵＴ１に接続されてお
り、出力端子ＯＵＴ１に出力信号を出力する。
は、共に入力端子ＩＮ１が接続されており、入力信号が
印加される。ｎＭＯＳ１及びｐＭＯＳ２のソース端子
は、ドライバ回路の出力端子ＯＵＴ１に接続されてお
り、出力端子ＯＵＴ１に出力信号を出力する。
【００２２】ｎＭＯＳ１のチャネル領域は接地電位ＶSS
に、ｐＭＯＳ２のチャネル領域は電源電圧ＶDDに接続さ
れている。レシーバ回路は、ｐＭＯＳ４とｎＭＯＳ５と
の直列接続により構成されている。ｐＭＯＳ４のソース
端子は電源電圧ＶDDに接続され、ドレイン端子はｎＭＯ
Ｓ５のドレイン端子に接続されている。ｎＭＯＳ５のソ
ース端子は接地電位ＶSSに接続されている。
に、ｐＭＯＳ２のチャネル領域は電源電圧ＶDDに接続さ
れている。レシーバ回路は、ｐＭＯＳ４とｎＭＯＳ５と
の直列接続により構成されている。ｐＭＯＳ４のソース
端子は電源電圧ＶDDに接続され、ドレイン端子はｎＭＯ
Ｓ５のドレイン端子に接続されている。ｎＭＯＳ５のソ
ース端子は接地電位ＶSSに接続されている。
【００２３】ｐＭＯＳ４及びｎＭＯＳ５のゲート端子に
は、ドライバ回路の出力端子ＯＵＴ１が接続されてお
り、ドライバ回路の出力信号が与えられる。ｐＭＯＳ４
及びｎＭＯＳ５のドレイン端子は、出力端子ＯＵＴ２に
接続され、出力端子ＯＵＴ２に出力信号を供給する。
は、ドライバ回路の出力端子ＯＵＴ１が接続されてお
り、ドライバ回路の出力信号が与えられる。ｐＭＯＳ４
及びｎＭＯＳ５のドレイン端子は、出力端子ＯＵＴ２に
接続され、出力端子ＯＵＴ２に出力信号を供給する。
【００２４】ｐＭＯＳ４のチャネル領域は電源電圧ＶDD
に、ｎＭＯＳ５のチャネル領域は接地電位ＶSSに接続さ
れている。ドライバ回路の出力端子ＯＵＴ１からレシー
バ回路までの配線及びレシーバ回路の入力インピーダン
スの容量成分等を負荷容量３で代表させて表している。
に、ｎＭＯＳ５のチャネル領域は接地電位ＶSSに接続さ
れている。ドライバ回路の出力端子ＯＵＴ１からレシー
バ回路までの配線及びレシーバ回路の入力インピーダン
スの容量成分等を負荷容量３で代表させて表している。
【００２５】以下、図１（Ａ）の回路において、入力端
子ＩＮ１に印加される入力信号が接地電位ＶSSから電源
電圧ＶDDに変化した場合の動作について説明する。ま
ず、図１（Ｂ）を参照して、ｎＭＯＳ１のドレイン電流
特性について説明する。
子ＩＮ１に印加される入力信号が接地電位ＶSSから電源
電圧ＶDDに変化した場合の動作について説明する。ま
ず、図１（Ｂ）を参照して、ｎＭＯＳ１のドレイン電流
特性について説明する。
【００２６】図１（Ｂ）は、ｎＭＯＳ１のゲート電圧Ｖ
GSに対するドレイン電流ＩD の変化を示す。横軸は、ｎ
ＭＯＳ１のソース電位を基準としたゲート電圧ＶGSを表
し、縦軸はドレイン電流を表す。
GSに対するドレイン電流ＩD の変化を示す。横軸は、ｎ
ＭＯＳ１のソース電位を基準としたゲート電圧ＶGSを表
し、縦軸はドレイン電流を表す。
【００２７】ゲート電圧ＶGSが閾値電圧Ｖtn1 以下のと
き、ｎＭＯＳ１はオフ状態であるため、ドレイン電流は
ほとんど流れない。ゲート電圧ＶGSが閾値電圧Ｖtn1 を
超えるとドレイン電流が流れ始め、ゲート電圧ＶGSの増
加とともにドレイン電流ＩDも増加する。
き、ｎＭＯＳ１はオフ状態であるため、ドレイン電流は
ほとんど流れない。ゲート電圧ＶGSが閾値電圧Ｖtn1 を
超えるとドレイン電流が流れ始め、ゲート電圧ＶGSの増
加とともにドレイン電流ＩDも増加する。
【００２８】なお、図１（Ｂ）の曲線ｑは、ｎＭＯＳ１
のソース電位に対するドレイン電圧ＶDSが一定の場合の
ドレイン電流特性を示している。ドレイン電圧ＶDSが変
化するとドレイン電流も変化するが、曲線ｑの傾きが変
わるだけであり閾値電圧Ｖtn 1 は変動しない。
のソース電位に対するドレイン電圧ＶDSが一定の場合の
ドレイン電流特性を示している。ドレイン電圧ＶDSが変
化するとドレイン電流も変化するが、曲線ｑの傾きが変
わるだけであり閾値電圧Ｖtn 1 は変動しない。
【００２９】ｐＭＯＳ２のゲート端子に電源電圧ＶDDが
印加されると、ｐＭＯＳ２はオフ状態になる。ｎＭＯＳ
１のゲート端子に電源電圧ＶDDが印加されると、ｎＭＯ
Ｓ１のゲート電圧ＶGSは、 ＶGS＝ＶDD−ＶOUT1 ・・・ （１） となる。ここで、ＶOUT1は、出力端子ＯＵＴ１の電圧を
表す。
印加されると、ｐＭＯＳ２はオフ状態になる。ｎＭＯＳ
１のゲート端子に電源電圧ＶDDが印加されると、ｎＭＯ
Ｓ１のゲート電圧ＶGSは、 ＶGS＝ＶDD−ＶOUT1 ・・・ （１） となる。ここで、ＶOUT1は、出力端子ＯＵＴ１の電圧を
表す。
【００３０】ＶOUT1はＶDDに比べて非常に小さいため、
ＶGSは閾値電圧Ｖtn1 よりも大きくなり、図１（Ｂ）に
示すように電流の大きさＩ1 のドレイン電流ＩD が流れ
る。ｎＭＯＳ１を流れるドレイン電流により、負荷容量
３が充電され、出力電圧ＶOU T1が上昇する。
ＶGSは閾値電圧Ｖtn1 よりも大きくなり、図１（Ｂ）に
示すように電流の大きさＩ1 のドレイン電流ＩD が流れ
る。ｎＭＯＳ１を流れるドレイン電流により、負荷容量
３が充電され、出力電圧ＶOU T1が上昇する。
【００３１】出力電圧ＶOUT1が上昇すると、式（１）よ
りゲート電圧ＶGSが減少する。図１（Ｂ）に示すように
ゲート電圧ＶGSが減少するとドレイン電流ＩD も減少す
る。なお、同時にドレイン電圧ＶDSも減少するため、ド
レイン電流ＩD の減少分は図１（Ｂ）に示す傾きよりも
大きい。
りゲート電圧ＶGSが減少する。図１（Ｂ）に示すように
ゲート電圧ＶGSが減少するとドレイン電流ＩD も減少す
る。なお、同時にドレイン電圧ＶDSも減少するため、ド
レイン電流ＩD の減少分は図１（Ｂ）に示す傾きよりも
大きい。
【００３２】ドレイン電流は減少するが、負荷容量３は
さらに充電され出力電圧ＶOUT1はさらに上昇する。出力
電圧ＶOUT1がＶDD−Ｖtn1 と等しくなったとき、式
（１）よりゲート電圧ＶGSは、閾値電圧Ｖtn1 と等しく
なる。この時、図１（Ｂ）に示すように、ドレイン電流
ＩD は流れなくなる。このため、出力電圧ＶOUT1が、 ＶOUT1＝ＶDD−Ｖtn1 となった時点で負荷容量の充電は停止し、出力電圧Ｖ
OUT1は電圧ＶDD−Ｖtn1 に維持される。
さらに充電され出力電圧ＶOUT1はさらに上昇する。出力
電圧ＶOUT1がＶDD−Ｖtn1 と等しくなったとき、式
（１）よりゲート電圧ＶGSは、閾値電圧Ｖtn1 と等しく
なる。この時、図１（Ｂ）に示すように、ドレイン電流
ＩD は流れなくなる。このため、出力電圧ＶOUT1が、 ＶOUT1＝ＶDD−Ｖtn1 となった時点で負荷容量の充電は停止し、出力電圧Ｖ
OUT1は電圧ＶDD−Ｖtn1 に維持される。
【００３３】次に、入力端子ＩＮ１が電源電圧ＶDDから
接地電位ＶSSに変化したとすると、ｐＭＯＳ２がオン状
態、ｎＭＯＳ１がオフ状態になる。負荷容量３に充電さ
れていた電荷はｐＭＯＳ２を通って放電される。ｐＭＯ
Ｓ２の閾値電圧をＶtp1 とすると、上記と同様の動作に
より出力電圧ＶOUT1がＶSS＋｜Ｖtp1 ｜となったときに
ｐＭＯＳ２がオフ状態となり放電が停止する。なお、ｐ
ＭＯＳの閾値電圧は負であるため、Ｖtp1 を絶対値で表
している。
接地電位ＶSSに変化したとすると、ｐＭＯＳ２がオン状
態、ｎＭＯＳ１がオフ状態になる。負荷容量３に充電さ
れていた電荷はｐＭＯＳ２を通って放電される。ｐＭＯ
Ｓ２の閾値電圧をＶtp1 とすると、上記と同様の動作に
より出力電圧ＶOUT1がＶSS＋｜Ｖtp1 ｜となったときに
ｐＭＯＳ２がオフ状態となり放電が停止する。なお、ｐ
ＭＯＳの閾値電圧は負であるため、Ｖtp1 を絶対値で表
している。
【００３４】上述のように、ドライバ回路の入力信号が
ＶSS〜ＶDDの範囲で変化すると、出力電圧ＶOUT1はＶSS
＋｜Ｖtp1 ｜〜ＶDD−Ｖtn1 の範囲で変化する。従っ
て、出力電圧ＶOUT1の振幅ＶPPは、 ＶPP＝ＶDD−ＶSS−（Ｖtn1 ＋｜Ｖtp1 ｜） となる。このように、出力信号の振幅を入力信号の振幅
よりも小さくすることができる。
ＶSS〜ＶDDの範囲で変化すると、出力電圧ＶOUT1はＶSS
＋｜Ｖtp1 ｜〜ＶDD−Ｖtn1 の範囲で変化する。従っ
て、出力電圧ＶOUT1の振幅ＶPPは、 ＶPP＝ＶDD−ＶSS−（Ｖtn1 ＋｜Ｖtp1 ｜） となる。このように、出力信号の振幅を入力信号の振幅
よりも小さくすることができる。
【００３５】レシーバ回路のｐＭＯＳ４及びｎＭＯＳ５
は、それぞれの閾値電圧をＶtp2 、Ｖtn2 としたとき、 ｜Ｖtp2 ｜＞Ｖtn1 及び Ｖtn2 ＞｜Ｖtp1 ｜ となるように設計されている。
は、それぞれの閾値電圧をＶtp2 、Ｖtn2 としたとき、 ｜Ｖtp2 ｜＞Ｖtn1 及び Ｖtn2 ＞｜Ｖtp1 ｜ となるように設計されている。
【００３６】ドライバ回路の出力電圧ＶOUT1がＶSS＋｜
Ｖtp1 ｜のとき、ｐＭＯＳ４はオン状態、ｎＭＯＳ５は
オフ状態となる。このため、レシーバ回路の負荷容量
（図示しない）は、ｐＭＯＳ４を介して充電され出力電
圧ＶOUT2はＶDDと等しくなる。
Ｖtp1 ｜のとき、ｐＭＯＳ４はオン状態、ｎＭＯＳ５は
オフ状態となる。このため、レシーバ回路の負荷容量
（図示しない）は、ｐＭＯＳ４を介して充電され出力電
圧ＶOUT2はＶDDと等しくなる。
【００３７】逆に、ドライバ回路の出力電圧ＶOUT1が、 ＶOUT1＝ＶDD−Ｖtn1 のとき、レシーバ回路の出力電圧ＶOUT2は、 ＶOUT2＝ＶSS となる。
【００３８】このように、レシーバ回路のｎＭＯＳ、ｐ
ＭＯＳの閾値電圧を適当に設定しておくことにより、ド
ライバ回路の出力信号の振幅がＶDD−ＶSSよりも小さい
場合であっても、レシーバ回路を適正に駆動することが
できる。
ＭＯＳの閾値電圧を適当に設定しておくことにより、ド
ライバ回路の出力信号の振幅がＶDD−ＶSSよりも小さい
場合であっても、レシーバ回路を適正に駆動することが
できる。
【００３９】このように、上記実施例では、ドライバ回
路の出力信号の振幅レベルを小さくすることができる。
レベル間の遷移時間が同じであれば振幅レベルが小さい
方がレベル変化の傾きが緩やかになる。このため、隣接
する配線等への影響が小さくなり、クロストーク等によ
る誤動作を防止することができる。
路の出力信号の振幅レベルを小さくすることができる。
レベル間の遷移時間が同じであれば振幅レベルが小さい
方がレベル変化の傾きが緩やかになる。このため、隣接
する配線等への影響が小さくなり、クロストーク等によ
る誤動作を防止することができる。
【００４０】上記実施例では、ｎ及びｐチャネルＭＯＳ
ＦＥＴを使用した場合について説明したが、オン状態に
なるための所定の閾値電圧が必要であり、ｎ型とｐ型の
両方を構成できるＦＥＴであればその他のものでもよ
い。例えば、ＧａＡｓ等を使用したＭＥＳＦＥＴ、また
はＭＩＳＦＥＴ、接合型ＦＥＴ等でもよい。
ＦＥＴを使用した場合について説明したが、オン状態に
なるための所定の閾値電圧が必要であり、ｎ型とｐ型の
両方を構成できるＦＥＴであればその他のものでもよ
い。例えば、ＧａＡｓ等を使用したＭＥＳＦＥＴ、また
はＭＩＳＦＥＴ、接合型ＦＥＴ等でもよい。
【００４１】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００４２】
【発明の効果】以上説明したように、本発明によれば、
ドライバ回路の出力電圧の振幅を小さくすることができ
る。このため、ドライバ回路の消費電力を抑制すること
が可能になる。
ドライバ回路の出力電圧の振幅を小さくすることができ
る。このため、ドライバ回路の消費電力を抑制すること
が可能になる。
【図１】 本発明の実施例によるドライバ回路及びレシ
ーバ回路の回路図、及びｎチャネルＭＯＳＦＥＴのゲー
ト電圧対ドレイン電流の関係を示すグラフである。
ーバ回路の回路図、及びｎチャネルＭＯＳＦＥＴのゲー
ト電圧対ドレイン電流の関係を示すグラフである。
【図２】 従来例によるＣＭＯＳドライバ回路及びｎＭ
ＯＳドライバ回路の回路図である。
ＯＳドライバ回路の回路図である。
１、５、１１、１３ ｎチャネルＭＯＳＦＥＴ： ２、
４、１０ ｐチャネルＭＯＳＦＥＴ： ３ 負荷容量：
１２ ディプレッション型ｎチャネルＭＯＳＦＥＴ
４、１０ ｐチャネルＭＯＳＦＥＴ： ３ 負荷容量：
１２ ディプレッション型ｎチャネルＭＯＳＦＥＴ
Claims (1)
- 【請求項１】 所定の閾値電圧を有するｎチャネルＦＥ
Ｔと所定の他の閾値電圧を有するｐチャネルＦＥＴとの
直列回路と、 前記直列回路のｐチャネルＦＥＴ側端子に基準電圧を与
えるための配線と、 前記直列回路のｎチャネルＦＥＴ側端子に前記基準電圧
に対して正の電源電圧を与えるための配線と、 前記ｎチャネルＦＥＴと前記ｐチャネルＦＥＴのそれぞ
れの制御端子同士を接続するための配線とを含むドライ
バ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6062265A JPH07273634A (ja) | 1994-03-31 | 1994-03-31 | Ｃｍｏｓドライバ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6062265A JPH07273634A (ja) | 1994-03-31 | 1994-03-31 | Ｃｍｏｓドライバ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07273634A true JPH07273634A (ja) | 1995-10-20 |
Family
ID=13195154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6062265A Pending JPH07273634A (ja) | 1994-03-31 | 1994-03-31 | Ｃｍｏｓドライバ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07273634A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011147194A (ja) * | 2011-05-02 | 2011-07-28 | Fujitsu Semiconductor Ltd | 半導体集積回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03206712A (ja) * | 1990-01-08 | 1991-09-10 | Nec Corp | 出力回路 |
| JPH05335935A (ja) * | 1992-06-03 | 1993-12-17 | Hitachi Ltd | 半導体集積回路 |
-
1994
- 1994-03-31 JP JP6062265A patent/JPH07273634A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03206712A (ja) * | 1990-01-08 | 1991-09-10 | Nec Corp | 出力回路 |
| JPH05335935A (ja) * | 1992-06-03 | 1993-12-17 | Hitachi Ltd | 半導体集積回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011147194A (ja) * | 2011-05-02 | 2011-07-28 | Fujitsu Semiconductor Ltd | 半導体集積回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980512 |