JP2641261B2 - バッファ回路 - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバッファ回路に係り、特にバイポーラ・MOS
製造技術に用いたバッファ回路に関する。
製造技術に用いたバッファ回路に関する。
従来、この種の出力バッファ回路としては、第６図に
示したような回路がある。同図において、定電位Vddは
電源端子３に、定電位Vssは接地端子４に印加される。
本回路は、入力端子１と出力端子２との間に、ソースが
定電位Vddに、ゲートが入力端子１に、ドレインが節点1
1に接続されたＰ型MOSトランジスタ10と、ソースが定電
位Vssに、ゲートが入力端子１に、ドレインが節点11に
接続されたＮ型MOSトランジスタ12と、ソースが定電位V
ddに、ゲートが節点11に、ドレインが出力端子２に接続
されたＰ型MOSトランジスタ13と、ソースが定電位Vss
に、ゲートが節点11に、ドレインが出力端子２に接続さ
れたＮ型MOSトランジスタ16と、節点11の寄生容量15と
がある。
示したような回路がある。同図において、定電位Vddは
電源端子３に、定電位Vssは接地端子４に印加される。
本回路は、入力端子１と出力端子２との間に、ソースが
定電位Vddに、ゲートが入力端子１に、ドレインが節点1
1に接続されたＰ型MOSトランジスタ10と、ソースが定電
位Vssに、ゲートが入力端子１に、ドレインが節点11に
接続されたＮ型MOSトランジスタ12と、ソースが定電位V
ddに、ゲートが節点11に、ドレインが出力端子２に接続
されたＰ型MOSトランジスタ13と、ソースが定電位Vss
に、ゲートが節点11に、ドレインが出力端子２に接続さ
れたＮ型MOSトランジスタ16と、節点11の寄生容量15と
がある。
次に動作について説明する。
（イ） 先づ、入力端子１がLOWレベルの場合には、ト
ランジスタ10は導通状態、トランジスタ12は遮断状態に
あるから、コンデンサ15はトランジスタ10を介して完全
に充電されて、節点11はHighレベルとなっている。従っ
て、トランジスタ13は遮断状態、トランジスタ16は導通
状態となっており、出力端子２側より、トランジスタ16
を介して定電位Vssに負荷電流がシンクされて、出力はL
owレベルとなって安定な状態にある。
ランジスタ10は導通状態、トランジスタ12は遮断状態に
あるから、コンデンサ15はトランジスタ10を介して完全
に充電されて、節点11はHighレベルとなっている。従っ
て、トランジスタ13は遮断状態、トランジスタ16は導通
状態となっており、出力端子２側より、トランジスタ16
を介して定電位Vssに負荷電流がシンクされて、出力はL
owレベルとなって安定な状態にある。
（ロ） 次に入力端子１の入力レベルが、Lowレベルか
ら反転して、Highレベルとなると、トランジスタ10は遮
断状態、トランジスタ12は導通状態となるから、このト
ランジスタ12を介して、コンデンサ15の蓄積電荷放電が
起こり、節点11のレベルは次第に下がる。ここで、トラ
ンジスタ13が導通状態となるために必要なソース・ゲー
ト間電圧をVTPO2とすると、節点11のレベルが定電位Vdd
に対して電圧VTPO2だけ低い値となった時点から、トラ
ンジスタ13は導通状態となる。
ら反転して、Highレベルとなると、トランジスタ10は遮
断状態、トランジスタ12は導通状態となるから、このト
ランジスタ12を介して、コンデンサ15の蓄積電荷放電が
起こり、節点11のレベルは次第に下がる。ここで、トラ
ンジスタ13が導通状態となるために必要なソース・ゲー
ト間電圧をVTPO2とすると、節点11のレベルが定電位Vdd
に対して電圧VTPO2だけ低い値となった時点から、トラ
ンジスタ13は導通状態となる。
更に、トランジスタ16が導通状態となるために必要な
ソース・ゲート間電圧を、VTNO2とすると、節点11のレ
ベルが電位Vssに対して電圧VTNO2だけ高い値を過ぎて降
下した時点から、トランジスタ16は遮断状態となる。従
って、出力端子２はHighレベルとなる。
ソース・ゲート間電圧を、VTNO2とすると、節点11のレ
ベルが電位Vssに対して電圧VTNO2だけ高い値を過ぎて降
下した時点から、トランジスタ16は遮断状態となる。従
って、出力端子２はHighレベルとなる。
（ハ） 更に、入力端子１の入力レベルがHighレベルか
らLowレベルに反転すると、トランジスタ10は導通状
態、トランジスタ12は遮断状態となって、コンデンサ15
はトランジスタ10を介して充電されて、節点11の電位が
上昇する。トランジスタ16は、節点11のレベルが定電位
Vssに対して電圧VTNO2を上回った時点で導通状態とな
り、一方トランジスタ13は節点11の電位が、〔Vbb−V
TPO2〕を上回った時点で、遮断状態となって、出力端子
２のレベルはLowレベルとなる。以上で、前記（イ）の
状態に戻って、本回路は安定し、以降は入力信号の変化
によって前述した一連の動作を繰り返し行なう。
らLowレベルに反転すると、トランジスタ10は導通状
態、トランジスタ12は遮断状態となって、コンデンサ15
はトランジスタ10を介して充電されて、節点11の電位が
上昇する。トランジスタ16は、節点11のレベルが定電位
Vssに対して電圧VTNO2を上回った時点で導通状態とな
り、一方トランジスタ13は節点11の電位が、〔Vbb−V
TPO2〕を上回った時点で、遮断状態となって、出力端子
２のレベルはLowレベルとなる。以上で、前記（イ）の
状態に戻って、本回路は安定し、以降は入力信号の変化
によって前述した一連の動作を繰り返し行なう。
前述した従来のバッファ回路は、負荷の駆動能力を上
げようとすると、最終段の駆動MOSトランジスタのサイ
ズを大きくする必要が有り、このため最終段のMOSトラ
ンジスタのゲート容量が大きくなってしまうが、そのゲ
ート容量の電荷の充・放電をこのMOSトランジスタによ
り行う構成であることから、ゲート容量の電荷充電用MO
Sトランジスタのコンダクタンスが大きくとれないた
め、最終段MOSトランジスタのスイッチング動作が遅
く、総じてバッファ動作速度が低下してしまうという欠
点がある。
げようとすると、最終段の駆動MOSトランジスタのサイ
ズを大きくする必要が有り、このため最終段のMOSトラ
ンジスタのゲート容量が大きくなってしまうが、そのゲ
ート容量の電荷の充・放電をこのMOSトランジスタによ
り行う構成であることから、ゲート容量の電荷充電用MO
Sトランジスタのコンダクタンスが大きくとれないた
め、最終段MOSトランジスタのスイッチング動作が遅
く、総じてバッファ動作速度が低下してしまうという欠
点がある。
本発明の目的は、前記欠点が解決され、バッファ動作
速度を向上するようにしたバッファ回路を提供すること
にある。
速度を向上するようにしたバッファ回路を提供すること
にある。
本発明のバッファ回路の構成は、出力電界効果トラン
ジスタのバッファ出力電圧により負荷を駆動する第１の
インバータと、入力電圧を入力電界効果トランジスタに
入力しその出力電圧により前記出力電界効果トランジス
タを駆動する第２のインバータと、前記出力電界効果ト
ランジスタのゲートと電源の間に設けられたバイポーラ
・トランジスタと、前記バッファ出力電圧と前記入力電
圧を入力とし出力が前記バイポーラ・トランジスタのベ
ースに印加された論理回路とを有し、前記論理回路の出
力は、前記入力電圧の一論理レベルから逆論理レベルへ
の変化に応答して前記バイポーラ・トランジスタを導通
させるレベルとし、前記バッファ出力電圧の遷移に応答
して前記バイポーラ・トランジスタを非導通させるレベ
ルとすることを特徴とする。
ジスタのバッファ出力電圧により負荷を駆動する第１の
インバータと、入力電圧を入力電界効果トランジスタに
入力しその出力電圧により前記出力電界効果トランジス
タを駆動する第２のインバータと、前記出力電界効果ト
ランジスタのゲートと電源の間に設けられたバイポーラ
・トランジスタと、前記バッファ出力電圧と前記入力電
圧を入力とし出力が前記バイポーラ・トランジスタのベ
ースに印加された論理回路とを有し、前記論理回路の出
力は、前記入力電圧の一論理レベルから逆論理レベルへ
の変化に応答して前記バイポーラ・トランジスタを導通
させるレベルとし、前記バッファ出力電圧の遷移に応答
して前記バイポーラ・トランジスタを非導通させるレベ
ルとすることを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例のバッファ回路を示す
回路図である。同図において、定電位Vddは、電源端子
３、定電位Vssは接地端子４に印加される。入力端子１
と出力端子２との間に、入力が入力端子１に出力が節点
６に接続されたインバータ５と、入力が節点６と出力端
子２に、出力がトランジスタ９のベースに接続された２
入力NANDゲート７と、入力が節点６と出力端子２に出力
がトランジスタ14のベースに接続された２入力NORゲー
ト８と、ソースが定電位Vddに、ゲートが入力端子１
に、ドレインが節点11に接続されたＰ形MOSトランジス
タ10と、ソースが定電位Vssに、ゲートが入力端子１
に、ドレインが節点11に接続されたＮ形MOSトランジス
タ12と、エミッタが定電位Vddに、ベースがNANDゲート
７の出力にコレクタが節点11に接続されたPNP型バイポ
ーラトランジスタ９と、コレクタが節点11に、ベースが
NORゲート８の出力に、エミッタがVssに接続されたNPN
形バイポーラ・トランジスタ14と、ソースが定電位Vdd
に、ゲートが節点11に、ドレインが出力端子２に接続さ
れたＰ形MOSトランジスタ13と、ソースが定電位Vssに、
ゲートが節点11に、ドレインが出力端子２に接続された
Ｎ型MOSトランジスタ16とを含み、構成される。
回路図である。同図において、定電位Vddは、電源端子
３、定電位Vssは接地端子４に印加される。入力端子１
と出力端子２との間に、入力が入力端子１に出力が節点
６に接続されたインバータ５と、入力が節点６と出力端
子２に、出力がトランジスタ９のベースに接続された２
入力NANDゲート７と、入力が節点６と出力端子２に出力
がトランジスタ14のベースに接続された２入力NORゲー
ト８と、ソースが定電位Vddに、ゲートが入力端子１
に、ドレインが節点11に接続されたＰ形MOSトランジス
タ10と、ソースが定電位Vssに、ゲートが入力端子１
に、ドレインが節点11に接続されたＮ形MOSトランジス
タ12と、エミッタが定電位Vddに、ベースがNANDゲート
７の出力にコレクタが節点11に接続されたPNP型バイポ
ーラトランジスタ９と、コレクタが節点11に、ベースが
NORゲート８の出力に、エミッタがVssに接続されたNPN
形バイポーラ・トランジスタ14と、ソースが定電位Vdd
に、ゲートが節点11に、ドレインが出力端子２に接続さ
れたＰ形MOSトランジスタ13と、ソースが定電位Vssに、
ゲートが節点11に、ドレインが出力端子２に接続された
Ｎ型MOSトランジスタ16とを含み、構成される。
ここで、トランジスタ10,12とトランジスタ13,16と
は、それぞれ信号反転機能を有するいわゆるインバータ
を構成している。
は、それぞれ信号反転機能を有するいわゆるインバータ
を構成している。
次に本回路の動作について説明する。
（ｉ） 入力端子１のレベルが高（High）レベルにある
時、インバータ５の出力レベルは、低（Low）レベルと
なり、NANDゲート７の出力は、高（High）レベルとなる
から、トランジスタ９は遮断状態となっている。トラン
ジスタ10は遮断状態、トランジスタ12は導通状態にある
から、節点11のレベルはトランジスタ14の状態に依ら
ず、低（Low）レベルとなる。従って、トランジスタ13
は導通状態、トランジスタ16は遮断状態となって、出力
端子２のレベルはHighレベルとなっている。NORゲート
８の出力は、Lowレベルとなるから、トランジスタ14は
遮断状態となり、全体として安定な状態となっている。
時、インバータ５の出力レベルは、低（Low）レベルと
なり、NANDゲート７の出力は、高（High）レベルとなる
から、トランジスタ９は遮断状態となっている。トラン
ジスタ10は遮断状態、トランジスタ12は導通状態にある
から、節点11のレベルはトランジスタ14の状態に依ら
ず、低（Low）レベルとなる。従って、トランジスタ13
は導通状態、トランジスタ16は遮断状態となって、出力
端子２のレベルはHighレベルとなっている。NORゲート
８の出力は、Lowレベルとなるから、トランジスタ14は
遮断状態となり、全体として安定な状態となっている。
（ii） 次に、入力端子１のレベルがHighからLowへ遷
移すると、節点６はHighとなり、ナンドゲート７の出力
はLowレベルとなる。一方、NORゲート８の出力は、Low
レベルのまま変らない。従ってトランジスタ10は導通状
態、トランジスタ12は遮断状態、トランジスタ９は導通
状態、トランジスタ14は遮断状態となり、実装上有する
等価コンデンサ15はトランジスタ９とトランジスタ10と
を介して充電される。この際、コンデンサ15の充電能力
は、トランジスタ９の方がトランジスタ10より優れてい
る為、コンデンサ15はほとんどトランジスタ９を介した
かたちで急速に充電される。即ち節点11のレベルが急速
に上昇するから、トランジスタ13は遮断状態、トランジ
スタ16は導通状態となって、負荷より電流をシンクし
て、出力端子２のレベルは下がる。この出力端子のレベ
ルが下がると、NANDゲート７の出力は再反転してHighレ
ベルとなり、トランジスタ９は遮断状態となる。
移すると、節点６はHighとなり、ナンドゲート７の出力
はLowレベルとなる。一方、NORゲート８の出力は、Low
レベルのまま変らない。従ってトランジスタ10は導通状
態、トランジスタ12は遮断状態、トランジスタ９は導通
状態、トランジスタ14は遮断状態となり、実装上有する
等価コンデンサ15はトランジスタ９とトランジスタ10と
を介して充電される。この際、コンデンサ15の充電能力
は、トランジスタ９の方がトランジスタ10より優れてい
る為、コンデンサ15はほとんどトランジスタ９を介した
かたちで急速に充電される。即ち節点11のレベルが急速
に上昇するから、トランジスタ13は遮断状態、トランジ
スタ16は導通状態となって、負荷より電流をシンクし
て、出力端子２のレベルは下がる。この出力端子のレベ
ルが下がると、NANDゲート７の出力は再反転してHighレ
ベルとなり、トランジスタ９は遮断状態となる。
一方、NORゲート８の出力はLowレベルのままであり、
トランジスタ14は遮断状態のままである。
トランジスタ14は遮断状態のままである。
以上により、節点６はHighレベル、NANDゲート７の出
力はHighレベル、節点11はHighレベル、出力端子２はLo
wレベル、NORゲート８の出力はLowレベルの状態とな
る。この時、トランジスタ10,トランジスタ16は共に導
通状態、トランジスタ9,トランジスタ12,トランジスタ1
4,トランジスタ13は各々遮断状態となり全体は安定な状
態となる。
力はHighレベル、節点11はHighレベル、出力端子２はLo
wレベル、NORゲート８の出力はLowレベルの状態とな
る。この時、トランジスタ10,トランジスタ16は共に導
通状態、トランジスタ9,トランジスタ12,トランジスタ1
4,トランジスタ13は各々遮断状態となり全体は安定な状
態となる。
（iii） 次に、再び入力端子１の入力レベルがLowから
Highレベルへ反転すると、節点６はLowレベルとなり、N
ORゲート８の出力は、Highレベルとなる。一方、NANDゲ
ート７の出力レベルは、Highレベルのまま変らない。
Highレベルへ反転すると、節点６はLowレベルとなり、N
ORゲート８の出力は、Highレベルとなる。一方、NANDゲ
ート７の出力レベルは、Highレベルのまま変らない。
従って、トランジスタ10は遮断状態、トランジスタ12
は導通状態、トランジスタ９は遮断状態、トランジスタ
14は導通状態となり、コンデンサ15はトランジスタ12,
トランジスタ14を介して放電される。この際、コンデン
サ15の放電能力は、トランジスタ14の方がトランジスタ
12より優れている為、コンデンサ15は、全んどトランジ
スタ14を介したかたちで急速に放電される。
は導通状態、トランジスタ９は遮断状態、トランジスタ
14は導通状態となり、コンデンサ15はトランジスタ12,
トランジスタ14を介して放電される。この際、コンデン
サ15の放電能力は、トランジスタ14の方がトランジスタ
12より優れている為、コンデンサ15は、全んどトランジ
スタ14を介したかたちで急速に放電される。
即ち、節点11のレベルは急速に下がり、トランジスタ
13は導通状態、トランジスタ16は遮断状態となって、負
荷を充填し、出力端子２のレベルが上昇する。この出力
端子２のレベルが上昇すると、NORゲート８の出力は再
反転してLowレベルとなり、トランジスタ14は遮断状態
となる。
13は導通状態、トランジスタ16は遮断状態となって、負
荷を充填し、出力端子２のレベルが上昇する。この出力
端子２のレベルが上昇すると、NORゲート８の出力は再
反転してLowレベルとなり、トランジスタ14は遮断状態
となる。
一方、NANDゲート７の出力はHighレベルのままであ
り、トランジスタ９は遮断状態のままである。以上によ
り、節点６はLowレベル,NANDゲート７はHighレベル,NOR
ゲート８はLowレベル、節点11はLowレベル、出力端子２
はHighレベルの状態となる。この時、トランジスタ10,
9,14,16は各々遮断状態。トランジスタ12,13は共に導通
状態となり、前記（ｉ）に示した状態となり、全体は安
定している。以降は、入力レベルの変化により、一連の
動作を繰り返し行なう。
り、トランジスタ９は遮断状態のままである。以上によ
り、節点６はLowレベル,NANDゲート７はHighレベル,NOR
ゲート８はLowレベル、節点11はLowレベル、出力端子２
はHighレベルの状態となる。この時、トランジスタ10,
9,14,16は各々遮断状態。トランジスタ12,13は共に導通
状態となり、前記（ｉ）に示した状態となり、全体は安
定している。以降は、入力レベルの変化により、一連の
動作を繰り返し行なう。
第２図は本発明の第２の実施例のバッファ回路を示す
回路図である。同図において、本実施例のバッファ回路
が、第１図の回路と異なる部分は、第１図のNORゲート
8,トランジスタ14がない点であり、その他の部分は第１
図と同様である。第１図に対し、本実施例では、出力の
HighレベルからLowレベルへの遷移時にのみ、バイポー
ラ・トランジスタ９を動作せしめるようにした例であ
る。
回路図である。同図において、本実施例のバッファ回路
が、第１図の回路と異なる部分は、第１図のNORゲート
8,トランジスタ14がない点であり、その他の部分は第１
図と同様である。第１図に対し、本実施例では、出力の
HighレベルからLowレベルへの遷移時にのみ、バイポー
ラ・トランジスタ９を動作せしめるようにした例であ
る。
第３図は本発明の第３の実施例のバッファ回路を示す
回路図である。同図において、本実施例のバッファ回路
が、第１図の回路と異なる部分は、第１図のNANDゲート
７、トランジスタ９がない点であり、その他の部分は第
１図と同様である。第１図に対し、本実施例では、出力
のLowレベルからHighレベルへの遷移時にのみバイポー
ラ・トランジスタ14を動作せしめるようにした例であ
る。
回路図である。同図において、本実施例のバッファ回路
が、第１図の回路と異なる部分は、第１図のNANDゲート
７、トランジスタ９がない点であり、その他の部分は第
１図と同様である。第１図に対し、本実施例では、出力
のLowレベルからHighレベルへの遷移時にのみバイポー
ラ・トランジスタ14を動作せしめるようにした例であ
る。
第４図は本発明の第４の実施例のバッファ回路を示す
回路図である。同図において、本実施例のバッファ回路
が、第１図の回路と異なる部分は、NORゲート8,トラン
ジスタ14,トランジスタ13がない点であり、またプルア
ップ抵抗20が存在する点である。出力をＮ型MOSトラン
ジスタ16のオープン・ドレインとして取り出す場合の例
である。第１図に対し、本実施例は、出力のHighレベル
からLowレベルの遷移時にのみバイポーラ・トランジス
タ９を動作せしめる様にした例である。
回路図である。同図において、本実施例のバッファ回路
が、第１図の回路と異なる部分は、NORゲート8,トラン
ジスタ14,トランジスタ13がない点であり、またプルア
ップ抵抗20が存在する点である。出力をＮ型MOSトラン
ジスタ16のオープン・ドレインとして取り出す場合の例
である。第１図に対し、本実施例は、出力のHighレベル
からLowレベルの遷移時にのみバイポーラ・トランジス
タ９を動作せしめる様にした例である。
第５図は本発明の第５の実施例のバッファ回路を示す
回路図である。第５図の本実施例が、第１図と異なる回
路部分は、第１図のインバータ5,NANDゲート7,トランジ
スタ9,トランジスタ16,コンデンサ15がない点であり、
また出力端子２と定電圧Vssの端子４との間にプルダウ
ン抵抗21を有し、トランジスタ13のゲート端子４との間
にコンデンサ22がある点である。同図において、本実施
例は、出力をＰ型MOSトランジスタのオープンドレイン
として取り出す場合の例である。第１図に対して、本実
施例は、出力のLowレベルからHighレベルへの遷移時に
のみ、バイポーラ・トランジスタ14を動作せしめる様に
した例である。
回路図である。第５図の本実施例が、第１図と異なる回
路部分は、第１図のインバータ5,NANDゲート7,トランジ
スタ9,トランジスタ16,コンデンサ15がない点であり、
また出力端子２と定電圧Vssの端子４との間にプルダウ
ン抵抗21を有し、トランジスタ13のゲート端子４との間
にコンデンサ22がある点である。同図において、本実施
例は、出力をＰ型MOSトランジスタのオープンドレイン
として取り出す場合の例である。第１図に対して、本実
施例は、出力のLowレベルからHighレベルへの遷移時に
のみ、バイポーラ・トランジスタ14を動作せしめる様に
した例である。
以上、本発明の実施例は、MOSトランジスタに比べて
スイッチング速度や電流駆動能力等に優れたバイポーラ
・トランジスタを用い、最終段のMOSトランジスタのゲ
ート容量の充・放電補助回路を有し、このバイポーラ・
トランジスタによる充・放電補助回路は、出力レベルの
フィード・バックにより、出力レベルの遷移時の時間の
み動作し、通常は動作しないという利点がある。
スイッチング速度や電流駆動能力等に優れたバイポーラ
・トランジスタを用い、最終段のMOSトランジスタのゲ
ート容量の充・放電補助回路を有し、このバイポーラ・
トランジスタによる充・放電補助回路は、出力レベルの
フィード・バックにより、出力レベルの遷移時の時間の
み動作し、通常は動作しないという利点がある。
〔発明の効果〕 以上説明したように、本発明は、従来のMOS出力バッ
ファ回路に加えて、特に出力の遷移時のみ動作するバイ
ポーラ・トランジスタによる最終段MOSトランジスタの
ゲート容量の充・放電補助回路を付加した場合、従来技
術によるバッファ回路の欠点であった動作速度の低下を
防ぐことが可能となり、またバイポーラ・トランジスタ
は出力の遷移時のみしか動作しない為、そのベース電流
による消費電力の増大は極めて小さく、さらに最終段MO
Sトランジスタを駆動するMOSトランジスタは、負荷が軽
減される為、小形化できる効果がある。
ファ回路に加えて、特に出力の遷移時のみ動作するバイ
ポーラ・トランジスタによる最終段MOSトランジスタの
ゲート容量の充・放電補助回路を付加した場合、従来技
術によるバッファ回路の欠点であった動作速度の低下を
防ぐことが可能となり、またバイポーラ・トランジスタ
は出力の遷移時のみしか動作しない為、そのベース電流
による消費電力の増大は極めて小さく、さらに最終段MO
Sトランジスタを駆動するMOSトランジスタは、負荷が軽
減される為、小形化できる効果がある。
第１図は本発明の第１の実施例のバッファ回路を示す回
路図、第２図は本発明の第２の実施例の回路図、第３図
は本発明の第３の実施例の回路図、第４図は本発明の第
４の実施例の回路図、第５図は本発明の第５の一実施例
の回路図、第６図は従来のバッファ回路を示す回路図で
ある。 ３……電源端子、４……接地端子、１……入力端子、２
……出力端子、６……節点、５……インバータ、７……
２入力NANDゲート、８……２入力NORゲート、10,13……
Ｐ形MOS・トランジスタ、12,16……Ｎ形MOS・トランジ
スタ、９……PNP形バイポーラ・トランジスタ、14……N
PN形バイポーラ・トランジスタ、15,22……コンデン
サ、20……プルアップ抵抗、21……プルダウン抵抗。
路図、第２図は本発明の第２の実施例の回路図、第３図
は本発明の第３の実施例の回路図、第４図は本発明の第
４の実施例の回路図、第５図は本発明の第５の一実施例
の回路図、第６図は従来のバッファ回路を示す回路図で
ある。 ３……電源端子、４……接地端子、１……入力端子、２
……出力端子、６……節点、５……インバータ、７……
２入力NANDゲート、８……２入力NORゲート、10,13……
Ｐ形MOS・トランジスタ、12,16……Ｎ形MOS・トランジ
スタ、９……PNP形バイポーラ・トランジスタ、14……N
PN形バイポーラ・トランジスタ、15,22……コンデン
サ、20……プルアップ抵抗、21……プルダウン抵抗。
フロントページの続き (56)参考文献 特開 昭61−56506（ＪＰ，Ａ) 特開 昭63−119323（ＪＰ，Ａ) 特公 昭52−50690（ＪＰ，Ｂ２)
Claims (1)
- 【請求項１】出力電界効果トランジスタのバッファ出力
電圧により負荷を駆動する第１のインバータと、入力電
圧を入力電界効果トランジスタに入力しその出力電圧に
より前記出力電界効果トランジスタを駆動する第２のイ
ンバータと、前記出力電界効果トランジスタのゲートと
電源との間に設けられたバイポーラ・トランジスタと、
前記バッファ出力電圧と前記入力電圧を入力とし出力が
前記バイポーラ・トランジスタのベースに印加された論
理回路とを有し、前記論理回路の出力は、前記入力電圧
の一論理レベルから逆論理レベルへの変化に応答して前
記バイポーラ・トランジスタを導通させるレベルとし、
前記バッファ出力電圧の遷移に応答して前記バイポーラ
・トランジスタを非導通させるレベルとすることを特徴
とするバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63196693A JP2641261B2 (ja) | 1988-08-05 | 1988-08-05 | バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63196693A JP2641261B2 (ja) | 1988-08-05 | 1988-08-05 | バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0244916A JPH0244916A (ja) | 1990-02-14 |
| JP2641261B2 true JP2641261B2 (ja) | 1997-08-13 |
Family
ID=16362019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63196693A Expired - Lifetime JP2641261B2 (ja) | 1988-08-05 | 1988-08-05 | バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2641261B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5250690A (en) * | 1975-10-21 | 1977-04-22 | Matsushita Electric Ind Co Ltd | Etching process |
| JPS6156506A (ja) * | 1984-08-27 | 1986-03-22 | Toyoda Mach Works Ltd | 信号出力回路 |
| JPS63119323A (ja) * | 1986-11-07 | 1988-05-24 | Toshiba Corp | 絶縁ゲ−ト型出力バツフア回路 |
-
1988
- 1988-08-05 JP JP63196693A patent/JP2641261B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0244916A (ja) | 1990-02-14 |
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