JPH09294064A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH09294064A JPH09294064A JP8106704A JP10670496A JPH09294064A JP H09294064 A JPH09294064 A JP H09294064A JP 8106704 A JP8106704 A JP 8106704A JP 10670496 A JP10670496 A JP 10670496A JP H09294064 A JPH09294064 A JP H09294064A
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- pull
- circuit
- integrated circuit
- buffer
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 ＣＭＯＳ論理回路の回路特性の電源電圧依存
性を小さくし回路特性の変動幅を小さくすることを目的
とする。 【解決手段】 同一の導伝極性で閾値電圧の異なるＭＯ
Ｓトランジスタを形成するＣＭＯＳプロセスで製造する
大規模集積回路のバッファ回路において、プルダウント
ランジスタ１４が第一の導伝極性で第一の閾値電圧のＭ
ＯＳトランジスタであり、前記バッファのプルアップト
ランジスタ１３が第一の導伝極性で第二の閾値電圧のＭ
ＯＳトランジスタであり、入力端子１１と前記プルダウ
ントランジスタ１３のゲートが接続され、入力端子１１
と前記プルアップトランジスタ１３のゲートとの間には
インバータ１５が配置されている。また、前記プルアッ
プトランジスタ１３の基板端子が出力端子１２に接続さ
れている。
性を小さくし回路特性の変動幅を小さくすることを目的
とする。 【解決手段】 同一の導伝極性で閾値電圧の異なるＭＯ
Ｓトランジスタを形成するＣＭＯＳプロセスで製造する
大規模集積回路のバッファ回路において、プルダウント
ランジスタ１４が第一の導伝極性で第一の閾値電圧のＭ
ＯＳトランジスタであり、前記バッファのプルアップト
ランジスタ１３が第一の導伝極性で第二の閾値電圧のＭ
ＯＳトランジスタであり、入力端子１１と前記プルダウ
ントランジスタ１３のゲートが接続され、入力端子１１
と前記プルアップトランジスタ１３のゲートとの間には
インバータ１５が配置されている。また、前記プルアッ
プトランジスタ１３の基板端子が出力端子１２に接続さ
れている。
Description
【０００１】
【発明の属する技術分野】本発明は閾値電圧の異なるＭ
ＯＳトランジスタを１チップ上に形成するマルチスレシ
ョルドＣＭＯＳプロセスで製造する半導体集積回路の回
路技術に関する。
ＯＳトランジスタを１チップ上に形成するマルチスレシ
ョルドＣＭＯＳプロセスで製造する半導体集積回路の回
路技術に関する。
【０００２】
【従来の技術】一般に大規模集積回路チップのＣＭＯＳ
論理回路はＮ型とＰ型の二つの導電極性のＭＯＳトラン
ジスタからなり、一般的な要素回路は負荷をプルアップ
するＰ型ＭＯＳトランジスタとプルダウンするＮ型ＭＯ
Ｓトランジスタからなる。ＣＭＯＳ論理回路の基本素子
であるインバータの回路構成を図３に示す。このＣＭＯ
Ｓ回路の設計余裕は、実際のチップの動作における回路
特性（遅延時間、消費電力）の変化を考慮して決められ
る。このような変化の要因には、製造プロセス上の原因
によるばらつき・電源電圧変動・温度変動がある。この
ような変化ができるだけ小さいほど、回路設計の上で有
利になる。特に、電源電圧はチップを装備する製品の環
境のみならず、チップ内部の回路動作状況によっても変
動するので設計に与える影響が大きい。
論理回路はＮ型とＰ型の二つの導電極性のＭＯＳトラン
ジスタからなり、一般的な要素回路は負荷をプルアップ
するＰ型ＭＯＳトランジスタとプルダウンするＮ型ＭＯ
Ｓトランジスタからなる。ＣＭＯＳ論理回路の基本素子
であるインバータの回路構成を図３に示す。このＣＭＯ
Ｓ回路の設計余裕は、実際のチップの動作における回路
特性（遅延時間、消費電力）の変化を考慮して決められ
る。このような変化の要因には、製造プロセス上の原因
によるばらつき・電源電圧変動・温度変動がある。この
ような変化ができるだけ小さいほど、回路設計の上で有
利になる。特に、電源電圧はチップを装備する製品の環
境のみならず、チップ内部の回路動作状況によっても変
動するので設計に与える影響が大きい。
【０００３】
【発明が解決しようとする課題】ＣＭＯＳ回路を構成す
るＭＯＳトランジスタにおいて、Ｐ型ＭＯＳトランジス
タのドレイン電流の電源電圧依存性はＮ型ＭＯＳトラン
ジスタのそれに比べて大きい。ゆえに、Ｐ型ＭＯＳトラ
ンジスタを通して出力負荷ノードに電荷を充電する立ち
上がり遷移の遅延時間の電源電圧依存変動が大きい。ま
た、ＣＭＯＳ回路の全体としての性能つまり全体の遅延
時間に対して、内部ノードの中で比較的負荷の大きいノ
ードとそのノードを駆動するバッファの遅延時間の占め
る割合が大きい。従って、ＣＭＯＳ回路において比較的
大きい負荷をもつノードの立ち上がり遷移における遅延
時間の電源電圧依存変化が大きいために余分な設計余裕
を必要としていた。
るＭＯＳトランジスタにおいて、Ｐ型ＭＯＳトランジス
タのドレイン電流の電源電圧依存性はＮ型ＭＯＳトラン
ジスタのそれに比べて大きい。ゆえに、Ｐ型ＭＯＳトラ
ンジスタを通して出力負荷ノードに電荷を充電する立ち
上がり遷移の遅延時間の電源電圧依存変動が大きい。ま
た、ＣＭＯＳ回路の全体としての性能つまり全体の遅延
時間に対して、内部ノードの中で比較的負荷の大きいノ
ードとそのノードを駆動するバッファの遅延時間の占め
る割合が大きい。従って、ＣＭＯＳ回路において比較的
大きい負荷をもつノードの立ち上がり遷移における遅延
時間の電源電圧依存変化が大きいために余分な設計余裕
を必要としていた。
【０００４】図３は従来のＣＭＯＳ回路のバッファ（イ
ンバータ）回路の構成図である。図３において電気信号
は入力端子からバッファに入力し、出力端子１２から出
力する。出力ノードにはチップ上の他のノードに比べて
大きい負荷容量素子１２があり、回路全体の遅延時間に
対してこのバッファと負荷ノードの遅延時間が占める割
合が高い。１７は高電位（Ｖｄｄ）側の電源、１８は低
電位（Ｖｓｓ）側の電源を示す。バッファのプルダウン
トランジスタ１４は通常の閾値電圧のＮ型ＭＯＳトラン
ジスタである。プルアップトランジスタ１９は通常の閾
値電圧のＰ型ＭＯＳトランジスタである。このバッファ
の入力端子１１の電気信号が高電位から低電位に変化す
ると、トランジスタ１９がオンしトランジスタ１４がオ
フして、出力ノード１２にトランジスタ１９を通して電
荷を充電し、出力ノードが低電位から高電位へ変化する
立ち上がり遷移が起こる。トランジスタ１９がＰ型ＭＯ
Ｓトランジスタであるので流れるドレイン電流の電源電
圧依存変化が大きい。そのためにこのバッファと出力ノ
ードの遅延時間の電源電圧依存変化が大きく、このバッ
ファを含んだＣＭＯＳ回路のばらつきが大きくなるとい
う問題があった。
ンバータ）回路の構成図である。図３において電気信号
は入力端子からバッファに入力し、出力端子１２から出
力する。出力ノードにはチップ上の他のノードに比べて
大きい負荷容量素子１２があり、回路全体の遅延時間に
対してこのバッファと負荷ノードの遅延時間が占める割
合が高い。１７は高電位（Ｖｄｄ）側の電源、１８は低
電位（Ｖｓｓ）側の電源を示す。バッファのプルダウン
トランジスタ１４は通常の閾値電圧のＮ型ＭＯＳトラン
ジスタである。プルアップトランジスタ１９は通常の閾
値電圧のＰ型ＭＯＳトランジスタである。このバッファ
の入力端子１１の電気信号が高電位から低電位に変化す
ると、トランジスタ１９がオンしトランジスタ１４がオ
フして、出力ノード１２にトランジスタ１９を通して電
荷を充電し、出力ノードが低電位から高電位へ変化する
立ち上がり遷移が起こる。トランジスタ１９がＰ型ＭＯ
Ｓトランジスタであるので流れるドレイン電流の電源電
圧依存変化が大きい。そのためにこのバッファと出力ノ
ードの遅延時間の電源電圧依存変化が大きく、このバッ
ファを含んだＣＭＯＳ回路のばらつきが大きくなるとい
う問題があった。
【０００５】この発明は、ＣＭＯＳ回路のばらつきの大
きい要因である電源電圧依存変動を抑えることができる
新しいバッファ回路を提供することを目的としている。
きい要因である電源電圧依存変動を抑えることができる
新しいバッファ回路を提供することを目的としている。
【０００６】
【課題を解決するための手段】本発明の請求項１の半導
体集積回路は、同一の導伝極性で閾値電圧の異なるＭＯ
Ｓトランジスタを形成するＣＭＯＳプロセスで製造する
大規模集積回路のバッファ回路において、プルダウント
ランジスタが第一の導伝極性で第一の閾値電圧のＭＯＳ
トランジスタであり、前記バッファのプルアップトラン
ジスタが第一の導伝極性で第二の閾値電圧のＭＯＳトラ
ンジスタであり、入力端子と前記プルダウントランジス
タのゲートが接続され、入力端子と前記プルアップトラ
ンジスタのゲートとの間にはインバータが配置されてい
る。
体集積回路は、同一の導伝極性で閾値電圧の異なるＭＯ
Ｓトランジスタを形成するＣＭＯＳプロセスで製造する
大規模集積回路のバッファ回路において、プルダウント
ランジスタが第一の導伝極性で第一の閾値電圧のＭＯＳ
トランジスタであり、前記バッファのプルアップトラン
ジスタが第一の導伝極性で第二の閾値電圧のＭＯＳトラ
ンジスタであり、入力端子と前記プルダウントランジス
タのゲートが接続され、入力端子と前記プルアップトラ
ンジスタのゲートとの間にはインバータが配置されてい
る。
【０００７】また本発明の請求項２の半導体集積回路
は、前記プルアップトランジスタの基板端子が出力端子
に接続されている。
は、前記プルアップトランジスタの基板端子が出力端子
に接続されている。
【０００８】
【発明の実施の形態】以下本発明の半導体集積回路の好
ましい実施の形態について、図面を参照して説明する。
ましい実施の形態について、図面を参照して説明する。
【０００９】（実施の形態１）図１は本発明の実施の形
態１である電源電圧依存変動の少ないバッファ回路を構
成した半導体集積回路の構成図である。図１において電
気信号は入力端子からバッファに入力し、出力端子１２
から出力する。出力ノードにはチップ上の他のノードに
比べて大きい負荷容量素子１２があり、回路全体の遅延
時間に対してこのバッファと負荷ノードの遅延時間が占
める割合が高い。
態１である電源電圧依存変動の少ないバッファ回路を構
成した半導体集積回路の構成図である。図１において電
気信号は入力端子からバッファに入力し、出力端子１２
から出力する。出力ノードにはチップ上の他のノードに
比べて大きい負荷容量素子１２があり、回路全体の遅延
時間に対してこのバッファと負荷ノードの遅延時間が占
める割合が高い。
【００１０】１７は高電位（Ｖｄｄ）側の電源、１８は
低電位（Ｖｓｓ）側の電源を示す。バッファのプルダウ
ントランジスタ１４は通常の閾値電圧のＮ型ＭＯＳトラ
ンジスタである。プルアップトランジスタ１３は１４で
形成したＮ型ＭＯＳトランジスタよりも閾値電圧が低く
電流値が大きいＮ型ＭＯＳトランジスタである。
低電位（Ｖｓｓ）側の電源を示す。バッファのプルダウ
ントランジスタ１４は通常の閾値電圧のＮ型ＭＯＳトラ
ンジスタである。プルアップトランジスタ１３は１４で
形成したＮ型ＭＯＳトランジスタよりも閾値電圧が低く
電流値が大きいＮ型ＭＯＳトランジスタである。
【００１１】プルアップ側のゲート信号極性を反転する
ために入力端子１１とプルアップトランジスタ１３のゲ
ートの間にＣＭＯＳインバータ１５がある。インバータ
１５はトランジスタ１３のゲートを駆動するだけである
から必要最小のゲート幅のトランジスタからなるＣＭＯ
Ｓインバータでよい。
ために入力端子１１とプルアップトランジスタ１３のゲ
ートの間にＣＭＯＳインバータ１５がある。インバータ
１５はトランジスタ１３のゲートを駆動するだけである
から必要最小のゲート幅のトランジスタからなるＣＭＯ
Ｓインバータでよい。
【００１２】このバッファの入力端子１１の電気信号が
高電位から低電位に変化すると、トランジスタ１３がオ
ンしトランジスタ１４がオフして、出力ノード１２に低
閾値ＮＭＯＳトランジスタ１３を通して電荷を充電し、
出力ノードが低電位から高電位へ変化する立ち上がり遷
移が起こる。この立ち上がり遷移におけるバッファと出
力ノードの遅延時間の電源電圧依存性は、従来のＰＭＯ
Ｓトランジスタの場合に比べて小さい。
高電位から低電位に変化すると、トランジスタ１３がオ
ンしトランジスタ１４がオフして、出力ノード１２に低
閾値ＮＭＯＳトランジスタ１３を通して電荷を充電し、
出力ノードが低電位から高電位へ変化する立ち上がり遷
移が起こる。この立ち上がり遷移におけるバッファと出
力ノードの遅延時間の電源電圧依存性は、従来のＰＭＯ
Ｓトランジスタの場合に比べて小さい。
【００１３】ＭＯＳトランジスタのドレイン電流におい
て、ＮＭＯＳトランジスタではキャリアが電子、ＰＭＯ
Ｓトランジスタではキャリアがホールである。電界の強
度が高いとキャリアは速度飽和を起こすが、その速度飽
和特性が電子とホールで異なっている。一般に、ホール
よりも電子が速度飽和を起こし易い。従って、ＰＭＯＳ
に比べてＮＭＯＳトランジスタのドレイン電流が電圧の
変化に対して変化量が少ない。そこで、従来ＰＭＯＳト
ランジスタを配置していたプルアップトランジスタにＮ
ＭＯＳトランジスタを配置している。図２において
（１）はプルアップトランジスタがＮＭＯＳトランジス
タの場合、（２）はＰＭＯＳトランジスタの場合のそれ
ぞれ立ち上がり遷移遅延時間の電源電圧依存特性の比較
を示している。
て、ＮＭＯＳトランジスタではキャリアが電子、ＰＭＯ
Ｓトランジスタではキャリアがホールである。電界の強
度が高いとキャリアは速度飽和を起こすが、その速度飽
和特性が電子とホールで異なっている。一般に、ホール
よりも電子が速度飽和を起こし易い。従って、ＰＭＯＳ
に比べてＮＭＯＳトランジスタのドレイン電流が電圧の
変化に対して変化量が少ない。そこで、従来ＰＭＯＳト
ランジスタを配置していたプルアップトランジスタにＮ
ＭＯＳトランジスタを配置している。図２において
（１）はプルアップトランジスタがＮＭＯＳトランジス
タの場合、（２）はＰＭＯＳトランジスタの場合のそれ
ぞれ立ち上がり遷移遅延時間の電源電圧依存特性の比較
を示している。
【００１４】しかし、プルアップトランジスタをＮ型Ｍ
ＯＳにすると、出力ノードが高電位に遷移する際に電源
電位Ｖｄｄまで電位は上がらず、プルアップＮＭＯＳト
ランジスタの閾値電圧分Ｖｔｎの電圧を差し引いた電位
（Ｖｄｄ−Ｖｔｎ）が上限電位になる。そこで、低閾値
電圧のＮＭＯＳトランジスタを用いることによって、電
源電位と出力電位の上限の差（Ｖｄｄ−Ｖｔｎ）を小さ
くしている。
ＯＳにすると、出力ノードが高電位に遷移する際に電源
電位Ｖｄｄまで電位は上がらず、プルアップＮＭＯＳト
ランジスタの閾値電圧分Ｖｔｎの電圧を差し引いた電位
（Ｖｄｄ−Ｖｔｎ）が上限電位になる。そこで、低閾値
電圧のＮＭＯＳトランジスタを用いることによって、電
源電位と出力電位の上限の差（Ｖｄｄ−Ｖｔｎ）を小さ
くしている。
【００１５】また、一般にＮ型ＭＯＳトランジスタの電
流駆動力はＰ型ＭＯＳトランジスタに比べて大きい。さ
らに、低閾値電圧トランジスタは通常の閾値電圧トラン
ジスタに比べて電流値が大きい。従ってプルアップトラ
ンジスタをＰＭＯＳからＮＭＯＳに置き換えると必要な
電流駆動力をもつトランジスタのサイズは小さくなり、
チップ面積が小さくなるという利点がある。
流駆動力はＰ型ＭＯＳトランジスタに比べて大きい。さ
らに、低閾値電圧トランジスタは通常の閾値電圧トラン
ジスタに比べて電流値が大きい。従ってプルアップトラ
ンジスタをＰＭＯＳからＮＭＯＳに置き換えると必要な
電流駆動力をもつトランジスタのサイズは小さくなり、
チップ面積が小さくなるという利点がある。
【００１６】このように本実施の形態１では、ＮＭＯＳ
トランジスタをプルアップトランジスタとし、そのＮＭ
ＯＳトランジスタの回路動作上の論理値を反転するため
にＣＭＯＳインバータをプルアップトランジスタのゲー
トの前段に配置する構成をとっている。このような構成
のバッファを、全体のＣＭＯＳ回路の遅延時間を律速す
るような重負荷ノードの駆動回路に用いれば、立ち上が
り遷移の遅延時間の電源電圧依存が小さくなり、回路特
性の変動量が少なくなる。
トランジスタをプルアップトランジスタとし、そのＮＭ
ＯＳトランジスタの回路動作上の論理値を反転するため
にＣＭＯＳインバータをプルアップトランジスタのゲー
トの前段に配置する構成をとっている。このような構成
のバッファを、全体のＣＭＯＳ回路の遅延時間を律速す
るような重負荷ノードの駆動回路に用いれば、立ち上が
り遷移の遅延時間の電源電圧依存が小さくなり、回路特
性の変動量が少なくなる。
【００１７】（実施の形態２）図４は本発明の実施の形
態２である電源電圧依存変動の少ないバッファ回路を構
成した半導体集積回路の構成図である。図１と同じ数字
で示された回路要素は図１と同じものを指している。図
１の示す実施例１のバッファ回路とは、プルアップトラ
ンジスタ１３の基板端子が出力ノードに接続されている
点が異なる。本実施の形態２では、ＣＭＯＳ回路を形成
するプロセスが、トリプルウェル構造などのように、Ｍ
ＯＳの基板電位を任意の回路ノードに接続して電位設定
することができるデバイス構造である場合を想定してい
る。図１の構成ではトランジスタ１３の基板端子とソー
ス端子間の電位差が生じ、基板バイアス効果によってト
ランジスタ１３の閾値電圧が上昇するという問題があっ
た。図４の構成にすることによって、トランジスタ１３
の基板端子とソース端子間の電位差がなくなり、トラン
ジスタ１３の基板バイアス効果による閾値電圧上昇はな
くなる。そのため、出力ノードが高電位の時の電源電位
Ｖｄｄと出力電位の差を最小に抑えることができる。
態２である電源電圧依存変動の少ないバッファ回路を構
成した半導体集積回路の構成図である。図１と同じ数字
で示された回路要素は図１と同じものを指している。図
１の示す実施例１のバッファ回路とは、プルアップトラ
ンジスタ１３の基板端子が出力ノードに接続されている
点が異なる。本実施の形態２では、ＣＭＯＳ回路を形成
するプロセスが、トリプルウェル構造などのように、Ｍ
ＯＳの基板電位を任意の回路ノードに接続して電位設定
することができるデバイス構造である場合を想定してい
る。図１の構成ではトランジスタ１３の基板端子とソー
ス端子間の電位差が生じ、基板バイアス効果によってト
ランジスタ１３の閾値電圧が上昇するという問題があっ
た。図４の構成にすることによって、トランジスタ１３
の基板端子とソース端子間の電位差がなくなり、トラン
ジスタ１３の基板バイアス効果による閾値電圧上昇はな
くなる。そのため、出力ノードが高電位の時の電源電位
Ｖｄｄと出力電位の差を最小に抑えることができる。
【００１８】図２において（３）はトランジスタ１３の
基板端子を出力に接続した場合の立ち上がり遷移遅延時
間の電源電圧依存特性を示している。（２）に対してさ
らに電源電圧依存が小さく、回路特性の変動量が少なく
なる。
基板端子を出力に接続した場合の立ち上がり遷移遅延時
間の電源電圧依存特性を示している。（２）に対してさ
らに電源電圧依存が小さく、回路特性の変動量が少なく
なる。
【００１９】なお、本実施の形態１および実施の形態２
において、請求項の第一の導電極性がＮ型、第二の導電
極性がＰ型とする構成としたが、半導体基板やゲート酸
化膜の材質などの違いにより、Ｎ型とＰ型が逆である方
が有利である場合にはそのように構成してもよい。
において、請求項の第一の導電極性がＮ型、第二の導電
極性がＰ型とする構成としたが、半導体基板やゲート酸
化膜の材質などの違いにより、Ｎ型とＰ型が逆である方
が有利である場合にはそのように構成してもよい。
【００２０】
【発明の効果】以上のように、本実施例の半導体集積回
路によれば大規模集積回路のＣＭＯＳ論理回路の遅延時
間の電源電圧依存性が小さくなり、回路設計の容易性が
増すとともに回路動作が安定になり、チップの製造歩留
り率が上がる。
路によれば大規模集積回路のＣＭＯＳ論理回路の遅延時
間の電源電圧依存性が小さくなり、回路設計の容易性が
増すとともに回路動作が安定になり、チップの製造歩留
り率が上がる。
【図１】本発明の実施の形態１における半導体集積回路
の構成図
の構成図
【図２】本発明の実施の形態１および実施の形態２にお
ける遅延時間対電源電圧特性図
ける遅延時間対電源電圧特性図
【図３】従来の半導体集積回路の構成図
【図４】本発明の実施の形態２における半導体集積回路
の構成図
の構成図
【符号の説明】 １１ 入力端子 １２ 出力端子 １３ 低閾値電圧型ＮＭＯＳトランジスタ １４ Ｎ型ＭＯＳトランジスタ １５ インバータ
Claims (2)
- 【請求項１】 同一の導伝極性で閾値電圧の異なるＭＯ
Ｓトランジスタを形成するＣＭＯＳプロセスで製造する
大規模集積回路のバッファ回路において、プルダウント
ランジスタが第一の導伝極性で第一の閾値電圧のＭＯＳ
トランジスタであり、前記バッファのプルアップトラン
ジスタが第一の導伝極性で第二の閾値電圧のＭＯＳトラ
ンジスタであり、入力端子と前記プルダウントランジス
タのゲートが接続され、入力端子と前記プルアップトラ
ンジスタのゲートとの間にはインバータが配置されてい
る半導体集積回路。 - 【請求項２】 前記プルアップトランジスタの基板端子
が出力端子に接続されている請求項１記載の半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8106704A JPH09294064A (ja) | 1996-04-26 | 1996-04-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8106704A JPH09294064A (ja) | 1996-04-26 | 1996-04-26 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09294064A true JPH09294064A (ja) | 1997-11-11 |
Family
ID=14440390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8106704A Pending JPH09294064A (ja) | 1996-04-26 | 1996-04-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09294064A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020057294A (ko) * | 2000-12-30 | 2002-07-11 | 박종섭 | 스위칭 노이즈를 감소시킨 씨모스 드라이버 |
-
1996
- 1996-04-26 JP JP8106704A patent/JPH09294064A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020057294A (ko) * | 2000-12-30 | 2002-07-11 | 박종섭 | 스위칭 노이즈를 감소시킨 씨모스 드라이버 |
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