JPH0618322B2 - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPH0618322B2 JPH0618322B2 JP59277438A JP27743884A JPH0618322B2 JP H0618322 B2 JPH0618322 B2 JP H0618322B2 JP 59277438 A JP59277438 A JP 59277438A JP 27743884 A JP27743884 A JP 27743884A JP H0618322 B2 JPH0618322 B2 JP H0618322B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は出力回路に関し、特にＣＭＯＳ型半導体集積回
路に用いられる出力回路に関する。
路に用いられる出力回路に関する。
（従来の技術） 従来、ＣＭＯＳ回路は、製造工程が複雑であるにもかか
わらず、消費電力が少なく、電源動作マージンが広いと
いう利点を有しているので、多くの集積回路（以下、Ｉ
Ｃという）において採用されている。例えば、メモリＩ
Ｃに於いては、内部のメモリ回路からの読出信号を電流
増幅して、次段に接続されるＣＭＯＳ、ＴＴＬ等のＩＣ
を駆動するために、ＩＣパッケージの出力端子に信号を
供給する出力回路に用いられている。
わらず、消費電力が少なく、電源動作マージンが広いと
いう利点を有しているので、多くの集積回路（以下、Ｉ
Ｃという）において採用されている。例えば、メモリＩ
Ｃに於いては、内部のメモリ回路からの読出信号を電流
増幅して、次段に接続されるＣＭＯＳ、ＴＴＬ等のＩＣ
を駆動するために、ＩＣパッケージの出力端子に信号を
供給する出力回路に用いられている。
第４図、及び第５図はそれぞれ、従来の出力回路を示す
回路図、およびデバイス断面図である。
回路図、およびデバイス断面図である。
第４図の出力回路においては、ソースが電源に接続され
たＰチャンネルトランジスタＱ１のゲートが入力端子
に、ドレインが出力端子にそれぞれ接続され、ソースが
接地されたＮチャンネルトランジスタＱ２のゲートが入
力端子に、ドレインが出力端子にそれぞれ接続されてい
る。
たＰチャンネルトランジスタＱ１のゲートが入力端子
に、ドレインが出力端子にそれぞれ接続され、ソースが
接地されたＮチャンネルトランジスタＱ２のゲートが入
力端子に、ドレインが出力端子にそれぞれ接続されてい
る。
半導体基板上においては、第５図に示すように、Ｐ型半
導体基板１１上にＮウェル１２を形成し、Ｎウェル１２
内にＰ＋型拡散領域１６、１７を形成してソース・ドレ
イン領域とし、ゲート２０とでＰチャンネルトランジス
タＱ１を構成する。Ｎウェル１２以外の領域にＮ＋型拡
散領域１３、１４を形成してソース・ドレイン領域と
し、ゲート１９とでＮチャンネルトランジスタＱ２を構
成する。さらに、チャンネル形成部に電圧を与えるた
め、Ｎウェル１２にはＮ＋コンタクト層１５、Ｐ型基板
１１にはＰ＋コンタクト層１８がそれぞれ設けられてい
る。
導体基板１１上にＮウェル１２を形成し、Ｎウェル１２
内にＰ＋型拡散領域１６、１７を形成してソース・ドレ
イン領域とし、ゲート２０とでＰチャンネルトランジス
タＱ１を構成する。Ｎウェル１２以外の領域にＮ＋型拡
散領域１３、１４を形成してソース・ドレイン領域と
し、ゲート１９とでＮチャンネルトランジスタＱ２を構
成する。さらに、チャンネル形成部に電圧を与えるた
め、Ｎウェル１２にはＮ＋コンタクト層１５、Ｐ型基板
１１にはＰ＋コンタクト層１８がそれぞれ設けられてい
る。
そして、ゲート１９、２０が共通に入力端子に接続さ
れ、Ｐ＋型拡散領域１６、Ｎ＋型拡散領域１３が共通に
出力端子に接続され、Ｐ＋型拡散領域１８、Ｎ＋型拡散
領域１４が共通に接地端子ＧＮＤに接続され、Ｐ＋型拡
散領域１７、Ｎ＋型拡散領域１５が共通に電源端子ＶCC
に接続されている。
れ、Ｐ＋型拡散領域１６、Ｎ＋型拡散領域１３が共通に
出力端子に接続され、Ｐ＋型拡散領域１８、Ｎ＋型拡散
領域１４が共通に接地端子ＧＮＤに接続され、Ｐ＋型拡
散領域１７、Ｎ＋型拡散領域１５が共通に電源端子ＶCC
に接続されている。
この出力回路は、ＩＣの内部回路から出力された論理信
号が入力端子に入力されることにより、出力端子から、
入力論理信号を反転した位相で、接地電圧から電源電圧
までの振幅を持つ反転出力信号を発生する。
号が入力端子に入力されることにより、出力端子から、
入力論理信号を反転した位相で、接地電圧から電源電圧
までの振幅を持つ反転出力信号を発生する。
（発明が解決しようとする問題点） この従来の出力回路においては、入力端子に異常なノイ
ズが印加されると、ＣＭＯＳ回路特有のラッチアップが
起き、回路の動作が損なわれていた。
ズが印加されると、ＣＭＯＳ回路特有のラッチアップが
起き、回路の動作が損なわれていた。
即ち、第４図及び第５図に示す従来の出力回路の出力端
子に、ＶCC＋ＶF （ＶF:ＰＮ接合の順方向電圧）以上の
ノイズが加わると、出力端子からＮウェル１２に電流が
流れ、Ｐ＋型拡散領域１６をエミッタ、Ｎウェル１２を
ベース、Ｐ型基板１１をコレクタとする寄生ＰＮＰトラ
ンジスタＴ3がオンし、出力端子からＰ型基板１１に大
量に電流が流れて基板レベルが上昇する。するとＰ型基
板１１からＮ＋型拡散領域１４を通して接地端子ＧＮＤ
に電流が流れ、Ｎウェル１２をコレクタ、Ｐ型基板１１
をベース、Ｎ＋型拡散領域１４をエミッタとする寄生Ｎ
ＰＮトランジスタＴ2がオンする。すると、Ｎウェル１
２のレベルが低下し、Ｐ＋型拡散領域１７をエミッタ、
Ｎウェル１２をベース、Ｐ型基板１１をコレクタとする
寄生ＰＮＰトランジスタＴ4がオンして電源端子ＶCCか
ら基板に電流が流れる。
子に、ＶCC＋ＶF （ＶF:ＰＮ接合の順方向電圧）以上の
ノイズが加わると、出力端子からＮウェル１２に電流が
流れ、Ｐ＋型拡散領域１６をエミッタ、Ｎウェル１２を
ベース、Ｐ型基板１１をコレクタとする寄生ＰＮＰトラ
ンジスタＴ3がオンし、出力端子からＰ型基板１１に大
量に電流が流れて基板レベルが上昇する。するとＰ型基
板１１からＮ＋型拡散領域１４を通して接地端子ＧＮＤ
に電流が流れ、Ｎウェル１２をコレクタ、Ｐ型基板１１
をベース、Ｎ＋型拡散領域１４をエミッタとする寄生Ｎ
ＰＮトランジスタＴ2がオンする。すると、Ｎウェル１
２のレベルが低下し、Ｐ＋型拡散領域１７をエミッタ、
Ｎウェル１２をベース、Ｐ型基板１１をコレクタとする
寄生ＰＮＰトランジスタＴ4がオンして電源端子ＶCCか
ら基板に電流が流れる。
このとき、出力端子に加わっていた高レベルのノイズが
無くなっても、寄生トランジスタＴ4・Ｔ2を通して電源
端子ＶCCから接地端子ＧＮＤへ電流が流れ続けラッチア
ップが起る。
無くなっても、寄生トランジスタＴ4・Ｔ2を通して電源
端子ＶCCから接地端子ＧＮＤへ電流が流れ続けラッチア
ップが起る。
このラッチアップを防ぐためには、出力回路を第４図に
示すようなＣＭＯＳ構成とせず、同一導電型のＭＯＳト
ランジスタで構成すればよいが、出力回路を同一導電型
のＭＯＳトランジスタのみで構成すると、出力電圧が電
源電圧又は接地電圧まで上昇、下降せず、振幅が小さく
なるという欠点があった。
示すようなＣＭＯＳ構成とせず、同一導電型のＭＯＳト
ランジスタで構成すればよいが、出力回路を同一導電型
のＭＯＳトランジスタのみで構成すると、出力電圧が電
源電圧又は接地電圧まで上昇、下降せず、振幅が小さく
なるという欠点があった。
特に、次段にＣＭＯＳ型ＩＣが接続される場合、ＣＭＯ
Ｓ型ＩＣは高レベル入力電圧の最低値として電源電圧の
７割という比較的高い値を要求しているため、出力段部
をＮチャンネルトランジスタのみで構成した場合、低電
源電圧時この値を満足することが困難であった。
Ｓ型ＩＣは高レベル入力電圧の最低値として電源電圧の
７割という比較的高い値を要求しているため、出力段部
をＮチャンネルトランジスタのみで構成した場合、低電
源電圧時この値を満足することが困難であった。
本発明の目的は、出力に異常なノイズが印加されてもラ
ッチアップを起こさず、かつ、出力レベルが電源電圧レ
ベルになる出力回路を提供することにある。
ッチアップを起こさず、かつ、出力レベルが電源電圧レ
ベルになる出力回路を提供することにある。
（問題点を解決するための手段） 本発明によれば、ドレインを第１の接点に、ゲートを入
力端子に、ソースを第１の電源に接続した第１導電型の
第１のトランジスタと、ドレインを前記第１の接点に、
ゲートを入力端子に、ソースを第２の電源に接続した第
２の導電型の第２のトランジスタとを有するＣＭＯＳイ
ンバータ回路を備えた出力回路において、 ドレインを前記第１の電源に、ゲートを前記第１の接点
に、ソースを第２の接点に接続した第２導電型の第３の
トランジスタと、ドレインを前記第２の接点に、ゲート
を入力端子に、ソースを前記第２の電源に接続した第２
導電型の第４のトランジスタとを有する中段バッファ
部、 ドレインを前記第１の電源に、ゲートを前記第２の接点
に、ソースを出力端子に接続した第２導電型の第５のト
ランジスタと、ドレインを前記出力端子に、ゲートを入
力端子に、ソースを前記第２の電源に接続した第２導電
型の第６のトランジスタとを有する出力段部、 入力端を前記第２の接点に、出力端を第３の接点に接続
した同相の遅延回路と、一端が前記第２の接点に、他端
が前記第３の接点に接続したブートストラップ静電容量
とを有するブートストラップ部、を備えたことを特徴と
する出力回路を得る。
力端子に、ソースを第１の電源に接続した第１導電型の
第１のトランジスタと、ドレインを前記第１の接点に、
ゲートを入力端子に、ソースを第２の電源に接続した第
２の導電型の第２のトランジスタとを有するＣＭＯＳイ
ンバータ回路を備えた出力回路において、 ドレインを前記第１の電源に、ゲートを前記第１の接点
に、ソースを第２の接点に接続した第２導電型の第３の
トランジスタと、ドレインを前記第２の接点に、ゲート
を入力端子に、ソースを前記第２の電源に接続した第２
導電型の第４のトランジスタとを有する中段バッファ
部、 ドレインを前記第１の電源に、ゲートを前記第２の接点
に、ソースを出力端子に接続した第２導電型の第５のト
ランジスタと、ドレインを前記出力端子に、ゲートを入
力端子に、ソースを前記第２の電源に接続した第２導電
型の第６のトランジスタとを有する出力段部、 入力端を前記第２の接点に、出力端を第３の接点に接続
した同相の遅延回路と、一端が前記第２の接点に、他端
が前記第３の接点に接続したブートストラップ静電容量
とを有するブートストラップ部、を備えたことを特徴と
する出力回路を得る。
（実施例） 次に、本発明の実施例について図面を用いて説明する。
第１、２及び３図はそれぞれ本発明の一実施例である出
力回路の回路図及び動作を示すタイミングチャートであ
る。
力回路の回路図及び動作を示すタイミングチャートであ
る。
第１図に示す出力回路は、ＣＭＯＳインバータ回路、中
段バッファ部、出力段部、及びブートストラップ部とを
含んでいる。
段バッファ部、出力段部、及びブートストラップ部とを
含んでいる。
ＣＭＯＳインバータ回路においては、ソースが電源端子
ＶCCに接続されたＰチャンネルＭＯＳトランジスタＱ3
と、ソースが接地端子に接続されたＮチャンネルＭＯＳ
トランジスタＱ4のゲートが共通に入力端子ＩＮに、ド
レインが共通に接点１にそれぞれ接続されている。
ＶCCに接続されたＰチャンネルＭＯＳトランジスタＱ3
と、ソースが接地端子に接続されたＮチャンネルＭＯＳ
トランジスタＱ4のゲートが共通に入力端子ＩＮに、ド
レインが共通に接点１にそれぞれ接続されている。
中段バッファ部においては、ＮチャンネルＭＯＳトラン
ジスタＱ5のドレインが電源端子ＶCCに、ゲートが接点
１に、ソースが接点２にそれぞれ接続され、Ｎチャンネ
ルＭＯＳトランジスタＱ6 のドレインが接点２に、ゲー
トが入力端子ＩＮに、ソースが接地端子にそれぞれ接続
されている。
ジスタＱ5のドレインが電源端子ＶCCに、ゲートが接点
１に、ソースが接点２にそれぞれ接続され、Ｎチャンネ
ルＭＯＳトランジスタＱ6 のドレインが接点２に、ゲー
トが入力端子ＩＮに、ソースが接地端子にそれぞれ接続
されている。
出力段部においては、ＮチャンネルＭＯＳトランジスタ
Ｑ7のドレインが電源端子ＶCCに、ゲートが接点２に、
ソースが出力端子ＯＵＴにそれぞれ接続され、Ｎチャン
ネルＭＯＳトランジスタＱ8のドレインが出力端子ＯＵ
Ｔに、ゲートが入力端子ＩＮに、ソースが接地端子にそ
れぞれ接続されている。
Ｑ7のドレインが電源端子ＶCCに、ゲートが接点２に、
ソースが出力端子ＯＵＴにそれぞれ接続され、Ｎチャン
ネルＭＯＳトランジスタＱ8のドレインが出力端子ＯＵ
Ｔに、ゲートが入力端子ＩＮに、ソースが接地端子にそ
れぞれ接続されている。
そして、ブートストラップ部においては、遅延回路４の
入力端が接点２に、出力端が接点３にそれぞれ接続さ
れ、ブートストラップ静電容量Ｃの一端が接点３に、他
端が接点２にそれぞれ接続されている。
入力端が接点２に、出力端が接点３にそれぞれ接続さ
れ、ブートストラップ静電容量Ｃの一端が接点３に、他
端が接点２にそれぞれ接続されている。
第２図は、ブートストラップ部のうち遅延回路４の回路
図である。
図である。
遅延回路４においては、ＰチャンネルＭＯＳトランジス
タＱ9のソースが電源端子ＶCCに、ゲートが入力端に、
それぞれ接続され、ＮチャンネルＭＯＳトランジスタＱ
10のドレインがＰチャンネルＭＯＳトランジスタＱ9の
ドレインに、ゲートが入力端に、ソースが接地端子にそ
れぞれ接続されている。
タＱ9のソースが電源端子ＶCCに、ゲートが入力端に、
それぞれ接続され、ＮチャンネルＭＯＳトランジスタＱ
10のドレインがＰチャンネルＭＯＳトランジスタＱ9の
ドレインに、ゲートが入力端に、ソースが接地端子にそ
れぞれ接続されている。
そして、ＰチャンネルＭＯＳトランジスタＱ11のソース
が電源端子ＶCCに、ゲートがＰチャンネルＭＯＳトラン
ジスタＱ9のドレインに、ドレインが出力端にそれぞれ
接続され、ＮチャンネルＭＯＳトランジスタＱ12のドレ
インが出力端に、ゲートがＰチャンネルＭＯＳトランジ
スタＱ9のドレインに、ソースが接地端子にそれぞれ接
続されている。
が電源端子ＶCCに、ゲートがＰチャンネルＭＯＳトラン
ジスタＱ9のドレインに、ドレインが出力端にそれぞれ
接続され、ＮチャンネルＭＯＳトランジスタＱ12のドレ
インが出力端に、ゲートがＰチャンネルＭＯＳトランジ
スタＱ9のドレインに、ソースが接地端子にそれぞれ接
続されている。
即ち、遅延回路４は、ＣＭＯＳインバータ回路を２段接
続して構成された、同相の遅延回路である。
続して構成された、同相の遅延回路である。
つぎに、動作について説明する。
第３図は、第４図に示す出力回路の、入力端子ＩＮ、接
点１、２、３、及び出力端子ＯＵＴの各点における電位
の時間変化を示すタイミングチャートである。
点１、２、３、及び出力端子ＯＵＴの各点における電位
の時間変化を示すタイミングチャートである。
時刻t1で入力端子ＩＮの電圧がハイレベルからロウレベ
ルに変化すると、トランジスタＱ3がオン、Ｑ4,Ｑ6,Ｑ8
がそれぞれオフになり、従って接点１の電圧はハイレベ
ルに変化する。この場合、トランジスタＱ3としてＰチ
ャンネル型ＭＯＳトランジスタを用いているので、接点
１のハイレベルは電源電圧と同じ電圧ＶCCとなる。
ルに変化すると、トランジスタＱ3がオン、Ｑ4,Ｑ6,Ｑ8
がそれぞれオフになり、従って接点１の電圧はハイレベ
ルに変化する。この場合、トランジスタＱ3としてＰチ
ャンネル型ＭＯＳトランジスタを用いているので、接点
１のハイレベルは電源電圧と同じ電圧ＶCCとなる。
すると、これによってトランジスタＱ5がオンとなり、
接点２の電圧がハイレベルとなる。ただし，Ｎチャンネ
ルＭＯＳトランジスタＱ5においては，チャンネル形成
部の電圧はゲート電圧に比べて、トランジスタのしきい
値電圧Ｖthだけ小さくなければならない。よって、ゲー
ト電圧は接点１の電圧ＶCCであるから、結局トランジス
タＱ5のソース電圧である接点２の電圧は、電圧ＶCC−
Ｖthとなる。
接点２の電圧がハイレベルとなる。ただし，Ｎチャンネ
ルＭＯＳトランジスタＱ5においては，チャンネル形成
部の電圧はゲート電圧に比べて、トランジスタのしきい
値電圧Ｖthだけ小さくなければならない。よって、ゲー
ト電圧は接点１の電圧ＶCCであるから、結局トランジス
タＱ5のソース電圧である接点２の電圧は、電圧ＶCC−
Ｖthとなる。
引き続いて、トランジスタＱ7がオンとなり、出力端子
ＯＵＴの電圧がハイレベルになる。ただし、Ｎチャンネ
ルＭＯＳトランジスタＱ7のゲート電圧はＶCC−Ｖthで
あるから、出力端子ＯＵＴの電圧はＶCC−２Ｖthであ
る。
ＯＵＴの電圧がハイレベルになる。ただし、Ｎチャンネ
ルＭＯＳトランジスタＱ7のゲート電圧はＶCC−Ｖthで
あるから、出力端子ＯＵＴの電圧はＶCC−２Ｖthであ
る。
一方、接点２の電圧がハイレベルに変化したとき、遅延
回路４の出力端は未だロウレベルであるから、容量Ｃは
接点３に接続される側の極板を負、接点２に接続される
側の極板を正として充電される。
回路４の出力端は未だロウレベルであるから、容量Ｃは
接点３に接続される側の極板を負、接点２に接続される
側の極板を正として充電される。
そして、容量Ｃが充電された後、時刻t2において遅延回
路４の出力端の電圧、即ち接点３の電圧がハイレベルに
なる。
路４の出力端の電圧、即ち接点３の電圧がハイレベルに
なる。
このとき、ＭＯＳトランジスタＱ7のゲートの寄生容量
は数ピコ・ファラッド程度であり、静電容量Ｃの容量値
はそれよりもやや大きく設定してある。また、遅延回路
４は利得が１でかつトランジスタＱ5が静電容量Ｃを充
電する数ナノ秒程度以上の遅延時間を持つように形成さ
れている。
は数ピコ・ファラッド程度であり、静電容量Ｃの容量値
はそれよりもやや大きく設定してある。また、遅延回路
４は利得が１でかつトランジスタＱ5が静電容量Ｃを充
電する数ナノ秒程度以上の遅延時間を持つように形成さ
れている。
即ち、接点３の電位がハイレベルになると、静電容量Ｃ
によるブーストラップ効果で、接点２及びトランジスタ
Ｑ7のゲートの電圧が、電圧ＶCC＋Ｖthよりも大きくな
るような構成となっている。
によるブーストラップ効果で、接点２及びトランジスタ
Ｑ7のゲートの電圧が、電圧ＶCC＋Ｖthよりも大きくな
るような構成となっている。
従って、トランジスタＱ7のソース電圧である、出力端
子ＯＵＴの出力電圧は、時刻t2を過ぎると電源電圧ＶCC
まで駆動される。
子ＯＵＴの出力電圧は、時刻t2を過ぎると電源電圧ＶCC
まで駆動される。
また、この場合において、接点２の電圧も大きく駆動さ
れることになるが、ＮチャンネルＭＯＳトランジスタＱ
5,Ｑ6からなる中段バッファ部が設けてあるため、ＣＭ
ＯＳインバータ部またはＩＣの内部回路においてラッチ
アップが発生する恐れがなく、ＩＣの誤動作を防ぐこと
ができる。
れることになるが、ＮチャンネルＭＯＳトランジスタＱ
5,Ｑ6からなる中段バッファ部が設けてあるため、ＣＭ
ＯＳインバータ部またはＩＣの内部回路においてラッチ
アップが発生する恐れがなく、ＩＣの誤動作を防ぐこと
ができる。
時刻t3において、入力端子ＩＮの電圧がハイレベルに変
化すると、トランジスタＱ4,Ｑ6,Ｑ8がオンになり、接
点１，２および出力端子ＯＵＴの電圧はロウレベルにな
り、遅延回路４による遅延時間が経過した後、接点３の
電圧もロウレベルとなる。
化すると、トランジスタＱ4,Ｑ6,Ｑ8がオンになり、接
点１，２および出力端子ＯＵＴの電圧はロウレベルにな
り、遅延回路４による遅延時間が経過した後、接点３の
電圧もロウレベルとなる。
なお、本実施例においては中段バッファ部及び出力段部
をＮチャンネルＭＯＳトランジスタを用いて構成した
が、ＰチャンネルＭＯＳトランジスタを用いても構成す
ることができる。
をＮチャンネルＭＯＳトランジスタを用いて構成した
が、ＰチャンネルＭＯＳトランジスタを用いても構成す
ることができる。
（発明の効果） 以上説明したように、本発明においては、単一導電型の
ＭＯＳトランジスタからなる出力段部と中段バッファ部
とで、ブートストラップ部を挟む構成としたので、外部
ノイズによるラッチアップを防ぎ、かつ出力電圧を電源
電圧まで駆動し、さらに、次段のＣＭＯＳ型ＩＣを低電
源電圧下においても誤動作させること無く高速に駆動で
きる出力回路を得ることができる。
ＭＯＳトランジスタからなる出力段部と中段バッファ部
とで、ブートストラップ部を挟む構成としたので、外部
ノイズによるラッチアップを防ぎ、かつ出力電圧を電源
電圧まで駆動し、さらに、次段のＣＭＯＳ型ＩＣを低電
源電圧下においても誤動作させること無く高速に駆動で
きる出力回路を得ることができる。
第１図は本発明の一実施例の回路図、第２図は第１図に
示す遅延回路の詳細回路図、第３図は第１図に示す実施
例の動作波形図、第４図は従来の出力回路の一例の回路
図、第５図は第４図に示す回路のラッチアップを説明す
るための模式図である。 １，２，３……接点、４……遅延回路、１１……Ｐ型半
導体基板、１２……Ｎウェル、１３，１４，１５……Ｎ
＋拡散領域、１６，１７，１８……Ｐ＋拡散領域、１
９，２０……ゲート、Ｃ……静電容量、Ｑ1,Ｑ3,Ｑ9,Ｑ
11……Ｐチャンネルトランジスタ、Ｑ2,Ｑ4,Ｑ5,Ｑ6,Ｑ
7,Ｑ8,Ｑ10,Ｑ12……Ｎチャンネルトランジスタ、Ｔ1,
Ｔ2……寄生ＮＰＮトランジスタ、Ｔ3,Ｔ4……寄生ＰＮ
Ｐトランジスタ。
示す遅延回路の詳細回路図、第３図は第１図に示す実施
例の動作波形図、第４図は従来の出力回路の一例の回路
図、第５図は第４図に示す回路のラッチアップを説明す
るための模式図である。 １，２，３……接点、４……遅延回路、１１……Ｐ型半
導体基板、１２……Ｎウェル、１３，１４，１５……Ｎ
＋拡散領域、１６，１７，１８……Ｐ＋拡散領域、１
９，２０……ゲート、Ｃ……静電容量、Ｑ1,Ｑ3,Ｑ9,Ｑ
11……Ｐチャンネルトランジスタ、Ｑ2,Ｑ4,Ｑ5,Ｑ6,Ｑ
7,Ｑ8,Ｑ10,Ｑ12……Ｎチャンネルトランジスタ、Ｔ1,
Ｔ2……寄生ＮＰＮトランジスタ、Ｔ3,Ｔ4……寄生ＰＮ
Ｐトランジスタ。
Claims (1)
- 【請求項１】ドレインを第１の接点に、ゲートを入力端
子に、ソースを第１の電源に接続した第１導電型の第１
のトランジスタと、ドレインを前記第１の接点に、ゲー
トを入力端子に、ソースを第２の電源に接続した第２導
電型の第２のトランジスタとを有するＣＭＯＳインバー
タ回路を備えた、ＣＭＯＳ型半導体集積回路の出力回路
において、 ドレインを前記第１の電源に、ゲートを前記第１の接点
に、ソースを第２の接点に接続した第２導電型の第３の
トランジスタと、ドレインを前記第２の接点に、ゲート
を入力端子に、ソースを前記第２の電源に接続した第２
導電型の第４のトランジスタとを有する中段バッファ
部、 ドレインを前記第１の電源に、ゲートを前記第２の接点
に、ソースを出力端子に接続した第２導電型の第５のト
ランジスタと、ドレインを前記出力端子に、ゲートを入
力端子に、ソースを前記第２の電源に接続した第２導電
型の第６のトランジスタとを有する出力段部、 入力端を前記第２の接点に、出力端を第３の接点に接続
した同相の遅延回路と、一端が前記第２の接点に、他端
が前記第３の接点に接続したブートストラップ静電容量
とを有するブートストラップ部、を備えたことを特徴と
する出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59277438A JPH0618322B2 (ja) | 1984-12-28 | 1984-12-28 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59277438A JPH0618322B2 (ja) | 1984-12-28 | 1984-12-28 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61157114A JPS61157114A (ja) | 1986-07-16 |
| JPH0618322B2 true JPH0618322B2 (ja) | 1994-03-09 |
Family
ID=17583563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59277438A Expired - Lifetime JPH0618322B2 (ja) | 1984-12-28 | 1984-12-28 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0618322B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0568363U (ja) * | 1991-11-07 | 1993-09-17 | 株式会社ダイシン | 折り畳み式ワゴン |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56123127A (en) * | 1980-03-04 | 1981-09-28 | Nec Corp | Logic circuit |
-
1984
- 1984-12-28 JP JP59277438A patent/JPH0618322B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61157114A (ja) | 1986-07-16 |
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