JPH04239817A - ＢｉＣＭＯＳ型半導体集積回路 - Google Patents
ＢｉＣＭＯＳ型半導体集積回路Info
- Publication number
- JPH04239817A JPH04239817A JP3024178A JP2417891A JPH04239817A JP H04239817 A JPH04239817 A JP H04239817A JP 3024178 A JP3024178 A JP 3024178A JP 2417891 A JP2417891 A JP 2417891A JP H04239817 A JPH04239817 A JP H04239817A
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- JP
- Japan
- Prior art keywords
- bipolar transistor
- transistor
- circuit
- turned
- type mos
- Prior art date
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＮＯＲ回路を構成するＢ
ｉＣＭＯＳ型半導体集積回路に関する。
ｉＣＭＯＳ型半導体集積回路に関する。
【０００２】
【従来の技術】図３は従来のＢｉＣＭＯＳ型半導体集積
回路のＮＯＲ回路を示す回路図である。
回路のＮＯＲ回路を示す回路図である。
【０００３】Ｐ型ＭＯＳトランジスタ１１はそのゲート
が入力端子１に接続され、そのソースが電源ＶＤＤに接
続されている。Ｐ型ＭＯＳトランジスタ１２はそのゲー
トが入力端子２に接続され、そのソースがＰ型ＭＯＳト
ランジスタ１１のドレインに接続され、そのドレインが
バイポーラトランジスタ３１のベースに接続されている
。 バイポーラトランジスタ３１はそのコレクタが電源ＶＤ
Ｄに接続され、そのエミッタが出力端子３に接続されて
いる。Ｎ型ＭＯＳトランジスタ２１，２２はバイポーラ
トランジスタ３１のベースと接地ＧＮＤとの間に並列に
接続されており、Ｎ型ＭＯＳトランジスタ２１のゲート
は入力端子１に接続され、Ｎ型ＭＯＳトランジスタ２２
のゲートは入力端子２に接続されている。Ｎ型ＭＯＳト
ランジスタ２４，２５は出力端子３とバイポーラトラン
ジスタ３２のベースとの間に並列に接続されており、Ｎ
型ＭＯＳトランジスタ２４のゲートは入力端子１に接続
され、Ｎ型ＭＯＳトランジスタ２５のゲートは入力端子
２に接続されている。バイポーラトランジスタ３２はそ
のコレクタが出力端子３に接続され、そのエミッタが接
地ＧＮＤに接続されている。Ｎ型ＭＯＳトランジスタ２
３はそのゲートが電源ＶＤＤに接続され、そのソースが
接地ＧＮＤに接続され、そのドレインがバイポーラトラ
ンジスタ３２のベースに接続されている。
が入力端子１に接続され、そのソースが電源ＶＤＤに接
続されている。Ｐ型ＭＯＳトランジスタ１２はそのゲー
トが入力端子２に接続され、そのソースがＰ型ＭＯＳト
ランジスタ１１のドレインに接続され、そのドレインが
バイポーラトランジスタ３１のベースに接続されている
。 バイポーラトランジスタ３１はそのコレクタが電源ＶＤ
Ｄに接続され、そのエミッタが出力端子３に接続されて
いる。Ｎ型ＭＯＳトランジスタ２１，２２はバイポーラ
トランジスタ３１のベースと接地ＧＮＤとの間に並列に
接続されており、Ｎ型ＭＯＳトランジスタ２１のゲート
は入力端子１に接続され、Ｎ型ＭＯＳトランジスタ２２
のゲートは入力端子２に接続されている。Ｎ型ＭＯＳト
ランジスタ２４，２５は出力端子３とバイポーラトラン
ジスタ３２のベースとの間に並列に接続されており、Ｎ
型ＭＯＳトランジスタ２４のゲートは入力端子１に接続
され、Ｎ型ＭＯＳトランジスタ２５のゲートは入力端子
２に接続されている。バイポーラトランジスタ３２はそ
のコレクタが出力端子３に接続され、そのエミッタが接
地ＧＮＤに接続されている。Ｎ型ＭＯＳトランジスタ２
３はそのゲートが電源ＶＤＤに接続され、そのソースが
接地ＧＮＤに接続され、そのドレインがバイポーラトラ
ンジスタ３２のベースに接続されている。
【０００４】このように構成されるＮＯＲ回路において
は、出力信号を取り出すためにバイポーラトランジスタ
を使用している。
は、出力信号を取り出すためにバイポーラトランジスタ
を使用している。
【０００５】次に、上述のＮＯＲ回路の動作について説
明する。入力端子１に“Ｌ”レベルを印加し、入力端子
２に“Ｌ”レベルを印加すると、Ｐ型ＭＯＳトランジス
タ１１，１２がＯＮ状態になり、Ｎ型ＭＯＳトランジス
タ２１，２２，２４，２５がＯＦＦ状態になる。これに
より、バイポーラトランジスタ３１がＯＮ状態になり、
バイポーラトランジスタ３２がＯＦＦ状態になるため、
出力端子３は“Ｈ”レベルになる。次に、入力端子１に
“Ｈ”レベルを印加し、入力端子２に“Ｌ”レベルに印
加すると、Ｐ型ＭＯＳトランジスタ１１及びＮ型ＭＯＳ
トランジスタ２２，２５がＯＦＦ状態になり、Ｐ型ＭＯ
Ｓトランジスタ１２及びＮ型ＭＯＳトランジスタ２１，
２４がＯＮ状態になる。これにより、バイポーラトラン
ジスタ３１がＯＦＦ状態になり、バイポーラトランジス
タ３２がＯＮ状態になるため、出力端子３は“Ｌ”レベ
ルになる。このように、入力端子１又は２に“Ｈ”レベ
ルを印加すると、Ｐ型ＭＯＳトランジスタ１１又は１２
がＯＦＦ状態になり、Ｎ型ＭＯＳトランジスタ２１又は
２２がＯＮ状態になり、Ｎ型ＭＯＳトランジスタ２４又
は２５がＯＮ状態になる。これにより、バイポーラトラ
ンジスタ３１がＯＦＦ状態になり、バイポーラトランジ
スタ３２がＯＮ状態になるため、出力端子３は“Ｌ”レ
ベルになる。
明する。入力端子１に“Ｌ”レベルを印加し、入力端子
２に“Ｌ”レベルを印加すると、Ｐ型ＭＯＳトランジス
タ１１，１２がＯＮ状態になり、Ｎ型ＭＯＳトランジス
タ２１，２２，２４，２５がＯＦＦ状態になる。これに
より、バイポーラトランジスタ３１がＯＮ状態になり、
バイポーラトランジスタ３２がＯＦＦ状態になるため、
出力端子３は“Ｈ”レベルになる。次に、入力端子１に
“Ｈ”レベルを印加し、入力端子２に“Ｌ”レベルに印
加すると、Ｐ型ＭＯＳトランジスタ１１及びＮ型ＭＯＳ
トランジスタ２２，２５がＯＦＦ状態になり、Ｐ型ＭＯ
Ｓトランジスタ１２及びＮ型ＭＯＳトランジスタ２１，
２４がＯＮ状態になる。これにより、バイポーラトラン
ジスタ３１がＯＦＦ状態になり、バイポーラトランジス
タ３２がＯＮ状態になるため、出力端子３は“Ｌ”レベ
ルになる。このように、入力端子１又は２に“Ｈ”レベ
ルを印加すると、Ｐ型ＭＯＳトランジスタ１１又は１２
がＯＦＦ状態になり、Ｎ型ＭＯＳトランジスタ２１又は
２２がＯＮ状態になり、Ｎ型ＭＯＳトランジスタ２４又
は２５がＯＮ状態になる。これにより、バイポーラトラ
ンジスタ３１がＯＦＦ状態になり、バイポーラトランジ
スタ３２がＯＮ状態になるため、出力端子３は“Ｌ”レ
ベルになる。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来のＢｉＣＭＯＳ型半導体集積回路のＮＯＲ回路に
おいては、出力端子３が“Ｈ”レベルから“Ｌ”レベル
になるとき、Ｎ型ＭＯＳトランジスタ２４又は２５を介
してバイポーラトランジスタ３２のベースに電荷が供給
され、Ｎ型ＭＯＳトランジスタ２１又は２２を介してバ
イポーラトランジスタ３１のベースから電荷が引き抜か
れる。このＮ型ＭＯＳトランジスタ２１，２２，２４，
２５は駆動能力が低いため、ＮＯＲ回路の遅延時間が大
きくなるという問題点がある。
た従来のＢｉＣＭＯＳ型半導体集積回路のＮＯＲ回路に
おいては、出力端子３が“Ｈ”レベルから“Ｌ”レベル
になるとき、Ｎ型ＭＯＳトランジスタ２４又は２５を介
してバイポーラトランジスタ３２のベースに電荷が供給
され、Ｎ型ＭＯＳトランジスタ２１又は２２を介してバ
イポーラトランジスタ３１のベースから電荷が引き抜か
れる。このＮ型ＭＯＳトランジスタ２１，２２，２４，
２５は駆動能力が低いため、ＮＯＲ回路の遅延時間が大
きくなるという問題点がある。
【０００７】本発明はかかる問題点に鑑みてなされたも
のであって、ＮＯＲ回路の遅延時間を短縮することがで
きるＢｉＣＭＯＳ型半導体集積回路を提供することを目
的とする。
のであって、ＮＯＲ回路の遅延時間を短縮することがで
きるＢｉＣＭＯＳ型半導体集積回路を提供することを目
的とする。
【０００８】
【課題を解決するための手段】本発明に係るＢｉＣＭＯ
Ｓ型半導体集積回路は、ＮＯＲ回路の出力段のトランジ
スタを駆動するＮＰＮ型バイポーラトランジスタを有す
ることを特徴とする。
Ｓ型半導体集積回路は、ＮＯＲ回路の出力段のトランジ
スタを駆動するＮＰＮ型バイポーラトランジスタを有す
ることを特徴とする。
【０００９】
【作用】本発明においては、ＮＯＲ回路の出力段のトラ
ンジスタを駆動するＮＰＮ型バイポーラトランジスタを
有しており、このＮＰＮ型バイポーラトランジスタは従
来のＮＯＲ回路におけるＮ型ＭＯＳトランジスタの替わ
りに設けられる。ＮＰＮ型バイポーラトランジスタはＮ
型ＭＯＳトランジスタに比して駆動能力が高いので、Ｎ
ＯＲ回路の出力段のトランジスタのスイッチング時間を
短縮することができる。これにより、ＮＯＲ回路の遅延
時間を短縮することができる。
ンジスタを駆動するＮＰＮ型バイポーラトランジスタを
有しており、このＮＰＮ型バイポーラトランジスタは従
来のＮＯＲ回路におけるＮ型ＭＯＳトランジスタの替わ
りに設けられる。ＮＰＮ型バイポーラトランジスタはＮ
型ＭＯＳトランジスタに比して駆動能力が高いので、Ｎ
ＯＲ回路の出力段のトランジスタのスイッチング時間を
短縮することができる。これにより、ＮＯＲ回路の遅延
時間を短縮することができる。
【００１０】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００１１】図１は本発明の第１の実施例に係るＢｉＣ
ＭＯＳ型半導体集積回路のＮＯＲ回路を示す回路図であ
る。なお、本実施例は図３におけるシンク側、即ち、電
流引込用のバイポーラトランジスタを駆動するＮ型ＭＯ
ＳトランジスタをＮＰＮ型バイポーラトランジスタに置
き換えたものであるので、図１において図３と同一物に
は同一符号を付してその部分の詳細な説明は省略する。
ＭＯＳ型半導体集積回路のＮＯＲ回路を示す回路図であ
る。なお、本実施例は図３におけるシンク側、即ち、電
流引込用のバイポーラトランジスタを駆動するＮ型ＭＯ
ＳトランジスタをＮＰＮ型バイポーラトランジスタに置
き換えたものであるので、図１において図３と同一物に
は同一符号を付してその部分の詳細な説明は省略する。
【００１２】即ち、本実施例においては、図３における
Ｎ型ＭＯＳトランジスタ２４，２５の替わりに、夫々Ｎ
ＰＮ型バイポーラトランジスタ３３，３４が設けられて
いる。バイポーラトランジスタ３３はそのベースが入力
端子１に接続され、そのコレクタが出力端子３に接続さ
れ、そのエミッタがバイポーラトランジスタ３２のベー
スに接続されている。バイポーラトランジスタ３４はそ
のベースが入力端子２に接続され、そのコレクタが出力
端子３に接続され、そのエミッタがバイポーラトランジ
スタ３２のベースに接続されている。
Ｎ型ＭＯＳトランジスタ２４，２５の替わりに、夫々Ｎ
ＰＮ型バイポーラトランジスタ３３，３４が設けられて
いる。バイポーラトランジスタ３３はそのベースが入力
端子１に接続され、そのコレクタが出力端子３に接続さ
れ、そのエミッタがバイポーラトランジスタ３２のベー
スに接続されている。バイポーラトランジスタ３４はそ
のベースが入力端子２に接続され、そのコレクタが出力
端子３に接続され、そのエミッタがバイポーラトランジ
スタ３２のベースに接続されている。
【００１３】次に、上述のＮＯＲ回路の動作について説
明する。入力端子１に“Ｌ”レベルを印加し、入力端子
２に“Ｌ”レベルを印加すると、Ｐ型ＭＯＳトランジス
タ１１，１２がＯＮ状態になり、Ｎ型ＭＯＳトランジス
タ２１，２２及びバイポーラトランジスタ３３，３４が
ＯＦＦ状態になる。これにより、バイポーラトランジス
タ３１がＯＮ状態になり、バイポーラトランジスタ３２
がＯＦＦ状態になるため、出力端子３は“Ｈ”レベルに
なる。次に、入力端子１又は２に“Ｈ”レベルを印加す
ると、Ｐ型ＭＯＳトランジスタ１１又は１２がＯＦＦ状
態になり、Ｎ型ＭＯＳトランジスタ２１又は２２がＯＮ
状態になり、バイポーラトランジスタ３３又は３４がＯ
Ｎ状態になる。これにより、バイポーラトランジスタ３
１がＯＦＦ状態になり、バイポーラトランジスタ３２が
ＯＮ状態になるため、出力端子３は“Ｌ”レベルになる
。
明する。入力端子１に“Ｌ”レベルを印加し、入力端子
２に“Ｌ”レベルを印加すると、Ｐ型ＭＯＳトランジス
タ１１，１２がＯＮ状態になり、Ｎ型ＭＯＳトランジス
タ２１，２２及びバイポーラトランジスタ３３，３４が
ＯＦＦ状態になる。これにより、バイポーラトランジス
タ３１がＯＮ状態になり、バイポーラトランジスタ３２
がＯＦＦ状態になるため、出力端子３は“Ｈ”レベルに
なる。次に、入力端子１又は２に“Ｈ”レベルを印加す
ると、Ｐ型ＭＯＳトランジスタ１１又は１２がＯＦＦ状
態になり、Ｎ型ＭＯＳトランジスタ２１又は２２がＯＮ
状態になり、バイポーラトランジスタ３３又は３４がＯ
Ｎ状態になる。これにより、バイポーラトランジスタ３
１がＯＦＦ状態になり、バイポーラトランジスタ３２が
ＯＮ状態になるため、出力端子３は“Ｌ”レベルになる
。
【００１４】本実施例によれば、バイポーラトランジス
タ３３，３４はＮ型ＭＯＳトランジスタに比して駆動能
力が高いのでＮＯＲ回路の出力段のバイポーラトランジ
スタ３２のスイッチング時間を短縮することができ、Ｎ
ＯＲ回路の遅延時間を短縮することができる。
タ３３，３４はＮ型ＭＯＳトランジスタに比して駆動能
力が高いのでＮＯＲ回路の出力段のバイポーラトランジ
スタ３２のスイッチング時間を短縮することができ、Ｎ
ＯＲ回路の遅延時間を短縮することができる。
【００１５】図２は本発明の第２の実施例に係るＢｉＣ
ＭＯＳ型半導体集積回路のＮＯＲ回路を示す回路図であ
る。なお、本実施例は図３における電流供給用のバイポ
ーラトランジスタを駆動するＮ型ＭＯＳトランジスタを
ＮＰＮ型バイポーラトランジスタに置き換えたものであ
る。図２において図１及び図３と同一物には同一符号を
付してその部分の詳細な説明は省略する。
ＭＯＳ型半導体集積回路のＮＯＲ回路を示す回路図であ
る。なお、本実施例は図３における電流供給用のバイポ
ーラトランジスタを駆動するＮ型ＭＯＳトランジスタを
ＮＰＮ型バイポーラトランジスタに置き換えたものであ
る。図２において図１及び図３と同一物には同一符号を
付してその部分の詳細な説明は省略する。
【００１６】即ち、本実施例においては、図３における
Ｎ型ＭＯＳトランジスタ２１，２２の替わりに、夫々Ｎ
ＰＮ型バイポーラトランジスタ３５，３６が設けられて
いる。バイポーラトランジスタ３５はそのベースが入力
端子１に接続され、そのコレクタがバイポーラトランジ
スタ３１のベースに接続され、そのエミッタが接地ＧＮ
Ｄに接続されている。バイポーラトランジスタ３６はそ
のベースが入力端子２に接続され、そのコレクタがバイ
ポーラトランジスタ３１のベースに接続され、そのエミ
ッタが接地ＧＮＤに接続されている。
Ｎ型ＭＯＳトランジスタ２１，２２の替わりに、夫々Ｎ
ＰＮ型バイポーラトランジスタ３５，３６が設けられて
いる。バイポーラトランジスタ３５はそのベースが入力
端子１に接続され、そのコレクタがバイポーラトランジ
スタ３１のベースに接続され、そのエミッタが接地ＧＮ
Ｄに接続されている。バイポーラトランジスタ３６はそ
のベースが入力端子２に接続され、そのコレクタがバイ
ポーラトランジスタ３１のベースに接続され、そのエミ
ッタが接地ＧＮＤに接続されている。
【００１７】本実施例によれば、バイポーラトランジス
タ３５，３６はＮ型ＭＯＳトランジスタに比して駆動能
力が高いのでＮＯＲ回路の出力段のバイポーラトランジ
スタ３１のスイッチング時間を短縮することができ、Ｎ
ＯＲ回路の遅延時間を短縮することができる。
タ３５，３６はＮ型ＭＯＳトランジスタに比して駆動能
力が高いのでＮＯＲ回路の出力段のバイポーラトランジ
スタ３１のスイッチング時間を短縮することができ、Ｎ
ＯＲ回路の遅延時間を短縮することができる。
【００１８】また、上述した第１及び第２の実施例は、
ゲートアレイの配線工程において配線の接続を変更する
ことにより形成できるので、ユーザの用途に応じた回路
を選択できるという利点がある。
ゲートアレイの配線工程において配線の接続を変更する
ことにより形成できるので、ユーザの用途に応じた回路
を選択できるという利点がある。
【００１９】
【発明の効果】以上説明したように本発明によれば、駆
動能力が高いＮＰＮ型バイポーラトランジスタによりＮ
ＯＲ回路の出力段のトランジスタを駆動するから、この
出力段のトランジスタのスイッチング時間を短縮するこ
とができる。これにより、ＮＯＲ回路の遅延時間を短縮
することができる。
動能力が高いＮＰＮ型バイポーラトランジスタによりＮ
ＯＲ回路の出力段のトランジスタを駆動するから、この
出力段のトランジスタのスイッチング時間を短縮するこ
とができる。これにより、ＮＯＲ回路の遅延時間を短縮
することができる。
【図１】本発明の第１の実施例に係るＢｉＣＭＯＳ型半
導体集積回路のＮＯＲ回路を示す回路図である。
導体集積回路のＮＯＲ回路を示す回路図である。
【図２】本発明の第２の実施例に係るＢｉＣＭＯＳ型半
導体集積回路のＮＯＲ回路を示す回路図である。
導体集積回路のＮＯＲ回路を示す回路図である。
【図３】従来のＢｉＣＭＯＳ型半導体集積回路のＮＯＲ
回路を示す回路図である。
回路を示す回路図である。
１，２；入力端子
３；出力端子
１１，１２；Ｐ型ＭＯＳトランジスタ
２１，２２，２３，２４，２５；Ｎ型ＭＯＳトランジス
タ ３１，３２，３３，３４，３５，３６；バイポーラトラ
ンジスタ
タ ３１，３２，３３，３４，３５，３６；バイポーラトラ
ンジスタ
Claims (1)
- 【請求項１】 ＮＯＲ回路の出力段のトランジスタを
駆動するＮＰＮ型バイポーラトランジスタを有すること
を特徴とするＢｉＣＭＯＳ型半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3024178A JPH04239817A (ja) | 1991-01-23 | 1991-01-23 | ＢｉＣＭＯＳ型半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3024178A JPH04239817A (ja) | 1991-01-23 | 1991-01-23 | ＢｉＣＭＯＳ型半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04239817A true JPH04239817A (ja) | 1992-08-27 |
Family
ID=12131096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3024178A Pending JPH04239817A (ja) | 1991-01-23 | 1991-01-23 | ＢｉＣＭＯＳ型半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04239817A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0621693A2 (en) * | 1993-04-19 | 1994-10-26 | Koninklijke Philips Electronics N.V. | BiCMOS output driver circuit |
| US5754061A (en) * | 1993-03-17 | 1998-05-19 | Fujitsu Limited | Bi-CMOS circuits with enhanced power supply noise suppression and enhanced speed |
-
1991
- 1991-01-23 JP JP3024178A patent/JPH04239817A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5754061A (en) * | 1993-03-17 | 1998-05-19 | Fujitsu Limited | Bi-CMOS circuits with enhanced power supply noise suppression and enhanced speed |
| EP0621693A2 (en) * | 1993-04-19 | 1994-10-26 | Koninklijke Philips Electronics N.V. | BiCMOS output driver circuit |
| EP0621693A3 (en) * | 1993-04-19 | 1995-03-29 | Koninkl Philips Electronics Nv | BiCMOS output driver circuit. |
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