JPH07106945A - インタフェース回路 - Google Patents
インタフェース回路Info
- Publication number
- JPH07106945A JPH07106945A JP5248926A JP24892693A JPH07106945A JP H07106945 A JPH07106945 A JP H07106945A JP 5248926 A JP5248926 A JP 5248926A JP 24892693 A JP24892693 A JP 24892693A JP H07106945 A JPH07106945 A JP H07106945A
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- Japan
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- interface circuit
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Abstract
(57)【要約】
【目的】バッファ回路の立上り特性を改善するインタフ
ェース回路を提供することにある。 【構成】出力バッファの出力端子ＢＯＴとＬＳＩの外部
接続端子ＯＵＴ間にＮ−ＣＨトランジスタ４とＮＰＮバ
イポーラトランジスタ５とを有する。このＮ−ＣＨトラ
ンジスタ４は出力バッファの出力端子ＢＯＴとＬＳＩの
外部接続端子ＯＵＴにそれぞれソースおよびドレインを
接続し、ゲートを内部電源に接続する。また、ＮＰＮト
ランジスタ５もベースおよびエミッタを出力バッファの
出力端子ＢＯＴとＬＳＩの外部接続端子ＯＵＴにそれぞ
れ接続し、コレクタを内部電源に接続する。
ェース回路を提供することにある。 【構成】出力バッファの出力端子ＢＯＴとＬＳＩの外部
接続端子ＯＵＴ間にＮ−ＣＨトランジスタ４とＮＰＮバ
イポーラトランジスタ５とを有する。このＮ−ＣＨトラ
ンジスタ４は出力バッファの出力端子ＢＯＴとＬＳＩの
外部接続端子ＯＵＴにそれぞれソースおよびドレインを
接続し、ゲートを内部電源に接続する。また、ＮＰＮト
ランジスタ５もベースおよびエミッタを出力バッファの
出力端子ＢＯＴとＬＳＩの外部接続端子ＯＵＴにそれぞ
れ接続し、コレクタを内部電源に接続する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路のインタ
フェース回路に関し、特に内部電源電圧よりも高い外部
電圧が印加される出力バッファ等のインタフェース回路
に関する。
フェース回路に関し、特に内部電源電圧よりも高い外部
電圧が印加される出力バッファ等のインタフェース回路
に関する。
【０００２】
【従来の技術】従来の半導体集積回路においては、シス
テムの多様化に伴ない、異種類の電源を用いるようにな
ってきており、この異電源のインタフェースの役割が重
要になっている。
テムの多様化に伴ない、異種類の電源を用いるようにな
ってきており、この異電源のインタフェースの役割が重
要になっている。
【０００３】図４は従来の一例を示す出力バッファに接
続したインタフェース回路図である。図４に示すよう
に、従来のインタフェース回路３ａは、異電源が供給さ
れる可能性のある出力バッファ等のインターフェース部
に用いられる。ここでは、入力端子ＩＮに接続されたＰ
−チャネル（ＣＨ）トランジスタ１およびＮ−ＣＨトラ
ンジスタ２からなる出力バッファに、Ｎ−ＣＨトランジ
スタ４からなるインタフェース回路３ａを接続し、外部
接続端子ＯＵＴからの高電圧を遮断するようにしてい
る。
続したインタフェース回路図である。図４に示すよう
に、従来のインタフェース回路３ａは、異電源が供給さ
れる可能性のある出力バッファ等のインターフェース部
に用いられる。ここでは、入力端子ＩＮに接続されたＰ
−チャネル（ＣＨ）トランジスタ１およびＮ−ＣＨトラ
ンジスタ２からなる出力バッファに、Ｎ−ＣＨトランジ
スタ４からなるインタフェース回路３ａを接続し、外部
接続端子ＯＵＴからの高電圧を遮断するようにしてい
る。
【０００４】すなわち、このＮ−ＣＨトランジスタ４が
オンするゲート電圧をＶｔｎ、ＬＳＩの内部電源電圧を
Ｖｄｄとすると、ＬＳＩの外部から印加される電圧Ｖｏ
ｕｔが〔Ｖｄｄ−Ｖｔｎ〕以上のときに、Ｎ−ＣＨトラ
ンジスタ４に電流が流れなくなる。このため、ゲート電
圧Ｖｔｎを０Ｖ（ボルト）以上にすれば、外部電圧Ｖｏ
ｕｔがＬＳＩの内部電源電圧Ｖｄｄ以上になったときに
Ｎ−ＣＨトランジスタ４がオフするので、外部接続端子
ＯＵＴからの高電圧を遮断することができる。
オンするゲート電圧をＶｔｎ、ＬＳＩの内部電源電圧を
Ｖｄｄとすると、ＬＳＩの外部から印加される電圧Ｖｏ
ｕｔが〔Ｖｄｄ−Ｖｔｎ〕以上のときに、Ｎ−ＣＨトラ
ンジスタ４に電流が流れなくなる。このため、ゲート電
圧Ｖｔｎを０Ｖ（ボルト）以上にすれば、外部電圧Ｖｏ
ｕｔがＬＳＩの内部電源電圧Ｖｄｄ以上になったときに
Ｎ−ＣＨトランジスタ４がオフするので、外部接続端子
ＯＵＴからの高電圧を遮断することができる。
【０００５】かかる出力バッファはＬＳＩ（システム）
が１電源の場合であるが、つぎにシステムが２電源から
構成される場合の例を説明する。
が１電源の場合であるが、つぎにシステムが２電源から
構成される場合の例を説明する。
【０００６】図５は従来の異電源ＬＳＩ間の接続回路図
である。図５に示すように、この場合、ＬＳＩチップ１
９は５Ｖ（ボルト）で動作し且つＬＳＩチップ２０ａ〜
２０ｃは３Ｖ（ボルト）で動作するものとし、ＬＳＩチ
ップ１９，２０ａ，２０ｂの出力端子とＬＳＩチップ２
０ｃの入力端子が接続されている。また、ＬＳＩチップ
１９は双方向バッファ１８を備え、ＬＳＩチップ２０
ａ，２０ｂは出力バッファ２１の出力側に前述したイン
タフェース回路３ａを接続するとともに、ＬＳＩチップ
２０ｃは入力バッファ２３の入力側にＮ−ＣＨトランジ
スタ２２を接続している。その回路動作にあたっては、
ＬＳＩチップ１９から５Ｖが出力されても、ＬＳＩチッ
プ２０ａ〜２０ｃの出力端子あるいは入力端子にそれぞ
れＮ−ＣＨトランジスタ４あるいは２２が接続されてい
るので、ＬＳＩチップ２０ａ〜２０ｃの内部には３Ｖ以
上の電圧がかからないようにすることができる。
である。図５に示すように、この場合、ＬＳＩチップ１
９は５Ｖ（ボルト）で動作し且つＬＳＩチップ２０ａ〜
２０ｃは３Ｖ（ボルト）で動作するものとし、ＬＳＩチ
ップ１９，２０ａ，２０ｂの出力端子とＬＳＩチップ２
０ｃの入力端子が接続されている。また、ＬＳＩチップ
１９は双方向バッファ１８を備え、ＬＳＩチップ２０
ａ，２０ｂは出力バッファ２１の出力側に前述したイン
タフェース回路３ａを接続するとともに、ＬＳＩチップ
２０ｃは入力バッファ２３の入力側にＮ−ＣＨトランジ
スタ２２を接続している。その回路動作にあたっては、
ＬＳＩチップ１９から５Ｖが出力されても、ＬＳＩチッ
プ２０ａ〜２０ｃの出力端子あるいは入力端子にそれぞ
れＮ−ＣＨトランジスタ４あるいは２２が接続されてい
るので、ＬＳＩチップ２０ａ〜２０ｃの内部には３Ｖ以
上の電圧がかからないようにすることができる。
【０００７】
【発明が解決しようとする課題】上述した従来のインタ
フェース回路は、１つのＮ−ＣＨトランジスタにより構
成されており、回路が簡単に構成されるという利点があ
る。しかしながら、接続するバッファ回路によっては、
トランジスタの遅延時間が問題になってくる。
フェース回路は、１つのＮ−ＣＨトランジスタにより構
成されており、回路が簡単に構成されるという利点があ
る。しかしながら、接続するバッファ回路によっては、
トランジスタの遅延時間が問題になってくる。
【０００８】一般に、入力バッファは負荷容量が小さい
ため、外部接続端子と入力バッファの入力側との間にＮ
−ＣＨトランジスタからなるインタフェース回路を接続
しても遅延時間を考慮する問題は特に生じない。しか
し、出力バッファの出力側と外部接続端子との間にＮ−
ＣＨトランジスタからなるインタフェース回路を接続し
て高電圧を出力する場合には、Ｎ−ＣＨトランジスタが
徐々にオフし始める。すなわち、バッファ回路としての
立上り特性が悪くなり、遅延時間が大きくなるという欠
点がある。
ため、外部接続端子と入力バッファの入力側との間にＮ
−ＣＨトランジスタからなるインタフェース回路を接続
しても遅延時間を考慮する問題は特に生じない。しか
し、出力バッファの出力側と外部接続端子との間にＮ−
ＣＨトランジスタからなるインタフェース回路を接続し
て高電圧を出力する場合には、Ｎ−ＣＨトランジスタが
徐々にオフし始める。すなわち、バッファ回路としての
立上り特性が悪くなり、遅延時間が大きくなるという欠
点がある。
【０００９】本発明の目的は、かかるバッファ回路の立
上り特性を向上させることのできるインタフェース回路
を提供することにある。
上り特性を向上させることのできるインタフェース回路
を提供することにある。
【００１０】
【課題を解決するための手段】本発明のインタフェース
回路は、出力バッファの出力端子とＬＳＩの外部接続端
子にそれぞれソースおよびドレインを接続し且つゲート
を内部電源に接続したＭＯＳトランジスタと、ベースお
よびエミッタを前記出力バッファの出力端子と前記ＬＳ
Ｉの外部接続端子にそれぞれ接続し且つコレクタを前記
内部電源に接続したバイポーラトランジスタとを有して
構成される。
回路は、出力バッファの出力端子とＬＳＩの外部接続端
子にそれぞれソースおよびドレインを接続し且つゲート
を内部電源に接続したＭＯＳトランジスタと、ベースお
よびエミッタを前記出力バッファの出力端子と前記ＬＳ
Ｉの外部接続端子にそれぞれ接続し且つコレクタを前記
内部電源に接続したバイポーラトランジスタとを有して
構成される。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例を示す出力バッフ
ァに接続したインタフェース回路図である。図１に示す
ように、本実施例のインタフェース回路３は、入力端子
ＩＮに接続されたＰ−ＣＨトランジスタ１およびＮ−Ｃ
Ｈトランジスタ２からなる出力バッファの出力端子ＢＯ
ＴとＬＳＩの外部接続端子ＯＵＴ間に接続される。しか
も、このインタフェース回路３は、出力バッファの出力
端子ＢＯＴとＬＳＩの外部接続端子ＯＵＴにそれぞれソ
ースおよびドレインを接続し、ゲートを内部電源Ｖｄｄ
に接続したＮ−ＣＨトランジスタ４と、ベースおよびエ
ミッタを出力バッファの出力端子ＢＯＴとＬＳＩの外部
接続端子ＯＵＴにそれぞれ接続し、コレクタを内部電源
Ｖｄｄに接続したＮＰＮトランジスタ５とを有する。
て説明する。図１は本発明の一実施例を示す出力バッフ
ァに接続したインタフェース回路図である。図１に示す
ように、本実施例のインタフェース回路３は、入力端子
ＩＮに接続されたＰ−ＣＨトランジスタ１およびＮ−Ｃ
Ｈトランジスタ２からなる出力バッファの出力端子ＢＯ
ＴとＬＳＩの外部接続端子ＯＵＴ間に接続される。しか
も、このインタフェース回路３は、出力バッファの出力
端子ＢＯＴとＬＳＩの外部接続端子ＯＵＴにそれぞれソ
ースおよびドレインを接続し、ゲートを内部電源Ｖｄｄ
に接続したＮ−ＣＨトランジスタ４と、ベースおよびエ
ミッタを出力バッファの出力端子ＢＯＴとＬＳＩの外部
接続端子ＯＵＴにそれぞれ接続し、コレクタを内部電源
Ｖｄｄに接続したＮＰＮトランジスタ５とを有する。
【００１２】かかるインタフェース回路において、まず
外部接続端子ＯＵＴにＬＳＩの内部電源Ｖｄｄよりも高
い電圧が印加された場合を考える。このとき、Ｎ−ＣＨ
トランジスタ４のゲート電圧はドレイン電圧よりも低く
なるため、このＮ−ＣＨトランジスタ４はオフとなる。
同時に、ＮＰＮトランジスタ５のエミッタとベースが逆
方向電圧になるため、このＮＰＮトランジスタ５もオフ
となる。要するに、外部の高電圧に対しては、インタフ
ェース回路３を構成する両トランジスタがともにＬＳＩ
の内部に対して遮断するように動作する。
外部接続端子ＯＵＴにＬＳＩの内部電源Ｖｄｄよりも高
い電圧が印加された場合を考える。このとき、Ｎ−ＣＨ
トランジスタ４のゲート電圧はドレイン電圧よりも低く
なるため、このＮ−ＣＨトランジスタ４はオフとなる。
同時に、ＮＰＮトランジスタ５のエミッタとベースが逆
方向電圧になるため、このＮＰＮトランジスタ５もオフ
となる。要するに、外部の高電圧に対しては、インタフ
ェース回路３を構成する両トランジスタがともにＬＳＩ
の内部に対して遮断するように動作する。
【００１３】次に、出力バッファが外部を駆動する場合
のインタフェース回路の動作を考える。このときは、入
力端子ＩＮにハイが入力され且つバッファ出力ＢＯＴに
ローが出力される場合と、入力端子ＩＮにローが入力さ
れ且つバッファ出力ＢＯＴにハイが出力される場合とが
ある。前者の場合は、Ｎ−ＣＨトランジスタ２，４がオ
ンとなり、外部接続端子ＯＵＴから接地に電流が流れ
る。一方、後者の場合は、Ｎ−ＣＨトランジスタ４のゲ
ート電圧とソース電圧の差が小さくなり、電流が流れに
くくなる。このため、負荷容量が大きく、バッファ出力
ＢＯＴが早くハイになったときは、特に充電時間がかか
るので、遅延時間が大きくなる。しかし、ＮＰＮトラン
ジスタ５が接続されているため、バッファ出力ＢＯＴか
らベースを介して流れた電流がエミッタに流れ、遅延時
間をカバーすることになる。
のインタフェース回路の動作を考える。このときは、入
力端子ＩＮにハイが入力され且つバッファ出力ＢＯＴに
ローが出力される場合と、入力端子ＩＮにローが入力さ
れ且つバッファ出力ＢＯＴにハイが出力される場合とが
ある。前者の場合は、Ｎ−ＣＨトランジスタ２，４がオ
ンとなり、外部接続端子ＯＵＴから接地に電流が流れ
る。一方、後者の場合は、Ｎ−ＣＨトランジスタ４のゲ
ート電圧とソース電圧の差が小さくなり、電流が流れに
くくなる。このため、負荷容量が大きく、バッファ出力
ＢＯＴが早くハイになったときは、特に充電時間がかか
るので、遅延時間が大きくなる。しかし、ＮＰＮトラン
ジスタ５が接続されているため、バッファ出力ＢＯＴか
らベースを介して流れた電流がエミッタに流れ、遅延時
間をカバーすることになる。
【００１４】上述したバイポーラトランジスタはＭＯＳ
トランジスタと異なりバルクに電流が流れるため、電流
値は大きくなる。そのため、Ｐ−ＣＨトランジスタ１と
ＮＰＮトランジスタ５の面積を同じにした場合、Ｐ−Ｃ
Ｈトランジスタ１のみで駆動したときに比べ、Ｐ−ＣＨ
トランジスタ１とＮＰＮトランジスタ５により駆動した
ときの遅延時間は短かくなる。ここで、Ｐ−ＣＨトラン
ジスタ１，Ｎ−ＣＨトランジスタ２，４およびＮＰＮト
ランジスタ５の面積とＯＮ抵抗を同じと仮定し、Ｐ−Ｃ
Ｈトランジスタ１，Ｎ−ＣＨトランジスタ４およびＮＰ
Ｎトランジスタ５で構成したとき、全体の面積は１．３
倍になるが、遅延時間は半分になる。この関係は、負荷
容量が大きくなるにつれて一層顕著になる。
トランジスタと異なりバルクに電流が流れるため、電流
値は大きくなる。そのため、Ｐ−ＣＨトランジスタ１と
ＮＰＮトランジスタ５の面積を同じにした場合、Ｐ−Ｃ
Ｈトランジスタ１のみで駆動したときに比べ、Ｐ−ＣＨ
トランジスタ１とＮＰＮトランジスタ５により駆動した
ときの遅延時間は短かくなる。ここで、Ｐ−ＣＨトラン
ジスタ１，Ｎ−ＣＨトランジスタ２，４およびＮＰＮト
ランジスタ５の面積とＯＮ抵抗を同じと仮定し、Ｐ−Ｃ
Ｈトランジスタ１，Ｎ−ＣＨトランジスタ４およびＮＰ
Ｎトランジスタ５で構成したとき、全体の面積は１．３
倍になるが、遅延時間は半分になる。この関係は、負荷
容量が大きくなるにつれて一層顕著になる。
【００１５】図２は図１における図１におけるトランジ
スタ素子の模式断面図である。図２に示すように、上述
したＬＳＩの製造プロセスの詳細については、説明を省
略するが、まず低抵抗Ｎ型基板６上にＰウェル７とＮウ
ェル８および高抵抗Ｐ型エピ層９を形成する。しかる
後、Ｐウェル７上にはＰウェルコンタクト１０とＮ−Ｃ
Ｈ拡散層１１およびＮ−ＣＨゲート１２を形成してＮ−
ＣＨＭＯＳトランジスタをつくり、Ｎウェル８上にはＰ
−ＣＨ拡散層１３とＰ−ＣＨゲート１４を形成してＰ−
ＣＨＭＯＳトランジスタをつくる。また、高抵抗Ｐ型エ
ピ層９上にはベース１６とエミッタ１７を形成してＮＰ
Ｎトランジスタをつくる。尚、１５はＮＰＮトランジス
タのコレクタ兼Ｎウェルコンタクトである。
スタ素子の模式断面図である。図２に示すように、上述
したＬＳＩの製造プロセスの詳細については、説明を省
略するが、まず低抵抗Ｎ型基板６上にＰウェル７とＮウ
ェル８および高抵抗Ｐ型エピ層９を形成する。しかる
後、Ｐウェル７上にはＰウェルコンタクト１０とＮ−Ｃ
Ｈ拡散層１１およびＮ−ＣＨゲート１２を形成してＮ−
ＣＨＭＯＳトランジスタをつくり、Ｎウェル８上にはＰ
−ＣＨ拡散層１３とＰ−ＣＨゲート１４を形成してＰ−
ＣＨＭＯＳトランジスタをつくる。また、高抵抗Ｐ型エ
ピ層９上にはベース１６とエミッタ１７を形成してＮＰ
Ｎトランジスタをつくる。尚、１５はＮＰＮトランジス
タのコレクタ兼Ｎウェルコンタクトである。
【００１６】この半導体基板においては、ＮＰＮトラン
ジスタのベース１６からエミッタ１７に電流が流れると
き、一部はＮ型基板６にも流れることによるラッチアッ
プなる可能性があるが、これはＮ型基板６を低抵抗化す
るとともに、高抵抗Ｐ型エピ層９を使用するなどして回
避することができる。
ジスタのベース１６からエミッタ１７に電流が流れると
き、一部はＮ型基板６にも流れることによるラッチアッ
プなる可能性があるが、これはＮ型基板６を低抵抗化す
るとともに、高抵抗Ｐ型エピ層９を使用するなどして回
避することができる。
【００１７】図３は図１に示すインタフェース回路の応
用回路図である。図３に示すように、この応用回路は図
１に示すＮ−ＣＨトランジスタ４およびＮＰＮトランジ
スタ５からなるインタフェース回路３を双方向バッファ
１８に接続した例である。双方向バッファ１８は入力端
子Ｔ１，出力端子Ｔ２および入出力端子Ｔ３を備えてい
るとすると、入出力端子Ｔ３から内部電源電圧よりも高
い電圧が印加されても、前述した出力バッファと同様
に、立上り特性を高速化することができる。
用回路図である。図３に示すように、この応用回路は図
１に示すＮ−ＣＨトランジスタ４およびＮＰＮトランジ
スタ５からなるインタフェース回路３を双方向バッファ
１８に接続した例である。双方向バッファ１８は入力端
子Ｔ１，出力端子Ｔ２および入出力端子Ｔ３を備えてい
るとすると、入出力端子Ｔ３から内部電源電圧よりも高
い電圧が印加されても、前述した出力バッファと同様
に、立上り特性を高速化することができる。
【００１８】
【発明の効果】以上説明したように、本発明はＭＯＳト
ランジスタとバイポーラトランジスタを組合せることに
より、外部から内部電源電圧よりも高い電圧が印加され
るときにも、トランジスタの立上り時間を高速化できる
ので、バッファ回路の立上り特性を向上させることがで
きるという効果がある。
ランジスタとバイポーラトランジスタを組合せることに
より、外部から内部電源電圧よりも高い電圧が印加され
るときにも、トランジスタの立上り時間を高速化できる
ので、バッファ回路の立上り特性を向上させることがで
きるという効果がある。
【図１】本発明の一実施例を示す出力バッファに接続し
たインタフェース回路図である。
たインタフェース回路図である。
【図２】図１におけるトランジスタ素子の模式断面図で
ある。
ある。
【図３】図１に示すインタフェース回路の応用回路図で
ある。
ある。
【図４】従来の一例を示す出力バッファに接続したイン
タフェース回路図である。
タフェース回路図である。
【図５】従来の異電源ＬＳＩ間の接続回路図である。
１ Ｐ−ＣＨトランジスタ ２，４ Ｎ−ＣＨトランジスタ ３ インタフェース回路 ５ ＮＰＮトランジスタ ６ 低抵抗Ｎ型基板 ７ Ｐウェル ８ Ｎウェル ９ 高抵抗Ｐ型エピ層 １０ Ｐウェルコンタクト １１ Ｎ−ＣＨ拡散層 １２ Ｎ−ＣＨゲート １３ Ｐ−ＣＨ拡散層 １４ Ｐ−ＣＨゲート １５ ＮＰＮ−ＴＲコレクタ及びＮウェルコンタクト １６ ＮＰＮ−ＴＲのベース １７ ＮＰＮ−ＴＲのエミッタ １８ 双方向バッファ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8839−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ａ
Claims (2)
- 【請求項１】 出力バッファの出力端子とＬＳＩの外部
接続端子にそれぞれソースおよびドレインを接続し且つ
ゲートを内部電源に接続したＭＯＳトランジスタと、ベ
ースおよびエミッタを前記出力バッファの出力端子と前
記ＬＳＩの外部接続端子にそれぞれ接続し且つコレクタ
を前記内部電源に接続したバイポーラトランジスタとを
有することを特徴とするインタフェース回路。 - 【請求項２】 前記ＭＯＳトランジスタはＮ−チャネル
トランジスタを用い、前記バイポーラトランジスタはＮ
ＰＮトランジスタを用いた請求項１記載のインタフェー
ス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5248926A JP2738277B2 (ja) | 1993-10-05 | 1993-10-05 | インタフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5248926A JP2738277B2 (ja) | 1993-10-05 | 1993-10-05 | インタフェース回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07106945A true JPH07106945A (ja) | 1995-04-21 |
| JP2738277B2 JP2738277B2 (ja) | 1998-04-08 |
Family
ID=17185477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5248926A Expired - Lifetime JP2738277B2 (ja) | 1993-10-05 | 1993-10-05 | インタフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2738277B2 (ja) |
-
1993
- 1993-10-05 JP JP5248926A patent/JP2738277B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2738277B2 (ja) | 1998-04-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971216 |