JPH01191512A - ラッチ回路 - Google Patents
ラッチ回路Info
- Publication number
- JPH01191512A JPH01191512A JP63016212A JP1621288A JPH01191512A JP H01191512 A JPH01191512 A JP H01191512A JP 63016212 A JP63016212 A JP 63016212A JP 1621288 A JP1621288 A JP 1621288A JP H01191512 A JPH01191512 A JP H01191512A
- Authority
- JP
- Japan
- Prior art keywords
- level
- circuit
- inverse
- switch circuit
- state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003071 parasitic effect Effects 0.000 abstract description 2
- JEIPFZHSYJVQDO-UHFFFAOYSA-N ferric oxide Chemical compound O=[Fe]O[Fe]=O JEIPFZHSYJVQDO-UHFFFAOYSA-N 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＭＯ３型半導体集積回路におけるプリセット
機能付きダイナミック型ラッチ回路に関する。
機能付きダイナミック型ラッチ回路に関する。
従来、半導体集積回路におけるプリセット機能付きラッ
チ回路の一例として、第３図に示すスタティック型のリ
セット機能付きラッチ回路が知られている。
チ回路の一例として、第３図に示すスタティック型のリ
セット機能付きラッチ回路が知られている。
第３図においてＣはクロックパルス、Ｃはその反転信号
であり、Ｒはリセット信号である。
であり、Ｒはリセット信号である。
リセット信号が’Ｈ”レベルとなると出力ＯＵ′夏゛は
″Ｌルベル 状態となり、次にリセット信号が“Ｌ”レベルに変化し
ても、クロックパルスＣが“トビレベルとなり、データ
人力りから信号を読み込むまで、帰還回路用クロックド
インバータ２３により、リセット状態は保持される。
″Ｌルベル 状態となり、次にリセット信号が“Ｌ”レベルに変化し
ても、クロックパルスＣが“トビレベルとなり、データ
人力りから信号を読み込むまで、帰還回路用クロックド
インバータ２３により、リセット状態は保持される。
しかし、前述の従来技術では、クロックドインバータ２
３は、スタティック動作を行なうための帰還回路である
が、これは同時にａ点をリセット実行時に状態設定する
役割を持っているため、動作周波数が高い場合において
も取り除くことができず、従ってダイナミック回路を構
成することはできない。
３は、スタティック動作を行なうための帰還回路である
が、これは同時にａ点をリセット実行時に状態設定する
役割を持っているため、動作周波数が高い場合において
も取り除くことができず、従ってダイナミック回路を構
成することはできない。
またノア回路２２から出力信号を得ているためＰ型ＭＯ
Ｓトランジスタが直列に２段接続されるため、負荷を駆
動するために２倍以上のトランジスタ能力が必要になっ
てしまう。
Ｓトランジスタが直列に２段接続されるため、負荷を駆
動するために２倍以上のトランジスタ能力が必要になっ
てしまう。
そこで本発明はこのような問題点を解決するもので、そ
の目的とするところは、回路構成の簡単化による使用素
子数の低減、負荷駆動力の向上を可能としたラッチ回路
を提供するところにある。
の目的とするところは、回路構成の簡単化による使用素
子数の低減、負荷駆動力の向上を可能としたラッチ回路
を提供するところにある。
本発明のラッチ回路は、プリセット信号に応じて、電源
への経路の断続を行なう第１のスイッチ回路と、前記プ
リセット信号に応じてプリセット状態の設定を行なう第
２のスイッチ回路を具備し、状態保持のためのスイッチ
回路が具備されていないことを特徴とする。
への経路の断続を行なう第１のスイッチ回路と、前記プ
リセット信号に応じてプリセット状態の設定を行なう第
２のスイッチ回路を具備し、状態保持のためのスイッチ
回路が具備されていないことを特徴とする。
本発明の上記の構成によれば、帰還用のクロックドイン
バータを省くことが可能となり、ダイナミック動作する
ことができる。
バータを省くことが可能となり、ダイナミック動作する
ことができる。
以下、本発明の一実施例を第１図に基づいて説明する。
図中１〜３はＰ型ＭＯＳトランジスタ、４〜６はｎ型Ｍ
ＯＳトランジスタ、７はインバータである。タロツクパ
ルスＣが″Ｈ″レベル、Ｃは“し”レベルのとき、リセ
ット信号層が“Ｌ ”レベルとなると、Ａ点の電位は“
Ｈ”レベルとなり、インバータ７の出力には“Ｌ”レベ
ルが出力されリセット状態となる。リセット信号πが“
Ｈ”レベルとなるとＰ型ＭＯＳトランジスタ３はオフし
、ｎ型ＭＯＳトランジスタ６はオン状態となり、ＭＯＳ
）−ランジスタ１〜６で構成される回路は、クロックド
インバータ上等価となる。従ってクロックパルスＣが“
Ｈ″レベルＣが“Ｌ″レベルときは、Ａ点の寄生容量及
びＭＯＳトランジスタ１〜６のリーク特性により決まる
時間の間レベルを保持することができる。
ＯＳトランジスタ、７はインバータである。タロツクパ
ルスＣが″Ｈ″レベル、Ｃは“し”レベルのとき、リセ
ット信号層が“Ｌ ”レベルとなると、Ａ点の電位は“
Ｈ”レベルとなり、インバータ７の出力には“Ｌ”レベ
ルが出力されリセット状態となる。リセット信号πが“
Ｈ”レベルとなるとＰ型ＭＯＳトランジスタ３はオフし
、ｎ型ＭＯＳトランジスタ６はオン状態となり、ＭＯＳ
）−ランジスタ１〜６で構成される回路は、クロックド
インバータ上等価となる。従ってクロックパルスＣが“
Ｈ″レベルＣが“Ｌ″レベルときは、Ａ点の寄生容量及
びＭＯＳトランジスタ１〜６のリーク特性により決まる
時間の間レベルを保持することができる。
またクロックパルスＣが“Ｌ”レベル、でが“Ｈ”レベ
ルとなると、入力りより新しいデータを読み込むことが
できる。
ルとなると、入力りより新しいデータを読み込むことが
できる。
次に、クロックパルスＣが“Ｌ″レベルＣが″Ｈ″レベ
ルのときリセット信号Ｒが“Ｌ”レベルとなると、ｎ型
ＭＯＳトランジスタ６はオフしＶｓｓからの経路を断ち
、Ｐ型ＭＯＳトランジスタ３がオンしてＡ点が“Ｈ”レ
ベルとなり、インバータ７の出力は“Ｌ′ルベルとなり
、リセット状態となる。また出力信号はインバータ７よ
り出力しているので、０ＵＴＩに接続される負荷に合わ
せて駆動力を大きくすることが容易に行なえる。
ルのときリセット信号Ｒが“Ｌ”レベルとなると、ｎ型
ＭＯＳトランジスタ６はオフしＶｓｓからの経路を断ち
、Ｐ型ＭＯＳトランジスタ３がオンしてＡ点が“Ｈ”レ
ベルとなり、インバータ７の出力は“Ｌ′ルベルとなり
、リセット状態となる。また出力信号はインバータ７よ
り出力しているので、０ＵＴＩに接続される負荷に合わ
せて駆動力を大きくすることが容易に行なえる。
第２図は本発明の他の実施例を示すものであり、セット
機能付きダイナミック型ラッチの回路図である。図中１
１〜１３はＰ型ＭＯＳトランジスタ１４〜１６はＮ型Ｍ
ＯＳトランジスタ、１７は不ンバータである。セット信
号Ｓが“Ｈ”レベルのときＡ点の電位は“Ｌ”レベルと
なり、インバータ１７の出力は″Ｈ″レベルとなってセ
ット状態となる。またセット信号Ｓが″Ｌ″レベルのと
きは、ＭＯＳトランジスタ１１〜１６で構成される回路
は、クロックドインバータと等価となり、第１図の回路
と同様にダイナミック型ラッチとして動作する。
機能付きダイナミック型ラッチの回路図である。図中１
１〜１３はＰ型ＭＯＳトランジスタ１４〜１６はＮ型Ｍ
ＯＳトランジスタ、１７は不ンバータである。セット信
号Ｓが“Ｈ”レベルのときＡ点の電位は“Ｌ”レベルと
なり、インバータ１７の出力は″Ｈ″レベルとなってセ
ット状態となる。またセット信号Ｓが″Ｌ″レベルのと
きは、ＭＯＳトランジスタ１１〜１６で構成される回路
は、クロックドインバータと等価となり、第１図の回路
と同様にダイナミック型ラッチとして動作する。
以上述べたように本発明によれば、回路構成の簡単化が
図れ素子数の低減が可能で、しかも負荷の駆動力を容易
に向上することが可能である。
図れ素子数の低減が可能で、しかも負荷の駆動力を容易
に向上することが可能である。
第１図は本発明の一実施例示す回路図、第２図は本発明
の他の実施例を示す回路図、第３図は従来のラッチ回路
を示す回路図である。 １〜３・・・・Ｐ型ＭＯＳトランジスタ４〜６・・・・
ｎ型ＭＯＳトランジスタ７．１７・・・インバータ １１〜１３・・Ｐ型ＭＯＳトランジスタ１４〜１６・・
Ｎ型ＭＯＳトランジスタ２１．２３・・クロックドイン
バータ ２２・・・・・ノアゲート 以上 ＶＳＳ 第２図 どさ 第 ３ 図
の他の実施例を示す回路図、第３図は従来のラッチ回路
を示す回路図である。 １〜３・・・・Ｐ型ＭＯＳトランジスタ４〜６・・・・
ｎ型ＭＯＳトランジスタ７．１７・・・インバータ １１〜１３・・Ｐ型ＭＯＳトランジスタ１４〜１６・・
Ｎ型ＭＯＳトランジスタ２１．２３・・クロックドイン
バータ ２２・・・・・ノアゲート 以上 ＶＳＳ 第２図 どさ 第 ３ 図
Claims (1)
- プリセット信号に応じて、電源への経路の断続を行なう
第１のスイッチ回路と、前記プリセット信号に応じてプ
リセット状態の設定を行なう第２のスイッチ回路を具備
し、状態保持のためのスイッチ回路が具備されていない
ことを特徴とするラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63016212A JPH01191512A (ja) | 1988-01-27 | 1988-01-27 | ラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63016212A JPH01191512A (ja) | 1988-01-27 | 1988-01-27 | ラッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01191512A true JPH01191512A (ja) | 1989-08-01 |
Family
ID=11910220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63016212A Pending JPH01191512A (ja) | 1988-01-27 | 1988-01-27 | ラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01191512A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0475637A2 (en) * | 1990-08-29 | 1992-03-18 | Nec Corporation | Dynamic latch circuit |
| US7420402B2 (en) | 2004-01-28 | 2008-09-02 | Sharp Kabushiki Kaisha | Flip-flops, shift registers, and active-matrix display devices |
-
1988
- 1988-01-27 JP JP63016212A patent/JPH01191512A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0475637A2 (en) * | 1990-08-29 | 1992-03-18 | Nec Corporation | Dynamic latch circuit |
| US7420402B2 (en) | 2004-01-28 | 2008-09-02 | Sharp Kabushiki Kaisha | Flip-flops, shift registers, and active-matrix display devices |
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