JP2674798B2 - 基板電位供給回路 - Google Patents
基板電位供給回路Info
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- JP2674798B2 JP2674798B2 JP63231725A JP23172588A JP2674798B2 JP 2674798 B2 JP2674798 B2 JP 2674798B2 JP 63231725 A JP63231725 A JP 63231725A JP 23172588 A JP23172588 A JP 23172588A JP 2674798 B2 JP2674798 B2 JP 2674798B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はMOS型電界効果トランジスタによって構成さ
れた半導体集積回路における基板電位供給回路に関し、
特にＰ型MOSトランジスタの基板電位供給回路に関す
る。
れた半導体集積回路における基板電位供給回路に関し、
特にＰ型MOSトランジスタの基板電位供給回路に関す
る。
従来ダイナミックRAMではPN接合容量低減の目的で基
板を負電荷にする為第２図，第３図に示すような基板電
位供給回路を使用する。第２図，第３図とは動作原理が
同様である為、駆動信号φ1Nとφ1Pをφと示し、駆動容
量CINとC1PをC1と示し、ダイオード接続されたトランジ
スタQINとトランジスタQ1PをトランジスタQ1、トランジ
スタQ2NとトランジスタQ2PをトランジスタQ2と示し説明
を行う。
板を負電荷にする為第２図，第３図に示すような基板電
位供給回路を使用する。第２図，第３図とは動作原理が
同様である為、駆動信号φ1Nとφ1Pをφと示し、駆動容
量CINとC1PをC1と示し、ダイオード接続されたトランジ
スタQINとトランジスタQ1PをトランジスタQ1、トランジ
スタQ2NとトランジスタQ2PをトランジスタQ2と示し説明
を行う。
従来の基板電位供給回路は第２図，第３図に示すよう
に基板と接地間にダイオード接続されたMOSトランジス
タQ1,Q2を中間接点Ｎを介し直列接続し、中間接点Ｎと
駆動信号φ１間に駆動容量C1を配置している。以下第４
図のタイミングチャートにより従来例の説明を行う。
に基板と接地間にダイオード接続されたMOSトランジス
タQ1,Q2を中間接点Ｎを介し直列接続し、中間接点Ｎと
駆動信号φ１間に駆動容量C1を配置している。以下第４
図のタイミングチャートにより従来例の説明を行う。
時刻t0において駆動信号φ１が接地レベルから電源レ
ベルに遷移すると駆動容量C1のカップルにより接点Ｎの
電位VNは上昇しトランジスタQ2の閾値電圧を超えるとト
ランジスタQ2がON状態となって接点Ｎの電位VNをトラン
ジスタQ2の閾値電圧まで引き落す。時刻t1において駆動
信号φ１が電源レベルから接地レベルに遷移すると接点
Ｎの電位VNは駆動容量C1のカップルにより降下し接点Ｎ
の電位VNと基板電位VSUB間にトランジスタQ1の閾値電圧
以上の電圧差が生じるとトランジスタQ1がON状態となっ
て基板電位VSUBを基板の容量CSUBと接点Ｎの容量との容
量分割分の電圧ΔＶだけ下げる。駆動信号φ１を電源レ
ベルから接地レベル、接地レベルから電源レベルへと遷
移を続ける事によって時刻txにおいて基板電位は回路動
作等に伴う基板へのリーク電流を無視すればVSUB＝−|V
CC−2VT|にまで達しうる。
ベルに遷移すると駆動容量C1のカップルにより接点Ｎの
電位VNは上昇しトランジスタQ2の閾値電圧を超えるとト
ランジスタQ2がON状態となって接点Ｎの電位VNをトラン
ジスタQ2の閾値電圧まで引き落す。時刻t1において駆動
信号φ１が電源レベルから接地レベルに遷移すると接点
Ｎの電位VNは駆動容量C1のカップルにより降下し接点Ｎ
の電位VNと基板電位VSUB間にトランジスタQ1の閾値電圧
以上の電圧差が生じるとトランジスタQ1がON状態となっ
て基板電位VSUBを基板の容量CSUBと接点Ｎの容量との容
量分割分の電圧ΔＶだけ下げる。駆動信号φ１を電源レ
ベルから接地レベル、接地レベルから電源レベルへと遷
移を続ける事によって時刻txにおいて基板電位は回路動
作等に伴う基板へのリーク電流を無視すればVSUB＝−|V
CC−2VT|にまで達しうる。
上述した従来のＮ型の基板電位供給回路は基板がPSUB
でウェルがNWELLの時、第２図の接点Ｎは基板電位より
低くなる為電子が基板に放出されセルに当たりセル“Hi
gh“のデータを破壊する、いわゆるインジュクションモ
ードホールド不良を起こす可能性があり、一方第３図の
Ｐ型の基板電位供給回路は一般にＰ型トランジスタの方
が電流能力が小さい為、Ｐ型の基板電位供給回路の方が
効率が悪くＮ型の基板電位供給回路と同一の能力を必要
とする場合、トランジスタサイズが大きくなるという欠
点がある。
でウェルがNWELLの時、第２図の接点Ｎは基板電位より
低くなる為電子が基板に放出されセルに当たりセル“Hi
gh“のデータを破壊する、いわゆるインジュクションモ
ードホールド不良を起こす可能性があり、一方第３図の
Ｐ型の基板電位供給回路は一般にＰ型トランジスタの方
が電流能力が小さい為、Ｐ型の基板電位供給回路の方が
効率が悪くＮ型の基板電位供給回路と同一の能力を必要
とする場合、トランジスタサイズが大きくなるという欠
点がある。
本発明の基板電位供給回路はインジュクションが起こ
らないＰ型のMOSトランジスタを用い効率の悪さを解決
する為第２図ではトランジスタQ2の閾値電圧と−｜電源
レペル−トランジスタQ2の閾値電圧｜の間を遷移させて
いる接点Ｎのレベルを本発明の第１図では接地レベルと
−｜電源レベル｜を遷移させ接点N2のレベルを従来より
も下げる事により効率の悪さを解決する為の回路を有し
ている。
らないＰ型のMOSトランジスタを用い効率の悪さを解決
する為第２図ではトランジスタQ2の閾値電圧と−｜電源
レペル−トランジスタQ2の閾値電圧｜の間を遷移させて
いる接点Ｎのレベルを本発明の第１図では接地レベルと
−｜電源レベル｜を遷移させ接点N2のレベルを従来より
も下げる事により効率の悪さを解決する為の回路を有し
ている。
次に、本発明について図面を参照して説明する。第１
図は本発明の一実施例の構成図である。第１の制御信号
φ１と第１の制御信号Q1を入力信号とし第１節点N1を出
力節点とする第１の反転回路インバータI1と、第１節点
N1と第２節点N2に接続された第１の容量C1と、基板と第
２節点N2との間に接続され、第２節点N2のレベルによっ
てゲートを制御される第１のＰ型電界効果トランジスタ
Q1と、第１の制御信号φ１と第３節点N3との間に接続さ
れた第２の容量C2と、該第２の節点N2と接地点との間に
接続され第３の節点のレベルによってゲートが制御され
る第２のＰ型電界効果トランジスタと、第３の節点と接
地点との間に接続されゲートを接地した第３のＰ型電界
効果トランジスタとによって構成される。
図は本発明の一実施例の構成図である。第１の制御信号
φ１と第１の制御信号Q1を入力信号とし第１節点N1を出
力節点とする第１の反転回路インバータI1と、第１節点
N1と第２節点N2に接続された第１の容量C1と、基板と第
２節点N2との間に接続され、第２節点N2のレベルによっ
てゲートを制御される第１のＰ型電界効果トランジスタ
Q1と、第１の制御信号φ１と第３節点N3との間に接続さ
れた第２の容量C2と、該第２の節点N2と接地点との間に
接続され第３の節点のレベルによってゲートが制御され
る第２のＰ型電界効果トランジスタと、第３の節点と接
地点との間に接続されゲートを接地した第３のＰ型電界
効果トランジスタとによって構成される。
次に第５図のタイミングチャート、第１図の構成図に
より動作説明を行う。時刻t0において駆動信号φ１が接
地レベルから電源レベルに遷移すると駆動容量C2のカッ
プルにより接点N3の電位VN3は上昇し、トランジスタQ3
の閾値電圧を超えるとトラジスタQ3がON状態となってV
N3をトランジスタQ3の閾値電圧まで引き落す。接点N1は
反転回路により電源レベルから接地レベルに遷移し、接
点N2の電位VN2は駆動容量C1のカップルにより降下してV
N2≦VSUB＋VTQ1（トランジスタQ1の閾値電圧）を超える
とトランジスタQ1がON状態となって基板電位VSUBを基板
の容量CSUBと接点N2の容量との容量分割分の電圧ΔＶだ
け基板電位を下げる。時刻t1に駆動信号φ１が電源レベ
ルから接地レベルに遷移すると接点N3の電位VN3は駆動
容量C2によってVN3＝（VT（トランジスタQ3の閾値電
圧）−電源レベル）まで降下する。接点N1が反転回路に
より接地レベルから電源レベルに遷移し接点N2の電位V
N2は駆動容量C1のカップルによって上昇しようとする。
しかしトランジスタQ2がON状態にあるため接地レベルと
なる。駆動信号φ１を接地レベルから電源レベル、VCC
レベルから接地レベルと遷移を続けることによって時刻
txにおいて基板電圧は回路動作等に伴う基板へのリーク
電流を無視すればVSUB＝−|VCC−トランジスタQ1の閾値
電圧｜にまで到達しうる。
より動作説明を行う。時刻t0において駆動信号φ１が接
地レベルから電源レベルに遷移すると駆動容量C2のカッ
プルにより接点N3の電位VN3は上昇し、トランジスタQ3
の閾値電圧を超えるとトラジスタQ3がON状態となってV
N3をトランジスタQ3の閾値電圧まで引き落す。接点N1は
反転回路により電源レベルから接地レベルに遷移し、接
点N2の電位VN2は駆動容量C1のカップルにより降下してV
N2≦VSUB＋VTQ1（トランジスタQ1の閾値電圧）を超える
とトランジスタQ1がON状態となって基板電位VSUBを基板
の容量CSUBと接点N2の容量との容量分割分の電圧ΔＶだ
け基板電位を下げる。時刻t1に駆動信号φ１が電源レベ
ルから接地レベルに遷移すると接点N3の電位VN3は駆動
容量C2によってVN3＝（VT（トランジスタQ3の閾値電
圧）−電源レベル）まで降下する。接点N1が反転回路に
より接地レベルから電源レベルに遷移し接点N2の電位V
N2は駆動容量C1のカップルによって上昇しようとする。
しかしトランジスタQ2がON状態にあるため接地レベルと
なる。駆動信号φ１を接地レベルから電源レベル、VCC
レベルから接地レベルと遷移を続けることによって時刻
txにおいて基板電圧は回路動作等に伴う基板へのリーク
電流を無視すればVSUB＝−|VCC−トランジスタQ1の閾値
電圧｜にまで到達しうる。
以上説明したように本発明は、接点N2のレベルを従来
型より下げる事により基板電位供給回路を効率よくでき
る効果がある。
型より下げる事により基板電位供給回路を効率よくでき
る効果がある。
第１図は本発明のＰ型の基板電位供給回路の構成図、第
２図は従来のＮ型の基板電位供給回路の構成図、第３図
は従来のＰ型の基板電位供給回路の構成図、第４図は従
来の基板電位供給回路のタイミングチャート（Ｐ型MOS
トランジスタ構成とＮ型MOSトランジスタ構成では動作
状態は同じである為一つのタイミングチャートとす
る）、第５図は本発明のＰ型の基板電位供給回路のタイ
ミングチャートである。 図中のトランジスタのうち、丸印で囲んだものがＰチャ
ネル型、他はＮチャネル型を示す。 φは信号名、Ｎは節点名、Ｑは電界効果トランジスタ、
Ｉはインバータ、Ｃは容量、ｔは時刻をそれぞれ表わし
ている。
２図は従来のＮ型の基板電位供給回路の構成図、第３図
は従来のＰ型の基板電位供給回路の構成図、第４図は従
来の基板電位供給回路のタイミングチャート（Ｐ型MOS
トランジスタ構成とＮ型MOSトランジスタ構成では動作
状態は同じである為一つのタイミングチャートとす
る）、第５図は本発明のＰ型の基板電位供給回路のタイ
ミングチャートである。 図中のトランジスタのうち、丸印で囲んだものがＰチャ
ネル型、他はＮチャネル型を示す。 φは信号名、Ｎは節点名、Ｑは電界効果トランジスタ、
Ｉはインバータ、Ｃは容量、ｔは時刻をそれぞれ表わし
ている。
Claims (1)
- 【請求項１】第１の制御信号と、該第１の制御信号を入
力信号とし第１節点を出力節点とする第１の反転回路
と、該第１の節点と第２の節点に接続された第１の容量
と、基板と該第２の節点との間に接続され、該第２の節
点のレベルによってゲートを制御される第１のＰ型電界
効果トランジスタと、該第１の制御信号と第３の節点と
の間に接続された第２の容量と、該第２の節点と接地点
との間に接続され、該第３の節点のレベルによってゲー
トが制御される第２のＰ型電界効果トランジスタと該第
３の節点と接地点との間に接続されゲートを接地した第
３のＰ型電界効果トランジスタとによって構成されるこ
とを特徴とする基板電位供給回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63231725A JP2674798B2 (ja) | 1988-09-14 | 1988-09-14 | 基板電位供給回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63231725A JP2674798B2 (ja) | 1988-09-14 | 1988-09-14 | 基板電位供給回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0279459A JPH0279459A (ja) | 1990-03-20 |
| JP2674798B2 true JP2674798B2 (ja) | 1997-11-12 |
Family
ID=16928048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63231725A Expired - Fee Related JP2674798B2 (ja) | 1988-09-14 | 1988-09-14 | 基板電位供給回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2674798B2 (ja) |
-
1988
- 1988-09-14 JP JP63231725A patent/JP2674798B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0279459A (ja) | 1990-03-20 |
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Legal Events
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Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
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