JPH0127611B2 - - Google Patents
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- JPH0127611B2 JPH0127611B2 JP55019043A JP1904380A JPH0127611B2 JP H0127611 B2 JPH0127611 B2 JP H0127611B2 JP 55019043 A JP55019043 A JP 55019043A JP 1904380 A JP1904380 A JP 1904380A JP H0127611 B2 JPH0127611 B2 JP H0127611B2
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- JP
- Japan
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- mos transistor
- terminal
- gate
- circuit
- coupled
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Links
- 239000003990 capacitor Substances 0.000 claims description 43
- 230000005540 biological transmission Effects 0.000 claims description 9
- 230000003111 delayed effect Effects 0.000 claims description 2
- 230000000295 complement effect Effects 0.000 claims 2
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 5
- 230000004913 activation Effects 0.000 description 4
- 238000011017 operating method Methods 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356052—Bistable circuits using additional transistors in the input circuit using pass gates
Landscapes
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、出力特性のすぐれた出力インター
フエイス回路に関する。
フエイス回路に関する。
例として、エンハンスメント型MOSFETで構
成された従来の出力インターフエイス回路を第１
図ａに示す。この第１図ａにおいて、端子１，２
は入力信号端子であり、端子３は出力信号端子で
ある。また、端子４はこの出力インターフエイス
回路を活性化する信号の入力端子であり、端子５
はこの出力インターフエイス回路をリセツトする
信号の入力端子であり、６は電源端子を示す。さ
らに、７，８はエンハンスメント型MOSFETで
ある。
成された従来の出力インターフエイス回路を第１
図ａに示す。この第１図ａにおいて、端子１，２
は入力信号端子であり、端子３は出力信号端子で
ある。また、端子４はこの出力インターフエイス
回路を活性化する信号の入力端子であり、端子５
はこの出力インターフエイス回路をリセツトする
信号の入力端子であり、６は電源端子を示す。さ
らに、７，８はエンハンスメント型MOSFETで
ある。
以下、この第１図ａにおいて、MOSFETはす
べてエンハンスメント型であり、MOSFET７
は、ゲートが端子６に接続され、ドレインが端子
１に接続され、ソースが端子９に接続されてい
る。MOSFET８は、ゲートが端子６に接続さ
れ、ドレインが端子２に接続され、ソースが端子
１０に接続されている。
べてエンハンスメント型であり、MOSFET７
は、ゲートが端子６に接続され、ドレインが端子
１に接続され、ソースが端子９に接続されてい
る。MOSFET８は、ゲートが端子６に接続さ
れ、ドレインが端子２に接続され、ソースが端子
１０に接続されている。
１１，１２もMOSFETを示し、MOSFET１
１のゲートは端子９に接続され、ドレインが端子
４に接続され、ソースが端子１３に接続されてい
る。MOSFET１２のゲートは端子１０に接続さ
れ、ドレインは端子４に接続されている。ソース
は端子１４に接続されている。容量１５の両端は
前記端子９と１３に接続され、容量１６の両端は
前記端子１０と１４に接続されている。
１のゲートは端子９に接続され、ドレインが端子
４に接続され、ソースが端子１３に接続されてい
る。MOSFET１２のゲートは端子１０に接続さ
れ、ドレインは端子４に接続されている。ソース
は端子１４に接続されている。容量１５の両端は
前記端子９と１３に接続され、容量１６の両端は
前記端子１０と１４に接続されている。
また、MOSFET１７のゲートは端子５に、ド
レインは端子１３にそれぞれ接続され、ソースは
接地されている。MOSFET１８のゲートは端子
５に、ドレインは端子１４にそれぞれ接続され、
ソースは接地されている。
レインは端子１３にそれぞれ接続され、ソースは
接地されている。MOSFET１８のゲートは端子
５に、ドレインは端子１４にそれぞれ接続され、
ソースは接地されている。
同様にして、MOSFET１９のゲートは端子１
４に、ドレインは端子１３にそれぞれ接続され、
ソースは接地されている。MOSFET２０のゲー
トは端子１３に、ドレインは端子１４にそれぞれ
接続され、ソースは接地されている。
４に、ドレインは端子１３にそれぞれ接続され、
ソースは接地されている。MOSFET２０のゲー
トは端子１３に、ドレインは端子１４にそれぞれ
接続され、ソースは接地されている。
MOSFET２１のゲートは端子１３に、ドレイ
ンは端子６に、ソースは端子３にそれぞれ接続さ
れている。MOSFET２２のゲートは端子１４
に、ドレインは端子３にそれぞれ接続され、ソー
スは接地されている。なお、２３は出力インター
フエイス回路に接続される外部回路である。
ンは端子６に、ソースは端子３にそれぞれ接続さ
れている。MOSFET２２のゲートは端子１４
に、ドレインは端子３にそれぞれ接続され、ソー
スは接地されている。なお、２３は出力インター
フエイス回路に接続される外部回路である。
次に、第１図ａの出力インターフエイス回路の
動作について説明する。第１図ｂは第１図ａの各
部の波形を示し、第１図ｂにおける符号は第１図
ａの符号に対応している。いま、電源電圧をVDD
とし、リセツト時における動作を説明する。端子
１，２に入力される信号はリセツト時、電位VDD
になつており、MOSFET７，８のゲート電位が
VDDであるから、端子９，１０はリセツト時電位
がMOSFET７，８のしきい値VTHとすれば、
（VDD−VTH）になつている。
動作について説明する。第１図ｂは第１図ａの各
部の波形を示し、第１図ｂにおける符号は第１図
ａの符号に対応している。いま、電源電圧をVDD
とし、リセツト時における動作を説明する。端子
１，２に入力される信号はリセツト時、電位VDD
になつており、MOSFET７，８のゲート電位が
VDDであるから、端子９，１０はリセツト時電位
がMOSFET７，８のしきい値VTHとすれば、
（VDD−VTH）になつている。
このVTHはMOSFETのしきい値を示すが、
MOSFETはエンハンスメント型であるから、し
きい値VTHは正の値である。
MOSFETはエンハンスメント型であるから、し
きい値VTHは正の値である。
また、MOSFET１７，１８のゲートはそれぞ
れ端子５に接続されており、この端子５はリセツ
ト信号の入力端子であるから、リセツト時に、
MOSFET１７，１８は導通し、端子１３，１４
は放電して接地電位となる。したがつて、
MOSFET２１，２２はカツトオフし、端子３は
フローテイング状態となつている。
れ端子５に接続されており、この端子５はリセツ
ト信号の入力端子であるから、リセツト時に、
MOSFET１７，１８は導通し、端子１３，１４
は放電して接地電位となる。したがつて、
MOSFET２１，２２はカツトオフし、端子３は
フローテイング状態となつている。
次に、この出力インターフエイス回路が活性化
したときの動作手順を説明する。端子１，２の入
力信号はリセツト時、電位VDDであつたが、動作
時に一方が接地電位に放電される。例として、端
子２の入力信号が接地電位に放電される場合を考
える。端子１の入力信号は電位VDDのままであ
る。
したときの動作手順を説明する。端子１，２の入
力信号はリセツト時、電位VDDであつたが、動作
時に一方が接地電位に放電される。例として、端
子２の入力信号が接地電位に放電される場合を考
える。端子１の入力信号は電位VDDのままであ
る。
MOSFET８は導通状態であるから、端子１０
は放電して接地電位となる。端子９の電位は
（VDD−VTH）に保たれる。
は放電して接地電位となる。端子９の電位は
（VDD−VTH）に保たれる。
次に、端子４に活性時電位VDDの活性化信号が
入力されると、MOSFET１１，１２のうち導通
するのはMOSFET１１の方であるから、端子１
３はリセツト時の接地電位から充電を開始する。
このとき、容量１５がブートストラツプ容量とし
て働き、端子１３は電位VDDまで充電される。
入力されると、MOSFET１１，１２のうち導通
するのはMOSFET１１の方であるから、端子１
３はリセツト時の接地電位から充電を開始する。
このとき、容量１５がブートストラツプ容量とし
て働き、端子１３は電位VDDまで充電される。
端子１４はMOSFET１２がカツトオフ状態で
あるから、リセツト時の接地電位のまま保持され
る。この結果、MOSFET２１，２２のうち導通
するのはMOSFET２１の方であり、MOSFET
２２はカツトオフ状態のままであるから、端子３
が電位MOSFET２１のしきい値をVTHとしたと
き、（VDD−VTH）に充電される。
あるから、リセツト時の接地電位のまま保持され
る。この結果、MOSFET２１，２２のうち導通
するのはMOSFET２１の方であり、MOSFET
２２はカツトオフ状態のままであるから、端子３
が電位MOSFET２１のしきい値をVTHとしたと
き、（VDD−VTH）に充電される。
第１図の出力インターフエイス回路をロジツク
的に見ると、上記の説明の例では、端子１に
「１」が入力され、端子３から「１」が出力され
たわけである。
的に見ると、上記の説明の例では、端子１に
「１」が入力され、端子３から「１」が出力され
たわけである。
同様の手順を踏めば、上の例とは逆に、端子１
に「０」が入力された場合（端子１に入力される
信号の方が接地電位になる場合）はMOSFET２
１がカツトオフし、MOSFET２２が導通するか
ら、端子３は接地電位となり、「０」が出力され
る。
に「０」が入力された場合（端子１に入力される
信号の方が接地電位になる場合）はMOSFET２
１がカツトオフし、MOSFET２２が導通するか
ら、端子３は接地電位となり、「０」が出力され
る。
すなわち、端子１のロジツク状態がそのまま端
子３のロジツク状態として現われる。第１図の従
来例として、端子１（入力端子）に論理「１」が
入力された場合、端子３（出力端子）は論理
「１」となり、充電々位は（VDD−VTH）となる。
子３のロジツク状態として現われる。第１図の従
来例として、端子１（入力端子）に論理「１」が
入力された場合、端子３（出力端子）は論理
「１」となり、充電々位は（VDD−VTH）となる。
外部から端子３の論理状態を「１」であると認
識できるためには、端子３は定められた電位（こ
れをVOHとし、また論理「０」の場合もVOLが定
まる）以上（VOLの場合は以下）になつている必
要があり、上記のように、しきい値VTHの損失が
ある場合には、電源電位VDDが低い場合、外部か
ら明らかに論理「１」と認識できない欠点があ
る。たとえば、VDD＝4V、VTH＝1Vとすれば、端
子３は3Vになり、通常のVOHは2.4Vであるから、
その差はわずか0.6Vしかない。
識できるためには、端子３は定められた電位（こ
れをVOHとし、また論理「０」の場合もVOLが定
まる）以上（VOLの場合は以下）になつている必
要があり、上記のように、しきい値VTHの損失が
ある場合には、電源電位VDDが低い場合、外部か
ら明らかに論理「１」と認識できない欠点があ
る。たとえば、VDD＝4V、VTH＝1Vとすれば、端
子３は3Vになり、通常のVOHは2.4Vであるから、
その差はわずか0.6Vしかない。
次に、第１図の出力インターフエイス回路で、
外部回路２３からフアン―アウトを多数取る場合
を考える。第１図の出力インターフエイス回路に
外部回路２３を１個接続した場合がフアン―アウ
ト１である。外部回路２３の接続個数を増して行
くと、端子３が論理「１」の場合には、端子３か
ら外部回路２３に供給する電流が増加し、端子３
の電位が低下して行き、VOH以下になる。さら
に、外部回路２３の保有する負荷容量が端子３に
付加される。
外部回路２３からフアン―アウトを多数取る場合
を考える。第１図の出力インターフエイス回路に
外部回路２３を１個接続した場合がフアン―アウ
ト１である。外部回路２３の接続個数を増して行
くと、端子３が論理「１」の場合には、端子３か
ら外部回路２３に供給する電流が増加し、端子３
の電位が低下して行き、VOH以下になる。さら
に、外部回路２３の保有する負荷容量が端子３に
付加される。
この状態から論理「１」に対するフアン―アウ
ト数の限界が定まる。同様に、論理「０」につい
ても、フアン―アウト数の限界が定まるが、この
場合には、外部回路２３から端子３に電流が供給
され、端子３の電位が上昇し、VOLを越えるとき
にフアン―アウト数の限界が定まる。
ト数の限界が定まる。同様に、論理「０」につい
ても、フアン―アウト数の限界が定まるが、この
場合には、外部回路２３から端子３に電流が供給
され、端子３の電位が上昇し、VOLを越えるとき
にフアン―アウト数の限界が定まる。
第１図の出力インターフエイス回路がフアン―
アウト数１の能力を有している場合、これをフア
ン―アウト数ｎの能力を有するように改良するに
は、通常MOSFET２１と２２のgmをｎ倍にする
と云う方法が採られる。つまり、MOSFET２
１，２２のゲート幅をｎ倍にする。
アウト数１の能力を有している場合、これをフア
ン―アウト数ｎの能力を有するように改良するに
は、通常MOSFET２１と２２のgmをｎ倍にする
と云う方法が採られる。つまり、MOSFET２
１，２２のゲート幅をｎ倍にする。
しかし、この方法では、ｎ倍のパターン面積を
必要とし、パターン面積が大きくなる欠点があ
る。上述のように、第１図の出力インターフエイ
ス回路は低電源での使用と、フアン―アウト能力
を考慮した場合、改良の必要がある。
必要とし、パターン面積が大きくなる欠点があ
る。上述のように、第１図の出力インターフエイ
ス回路は低電源での使用と、フアン―アウト能力
を考慮した場合、改良の必要がある。
この発明は、上記従来の欠点を除去するために
なされたもので、内部に遅延回路および遅延信号
に結合される容量を設け、フアン―アウト能力が
すぐれ、しかも低電源での使用可能な出力インタ
ーフエイス回路を提供することを目的とする。
なされたもので、内部に遅延回路および遅延信号
に結合される容量を設け、フアン―アウト能力が
すぐれ、しかも低電源での使用可能な出力インタ
ーフエイス回路を提供することを目的とする。
以下、この発明の出力インターフエイス回路の
実施例について図面に基づき説明すする。第２図
ａはその一実施例を示す回路図である。この第２
図ａにおいて、第１図ａと同一部分には同一符号
を付して述べることにする。この第２図ａに示す
出力インターフエイス回路はエンハンスメント型
MOSFETで構成された出力インターフエイス回
路である。
実施例について図面に基づき説明すする。第２図
ａはその一実施例を示す回路図である。この第２
図ａにおいて、第１図ａと同一部分には同一符号
を付して述べることにする。この第２図ａに示す
出力インターフエイス回路はエンハンスメント型
MOSFETで構成された出力インターフエイス回
路である。
この第２図ａにおいて、端子１〜６、
MOSFET７，８、端子９，１０、MOSFET１
１，１２、端子１３，１４、容量１５，１６、
MOSFET１７〜２２、外部回路２３は第１図ａ
と同様であり、その構成の説明を省略する。この
発明はさらに以下に述べる部分が付加されたもの
である。
MOSFET７，８、端子９，１０、MOSFET１
１，１２、端子１３，１４、容量１５，１６、
MOSFET１７〜２２、外部回路２３は第１図ａ
と同様であり、その構成の説明を省略する。この
発明はさらに以下に述べる部分が付加されたもの
である。
すなわち、MOSFET２４のゲートとドレイン
は端子９に接続され、ソースは端子６に接続され
ている。同様にして、MOSFET２５のゲートと
ドレインが端子１０に接続され、ソースは端子６
に接続されている。また、容量２６，２７が設け
られている。容量２６の両端は端子１３と２８に
接続され、容量２７の両端は端子１４と２８に接
続されている。
は端子９に接続され、ソースは端子６に接続され
ている。同様にして、MOSFET２５のゲートと
ドレインが端子１０に接続され、ソースは端子６
に接続されている。また、容量２６，２７が設け
られている。容量２６の両端は端子１３と２８に
接続され、容量２７の両端は端子１４と２８に接
続されている。
一方、２９は遅延回路である。その入力端子は
端子１３，１４，３０であり、出力端子は２８で
あり、３１はMOSFETを示す。MOSFET３１
のゲートは端子６に、ドレインは端子３０に、ソ
ースは端子３２にそれぞれ接続されている。ま
た、MOSFET３３のゲートは端子３２に、ドレ
インは端子６に、ソースは端子２８にそれぞれ接
続されている。この端子３２と２８間に容量３４
の両端が接続されている。
端子１３，１４，３０であり、出力端子は２８で
あり、３１はMOSFETを示す。MOSFET３１
のゲートは端子６に、ドレインは端子３０に、ソ
ースは端子３２にそれぞれ接続されている。ま
た、MOSFET３３のゲートは端子３２に、ドレ
インは端子６に、ソースは端子２８にそれぞれ接
続されている。この端子３２と２８間に容量３４
の両端が接続されている。
MOSFET３５のゲートは端子５（リセツト信
号の入力端子）に接続され、ドレインが端子２８
に接続され、ソースが接地されている。
MOSFET３６のゲートは端子３７に、ドレイン
が端子２８にそれぞれ接続され、ソースが接地さ
れている。
号の入力端子）に接続され、ドレインが端子２８
に接続され、ソースが接地されている。
MOSFET３６のゲートは端子３７に、ドレイン
が端子２８にそれぞれ接続され、ソースが接地さ
れている。
また、MOSFET３８のゲートは端子５に接続
され、ドレインは端子６に、ソースは端子３７に
それぞれ接続されている。MOSFET３９のゲー
トは端子１３に、ドレインは端子３７にそれぞれ
接続され、ソースはアースされている。同様にし
て、MOSFET４０のゲートは端子１４に、ドレ
インは端子３７にそれぞれ接続され、ソースは接
地されている。
され、ドレインは端子６に、ソースは端子３７に
それぞれ接続されている。MOSFET３９のゲー
トは端子１３に、ドレインは端子３７にそれぞれ
接続され、ソースはアースされている。同様にし
て、MOSFET４０のゲートは端子１４に、ドレ
インは端子３７にそれぞれ接続され、ソースは接
地されている。
この第２図ａにおいて、端子４に加えられる信
号は第１スタート信号であり、第２スタート信号
は遅延回路２９における端子３０に加えられるよ
うになつている。また、端子２は第1MOSレベル
信号入力端子となるものであり、端子１は第
2MOSレベル信号入力端子となるものである。そ
して、VDDは固定電源電位である。
号は第１スタート信号であり、第２スタート信号
は遅延回路２９における端子３０に加えられるよ
うになつている。また、端子２は第1MOSレベル
信号入力端子となるものであり、端子１は第
2MOSレベル信号入力端子となるものである。そ
して、VDDは固定電源電位である。
MOSFET２５は第１レベル保持回路を形成
し、MOSFET２４は第２レベル保持回路を形成
している。また、MOSFET１８，２０とにより
第１伝送ゲート回路を形成し、MOSFET１７，
１９とにより第２伝送ゲート回路を形成してい
る。
し、MOSFET２４は第２レベル保持回路を形成
している。また、MOSFET１８，２０とにより
第１伝送ゲート回路を形成し、MOSFET１７，
１９とにより第２伝送ゲート回路を形成してい
る。
第１伝送ゲート回路を形成するMOSFET１８
のゲート；すなわち、端子５および第２伝送ゲー
ト回路のMOSFET１７のゲート、すなわち、端
子５にはそれぞれリセツト信号が供給されるよう
になつている。
のゲート；すなわち、端子５および第２伝送ゲー
ト回路のMOSFET１７のゲート、すなわち、端
子５にはそれぞれリセツト信号が供給されるよう
になつている。
端子１３は第２出力端子となり、端子１４は第
１出力端子となるものであり、また、MOSFET
２１，２２とにより出力回路が形成されている。
この出力回路における端子３にはTTLレベル出
力信号が取り出されるようになつている。
１出力端子となるものであり、また、MOSFET
２１，２２とにより出力回路が形成されている。
この出力回路における端子３にはTTLレベル出
力信号が取り出されるようになつている。
容量１６は第１容量、容量１５は第２容量、容
量２６は第４容量、容量２７は第３容量となるも
のである。
量２６は第４容量、容量２７は第３容量となるも
のである。
次に、以上のように構成されたこの発明の出力
インターフエイス回路の第１の実施例の動作につ
いて説明する。第２図ｂは第２図ａの各部の動作
波形図であり、第２図ｂにおける符号は第２図ａ
の各部の符号に対応している。
インターフエイス回路の第１の実施例の動作につ
いて説明する。第２図ｂは第２図ａの各部の動作
波形図であり、第２図ｂにおける符号は第２図ａ
の各部の符号に対応している。
リセツト時には、第１図ａの出力インターフエ
イス回路の動作の説明の欄で述べたように端子
９，１０が電位（VDD−VTH）に充電され、端子
１３，１４が接地電位になり、端子３はフローテ
イング状態である。
イス回路の動作の説明の欄で述べたように端子
９，１０が電位（VDD−VTH）に充電され、端子
１３，１４が接地電位になり、端子３はフローテ
イング状態である。
端子２８は、リセツト時に、MOSFET３５が
導通しているから接地電位になる。端子３０に入
力される信号は遅延回路２９を活性化する信号で
あり、リセツト時に、電位が接地電位であり、
MOSFET３１は導通しているから、端子３２は
リセツト時に接地電位である。
導通しているから接地電位になる。端子３０に入
力される信号は遅延回路２９を活性化する信号で
あり、リセツト時に、電位が接地電位であり、
MOSFET３１は導通しているから、端子３２は
リセツト時に接地電位である。
また、端子３７は、リセツト時にMOSFET３
８が導通しているから、MOSFET３８のしきい
値をVTHとしたとき、電位（VDD−VTH）に充電さ
れる。
８が導通しているから、MOSFET３８のしきい
値をVTHとしたとき、電位（VDD−VTH）に充電さ
れる。
次に、第２図ａの出力インターフエイス回路が
活性化したときの手順について説明する。例とし
て、第１図ａの出力インターフエイス回路の動作
の説明の欄で述べたように、端子２の入力信号が
接地電位に放電される場合を考えると、同様にし
て端子３が電位（VDD−VTH）に充電される。
活性化したときの手順について説明する。例とし
て、第１図ａの出力インターフエイス回路の動作
の説明の欄で述べたように、端子２の入力信号が
接地電位に放電される場合を考えると、同様にし
て端子３が電位（VDD−VTH）に充電される。
次いで、遅延回路２９が活性化され、動作を開
始する。遅延回路２９の動作は次の通りである。
すなわち、リセツト時には、端子２８，３２は接
地電位に放電しており、端子３７は電位（VDD−
VTH）に充電されている。遅延回路２９の活性化
に際して、まず、端子３０から活性化信号が入力
される。この活性化信号は活性時、電位VDDであ
る。そして、MOSFET３１は導通しているか
ら、端子３２は電位（VDD−VTH）に充電される。
したがつて、MOSFET３３が導通する。
始する。遅延回路２９の動作は次の通りである。
すなわち、リセツト時には、端子２８，３２は接
地電位に放電しており、端子３７は電位（VDD−
VTH）に充電されている。遅延回路２９の活性化
に際して、まず、端子３０から活性化信号が入力
される。この活性化信号は活性時、電位VDDであ
る。そして、MOSFET３１は導通しているか
ら、端子３２は電位（VDD−VTH）に充電される。
したがつて、MOSFET３３が導通する。
このとき、MOSFET３６も導通しているか
ら、端子２８の電位はMOSFET３３，３６のgm
の比で決まる電位になり、通常この電位は接地電
位に近い。この状態で、端子１３，１４のうちの
いずれか一方が充電されるのを待つ。
ら、端子２８の電位はMOSFET３３，３６のgm
の比で決まる電位になり、通常この電位は接地電
位に近い。この状態で、端子１３，１４のうちの
いずれか一方が充電されるのを待つ。
この例では、端子２の入力信号が接地電位に放
電される場合を考慮しているので、端子１３が電
位VDDに充電され、端子３は電位（VDD−VTH）に
充電される。このときに、MOSFET３９が導通
し、端子３７は接地電位に放電を開始し、その結
果、MOSFET３６はカツトオフ状態となる。
MOSFET３５は活性時カツトオフしているか
ら、端子２８は充電を開始する。
電される場合を考慮しているので、端子１３が電
位VDDに充電され、端子３は電位（VDD−VTH）に
充電される。このときに、MOSFET３９が導通
し、端子３７は接地電位に放電を開始し、その結
果、MOSFET３６はカツトオフ状態となる。
MOSFET３５は活性時カツトオフしているか
ら、端子２８は充電を開始する。
このとき、容量３４がブートストラツプ容量と
して働き、端子２８は電位VDDまで充電される。
次に、端子２８は容量２６に接続されており、容
量２６が帰還容量として働き、容量２６を除いた
端子１３の負荷容量をC1とすれば、容量２６の
値をVTH・C1／（VDD−VTH）以上にすれば、端子
１３は電位VDDから（VDD＋VTH）以上に上昇す
る。
して働き、端子２８は電位VDDまで充電される。
次に、端子２８は容量２６に接続されており、容
量２６が帰還容量として働き、容量２６を除いた
端子１３の負荷容量をC1とすれば、容量２６の
値をVTH・C1／（VDD−VTH）以上にすれば、端子
１３は電位VDDから（VDD＋VTH）以上に上昇す
る。
容量２７にも端子２８が接続されているが、容
量２７は帰還容量として働かず、端子１４は接地
電位のままである。端子１３の電位が（VDD＋
VTH）以上に充電されるために、出力端子３は固
定電源電位VDDに充電される。したがつて、第１
図ａの出力インターフエイス回路の動作の説明の
欄で述べたようなしきい値VTHの損失分に伴う欠
点が第２図ａの回路では除去されている。これが
第１図ａの回路と第２図ａの回路との第１の相違
点である。
量２７は帰還容量として働かず、端子１４は接地
電位のままである。端子１３の電位が（VDD＋
VTH）以上に充電されるために、出力端子３は固
定電源電位VDDに充電される。したがつて、第１
図ａの出力インターフエイス回路の動作の説明の
欄で述べたようなしきい値VTHの損失分に伴う欠
点が第２図ａの回路では除去されている。これが
第１図ａの回路と第２図ａの回路との第１の相違
点である。
なお、第２図ａの回路にMOSFET２４が付加
されている理由は次の通りである。すなわち、
MOSFET２４がなければ、端子９は電位（VDD
＋VTH）以上に保持され、MOSFET１１は導通
状態になつている。
されている理由は次の通りである。すなわち、
MOSFET２４がなければ、端子９は電位（VDD
＋VTH）以上に保持され、MOSFET１１は導通
状態になつている。
ここで、端子２８から容量２６を通して端子１
３に電圧帰還がかかるが、MOSFET１１が導通
しているため、端子１３の電位は（VDD＋VTH）
以上にならず、端子４と同電位のVDDのままであ
る。したがつて、電圧帰還を有効に働かすには、
MOSFET１１をカツトオフする必要がある。
３に電圧帰還がかかるが、MOSFET１１が導通
しているため、端子１３の電位は（VDD＋VTH）
以上にならず、端子４と同電位のVDDのままであ
る。したがつて、電圧帰還を有効に働かすには、
MOSFET１１をカツトオフする必要がある。
MOSFET２４が存在すれば、端子９が（VDD
＋VTH）以上に上昇すると、MOSFET２４が導
通するので、端子９は（VDD＋VTH）に保たれ、
MOSFET１１はカツトオフしている。したがつ
て、端子１３は容量２６からの帰還をうけて、電
位（VDD＋VTH）以上になり、目的を達成できる。
これがMOSFET２４の存在理由である。
＋VTH）以上に上昇すると、MOSFET２４が導
通するので、端子９は（VDD＋VTH）に保たれ、
MOSFET１１はカツトオフしている。したがつ
て、端子１３は容量２６からの帰還をうけて、電
位（VDD＋VTH）以上になり、目的を達成できる。
これがMOSFET２４の存在理由である。
同様の手順を踏めば、上記の例とは逆に、端子
１に「０」が入力された場合（端子１に入力され
る信号の方が接地電位になる場合）は、
MOSFET２１がカツトオフし、MOSFET２２
が導通するから、端子３３は接地電位となる。第
１図ａの回路の場合、端子１３ないし端子１４は
固定電源電圧VDDに充電されるが、第２図ａの回
路では、端子１３ないし端子１４は（VDD＋VTH）
以上に充電される点が第２の相違点である。
１に「０」が入力された場合（端子１に入力され
る信号の方が接地電位になる場合）は、
MOSFET２１がカツトオフし、MOSFET２２
が導通するから、端子３３は接地電位となる。第
１図ａの回路の場合、端子１３ないし端子１４は
固定電源電圧VDDに充電されるが、第２図ａの回
路では、端子１３ないし端子１４は（VDD＋VTH）
以上に充電される点が第２の相違点である。
以上説明したように、第１図ａの回路と第２図
ａの回路とでは二つの相違点がある。この二つの
相違点を考慮して、第１図ａの回路と、第２図ａ
の回路のVOHに対する余裕およびフアン―アウト
能力の相違を説明する。
ａの回路とでは二つの相違点がある。この二つの
相違点を考慮して、第１図ａの回路と、第２図ａ
の回路のVOHに対する余裕およびフアン―アウト
能力の相違を説明する。
上記第１の相違点から、論理「１」の場合に
は、第１図ａの回路では端子３の電位が（VDD−
VTH）であり、第２図ａの回路ではVDDである。
したがつて、固定電源電圧VDDを低くした場合、
VOHに対する余裕を考慮すれば、第２図ａの回路
の方が有利である。これが第１の利点である。
は、第１図ａの回路では端子３の電位が（VDD−
VTH）であり、第２図ａの回路ではVDDである。
したがつて、固定電源電圧VDDを低くした場合、
VOHに対する余裕を考慮すれば、第２図ａの回路
の方が有利である。これが第１の利点である。
また、論理「１」に対するフアン―アウト数の
限界は端子３から外部回路２３に電流を供給し、
端子３の電位がVOH以下になる状態が限界であ
る。この端子３がVOHになるとき、供給できる電
流IOHはSahの式により、第１図ａの回路では次の
第(1)式で表わされ、第２図ａの回路では次の第(2)
式で表わされる。なお、この第(1)、第(2)式におけ
るβはMOSトランジスタ定数である。
限界は端子３から外部回路２３に電流を供給し、
端子３の電位がVOH以下になる状態が限界であ
る。この端子３がVOHになるとき、供給できる電
流IOHはSahの式により、第１図ａの回路では次の
第(1)式で表わされ、第２図ａの回路では次の第(2)
式で表わされる。なお、この第(1)、第(2)式におけ
るβはMOSトランジスタ定数である。
IOH＝β／２・（VDD−VOH−VTH）2 ……(1)
IOH≧β／２・（VDD−VOH）2 ……(2)
第(1)式と第(2)式の差
β・VTH・（VDD−VOH−１／２VTH） ……(3)
が第１図ａの回路と第２図ａの回路の供給電流の
相違であり、また、フアン―アウト能力の相違で
あり、第２図ａの回路の方がしきい値VTHによる
損失がなく、フアン―アウト数を多くとれる。
相違であり、また、フアン―アウト能力の相違で
あり、第２図ａの回路の方がしきい値VTHによる
損失がなく、フアン―アウト数を多くとれる。
次に、論理「０」の場合には、フアン―アウト
数の限界は外部回路２３から端子３に電流が供給
され、端子３の電位がVOLを越える状態が限界で
ある。端子３がVOLになるとき、外部回路２３か
ら供給される電流IOLはSahの式により、第１図ａ
の回路では次の第(4)式で表わされ、第２図ａの回
路では次の第(5)式でで表わされる。
数の限界は外部回路２３から端子３に電流が供給
され、端子３の電位がVOLを越える状態が限界で
ある。端子３がVOLになるとき、外部回路２３か
ら供給される電流IOLはSahの式により、第１図ａ
の回路では次の第(4)式で表わされ、第２図ａの回
路では次の第(5)式でで表わされる。
IOL＝β｛（VDD−VTH）VOL−１／２VOL 2｝ ……(4)
IOL≧β｛VDD・VOL−１／２VOL 2｝ ……(5)
この第(4)式と第(5)式の差
β・VTH・VOL ……(6)
が第１図ａの回路と第２図ａの回路の論理「０」
のフアン―アウト能力の相違であり、第２図ａの
回路の方がしきい値VTHによる損失がなく、フア
ン―アウト数を多くとれる。これが第２の利点で
あり、特に、固定電源電圧VDDを低減した場合、
フアン―アウト能力の差は著しい。
のフアン―アウト能力の相違であり、第２図ａの
回路の方がしきい値VTHによる損失がなく、フア
ン―アウト数を多くとれる。これが第２の利点で
あり、特に、固定電源電圧VDDを低減した場合、
フアン―アウト能力の差は著しい。
また、第１図ａの回路に比べ、第２図ａの回路
では、端子１３ないし端子１４が、電位（VDD＋
VTH）以上に充電されるため、MOSFET２１な
いし２２のgmが大きくなり、端子３の出力応答
が速くなり、高速化につながる。これが第３の利
点である。
では、端子１３ないし端子１４が、電位（VDD＋
VTH）以上に充電されるため、MOSFET２１な
いし２２のgmが大きくなり、端子３の出力応答
が速くなり、高速化につながる。これが第３の利
点である。
さらに、この発明を第１図ａの回路に実施した
場合、素子数の増加によるパターン面積の増加お
よび消費電力の増加はわずかである。以上から明
らかなように、第２図ａの回路は従来の回路に比
べて、三つの利点を有するものである。
場合、素子数の増加によるパターン面積の増加お
よび消費電力の増加はわずかである。以上から明
らかなように、第２図ａの回路は従来の回路に比
べて、三つの利点を有するものである。
第３図ａはこの発明の出力インターフエイス回
路の第２の実施例を示す回路図である。この第３
図ａにおいて、第２図ａと同一部分には同一符号
を付してその説明を省略し、第２図ａと異なる部
分を重点的に述べることにする。
路の第２の実施例を示す回路図である。この第３
図ａにおいて、第２図ａと同一部分には同一符号
を付してその説明を省略し、第２図ａと異なる部
分を重点的に述べることにする。
この第２の実施例の場合もエンハンスメント型
MOSFETで構成された出力インターフエイス回
路であり、この第３図ａにおいて、端子１〜６、
MOSFET７，８，１１，１２，１７〜２２，３
１，３３，３５，３６，３８〜４０、端子９，１
０，１３，１４，２８，３０，３２，３７、外部
回路２３、容量１５，１６，２６，２７，３４、
遅延回路２９は第２図ａと同様である。なお、
MOSFET２４，２５については以下に述べる。
MOSFETで構成された出力インターフエイス回
路であり、この第３図ａにおいて、端子１〜６、
MOSFET７，８，１１，１２，１７〜２２，３
１，３３，３５，３６，３８〜４０、端子９，１
０，１３，１４，２８，３０，３２，３７、外部
回路２３、容量１５，１６，２６，２７，３４、
遅延回路２９は第２図ａと同様である。なお、
MOSFET２４，２５については以下に述べる。
MOSFET２４のゲートは端子６に、ドレイン
は端子９に、ソースは端子４１にそれぞれ接続さ
れ、MOSFET２５のゲートは端子６に、ドレイ
ンは端子１０に、ソースは端子４２にそれぞれ接
続されている。
は端子９に、ソースは端子４１にそれぞれ接続さ
れ、MOSFET２５のゲートは端子６に、ドレイ
ンは端子１０に、ソースは端子４２にそれぞれ接
続されている。
また、容量４３の両端は端子２８と４１間に接
続され、容量４４の両端は端子２８と４２間に接
続されている。さらに、４５，４６はMOSFET
であり、MOSFET４５のゲートは端子４１に、
ドレインは端子９に、ソースは端子６にそれぞれ
接続されている。MOSFET４６のゲートは端子
４２に、ドレインは端子１０に、ソースは端子６
にそれぞれ接続されている。その他の構成は第２
図ａと同様である。
続され、容量４４の両端は端子２８と４２間に接
続されている。さらに、４５，４６はMOSFET
であり、MOSFET４５のゲートは端子４１に、
ドレインは端子９に、ソースは端子６にそれぞれ
接続されている。MOSFET４６のゲートは端子
４２に、ドレインは端子１０に、ソースは端子６
にそれぞれ接続されている。その他の構成は第２
図ａと同様である。
次に、この第２の実施例の動作について説明す
る。第３図ｂは第３図ａの各部の波形図であり、
第３図ｂの符号は第３図ａの各部の符号に対応し
ている。
る。第３図ｂは第３図ａの各部の波形図であり、
第３図ｂの符号は第３図ａの各部の符号に対応し
ている。
この第３図ａにおいて、リセツト時には、第１
図ａの出力インターフエイス回路の動作の説明の
欄で述べたように、端子９および１０が電位
（VDD−VTH）に充電され、端子１３および１４が
接地電位になり、端子３はフローテイング状態で
ある。
図ａの出力インターフエイス回路の動作の説明の
欄で述べたように、端子９および１０が電位
（VDD−VTH）に充電され、端子１３および１４が
接地電位になり、端子３はフローテイング状態で
ある。
また、第２図ａの回路の動作の説明の欄で述べ
たように、端子２８および３２は、リセツト時に
接地電位であり、端子３７は電位（VDD−VTH）
で充電される。そして、端子４１は、MOSFET
２４が導通しているから、端子９と同電位の
（VDD−VTH）に充電され、端子４２も同様に端子
１０と同電位の（VDD−VTH）に充電される。
たように、端子２８および３２は、リセツト時に
接地電位であり、端子３７は電位（VDD−VTH）
で充電される。そして、端子４１は、MOSFET
２４が導通しているから、端子９と同電位の
（VDD−VTH）に充電され、端子４２も同様に端子
１０と同電位の（VDD−VTH）に充電される。
次に、第３図ａの回路が活性化したときの動作
手順を説明する。例として、第１図ａの回路の動
作の説明の欄で述べたように、端子２の入力信号
が接地電位に放電される場合を考えると、同様に
して、端子３が電位（VDD−VTH）に充電される。
手順を説明する。例として、第１図ａの回路の動
作の説明の欄で述べたように、端子２の入力信号
が接地電位に放電される場合を考えると、同様に
して、端子３が電位（VDD−VTH）に充電される。
次いで、遅延回路２９が活性化され、動作を開
始する。これ以後、端子３の電位が（VDD−VTH）
からVDDに充電されるまでの回路動作は第２図ａ
の回路の動作の説明の欄で述べたのと同様の動作
を行う。
始する。これ以後、端子３の電位が（VDD−VTH）
からVDDに充電されるまでの回路動作は第２図ａ
の回路の動作の説明の欄で述べたのと同様の動作
を行う。
第２図ａの回路と第３図ａの回路の違いは、第
２図ａの回路におけるMOSFET２４および２５
と、第３図ａの回路におけるMOSFET２４およ
び２５の接続状態、および第３図ａの回路におけ
る容量４３，４４とMOSFET４５，４６の存在
にある。
２図ａの回路におけるMOSFET２４および２５
と、第３図ａの回路におけるMOSFET２４およ
び２５の接続状態、および第３図ａの回路におけ
る容量４３，４４とMOSFET４５，４６の存在
にある。
第２図ａの回路の動作を説明の欄で述べたよう
に、MOSFET２４および２５の存在理由は容量
２６または２７により端子１３または１４に電圧
帰還がかかる時点でMOSFET１１または１２を
カツトオフするためである。
に、MOSFET２４および２５の存在理由は容量
２６または２７により端子１３または１４に電圧
帰還がかかる時点でMOSFET１１または１２を
カツトオフするためである。
この第３図ａにおけるMOSFET２４，２５，
４５，４６と容量４３，４４の存在理由も上記と
同じである。この部分の動作を説明すると、次の
ようになる。
４５，４６と容量４３，４４の存在理由も上記と
同じである。この部分の動作を説明すると、次の
ようになる。
すなわち、まず、リセツト時には、上述の通
り、端子４１と４２は電位（VDD−VTH）に充電
される。活性時に、端子２の入力信号が接地電位
に放電される（論理「１」）場合は、MOSFET
８と２５が導通しているので、端子４２が接地電
位になる。端子４１は、端子１が電位VDDに保持
されているから、電位（VDD−VTH）に保持され
る。
り、端子４１と４２は電位（VDD−VTH）に充電
される。活性時に、端子２の入力信号が接地電位
に放電される（論理「１」）場合は、MOSFET
８と２５が導通しているので、端子４２が接地電
位になる。端子４１は、端子１が電位VDDに保持
されているから、電位（VDD−VTH）に保持され
る。
遅延回路２９の端子２８はリセツト時に、
MOSFET３５が導通しているので、接地電位に
なつているが、端子４から活性化信号が入力さ
れ、端子１３が充電を開始すると、遅延回路２９
が活性化し、端子２８が充電を開始する。
MOSFET３５が導通しているので、接地電位に
なつているが、端子４から活性化信号が入力さ
れ、端子１３が充電を開始すると、遅延回路２９
が活性化し、端子２８が充電を開始する。
このとき、端子２８に接続された容量２６と４
３が帰還容量として動作し、端子１３が電位VDD
から（VDD＋VTH）以上に、また、端子４１が電
位（VDD−VTH）から（VDD＋VTH）以上に充電さ
れる。容量２６を除いた端子１３の負荷容量を
C1とし、容量４３を除いた端子４１の負荷容量
をC2とすると、上述の動作を満足するためには、
容量２６の値がVTH・C1／（VDD−VTH）以上、容
量４３の値が2VTH・C2／（VDD−2VTH）以上であ
ることを必要とする。
３が帰還容量として動作し、端子１３が電位VDD
から（VDD＋VTH）以上に、また、端子４１が電
位（VDD−VTH）から（VDD＋VTH）以上に充電さ
れる。容量２６を除いた端子１３の負荷容量を
C1とし、容量４３を除いた端子４１の負荷容量
をC2とすると、上述の動作を満足するためには、
容量２６の値がVTH・C1／（VDD−VTH）以上、容
量４３の値が2VTH・C2／（VDD−2VTH）以上であ
ることを必要とする。
端子４１が電位（VDD＋VTH）以上になれば、
MOSFET４５が導通し、端子９の電位は（VDD
＋VTH）からVDDに放電し、MOSFET１１がカツ
トオフする。したがつて、端子２８から容量２６
を通して、端子１３に電圧帰還が有効にかかる。
MOSFET４５が導通し、端子９の電位は（VDD
＋VTH）からVDDに放電し、MOSFET１１がカツ
トオフする。したがつて、端子２８から容量２６
を通して、端子１３に電圧帰還が有効にかかる。
逆に、端子１の入力信号が活性時、接地電位に
放電される（論理「０」）場合も同様の手順で
MOSFET１２がカツトオフする。以上がこの部
分の動作の説明である。
放電される（論理「０」）場合も同様の手順で
MOSFET１２がカツトオフする。以上がこの部
分の動作の説明である。
この第３図ａのレベル保持回路によれば、端子
９，１０の電位を上記のようにVDDまで下げるこ
とができる。一方、第２図ａでのレベル保持回路
では、端子９，１０を（VDD＋VTH）までしか下
げることができない。MOSFET１１，１２は、
ゲート電位が（VDD＋VTH）以下でカツトオフす
るものであり、したがつて第３図ａのレベル保持
回路によれば、第２図ａのレベル保持回路に比較
して確実にMOSFET１１，１２をカツトオフで
きる。
９，１０の電位を上記のようにVDDまで下げるこ
とができる。一方、第２図ａでのレベル保持回路
では、端子９，１０を（VDD＋VTH）までしか下
げることができない。MOSFET１１，１２は、
ゲート電位が（VDD＋VTH）以下でカツトオフす
るものであり、したがつて第３図ａのレベル保持
回路によれば、第２図ａのレベル保持回路に比較
して確実にMOSFET１１，１２をカツトオフで
きる。
第３図ａにおけるレベル保持回路以外の動作は
第２図ａの回路の動作の説明がそのまま適用でき
る。したがつて、この発明の第１の実施例で説明
した第２図ａの回路における三つの利点はそのま
まこの第２の実施例における利点である。
第２図ａの回路の動作の説明がそのまま適用でき
る。したがつて、この発明の第１の実施例で説明
した第２図ａの回路における三つの利点はそのま
まこの第２の実施例における利点である。
以上詳述したように、この発明の出力インター
フエイス回路によれば、低電圧で使用可能なフア
ン―アウト能力のすぐれた出力応答の速い出力イ
ンターフエイス回路を構成できる利点があるとと
もに、単一5Vの電源で動作させるエンハンスメ
ント型MOSFETで構成されるMOSLSIのTTL出
力インターフエイス回路に利用することができ
る。
フエイス回路によれば、低電圧で使用可能なフア
ン―アウト能力のすぐれた出力応答の速い出力イ
ンターフエイス回路を構成できる利点があるとと
もに、単一5Vの電源で動作させるエンハンスメ
ント型MOSFETで構成されるMOSLSIのTTL出
力インターフエイス回路に利用することができ
る。
第１図ａは従来の出力インターフエイス回路の
回路図、第１図ｂは第１図ａの出力インターフエ
イス回路の各部の動作波形図、第２図ａはこの発
明の出力インターフエイス回路の第１の実施例を
示す回路図、第２図ｂは第２図ａの出力インター
フエイス回路の動作波形図、第３図ａはこの発明
の出力インターフエイス回路の第２の実施例を示
す回路図、第３図ｂは第３図ａの出力インターフ
エイス回路の動作波形図である。 １〜６，９，１０，１３，１４，２８，３０，
３２，３７，４１，４２…端子、７，８，１１，
１２，１７〜２２，２４，２５，３１，３３，３
５，３６，３８〜４０，４５，４６…
MOSFET、１５，１６，２６，２７，３４，４
３，４４…容量、２３…外部回路、２９…遅延回
路。
回路図、第１図ｂは第１図ａの出力インターフエ
イス回路の各部の動作波形図、第２図ａはこの発
明の出力インターフエイス回路の第１の実施例を
示す回路図、第２図ｂは第２図ａの出力インター
フエイス回路の動作波形図、第３図ａはこの発明
の出力インターフエイス回路の第２の実施例を示
す回路図、第３図ｂは第３図ａの出力インターフ
エイス回路の動作波形図である。 １〜６，９，１０，１３，１４，２８，３０，
３２，３７，４１，４２…端子、７，８，１１，
１２，１７〜２２，２４，２５，３１，３３，３
５，３６，３８〜４０，４５，４６…
MOSFET、１５，１６，２６，２７，３４，４
３，４４…容量、２３…外部回路、２９…遅延回
路。
Claims (1)
- 【特許請求の範囲】 １ ソースと第1MOSレベル信号入力端子に結合
されたドレインと第１の固定電源電位に結合され
たゲートを有する第１のMOSトランジスタと、
ソースと第２のMOSレベル信号入力端子に結合
されたドレインと前記第１の固定電源電位に結合
されたゲートを有する第２のMOSトランジスタ
と、第１出力端子に結合されたソースと前記第
1MOSトランジスタのソースに結合されたゲート
と第１のスタート信号入力端子に結合されたドレ
インを有する第3MOSトランジスタと、第２出力
端子に結合されたソースと前記第2MOSトランジ
スタのソースに結合されたゲートと前記第１スタ
ート信号入力端子に結合されたドレインを有する
第4MOSトランジスタと、前記第3MOSトランジ
スタのゲートとソース間に結合された第１の容量
と、前記第4MOSトランジスタのゲートとソース
間に結合された第２の容量と、一対のMOSトラ
ンジスタの並列接続で構成され、リセツト信号と
前記第２出力端子の信号が各一方のMOSトラン
ジスタのゲートに供給され、出力部は前記第１出
力端子に結合された第１の伝送ゲート回路と、同
様に一対のMOSトランジスタの並列接続で構成
され、前記リセツト信号と前記第１出力端子の信
号が各一方のMOSトランジスタのゲートに供給
され、出力部は前記第２出力端子に結合された第
２の伝送ゲート回路と、相補的な前記第１および
第２出力端子の信号を選択的にTTLレベル出力
信号に変換する出力回路と、前記第3MOSトラン
ジスタのゲート電位の最大レベルを一定にして前
記第3MOSトランジスタを選択的に非導通状態に
するMOSトランジスタからなる第１のレベル保
持回路と、前記第4MOSトランジスタのゲート電
位の最大レベルを一定にして前記第4MOSトラン
ジスタを選択的に非導通状態にするMOSトラン
ジスタからなる第２のレベル保持回路と、前記第
１スタート信号より早い時期に入力される第２ス
タート信号により相補的な関係にある前記第１お
よび第２出力端子の信号を入力して前記出力端子
信号の論理「１」に相当する前記信号の遅延信号
を出力する複数のMOSトランジスタからなる遅
延回路と、前記遅延回路の出力部と前記第１出力
端子および前記第２出力端子間に個別に結合され
た第３および第４帰還容量を具備してなる出力イ
ンターフエイス回路。 ２ 前記第１レベル保持回路が前記第３トランジ
スタのゲートと前記第１の固定電源電位間に結合
された単一のMOSトランジスタからなり、前記
第２レベル保持回路が前記第４トランジスタのゲ
ートと前記第１固定電源電位間に結合された単一
のMOSトランジスタからなることを特徴とする
特許請求の範囲第１項記載の出力インターフエイ
ス回路。 ３ 一対のMOSトランジスタの並列接続からな
り、前記第１および第２出力端子電位が各一方の
MOSトランジスタのゲートに供給される第１の
回路と、同様に一対のMOSトランジスタの並列
接続からなり、前記第１の回路の出力と前記リセ
ツト信号が各一方のMOSトランジスタのゲート
に供給される第２の回路と、前記リセツト信号が
供給されるゲートと前記第１の回路の出力部に結
合されたソースと前記第１の固定電源電位が供給
されるドレインを有する第5MOSトランジスタ
と、ゲートと前記第１固定電源電位が供給される
ドレインと前記第２の回路の出力部および遅延回
路出力部に結合されるソースを有する第6MOSト
ランジスタと、前記第２のスタート信号に結合さ
れたドレインと前記第１固定電源電位が供給され
るゲートと前記第6MOSトランジスタのゲートに
結合されたソースを有する第7MOSトランジスタ
と、前記第２の回路の出力部と前記第7MOSトラ
ンジスタのソース間に結合された容量とから遅延
回路が構成されることを特徴とする特許請求の範
囲第１項記載の出力インターフエイス回路。 ４ 前記第１レベル保持回路がソースと前記第
3MOSトランジスタのゲートに結合されたドレイ
ンと前記第１固定電源電位が供給されるゲートを
有する第8MOSトランジスタと、この第8MOSト
ランジスタのドレインに結合されたドレインと前
記第8MOSトランジスタのソースに結合されたゲ
ートと前記第１固定電源電位が供給されるソース
を有する第9MOSトランジスタと、前記遅延回路
の出力部と前記第8MOSトランジスタのソース間
に結合された容量からなり、かつ前記第２レベル
保持回路がソースと前記第4MOSトランジスタの
ゲートに結合されたドレインと前記第１固定電源
電位が供給されるゲートを有する第10MOSトラ
ンジスタと、前記第10MOSトランジスタのドレ
インに結合されたドレインと前記第10MOSトラ
ンジスタのソースに結合されたゲートと前記第１
固定電源電位に結合されたソースを有する第
11MOSトランジスタと、前記遅延回路の出力部
と前記第10MOSトランジスタのソース間に結合
された容量からなることを特徴とする特許請求の
範囲第１項記載の出力インターフエイス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1904380A JPS56116330A (en) | 1980-02-20 | 1980-02-20 | Output interface circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1904380A JPS56116330A (en) | 1980-02-20 | 1980-02-20 | Output interface circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56116330A JPS56116330A (en) | 1981-09-12 |
| JPH0127611B2 true JPH0127611B2 (ja) | 1989-05-30 |
Family
ID=11988387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1904380A Granted JPS56116330A (en) | 1980-02-20 | 1980-02-20 | Output interface circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56116330A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5713819A (en) * | 1980-06-27 | 1982-01-23 | Oki Electric Ind Co Ltd | Output interface circuit |
| JPH0290627A (ja) * | 1988-09-28 | 1990-03-30 | Nec Corp | 入力回路 |
| JPH0291947A (ja) * | 1988-09-28 | 1990-03-30 | Nec Corp | 入力回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS508450A (ja) * | 1972-12-29 | 1975-01-28 | ||
| JPS51132068A (en) * | 1975-05-13 | 1976-11-16 | Nippon Telegr & Teleph Corp <Ntt> | Inversional amplification circuit |
-
1980
- 1980-02-20 JP JP1904380A patent/JPS56116330A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS508450A (ja) * | 1972-12-29 | 1975-01-28 | ||
| JPS51132068A (en) * | 1975-05-13 | 1976-11-16 | Nippon Telegr & Teleph Corp <Ntt> | Inversional amplification circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56116330A (en) | 1981-09-12 |
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